KR20010098665A - 자기 발광 장치 및 그것을 사용한 전자 장치 - Google Patents

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Abstract

본 발명은 선명한, 다중 그레이 스케일, 컬러 디스플레이를 가능하게 하는 자기 발광 장치 및 그것이 구비된 전자 장치를 제공하는 것이다. 그레이 스케일 디스플레이는 픽셀(104)에 제공된 EL 소자(109)가 시간에 의해 발광하거나 발광하지 않도록 제어되는 시분할 구동 방법에 의해 달성되며, 그 때문에, 전류 제어 TFT(108)에서의 특성 변동에 의한 영향이 회피된다.

Description

자기 발광 장치 및 그것을 사용한 전자 장치{Self-luminous device and electric machine using the same}
본 발명은 기판상에 발광 소자(예컨대, EL(전계 발광) 소자)를 형성하여 제조되는 자기 발광 장치(또는 EL 디스플레이 장치), 및 디스플레이(디스플레이 유닛)로서 자기 발광 장치를 갖는 전자 장치에 관한 것이다. 여기에서, 발광 소자는 또한, OLED(유기 발광 장치)로 칭한다.
발광 소자는 EL(전계 발광: 전계를 인가하여 발생된 발광)(하기에 EL층으로 참조됨), 또한, 애노드 및 캐소드를 제공할 수 있는 EL 물질을 함유하는 층을 가진다. EL 물질로부터 발생된 발광은 단일항 여기(singlet excitation)로부터 접지 상태로 복귀할 때의 발광(형광(fluorescence)) 및 삼중항 여기로부터 접지 상태로 복귀할 때의 발광(인광(phosphorescence))을 포함한다. 본 발명의 자기 발광 장치는 형광 EL 물질을 함유하는 임의의 유형 및 인광 EL 물질을 함유하는 다른 유형을 갖는 양쪽의 발광 소자들의 유형을 사용할 수 있다.
기판상에 TFT를 형성하는 기술은 최근에 많은 진보를 해왔고, 능동 매트릭스 디스플레이 장치에 대한 이와 같이 형성된 TFT의 응용이 개발되고 있다. 특히, 폴리실리콘막이 형성된 TFT는 비정질 실리콘막이 형성된 종래의 TFT보다 더 높은 전계 이동도(흔히 이동도로 단축됨)를 가지므로, 고속으로 동작가능하다.
도 3에 도시된 바와 같이, 능동 매트릭스 자기 발광 장치는 통상적으로 픽셀 구조를 가진다. 도 3에서, 참조 기호 301은 스위칭 소자(하기에, 스위칭 TFT로 참조됨)로서 기능하는 TFT를 나타내고, 302는 EL 소자(303)(전류 제어 소자)(하기에, 전류 제어 TFT로 참조됨)에 공급된 전류를 제어하기 위한 소자로서 기능하는 TFT를 나타내고, 304는 커패시터(저장 커패시터)를 나타낸다. 스위칭 TFT(301)는 게이트 배선(305) 및 소스 배선(데이터선)(306)에 접속된다. 전류 제어 TFT(302)는 EL 소자(303)에 접속된 드레인 영역을 가지고 전력 공급선(307)에 접속된 소스 영역을 가진다.
게이트 배선(305)이 선택될 때, 스위칭 TFT(301)의 게이트가 개방되고, 소스 배선(306)으로부터 데이터 신호가 커패시터(304)내에 저장되고, 전류 제어 TFT(302)의 게이트가 개방된다. 스위칭 TFT(301)의 게이트가 닫힌 후, 전류 제어 TFT(302)의 게이트는 게이트가 개방되는 동안, 커패시터(304) 및 EL 소자(303)내에 저장된 전하에 기인하여 개방을 유지한다. EL 소자로부터 방사된 임의의 광은 그것을 통해 흐르는 전류의 양에 따라 변화한다.
바꾸어 말하면, 아날로그 구동 그레이 스케일 디스플레이에서, EL 소자로부터 방사된 광의 양은 변화하고, 그 결과로서 소스 배선(306)으로부터 입력된 데이터 신호에 의해 전류 제어 TFT(302)의 게이트에 흐르는 전류의 양을 제어한다.
도 4a는 전류 제어 TFT의 트랜지스터 특성을 도시하는 도표이다.
소위 Id-Vg 특성(또한, Id-Vg 곡선으로 칭함)을 도시하는 곡선은 참조 기호 401에 의해 나타내고, Id는 드레인 전류를 나타내고, Vg는 게이트 전압을 나타낸다. 이러한 그래프로서, 주어진 게이트 전압으로 얼마나 많은 전류가 흐르는지 나타낼 수 있다.
EL 소자를 구동할 때, Id-Vg 특성 곡선 주위의 점선(402)으로 표시된 영역내의 전압이 통상적으로 사용된다. 선(402)에 의해 둘러쌓인 영역은 도 4b에서 확대된다.
도 4b에서, 어두운 영역은 하부 임계 영역으로 칭한다. 상기 용어는 게이트 전압이 입계 전압(VTH)과 대략 동일한 영역을 나타낸다. 게이트 전압이 이러한 영역에서 변화할 때, 드레인 전류는 지수적으로 변화한다. 전류 제어는 이러한 영역의 게이트 전압을 사용하여 이루어진다.
도 3의 스위칭 TFT(301)가 개방될 때, 픽셀에 입력된 데이터 신호는 먼저 커패시터(304)에 저장되고, 신호는 임의의 변화없이 전류 제어 TFT(302)를 위한 게이트 전압으로 서브한다. 이러한 시점에서, 게이트 전압은 도 4a에 도시된 Id-Vg 특성에 따라 1:1의 비율로 드레인 전류를 결정한다. 이와 같이, 주어진 양의 전류가 데이터 신호에 따라 EL 소자(303)에 흐르고, 또한, EL 소자는 이러한 주어진 양의 전류에 대응하는 양으로 발광한다.
상술된 바와 같이, EL 소자로부터 발광양은 입력된 신호에 의해 제어되고, 방사될 광의 양을 통한 제어가 그레이 스케일 디스플레이를 제공된다. 이것은 그레이 스케일 디스플레이가 신호 크기의 변화에 의해 제공되는, 아날로그 그레이 스케일로 칭하는 방법이다.
그러나, 아날로그 그레이 스케일 방법은 결점을 가지며, 그것은 TFT의 특성의 변동에 대해 약하다는 것이다. 예컨대, 임의의 스위칭 TFT의 Id-Vg 특성이 그레이 스케일 디스플레이(대체로, 더하거나 뺀 시프트를 의미)에서 임의의 스위칭 TFT와 동일한 스케일이 할당된 인접한 픽셀의 스위칭 TFT의 Id-Vg 특성과 다른 경우를 가정하자.
이러한 경우, TFT간의 상기 특성이 얼마나 다른지에 따라, 스위칭 TFT는 드레인 전류가 서로 다르다. 이것은 임의의 픽셀내의 임의의 전류 제어 TFT에 인가된 게이트 전압이 인접한 픽셀내의 다른 전류 제어 TFT에 인가된 게이트 전압과 다르게 한다. 그러므로, 상이한 양의 전류가 2개의 EL 소자에 흐르기 때문에 상이한 양의 광을 방사하게 되어, 그 결과로서, 그레이 스케일 디스플레이에서 동일한 스케일로 지정된 EL 소자들이 지정된 역할을 할 수 없게 된다.
동일한 게이트 전압이 인접한 픽셀들내의 전류 제어 TFT에 인가될때라도, Id-Vg 특성에서 서로 상이하다면, 전류 제어 TFT는 동일한 양의 드레인 전류를 출력할 수 없다. 또한, 도 4a에서 명확한 바와 같이, 여기에서 게이트 전압은 게이트 전압의 변화가 드레인 전류를 지수적으로 변화시키는 영역에 사용된다. 그러므로, Id-Vg 특성에서 약간의 차이가 있다면, 게이트 전압의 균등성은 출력된 전류의 양과 항상 동일한 것은 아니다. 그 후에, 인접한 픽셀들내의 EL 소자들은 서로 크게 상이한 양의 광을 방사할 수 있는 것을 예상할 수 있다.
스위칭 TFT간의 변동 및 전류 제어 TFT간의 변동은 공동으로 영향을 미치기때문에, Id-Vg 특성의 허용가능한 변동은 실제로 매우 더 좁은 범위이다. 이와 같이, 아날로그 그레이 스케일 방법은 TFT의 특성의 변동에 대해 극히 민감하고, 종래의 능동 매트릭스 자기 발광 장치에서 다중 컬러 디스플레이를 획득하는데 장애가 된다.
본 발명은 상술한 문제의 관점에서 이루어졌으며, 그러므로, 본 발명의 목적은 명확한, 다중 그레이 스케일, 컬러 디스플레이 가능한 능동 매트릭스 자기 발광 장치를 제공하는 것이다. 본 발명의 또다른 목적은 디스플레이 유닛으로서 그러한 능동 매트릭스 자기 발광 장치를 갖는 전자 장치를 제공하는 것이다.
도 1a 및 1b는 자기 발광 장치의 구조를 도시하는 도면.
도 2는 자기 발광 장치의 구조를 단면으로 도시하는 도면.
도 3는 종래의 자기 발광 장치의 픽셀부의 구조를 도시하는 도면.
도 4a 및 4b는 아날로그 그레이 스케일 방법에서 이용된 TFT 특성을 도시하는 도면.
도 5a 내지 5f는 시분할 그레이 스케일 방법의 동작 모드를 도시하는 도면.
도 6는 자기 발광 장치의 소스 구동 회로를 도시하는 도면.
도 7는 자기 발광 장치의 픽셀부내의 픽셀 구조를 도시하는 도면.
도 8는 시분할 그레이 스케일 방법의 동작 모드를 도시하는 도면.
도 9는 자기 발광 장치의 전체 패널을 도시하는 상면도.
도 10는 FPC 입력부의 보호 회로를 도시하는 도면.
도 11는 자기 발광 장치의 게이트 구동 회로를 도시하는 도면.
도 12는 자기 발광 장치의 소스 구동 회로를 도시하는 도면.
도 13a 내지 13e는 자기 발광 장치를 제조하는 공정을 도시하는 도면.
도 14 a 내지 14e는 자기 발광 장치를 제조하는 공정을 도시하는 도면.
도 15a 내지 15c는 자기 발광 장치를 제조하는 공정을 도시하는 도면.
도 16는 자기 발광 장치의 외관을 도시하는 도면.
도 17a 내지 17b는 자기 발광 장치의 외관을 도시하는 도면.
도 18a 내지 18c는 접촉 구조를 형성하는 공정을 도시하는 도면.
도 19a 및 19b는 자기 발광 장치의 픽셀부의 상부 구조를 도시하는 도면.
도 20는 자기 발광 장치의 구조를 단면으로 도시하는 도면.
도 21는 자기 발광 장치의 소스 구동 회로의 일부를 도시하는 도면.
도 22a 및 22b는 각각, 본 발명이 적용된 자기 발광 장치의 픽셀부내의 구동기 회로를 도시하는 사진 및 자기 발광 장치에 의해 디스플레이된 이미지의 사진을 도시하는 도면.
도 23는 본 발명이 적용된 자기 발광 장치의 사진을 도시하는 도면.
도 24a 및 24b는 EL 소자의 구조를 각각 도시하는 도면.
도 25는 EL 소자의 특성을 도시하는 도표.
도 26a 내지 26f는 전기 장치의 특정예를 도시하는 도면.
도 27a 및 27b는 EL 소자와 전류 제어 TFT간의 접속 구조 및 EL 소자와 전류 제어 TFT의 전압-전류 특성을 각각 도시하는 도면.
도 28는 EL 소자와 전류 제어 TFT의 전압-전류 특성을 도시하는 도면.
도 29는 전류 제어 TFT의 게이트 전압과 드레인 전류간의 관계를 도시하는 도표.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 픽셀부 102 : 데이터 신호측 구동 회로
103 : 게이트 신호측 구동회로
105 : 스위칭 TFT
106 : 게이트 배선 107 : 소스 배선
본 발명자의 견해에 따라, TFT 특성의 변동에 민감하지 않은 픽셀 구조를 획득하기 위해, 전류 제어 TFT가 전류를 제어하기 위한 스위칭 소자로 단지 사용되는 디지털 구동 그레이 스케일 방법은 EL 소자로부터 방사되는 다량의 광이 전류의 양을 제어함으로서 제어되는 종래의 아날로그 구동 그레이 스케일 방법보다 더 유리하다.
본 발명자는 시분할 방법의 디지털 구동 그레이 스케일(하기에, 시분할 그레이 스케일로 참조됨)로 이미지를 디스플레이하는 능동 매트릭스 자기 발광 장치를 고안했다.
또한, 다수의 데이터가 한번에 입력되도록 비디오 신호가 소스 구동 회로에 입력될 때, 패널 디스플레이의 속도 증가는 비디오선을 분할함으로써 이러한 장치가 실현된다. 여기에서, 비디오 신호는 본 명세서에서 규정된 소스 구동 회로에 데이터 신호가 입력되도록 지정한다.
도 5a 내지 5f는 이미지가 시분할 그레이 스케일로 디스플레이될 때, 기록 기간 및 디스플레이 기간에서의 전체 구동 타이밍을 도시한다. 디스플레이가 6 비트 디지털 구동 방법에 의해 64 그레이 스케일로 이루어진 경우가 여기에서 설명된다. 기록 기간은 신호들이 하나의 프레임을 구성하는 모든 픽셀에 기록되기 위해 요구되는 시간이다. 디스플레이 기간은 픽셀이 기록 신호에 기초하여 디스플레이하기 위해 점등되는 동안의 시간 기간이다.
기록 기간동안, 픽셀내의 EL 소자에 전압을 인가하지 않도록 EL 구동 전원이 턴오프된다(픽셀이 점등되지 않음). 반면에, EL 구동 전원은 디스플레이 기간동안, 전압이 픽셀내의 EL 소자에 인가되도록 턴온된다. 픽셀을 점등되게 하는 데이터 신호가 이러한 상태로 입력되면, 픽셀이 점등된다.
디스플레이 영역내의 이미지가 완전히 디스플레이되는 시간 기간은 1 프레임이다. 통상적인 EL 디스플레이에서, 발진 주파수는 60㎐이며, 도 5a에 도시되는 바와 같이, 1초에 60프레임이다. 예컨대, 6 비트 그레이 스케일(64 그레이 스케일) 디스플레이가 네 번째 프레임에서 이루어질 때, 이러한 하나의 프레임은 16개로 분할되며, 기록 기간 대 디스플레이 기간의 비는 6:10이고, 도 5b에 도시되는 바와 같이, 신호들은 기록 기간동안(6.24 msec) 총 6회 기록될 수 있다. 6회로 이루어진 기록은, 처음에 기록 1이 완료되고, 기록 6이 마지막에 완료되는 기록 1 내지 기록 6에 의해 나타낸다. 디스플레이 기간은 기록 1 내지 기록 6에 각각 대응하는디스플레이 1 내지 디스플레이 6에 의해 나타낸다.
디스플레이 기간은 디스플레이 1: 디스플레이 2 : 디스플레이 3 : 디스플레이 4 : 디스플레이 5 : 디스플레이 6 = 1 : 1/2 : 1/4 : 1/8 :1/16 : 1/32를 만족하도록 설정된다.
도 5c는 1 프레임동안 6회의 기록(기록 1 내지 기록 6)에 따라서 상기 비율을 확립하는 디스플레이 기간을 도시한다.
여기에서, 도 5c의 하부에 기재된 숫자 값은 기록 기간의 길이와 디스플레이 기간의 길이간의 관계를 나타낸다.
특히, 숫자 값은 기록 기간이 63일 때, 기록 1에 대한 디스플레이 기간(디스플레이 1)이 320인 것을 도시한다. 각각의 기록 기간이 63일 때, 디스플레이 2에서 디스플레이 기간은 160이고, 디스플레이 3에서 디스플레이 기간은 80이고, 디스플레이 4에서 디스플레이 기간은 40이고, 디스플레이 5에서 디스플레이 기간은 20이고, 또한 디스플레이 6에서 디스플레이 기간은 10이다.
하나의 기록 기간(하나의 기록) 및 하나의 디스플레이 기간(하나의 디스플레이)은 하나의 필드를 형성하도록 동시에 입력된다. 그것은 기록 기간에서 동일하지만 디스플레이 기간에서 상이한 도 5c에서 총 6개의 필드가 있다는 것을 의미한다. 여기에서, 처음에 하나의 프레임을 형성하기 위해 나타난 제 1 필드는 필드 1(F1)으로 칭하고, 나머지 필드, 즉, 제 2 필드에서 제 6필드까지의 필드는 나타난 순서에 따라, 필드 2(F2) 내지 필드 6(F6)으로 칭한다.
그러나, 필드 1 내지 필드 6이 나타나는 순서는 고정되지 않는다. 적절한 디스플레이 기간의 결합은 64 그레이 스케일 중 원하는 그레이 스케일로 디스플레이를 제공한다.
실제 타이밍은 도 5d에 도시된 바와 같이 디스플레이 기간에서 6개의 필드를 상이하게 분산시킴으로써 결합되도록 설정된다.
도 5d에서, 주어진 픽셀들은 디스플레이 1의 기간동안 점등되고, 그 후에, 기록 5가 개시되고, 모든 픽셀에 데이터 신호의 입력을 완료한 후에, 디스플레이 5가 개시된다. 그 후에, 데이터 신호는 디스플레이 4의 개시다음에, 기록 4의 모든 픽셀에 입력된다. 이러한 방법으로, 주어진 픽셀들은 각각의 필드에서 기록 2, 기록 3, 및 기록 6에서 연속하여 유사하게 점등되게 된다.
도 5e는 도 5d에 도시된 6개의 필드 중 필드 5를 도시한다. 도 5e의 필드 5는 게이트 회로로부터 입력된 데이터 신호에 의해 임의의 게이트 신호가 선택될 때, 데이터가 기록되는 기간(기록 5), 및 소스 배선으로부터 신호가 선택된 게이트 배선에 입력될 때, 픽셀이 점등되는 디스플레이 기간(디스플레이 5)을 포함한다.
도 5a 내지 5f의 도면은 VGA 패널 디스플레이(640 X 480 해상도)를 전제로 한다. 그러므로, 480 게이트 배선이 있고, 다소의 더미(dummies)를 포함하는 모든 게이트 배선을 선택하는 기간은 도 5e의 기록 기간이다.
소스 기간에서 소스 배선으로부터 입력된 신호는 도트 데이터(dot data)로 칭한다. 하나의 게이트 선택 기간동안, 소스 구동 회로로부터 입력된 도트 데이터는 도 5f에 도시된 기간에서 샘플링된다. 이것은 도 5e의 기록 기간에서 선택된 게이트에서 테이터가 기록되는 동안, 소스 배선으로부터 입력된 신호가 기록되는 것을 의미한다. 데이터가 동시에 샘플되는 시간 기간은 40 nsec이다.
소스 구동 회로로부터 도트 데이터는 도 5f에 도시되는 바와 같이, 그 중 16개가 매 40 nsec동안 동시에 입력되도록 입력된다.
모든 데이터가 샘플될 때까지, 하나의 게이트 선택 기간에 선택된 도트 데이터는 도 6에 도시된 소스 구동 회로의 각각의 래치 1(6001)에 유지된다. 모든 데이터의 샘플링이 완료된후에, 레치 데이터는 래치선(6003)으로부터 입력되고, 모든 데이터는 동시에 래치 2(6002)로 이동된다. 시프트 레지스터(6004)가 클럭 배선(6005)으로부터 클럭 펄스에 응답하여 비디오 배선(6006)으로부터 입력된 비디오 신호들을 선택한다는 것을 주목하라.
샘플링 기간으로부터 분리된, 도 5f에서 배선 데이터 래치 기간은, 데이터가 래치 1(6001)에서 래치 2(6002)로 데이터가 이동될 때, 래치 신호가 입력되는 데이터 이동 기간이다.
본 발명에 따른 능동 매트릭스 자기 발광 장치의 픽셀 구조가 도 7에 도시된다. 도 7에서, 참조 기호 701는 스위칭 소자로서 기능하는 TFT를 도시하고(이후에, 스위칭 TFT 또는 픽셀 TFT로 참조됨), 702는 EL 소자(703)에 공급된 전류를 제어하는 소자(전류 제어 소자)로 기능하는 TFT를 도시하고(이후에, 전류 제어 TFT 또는 EL 구동 TFT로 참조됨), 또한, 704는 커패시터(저장 커패시터 또는 보조 커패시터)를 도시한다. 스위칭 TFT(701)는 게이트 배선(705) 및 소스 배선(데이터 배선)(706)에 접속된다. 전류 제어 TFT(702)는 EL 소자(703)에 접속된 드레인 영역을 가지고, 전원선(또는 전류 공급선)(707)에 접속된 소스 영역을 가진다.
게이트 배선(705)이 선택될 때, 스위칭 TFT(701)의 게이트가 개방되고, 소스 배선(706)으로부터 데이터 신호가 커패시터(704)에 저장되고, 전류 제어 TFT(702)의 게이트가 개방된다. 스위칭 TFT(701)의 게이트가 폐쇄된 후에, 커패시터(704)에 저장된 전하에 기인하여 전류 제어 TFT(702)의 게이트가 개방을 유지하고, 게이트가 개방되는 동안 EL 소자(703)가 발광한다. 그것을 통해 흐르는 전류의 양에 따라, EL 소자(703)로부터의 발광양이 변한다.
바꾸어 말하면, 디지털 구동 그레이 스케일 디스플레이에서, 소스 배선(706)으로부터 입력된 데이터 신호는 전류 제어 TFT(702)의 게이트를 개방 또는 폐쇄하고, EL 구동 전원이 EL 소자가 발광하도록 턴온될 때, 전류가 흐른다.
픽셀의 전류 제어 TFT의 기능은 디스플레이 기간동안 픽셀이 점등되거나(디스플레이) 턴오프(디스플레이되지 않음)되는 동안 제어하는 것이다. 디스플레이 기간과 기록 기간사이의 스위칭은 FPC 단자를 통해 패널의 오른쪽의 전원에 의해 이루어진다.
패널 외부에 설치된 전원(도 7의 72에서 709로 나타냄)은 기록 기간과 디스플레이 기간사이의 스위칭을 위한 스위치로서 기능한다. 기록 기간에서, 이러한 전원이 턴오프되는 동안, 데이터 신호는 픽셀에 입력되지 않는다(전압을 픽셀에 인가하지 않기 위해).
모든 픽셀에 대한 데이터 입력은 기록 기간이 종료하여 완료될 때, 전원(도 7의 72에서 702)는 동시에 픽셀들을(디스플레이) 점등하기 위해 턴온된다. 이러한 기간은 디스플레이 기간에 대응한다. EL 소자가 픽셀을 점등하기 위해 발광하는 기간은 6개의 필드 중 임의의 디스플레이 1 내지 디스플레이 6이다.
모든 6개의 필드가 개별적으로 나타난 후에, 하나의 프레임이 종료된다. 이 시점에서, 픽셀의 그레이 스케일은 디스플레이 기간을 합산하여 제어된다. 디스플레이 1 및 디스플레이 2가 동시에 합산되면, 예컨대, 76%의 휘도가 100% 휘도의 전체 점등에 관하여 획득될 수 있다. 디스플레이 3 및 디스플레이 5가 동시에 합산되면, 획득된 휘도는 16%이다.
상술한 설명은 64 그레이 스케일의 경우에 대한 것이다. 그러나, 본 발명은 또한 다른 그레이 스케일 디스플레이에 가능하다.
N(N은 2 이상의 정수) 비트 그레이(2n그레이 스케일) 디스플레이가 의도된 경우를 가정하면, 처음에, 도 8에 도시된 바와 같이, 하나의 프레임은 N 비트 그레이 스케일에 따라 N 필드(F1, F2, F3,...F(n-1), 및 F(n))로 분할된다. 그레이 스케일의 수가 증가함에 따라 하나의 프레임은 더 많은 수의 필드로 분할될 것이고, 따라서, 구동회로는 더 높은 주파수에서 구동되어야 한다.
또한, 각각의 N 필드는 기록 기간(Ta) 및 디스플레이 기간(Ts)으로 분할된다.
N 필드(F1, F2, F3,...F(n-1), 및 F(n))의 디스플레이 기간은 Ts1, Ts2, Ts3...Ts(n-1) 및 Ts(n)으로 각각 나타낸다. N 필드의 디스플레이 기간은 Ts1 : Ts2 : Ts3 :...: Ts(n-1) : Ts(n) = 20: 2-1: 2-2:...: 2-(n-2):...: 2-(n-1)의 관계를 만족하도록 설정된다.
이러한 조건하에서, 임의의 하나의 필드에서, 픽셀들은 연속적으로 선택되고(엄밀히 말하면, 픽셀들의 스위칭 TFT가 선택됨), 주어진 전압(즉, 데이터 신호)이 전류 제어 TFT의 게이트 전극에 인가된다. 기록 기간이 종료된후에 전원이 턴온될 때, 전류 제어 TFT에 전류가 흐르게하는 데이터 신호가 입력되는 픽셀의 EL 소자는 점등된다. 이와 같이, EL 소자는 이러한 필드에 할당된 디스플레이 기간동안 픽셀을 점등된다.
이러한 동작은 모든 N 필드에 대해 반복된다. 하나의 프레임내의 각각의 픽셀에 대한 그레이 스케일은 디스플레이 기간을 합산한 결과에 의존한다. 따라서, 임의의 픽셀의 그레이 스케일은 픽셀이 각각의 필드에 대해 점등되는 동안(얼마나 오래 각각의 디스플레이 기간이 지속되는지)의 시간 길이를 제어함으로써 제어된다.
상술한 바와 같이, 본 발명의 특징은, 능동 매트릭스 자기 발광 장치의 디지털 구동 시분할 그레이 스케일 방법을 사용하여, 이미지가 아날로그 구동 그레이 스케일 디스플레이의 문제였던 TFT 특성에 의해 영향을 받지 않는 그레이 스케일로 디스플레이 될 수 있다는 것이다. 그러나, 본 발명은 TFT 특성의 변동을 감소시키기 위해, 픽셀부내의 각각의 픽셀에 형성된 저장 커패시터를 특정 방법으로 배치하여 픽셀들의 개구비를 개선시키는데 성공한다.
도 1a 및 1b는 본 실시예 모드에 따른 능동 매트릭스 자기 발광 장치를 도시하는 개략적 블록도이다. 도 1a 및 1b에 도시된 능동 매트릭스 자기 발광 장치는 기판상에 형성된 TFT를 가진다. TFT는 픽셀부(101) 및 픽셀부 주위에 배치된 데이터 신호측 구동 회로(102) 및 게이트 신호측 구동 회로(103)로 구성된다. 시분할 그레이 스케일 데이터 신호 발생 회로(SPC : Serial-to-Parallel Conversion Circuit)는 도면에 113으로 나타낸다.
데이터 신호측 구동 회로(102)는 시프트 레지스터 회로(102a), 래치 1(102b), 및 래치 2(102c)를 가진다. 이와 달리, 버퍼(도시되지 않음)는 구동 회로(102)에 또한 포함된다.
하나의 데이터 신호측 구동 회로만이 본 실시예의 능동 매트릭스 자기 발광 장치에 제공된다. 그러나, 2개의 소스 신호측 구동회로는 픽셀부가 그것의 상부와 하부사이에 2개를 삽입되도록 제공될 수 있다.
각각의 게이트 신호측 구동 회로(103)는 시프트 레지스터, 버퍼 등(모두 도시되지 않음)을 가진다.
픽셀부(101)는 640 x 480(폭 x 길이)의 픽셀을 가진다. 각각의 픽셀은 픽셀에 배치된 스위칭 TFT 및 전류 제어 TFT를 가진다. 스위칭 TFT(105)는 게이트 배선(106) 및 소스 배선(데이터선)(107)에 접속된다. 전류 제어 TFT(108)는 EL 소자(109)에 접속된 드레인 영역을 가지고 전원선(110)에 접속된 소스 영역을 가진다.
게이트 배선(106)이 선택될 때, 스위칭 TFT(105)의 게이트가 개방되고, 소스 배선(107)으로부터 데이터 신호는 커패시터(112)에 저장되고, 전류 제어 TFT(108)의 게이트가 개방된다. 즉, EL 소자가 발광하기 위해, 소스 배선(107)으로부터 입력된 데이터 신호는 전류 제어 TFT(108)에 전류가 흐르게 한다.
지금, 본 발명에 따른 능동 매트릭스 자기 발광 장치의 동작 및 그것의 신호 흐름이 설명된다.
처음에 주어진 설명은 데이터 신호측 구동 회로(102)의 동작에 관한 것이다. 데이터 신호측 구동 회로(102)는 기본적으로, 시프트 레지스터(102a), 래치 1(102b), 및 래치 2(102c)를 포함한다. 클럭 신호(CK) 및 개시 펄스(SP)는 시프트 레지스터(102a)에 입력된다. 시프트 레지스터(102a)는 클럭 신호(CK) 및 개시 펄스(SP)에 응답하여 타이밍 신호들을 연속적으로 발생시킨다. 발생된 타이밍 신호는 연속하여 버퍼를 통해(도시되지 않음) 다운스트림 회로에 공급된다.
시프트 레지스터(102a)로부터의 타이밍 신호들은 버퍼 등에 의해 버퍼되고 증폭된다. 타이밍 신호들이 공급되는 소스 배선은 많은 회로 또는 소자들이 소스 배선에 접속되기 때문에, 큰 부하 커패시턴스(기생 커패시턴스)를 가진다. 타이밍 신호의 상승 및 하강은 부하 커패시턴스가 커짐으로써 "둔하게(dulled)" 될 수 있다. 그러므로, 버퍼는 둔해짐을 방지하도록 제공된다.
버퍼에 의해 버퍼되고 증폭된 타이밍 신호(디지털 데이터 신호)는 래치 1(102b)에 공급된다. 래치 1(102b)는 6 비트 디지털 신호를 처리하는 래치를 가진다. 입력된 타이밍 신호를 수신할 때, 래치 1(102b)는 시분할 그레이 스케일 데이터 신호 발생 회로(104)로부터 공급된 6 비트 디지털 데이터 신호를 받아들이고 내부에 그것들을 유지한다.
디지털 데이터 신호를 래치 1(102b)의 모든 단계에 기록하도록 요구되는 시간 기간은 기록 기간이다. 특히, 기록 기간은 가장 왼편의 단계의 래치로 디지털데이터 신호의 기록이 개시되는 시점으로부터 가장 오른편의 단계의 래치로 디지털 데이터 신호의 입력이 완료되는 시점까지 연장한다. 기록 기간은 라인 기간으로 또한 참조될 수 있다.
기록 기간이 종료된 후에, 래치 신호는 시프트 레지스터(102a)의 동작중에 타이밍으로 래치 2(102c)에 공급되도록 개시된다. 이러한 순간에, 래치 1(102b)에 기록되고 유지되었던 디지털 데이터 신호는 동시에 래치 2(102c)에 전송되고, 래치 2(102c)에 유지된다.
디지털 신호가 래치 2(102c)에 전송되었던 래치 1(102b)는 다시 연속하여 시프트 레지스터(102a)로부터 타이밍 신호에 응답하여 시분할 그레이 스케일 데이터 신호 발생 회로(104)로부터 새로 공급된 디지털 신호들을 취한다.
동시에, 래치 2(102c)는 거기에 입력된 래치 신호들을 수신한다.
각각의 게이트 신호측 구동 회로(103)에서, 시프트 레지스터(도시되지 않음)로부터 타이밍 신호들은 도시되지 않은 버퍼에 공급되고, 대응하는 게이트 배선(스캐닝 라인)에 공급된다.
시분할 그레이 스케일 데이터 신호 발생 회로(SPC : Serial-to-Parallel Conversion Circuit)(113)는 외부로부터 최초 주파수의 1/m에 입력된 디지털 신호의 주파수를 낮추는 회로이다. 구동 회로의 동작에 필요한 신호의 주파수는 또한, 외부로부터 입력된 디지털 신호를 구동함으로써 최초의 주파수의 1/m로 낮춰질 수 있다.
본 발명에서, 픽셀부에 입력된 데이터 신호는 디지털 신호이고, 상이한 액정디스플레이 장치, 전압 그레이 스케일 디스플레이는 본 발명에 의해 사용될 수 없다. 그러므로, "0" 또는 "1"의 형태의 정보를 갖는 디지털 데이터 신호는 직접적으로 픽셀부에 입력될 수 있다.
픽셀부(101)는 매트릭스와 같은 방법으로 배치된 다수의 픽셀(104)를 가진다. 도 1b는 픽셀(104)을 도시하는 확대도이다. 도 1b에서, 스위칭 TFT(105)는 게이트 신호가 입력되는 게이트 배선(106) 및 비디오 신호가 입력되는 소스 배선(107)에 접속된다.
전류 제어 TFT(108)는 스위칭 TFT(105)의 드레인 영역에 접속된 게이트를 가진다. 전류 제어 TFT(108)는 EL 소자(109)에 접속된 드레인 영역을 가지고, 전력 공급원(110)에 접속된 소스 영역을 가진다. EL 소자(109)는 EL 층, 전류 제어 TFT(108)에 접속된 애노드(픽셀 전극), 및 그 사이에 삽입된 EL 층을 통해 애노드에 대향하도록 제공된 캐소드(대향 전극)로 이루어진다. 캐소드는 주어진 전원(111)에 접속된다.
스위칭 TFT는 n 채널 TFT 또는 p 채널 TFT일 수 있다.
전류 제어 TFT(108)가 n 채널 TFT일 때, 전류 제어 TFT(108)의 드레인 영역은 EL 소자(109)의 캐소드에 접속되고, 전류 제어 TFT(108)이 p 채널 TFT이면, 전류 제어 TFT(108)의 드레인 영역은 EL 소자(109)의 애노드에 접속된다.
스위칭 TFT(105)가 선택되지 않을 때(오프 상태일 때), 커패시터(112)는 전류 제어 TFT(108)의 게이트 전압을 유지하도록 제공된다. 커패시터(112)는 스위칭 TFT(105)의 드레인 영역 및 전원선(110)에 접속된다.
상술한 바와 같이 구성된 픽셀부에 입력될 디지털 데이터 신호는 시분할 그레이 스케일 데이터 신호 발생 회로(113)에서 발생된다. 이러한 회로들은 디지털 신호인 비디오 신호(이미지 정보를 포함한 신호)를 시분할 그레이 스케일 디스플레이용 디지털 데이터 신호로 변환한다. 회로(113)는 또한 시분할 그레이 스케일 디스플레이에 필요한 타이밍 임펄스(impulse) 및 다른 신호들을 발생시킨다.
전형적으로, 시분할 그레이 스케일 데이터 신호 발생 회로(113)는 하나의 프레임을 N(N은 2 또는 그 이상의 정수) 비트 그레이 스케일에 대응하는 다수의 필드로 분할하는 수단, 각각의 다수의 필드내의 기록 기간 또는 디스플레이 기간을 선택하는 수단, 및 Ts1 : Ts2 : Ts3 :...: Ts(n-1) : Ts(n) = 20: 2-1: 2-2:...: 2-(n-2): 2-(n-1)의 관계를 만족시키도록 디스플레이 기간을 설정하는 수단을 포함한다.
시분할 그레이 스케일 데이터 신호 발생 회로(113)는 본 발명의 자기 발광 장치의 외부에 배치되거나 일체로 형성될 수 있다. 회로(113)가 자기 발광 장치의 외부에 배치될 때, 회로내에 발생된 디지털 데이터 신호는 본 발명의 자기 발광 장치에 입력된다.
다음에, 도 2는 본 발명에 따른 능동 매트릭스 자기 발광 장치의 구조를 단면으로 도시한다.
도 2에서, 참조 기호 11 및 12는 기판 및 베이스로서 서빙하는 절연막(이후에, 기저막으로 참조됨)을 각각 도시한다. 기판(11)은 투명 기판이고, 기판(11)으로 사용가능한 투명기판의 전형적인 예는 유리 기판, 석영 기판, 유리 세라믹 기판및 결정 유리 기판을 포함한다. 그러나, 기판용 물질은 제조 공정시 가장 높은 처리 온도에 대해 저항성이어야 한다.
기저막(12)은 이동하는 이온을 함유하는 기판 또는 도전성을 갖는 기판을 사용할 때, 특히 효과적이다. 기저막(12)은 석영 기판에 필요한 것은 아니다. 실리콘을 함유한 절연막은 기저막(12)으로 사용될 수 있다. 본 명세서에서, 용어 "실리콘 함유 절연막"는, 주어진 비율의 실리콘내의 산소 또는 질소를 함유하는 절연막 또는 두가지 모두를 함유한 절연막으로 참조한다. 특정 예는 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화물막(SiOxNy로 표시되고, x 및 y는 임의의 정수)을 포함한다.
참조 기호 201는 n 채널 TFT인 스위칭 TFT를 나타낸다. 그러나, 스위칭 TFT는 p 채널 TFT일 수 있다. 전류 제어 TFT는 참조 기호 202로 나타내고, 도 2는 전류 제어 TFT(202)가 p 채널 TFT인 경우를 도시한다. 상세하게는, 전류 제어 TFT의 게이트 전극은 이러한 경우, EL 소자의 애노드에 접속된다. 반면에, n 채널이 전류 제어 TFT로 사용되면, 게이트 전극은 EL 소자의 캐소드에 접속된다.
n 채널 TFT는 p 채널 TFT보다 높은 전계 효과 이동도를 가지며, 따라서, 고속으로 동작하고 많은 양의 전류가 흐르기 쉽다. 그러나, 그 두 개에 흐르는 전류의 양이 동일할 때, n 채널 TFT는 p 채널 TFT보다 크기가 작다.
그러나, 본 발명의 전류 제어 TFT 및 스위칭 TFT를 n 채널 TFT로 제한하는 것은 필요하지 않지만 2개 또는 그중 하나는 p 채널 TFT일 수 있다는 것을 주목하라.
스위칭 TFT(201)는 소스 영역(13), 드레인 영역(14), LDD 영역(15a 내지 15d), 분리 영역(16), 및 채널 형성 영역(17a, 17d)을 포함하는 능동층, 게이트 절연막(18), 게이트 전극(19a, 19b), 제 1 층간 절연막(20), 소스 배선(21), 및 드레인 배선(22)을 갖도록 형성된다. 게이트 절연막(18) 또는 제 1 층간 절연막(20)은 기판상에 모든 TFT에 공통일 수 있고, 또는 다른 절연막 또는 제 1 층간 절연막은 다른 회로 또는 소자가 제공될 수 있다.
도 2에 도시된 스위칭 TFT는 전기적으로 접속된 게이트 전극(19a, 19b)을 가지므로, 소위 이중 게이트 구조를 형성한다. 또한, 도 2의 스위칭 TFT는 항상 이중 게이트 구조를 취할 수 없으며, 즉, 3중 게이트 구조 또는 다중 게이트 구조(서로 직렬로 접속된 2개 이상의 채널 형성 영역을 구비한 능동층을 갖는 구조를 의미)를 가질 수 있다.
다중 게이트 구조는 오프 전류를 감소시키는데 매우 효과적이다. 스위칭 TFT의 오프 전규가 충분히 낮다면, 도 1b에 도시된 커패시터(112)에 필요한 커패시턴스는 많이 감소될 수 있다. 반면에, 커패시터(112)가 차지한 영역은 감소될 수 있다. 그러므로, 스위칭 TFT에 다중 게이트 구조를 제공하는 것은 또한 EL 소자(109)의 유효 발광 영역을 증가시키는데 효과적이다.
스위칭 TFT(201)에서, LDD 영역(15a 내지 15d)은 게이트 절연막(18)을 통해 게이트 전극(19a, 19b)과 중첩하지 않도록 배치된다. 그러한 구조는 오프 전류를 감소시키는데 매우 효과적이다. 각각의 LDD 영역(15a 내지 15d)의 적절한 길이(폭)는 2.0 내지 12.0㎛이고, 전형적으로는 6.0 내지 10.0㎛이다.
채널 형성 영역과 LDD 영역사이의 각각의 경계에서 오프셋 영역(채널 형성 영역과 동일한 구성을 갖는 반도체층으로 형성되고 게이트 전압이 인가됨)을 제공하는 것은 오프셋 전류를 감소시키는데 훨씬 더 바람직하다. 2개 이상의 게이트 전극을 갖는 다중 게이트 구조의 경우에, 분리 영역(16)(소스 영역 또는 드레인 영역과 동일한 양의 불순물 성분으로 도핑된 영역)은 오프 전류를 감소시키는데 효과적이다.
전류 제어 TFT(202)는 소스 영역(26), 드레인 영역(27), 채널 형성 영역(29), 게이트 절연막(18), 게이트 전극(30), 제 1 층간 절연막(20), 소스 배선(31), 및 드레인 배선(32)에 형성된다. 게이트 전극(30)이 단일 게이트 구조를 가지지만, 다중 게이트 구조를 취할 수도 있다.
도 1b에 도시되는 바와 같이, 스위칭 TFT의 드레인 영역은 전류 제어 TFT의 게이트에 접속된다. 특히, 전류 제어 TFT(202)의 게이트 전극(30)은 특히 드레인 배선(22)(또한, 접속 배선으로 간주될 수 있슴)을 통해 스위칭 TFT(201)의 드레인 영역(14)에 전기적으로 접속된다. 소스 배선(29)은 도 1b의 전력 공급선(110)에 접속된다.
전류 제어 TFT(202)에 흐르게 되는 전류의 양을 증가시키는 관점으로부터, TFT(202)(특히, 채널 형성 영역)의 능동층 두께(바람직하게는, 50 내지 100nm, 더 바람직하게는 60 내지 80nm)는 효과적인 방법이다. 반면에, 스위칭 TFT(201)의 오프 전류를 감소시키는 관점에서, TFT(201)의 능동층(특히, 채널 형성 영역)을 얇게(바람직하게는 20 내지 50㎛, 더욱 바람직하게는 25 내지 40)형성하는 것이 효과적이다.
상술한 설명은 필셀에 제공된 TFT의 구조에 관한 것이다. TFT가 형성되는 동안, 구동 회로가 동시에 형성된다. COMS 회로, 구동 회로용 기본 유닛은 도 2에 기초한다.
도 2에서, 핫 캐리어 주입을 감소시키고 가능한 많이 동작 속도의 감소를 회피하도록 구성된 TFT가 CMOS 회로의 n 채널 TFT로 사용된다. 여기에서, 구동회로는 도 1a 및 1b에 도시된 데이터 신호측 구동회로(102) 및 게이트 신호측 구동회로(103)로 참조된다. 물론, 다른 논리 회로(레벨 시프터, A/D 변환기, 및 신호 구동 회로)는 또한 형성될 수 있다.
n 채널 TFT(204)의 능동층은 소스 영역(35), 드레인 영역(36), LDD 영역(37), 및 채널 형성 영역(38)을 포함한다. LDD 영역(37)은 게이트 절연막(18)을 통해 게이트 전극(39)과 중첩한다. 본 명세서에서, LDD 영역(37)은 Lov 영역으로 칭한다.
LDD 영역은 동작 속도의 강하를 회피하도록 드레인 영역측상에서만 형성된다. n 채널 TFT(204)에서, 오프 전류를 많이 감소시키는 것에 대해 걱정할 필요가 없으며 동작 속도에 유의하는 것이 더 중요하다. 따라서, 저항성 성분을 가능한 많이 감소시키기 위해 게이트 전극과 완전히 중첩하도록 LDD 영역(37)을 배치하는 것이 바람직하다. 요컨데, 오프셋 영역은 이러한 TFT에서 존재하지 않는 것이 유리하다.
COMS 회로의 p 채널 TFT(205)에서, 핫 캐리어 주입에 의한 열화는 무시될 수있으므로, LDD 영역은 특히 필요치 않다. 따라서, 능동층은 소스 영역(40), 드레인 영역(41), 및 채널 형성 영역(42)를 포함한다. 게이트 절연막(18)은 그 위에 형성되고, 게이트 전극(43)은 상기 막(18)상에 형성된다. 또한, p 채널 TFT(205)는 핫 캐리어에 대한 대책으로서 N 채널 TFT(204)와 유사한 LDD 영역이 제공될 수 있다.
n 채널 TFT(204) 및 p 채널 TFT(205) 양자는 제 1 층간 절연막(20)으로 덮어 씌워지고, 소스 배선(44, 45)은 상기 막상에 형성된다. n 채널 TFT(204) 및 p 채널 TFT(205)는 드레인 배선(46)에 의해 서로 전기적으로 접속된다.
참조 기호(48)는 제 2 층간 절연막을 나타내고, TFT에 의해 기인한 레벨차를 레벨링하는 레벨링막(leveling film)의 기능을 가진다. 제 2 층간 절연막(48)을 위한 바람직한 물질은 폴리이미드막, 폴리아미드막, 아크릴막, 또는 BCB(벤조사이클로뷰틴)막과 같은 유기 수지막이다. 이러한 유기 수지막은 매우 평탄한 표면을 형성하기 쉽고 상대 유전율이 매우 낮은 장점이 있다. EL 층은 비평탄성(unevenness)에 극히 민감하고, TFT에 기인한 레벨차는 제 2 층간 절연막에 의해 대부분 완전히 완화되는 것이 바람직하다. 또한, 게이트 배선 또는 데이터 배선과 EL 소자의 캐소드간에 형성된 기생 커패시턴스를 감소시키기 위해, 제 2 층간 절연막은 낮은 상대 유전율을 갖는 물질로부터 두껍게 형성되는 것이 바람직하다. 상기 절연막의 적절한 두께는 0.5 내지 5㎛(바람직하게는, 1.5 내지 2.5㎛)이다.
참조 기호 49는 도전성 산화물막으로 형성된 픽셀 전극(EL 소자의 애노드)을 나타낸다. 픽셀 전극(49)은 제 2 층간 절연막(48)에 형성된 접촉 홀(개구)내의 전류 제어 TFT(202)의 드레인 배선(32)에 접속되도록 형성된다. 그 후에, 절연막(50)이 형성된다. 절연막(50)은 실리콘 함유 절연막 또는 유기 수지막을 패터닝하여 형성된다. 절연막(50)은 나중에 형성될 발광층 등으로 사용된 유기 EL 물질이 픽셀(49)의 첨단을 덮는 것을 방지하기 위해 픽셀 전극간의 갭을 채우도록 형성된다.
EL 층(51)은 절연막(50)상에 형성된다. EL 층(51)은 단일층 구조 또는 적층 구조를 취할 수 있다. 적층 구조로 형성될 때, EL 층은 더 나은 발광 효율을 제공할 수 있다. 통상적으로, EL 층은 픽셀 전극상에 정공 주입층, 정공 수송층, 발광층, 및 전자 수송층을 차례대로 형성함으로서 형성된다. 대신에, EL 층은 정공 수송층, 발광층, 및 전자 수송층이 이러한 차례로 형성된 의 적층 구조 또는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이러한 차례로 형성된 적층 구조를 취할 수 있다. 임의의 공지된 구조는 본 발명의 EL 층에 사용될 수 있고, 형광 색소 등으로 도핑될 수 있다.
예컨대, 다음의 US 특허 및 일본 미심사 특허 공보에 개시된 유기 EL 물질들은 EL층용으로 사용될 수 있다: 미극 특허 제 4,356,429, 4,539,507, 4,720,432, 4,769,292, 4,885,211, 4,950,950, 5,059,861, 5,047,687 5,073,446, 5,059,862, 5,061,617, 5,151,629, 5,294,869, 5,294,870호 및 일본 특허 공개 공보 제 10-189525, 8-241048, 및 8-78159호.
자기 발광 장치용 컬러 디스플레이는 4개의 형태로 대략적으로 분류되고, 한가지 형태는 R(빨강), G(초록), 및 B(파랑) 중 하나와 각각 대응하는 2 종류의 EL 소자들을 형성을 포함하고, 한가지 형태는 백색 광을 방출하는 EL 소자와 컬러 필터의 조합을 포함하고, 파랑 또는 푸른 초록광을 방출하는 EL 소자와 형광 기판(형광 컬러 변환층 : CCM)의 조합을 포함하고, 또한, 한가지 형태는 캐소드(대향 전극)로서 투명 전극의 사용을 포함하고 R, G, 및 B 중 하나에 각각 대응하는 EL 소자를 가지고 그것과 중첩한다.
EL 소자의 캐소드(52)는 EL 층(51)상에 형성된다. 일함수가 낮은, 마그네슘(Mg), 리튬(Li), 및 칼슘(Ca)을 함유하는 물질은 캐소드(52)로서 사용된다. MgAg로 이루어진 전극(Mg 대 Ag의 비가 10 내지 1을 갖는 Mg 및 Ag를 함유한 물질)이 바람직하다. MgAgAl 전극, LiAl 전극, 및 LiFAl 전극은 다른 바람직한 캐소드 물질들의 예로서 주어질 수 있다.
EL 층(51) 및 캐소드(52)는 대기에 노출되지 않고 연속적으로 바람직하게 형성된다. 이것은 캐소드(52)와 EL 층(51)간의 인터페이스의 상태가 EL 소자의 발광 효율에 큰 영향을 끼치기 때문이다. 본 명세서에서, EL 소자는 픽셀 전극(애노드), EL 층, 및 캐소드로 구성된 발광 소자로 참조된다.
EL 층(51) 및 캐소드(52)로 이루어진 적층은 각각의 픽셀에 대해 개별적으로 형성되어야 한다. 불행하게도, EL 층이 습기에 매우 약하기 때문에 여기에서 통상적으로 사용된 포토리소그래피 방법은 사용될 수 없다. 그러므로, 적층은 진공 증착, 스퍼터링, 플라즈마 CVD, 등에 의해 선택적으로 형성되고, 반면에 금속 마스크와 같은 물리적인 마스크를 사용한다.
잉크젯 방법, 스크린 프린팅, 등의 방법에 의해 EL 층을 선택적으로 형성하는 것은 불가능한 것은 아니지만, EL 층 및 캐소드는 본 환경하에서 이러한 방법으로 연속적으로 형성될 수 없다. 그러므로, 상술한 단락에서 주어진 방법이 바람직하다.
참조 기호 53는 외부 습기 등으로부터 캐소드(52)를 보호하고 각각의 픽셀의 캐소드(52)를 또다른 캐소드(52)에 접속하는, 보호 전극을 나타낸다. 보호 전극(53)에 대한 바람직한 물질은 알루미늄(Al), 구리(Cu), 또는 은(Ag)을 함유한 저 저항 물질이다. 보호 전극(53)은 EL 층으로부터 발생된 열을 완화하기 위해 열 방출 효과를 제공한다. EL 층(51), 캐소드(52), 및 보호막(53)을 대기에 노출시키지 않고 연속적으로 형성하는 것이 또한 효과적이다.
본 발명은 종래에 아날로그 구동 그레이 스케일 디스플레이의 문제점이었던 TFT 변동의 영향에 의해 개선된 능동 매트릭스 자기 발광 장치를 제공하는 것이며, 그 개선은 디지털 구동 시분할 그레이 스케일 디스플레이를 이용하여 이루어진다. 따라서, 본 발명은 도 2에 도시된 자기 발광 디스플레이 장치의 구조에 제한되지 않는다. 도 2에 도시된 구조는 본 발명을 실행하는 바람직한 모드 중 하나일 뿐이다.
폴리실리콘막으로 형성된 상기 TFT는 고속으로 동작하고, 그 때문에 핫 캐리어 주입에 의해 야기된 열화를 입기 쉽다. 그러므로, 도 2에 도시된 다른 기능에 따른 구조(충분히 낮은 오프 전류를 갖는 스위칭 TFT와 핫 캐리어 주입에 대해 저항하는 전류 제어 TFT의 조합)의 다른 동일한 픽셀내에 상이한 TFT에 배치하는 것은 높은 신뢰도를 나타내고 우수한 이미지 디스플레이(높은 동작 성능)를 가능케하는 자기 발광 장치를 제조하는데 있어서 매우 효과적이다.
본 발명의 자기 발광 장치에서, 각각의 픽셀은 저장 커패시터이다. 도 19a 및 19b는 도 2에 도시된 구조를 본 발명에 적용한 경우에 형성된 커패시터를 도시한다. 도 19a 및 19b에서, 도 1a 및 1b 및 도 2의 성분과 대응하는 성분들은 도 1a 내지 2의 참조 기호에 의해 나타낸다.
도 19a 및 19b에서 1903에 의해 나타낸 영역은 저장 커패시터로 서브한다. 저장 커패시터(1903)는 전력 공급선(1902)에 전기적으로 접속된 반도체막(1904), 게이트 절연막과 동일한 층으로 형성된 절연막(도시되지 않음), 및 게이트 전극(29)사이에 형성된다. 반도체막(1904)은 스위칭 TFT 및 전류 제어 TFT를 형성하는 반도체막으로부터 분리되므로, 본 명세서에서, 분리 반도체막으로 칭한다. 특히, 도 19a에 도시되는 바와 같이, 분리 반도체막(1904)은 스위칭 TFT의 소스 영역(13) 및 드레인 영역(14)과 전류 제어 TFT의 소스 영역(26) 및 드레인 영역(27)을 형성하는 능동층으로부터 절연된다. 1903에 의해 나타낸 영역에서, 분리 반도체막(1904)은 게이트 전극(29)과 중첩하며 그 사이에 게이트 절연막이 삽입된다. 이 지점에서 게이트 전극(29)와 중첩하는 부분은 전체 분리 반도체막(1904)의 60% 이상을 차지한다. 또한, 60% 이상의 분리 반도체막(1904)은 전력 공급선(1902)과 중첩하며, 그 사이에 제 1 층간 절연막이 삽입된다. 게이트 전극(29)으로부터 형성된 커패시터, 제 1 층간 절연막과 동일한 층(도시되지 않음), 및 전원선(1902)은 또한, 저장 커패시터로 사용될 수 있다.
[실시예 1]
본 발명의 실시예는 도 9 내지 16 및 표 1 내지 4를 참조하여 설명될 것이다. 여기에서, 본 발명을 실행하기 위해 사용된 픽셀부, 픽셀부 주변에 제공된 구동 회로의 구조 및 상세(크기, 전압값, 등), 및 그것에 입력된 신호에 대해 설명한다.
도 9는 그것의 상면(캐소드가 형성될 패널의 측면)을 도시하는 전체 패널의 평면도이다. 따라서, 디스플레이를 위한 측면은 도 9의 하부이다. 도 9의 참조 기호 901은 픽셀부를 나타내고, 902는 소스 구동 회로를 나타내며, 903는 게이트 구동 회로를 나타내고, 904는 유연 프린트 회로(flexible printed circuit)(이후에, FPC로 단축됨) 입력부를 나타낸다. 본 실시예에서 사용된 FPC는 500㎛의 피치이고, 50 x 2 단자를 가진다.
본 실시예에서, 도 10에 도시된 바와 같이 FPC 입력부용 보호 회로는 도 9의 일부의 FPC 입력부(1)(904a)와 FPC 입력부(2)(904b)에 제공된다. 1 내지 100에 달하는 FPC 입력부(1)(904a) 및 FPC 입력부(2)(904b)(도 9에서 상기 각각의 입력부)중에서, 입력부 1 내지 19 및 82 내지 100은 FPC 입력부용 보호 회로를 가지지 않는다.
본 실시예에서 사용된 FPC 입력 단자의 상세는 표 1에 도시된다. 표 1의 "단자 번호"는 도 9의 상기 FPC 입력부(1)(904a)와 FPC 입력부(2)(904b)의 번호(1 내지 100)에 대응한다는 것을 주목하라.
다음에, 도 11는 도 9의 게이트 구동 회로의 상세한 회로도를 도시한다. 게이트 구동 회로에서, 양극 전원 전압은 10V이고, 음극 전원 전압은 0V이며, 게이트 구동 회로에 입력된 동작 클럭의 주파수는 250㎑이다. 이러한 구동 회로는 주사 방향을 스위칭하는 기능을 가진다.
도 11에서, 참조 기호 g_chsw_a는 스위치를 변화시키는 주사 방향을 나타내고, g_sftr_b, g_sftrc, 및 gfstr_d 각각은 일부의 시프트 레지스터를 나타내고, g_nand_e는 NAND 회로를 나타내며, g_buff_f, g_buff_i, g-buff_k, g_buff_m, g_buff_n, 및 g_buff_p는 버퍼를 나타낸다. g_clk_g 및 g_clk_h는 클럭 회로를 나타낸다.
본 실시예에서, 도 11에서 파선에 의해 둘러싼 부분, 즉, g_sftr_b, g_sftr_c, g_sftr_d, g-clk_g, 및 g_clk_h로 이루어진 부분은 시프트 레지스터(11001)로 서브한다.
표 2는 본 실시예의 게이트 구동 회로로 구성된 버퍼, NAND 회로, 및 시프트 레지스터에 포함된 TFT의 크기를 도시한다. 시프트 레지스터, NAND 회로, 및 버퍼는 p 채널 TFT 및 n 채널 TFT를 사용하고, 양쪽 모두 표 2에 도시된다. 표 2의 기호는 도 11의 참조 기호에 대응한다. 표 2의 L[㎛]은 TFT의 채널 길이를 나타내고, W[㎛]은 TFT의 채널 폭을 나타낸다.
다음에, 도 9의 소스 구동 회로(902)의 상세한 회로도가 도 12에 도시된다. 소스 구동 회로에서, 양극 전원전압은 9V이고, 음극 전원 전압은 0V이며, 소스 구동 회로에 입력된 동작 클럭의 주파수는 12.5㎒이다. 소스 구동 회로는 주사 방향을 스위치하는 기능을 가진다.
도 12에서, 참조 기호 s_chsw_a는 스위치를 변화시키는 주사 방향을 나타내고, s_sftr_b, s_sftr_c 및 s_fstr_d 각각은 시프트 레지스터의 일부를 나타내고, s_nand_e는 NAND 회로를 나타내고, s_buf1_f, s_buf1_g, s_buf1_h, s_buf1_i, s_buf2_n, 및 s_buf3_t는 버퍼를 나타낸다. s_lat1_j, s_lat1_k, 및 s_lat1_m 각각은 제 1 단계 래치(본 명세서에서, 래치 1으로 참조됨)를 나타내고, s_lat2_p, s_lat2_r, 및 s_lat2_s 각각은 제 2 단계 래치(본 명세서에서, 래치 2로 참조됨)를 나타낸다.
본 실시예에서, 도 12의 파선에 의해 둘러싼 부분, 즉, s_sftr_b, s_sftr_c, 및 s_sftr_d로 이루어진 부분은 시프트 레지스터(12001)로 서브된다.
표 3는 본 실시예의 소스 구동 회로를 구성하는 버퍼, 시프트 레지스터, 및 NAND 회로에 포함된 TFT의 크기를 도시한다. 시프트 레지스터, NAND 회로, 및 버퍼는 p 채널 TFT 및 n 채널 TFT를 사용하고, 두가지 모두는 표 3에 도시된다. 표 3의기호는 도 12의 참조 기호에 대응한다. 표 3의 L[㎛]은 TFT의 채널 길이를 나타내고, W[㎛]는 TFT의 채널 폭을 나타낸다. n 채널 TFT의 채널 길이는 Lov 영역을 포함한다.
본 실시예에 따라 패널에서 각각의 픽셀은 도 7에 도시된 픽셀(71)의 구조를 취한다. 여기에서, 전류 제어 TFT(702)는 p 채널 TFT(L = 5.0㎛, W = 15.0㎛)이고, 스위칭 TFT(701)은 n 채널 TFT(L = 4.0㎛(Loff = 2.0㎛ x 2 x 2 제외), W = 3㎛)이다. 보조 커패시터(704)의 영역은 S ~ 0.008 x 0.036㎟(LDDSi-Gta-Al 사이)이다.
본 실시예에 따라 디스플레이 패널의 상세는 표 4에 도시된다.
본 실시예에서, 패널 크기는 87㎜ x 100㎜이고, 스크린 크기는 61 x 81㎜(대각 크기: 4.0인치)이다. 픽셀 피치는 126㎛이고, 또한, 픽셀은 스트라이프를 형성하도록 배치된다. 개구율은 약 60%이다.
본 실시예에서, 픽셀부는 광 전송은 TFT 및 배선에 의해 장애가 되는 영역과 픽셀부의 나머지에 대응하는 영역으로 분류될 수 있고, 나중에 전송 영역으로 칭한다. 전송 영역의 전체 영역 대 전체 픽셀부의 영역의 비는 개구율(또는 유효 발광 영역)로 참조된다. 하나의 스크린에 포함된 픽셀의 수는 (d2 + 640 + d2) x (d2 +480 + d2), 즉, 307200 + (d)4496 픽셀로부터 계산되고, d는 더미들(dummies)을 나타낸다.
본 실시예의 상세에 따라, 패널은 640 x 480의 해상도를 가지며, 단색으로 이미지를 디스플레이한다. 64 그레이 스케일(6비트)로 디스플레이하고, 듀티 비(duty ratio)는 62.5%이다.
본 실시예에서 개구율은 임의의 패널 크기에 관해 도시된다. 그러나, 픽셀 피치가 100 내지 140㎛이면, 개구율은 50 내지 80%일 수 있다.
[실시예 2]
실시예 1에서, 패털 외부에 제공된 EL 소자에 전압을 인가하기 위한 전원(도 7의 709)은 디스플레이 기간동안 턴오프되고, 전원은 기록 기간동안 턴온된다. 이러한 방법에 따라, 기록 기간후에 디스플레이 기간이 개시될 때, 전원이 턴온되고, 전류의 흐름이 급격하게 증가된다. 때때로, 전체 패널의 부하를 주는 가변 전압원의 능력을 넘어선다.
결과적으로, 필요한 전압은 전체 패널에 인가될 수 없게 되어 패널의 디스플레이 품질이 불만족스럽게 된다.
기록 기간과 디스플레이 기간사이의 전류의 급격한 증가를 방지하기 위해, 전력원(도 7의 709)은 실시예 2에서 유지된다.
그러나, 이러한 방법은 기록 기간을 포함하는 전시간에 대해 디스플레이하게 된다. 디스플레이 기간이 도 5c의 기록 4, 기록 5, 및 기록 6과 같은 기록 기간보다 더 짧다면, 디스플레이 4, 디스플레이 5, 및 디스플레이 6은 기록 기간은 동일하게 되어 구별될 수 없다.
바꾸어 말하면, 본 실시예의 실행은 (1)픽셀수를 감소시킴으로써 기록 기간을 단축시키고, (2)구동 회로에 포함된 TFT의 능력을 개선시킴으로써 동작 속도를 증가시키고, 또한 (3) 패널 외부에 구동 회로를 설치함으로써 동작 속도를 증가시키도록 고려할 것을 요구한다.
[실시예 3]
본 발명의 실시예 3은 도 13a 내지 15c를 참조하여 설명될 것이다. 픽셀부의TFT와 픽셀부 주위에 제공된 구동 회로의 TFT를 동시에 제조하는 방법이 여기에서 설명된다. 설명을 간단히 하기 위해, 베이스 유닛(base unit)인 COMS 회로가 구동 회로로서 도시된다.
처음에, 도 13a에 도시된 바와 같이, 기저막(501)은 유리 기판(500)상에 300nm의 두께로 형성된다. 본 실시예에서, 적층된 실리콘 산화질화물막은 기저막(501)으로서 사용된다. 이 시점에서, 유리 기판(500)과 접촉하게 되는 기저막의 층은 10 내지 25 wt%의 질소를 함유한다. 기저막(501)에 열 방출 효과를 제공하는 것이 효과적이며, DLC(diamond-like carbon)막이 제공될 수 있다.
다음에, 50nm의 두께의 비정질 실리콘막(도시되지 않음)은 공지된 막 증착 방법에 의해 기저막(501)상에 형성된다. 이러한 막을 비정질 실리콘막으로 제한할 필요가 없으며, 비정질 구조를 포함하는 한 임의의 반도체막일 수 있다(미정질 반도체막 포함). 또한, 비정질 실리콘 게르마늄막과 같은, 비정질 구조를 포함하는 화합물 반도체막일 수 있다. 적절한 막 두께는 20 내지 100nm이다.
다음의 방법은 일본 특개평 제 7-130652호에 개시되고, 비정질 실리콘막은 결정 실리콘막(또한, 다결정 실리콘막(polycrystalline silicon film)으로 칭함)(502)을 형성하도록 결정화된다. 사용가능한 다른 공지된 결정화 방법은 레이저 광을 사용하는 방법 및 적외선을 사용하는 방법이다. (도 13a)
도 13b에 도시되는 바와 같이, 결정 실리콘막(502)은 아일랜드 형태의 반도체막(503 내지 506)을 형성하도록 패턴화된다.(도 13b)
보호막(507)은 실리콘 산화물막으로부터 결정 실리콘막(502)상에 130nm의 두께로 형성된다. 보호막의 두께는 100 내지 200nm의 범위일 때 적절하다(바람직하게는 130 내지 170nm). 다른 막들이 실리콘을 포함한 절연막이면 또한 사용될 수 있다. 불순물이 도핑될 때, 보호막(507)은 결정 실리콘막이 플라즈마에 노출되는 것을 방지하고 미세하게 농도를 제어하도록 형성된다.
반도체막(503 내지 506)은 보호막(507)을 통해 p형 도전성(본 명세서에서, p형 불순물 소자로 참조됨)을 첨가하는 불순물 원소로 도핑된다. p형 불순물 원소의 예는 주기표의 13족에 속한 원소, 전형적으로, 보론을 포함한다. 본 실시예에서, B2H6(diborane)이 질량 분리를 행하지 않고 플라즈마 여기되는 플라즈마 도핑에 의해 보론 도핑이 행해진다. 또한, 질량 분리를 수반하는 이온 주입이 그 대신에 선택될 수도 있다. (도 13c)
이러한 도핑 단계를 통해, 반도체막(503 내지 506)은 1x1015내지 1x1017atoms/cm3(전형적으로, 1x1016내지 1x1017atoms/cm3)의 농도의 p형 불순물 원소를 획득한다. 여기에서 도핑에 사용된 p형 불순물 원소는 TFT의 임계 전압을 조절하기 위해 사용된다.
연속하여, 저항 마스크(508a 및 508b)는 보호막(507)상에 형성된다. 저항 마스크(508a 및 508b)는 보호막(507)을 통해 n형 도전성을 첨가하는 불순물 원소(본 명세서에서, n형 불순물 원소로 참조됨)로 도핑된다. n형 불순물 원소의 예는 주기표에서 15족에 속한 원소들, 전형적으로 인 또는 비소를 포함한다. 본 실시예에서,인이 1x1018atoms/㎤의 농도의 막에 포함되도록, 인 도핑은 질량 분리를 행하지 않고 플라즈마 여기되는 플라즈마 도핑에 의해 행해진다. 또한, 질량 분리를 수반하는 이온 주입은 그 대신에 선택될 수도 있다. (도 13d)
이러한 도핑 단계를 통해 형성된 n형 불순물 영역(509)이 2x1016내지 5x1019atoms/㎤의 농도(전형적으로, 5x1017내지 5x1018atoms/㎤)로 n형 불순물 원소를 함유하도록 도즈가 조절된다.
도핑에 사용된 n형 불순물 원소 및 p형 불순물 원소는 이러한 시점에서 활성화될 수 있다. 공지된 활성화 방법이 활성화에 사용될 수 있다. 전형적으로, 레이저 어닐링, 램프 어닐링 및 노 어닐링(furnace annealing)은 단독으로 또는 결합하여 사용된다.
도 13e에 도시되는 바와 같이, 다음에, 게이트 절연막(510)은 반도체막(503 내지 506)을 덮어씌우도록 형성된다. 게이트 절연막(510)을 위한 적절한 물질은 실리콘을 함유한 절연막이고, 10 내지 200㎚의 두께, 바람직하게는 50 내지 150㎚를 가진다. 게이트 절연막은 단일층 구조 또는 적층 구조를 취할 수 있다. 110㎚의 두께를 갖는 실리콘 산화물막은 본 실시예에서 사용된다.
200 내지 400㎚의 두께를 갖는 도전막이 형성되어 게이트 전극(511 내지 515)을 형성하도록 패턴화된다. 게이트 전극은 도전막의 단일층으로 형성될 수 있다. 그러나, 게이트 전극은 2층, 3층, 필요하다면 그 이상의 층을 갖는 적층 도전막일 수 있다. 임의의 공지된 도전막은 게이트 전극의 물질로서 사용될 수 있다.
전형적으로 사용된 도전막은, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 실리콘(Si)으로 이루어진 그룹으로부터 선택된 원소로 형성된 막, 상기로부터 선택된 원소의 질화물막(탄탈 질화물막, 텅스텐 질화물막, 및 티타늄 질화물막으로 예시됨), 상술한 원소들의 결합물을 포함하는 합금막(Mo-W 합금막 및 Mo-Ta 합금막에 의해 예시됨), 상기로부터 선택된 원소의 규화물막(텅스텐 규화물막 및 티타늄 규화물막에 의해 예시됨)이다. 또한, 이러한 것은 단일층 또는 적층(laminate)으로서 사용될 수 있다.
본 실시에에서, 50㎚의 두께를 갖는 탄탈 질화물(TaN) 및 350㎚의 두께를 갖는 탄탈(Ta)막으로 이루어진 적층막이 사용된다. 적층막은 스퍼터링에 의해 형성된다. 스퍼터링 가스는 Xe 및 Ne와 같은 불활성 가스가 부가되면, 스트레스에 의한 막 필링(film peeling)이 방지될 수 있다.
게이트 전극(512)은 n형 불순물 영역(509)의 일부와 중첩하며, 그 사이에 게이트 절연막이 삽입되도록 형성된다. 이러한 중첩부는 나중에 게이트 전극과 중첩하는 LDD 영역을 형성한다.
도 14a에 도시된 바와 같이, n형 불순물 원소의 도핑은(본 실시예에서, 인) 마스크로서 게이트 전극(511 내지 515)을 사용하여 자기 정렬 방법으로 실행된다. 이와 같이 형성된 불순물 영역(516 내지 523)이 n형 불순물 영역(509)의 농도의 1/2 또는 1/10의 농도로(전형적으로, 1/3 내지 1/4) 인을 갖도록 인의 도즈 조절이 이루어진다. 특히, 바람직한 농도는 1 x 1016내지 5x1018atoms/cm3(전형적으로, 3x 1017내지 3 x 1018atoms/㎤)이다.
도 14b에 도시된 바와 같이, 게이트 절연막(507)은 마스크로서 게이트 전극(511 내지 515)을 사용하여 자기 정렬 방법으로 에칭된다. 게이트 전극아래의 오른쪽을 에칭한 후에 남은 막들은 게이트 절연막(524 내지 528)이다.
저항 마스크(529)는 도 14c에 도시된 바와 같이 다음에 형성된다. p형 불순물 원소(본 실시예에서, 보론)의 도핑은 고농도 보론을 함유한 불순물 영역(530 내지 533)을 형성하기 위해 행해진다. 여기에서 도핑된 보론은 상기 영역들이 3 x 1020내지 3 x 1021atoms/㎤의 농도(전형적으로, 5 x 1020내지 1 x 1021atoms/㎤)로 보론을 함유하도록 B2H6(diborane)을 사용하여 이온 도핑에 의해 이루어진다.
불순물 영역(530 내지 533)은 이미 1 x 1016내지 5 x 1018atoms/㎤의 농도로 인이 첨가되었다. 그러나, 이러한 도핑에서 보론의 농도는 적어도 300배 또는 그 이상의 인 농도이다. 그러므로, 이전에 인 도핑으로 형성된 n형 불순물 영역은 p형 도전성을 갖도록 완전히 전환되고, 전환된 영역은 p형 불순물 영역으로 기능한다.
다음에, 저항 마스크(534a 내지 534b)는 도 14d에 도시된 바와 같이 형성된다. n형 불순물 원소(본 실시예에서, 인)의 도핑은 고농도의 인을 함유한 불순물 영역(535 내지 539)을 형성하도록 수행된다. 이온 도핑은 PH3(phosphine)을 사용하여 다시 이용되고, 이러한 영역에서 인의 농도는 1 x 1020내지 1 x 1021atoms/㎤(전형적으로, 2 x 1020내지 5 x 1021atoms/㎤)이다.
불순물 영역(530 내지 533) 중 540 내지 543으로 표시된 영역들은 유사하게 인으로 도핑된다. 그러나, 상기 영역(540 내지 543)내의 인 농도는 p형 불순물 원소의 농도와 비해 충분히 낮다. 그러므로, 영역(540 내지 543)의 도전성은 p형이고 n형 도전성으로 전환되지 않는다.
n채널 TFT의 소스 영역 및 드레인 영역은 이러한 도핑 단계를 통해 형성된다. 스위칭 TFT에서, 도 14a의 단계에서 형성된 n형 불순물 영역(519 내지 521)은 부분적으로 남는다. 나머지 영역은 도 2의 스위칭 TFT의 LDD 영역(15a 내지 15d)과 대응한다.
저항 마스크(534a 내지 534d)를 제거한 후에, 보호막(544)이 형성되고 도핑에 사용된 n형 또는 p형 불순물 원소가 활성화된다. 불순물 원소는 노 어닐링, 레이저 어닐링, 및 램프 어닐링에 의해 단독으로 또는 결합하여 활성화될 수 있다. 본 실시예에서, 노 어닐링은 4시간 동안 550oC에서 질소 분위기의 전기 노(electric furnace)를 사용하여 실행된다.(도 14e)
연속하여, 도 15a에 도시된 바와 같이, 제 1 층간 절연막(545)은 형성된다. 제 1 층간 절연막은 보호막(544)를 포함할 수 있다. 제 1 층간 절연막(545)은 실리콘을 함유하는 단일층 절연막, 또는 그러한 절연막의 결합을 갖는 적층막일 수 있다. 제 1 층간 절연막의 적절한 막 두께는 400㎚ 내지 1.5㎛이다. 본 실시예는 200㎚의 두께를 갖는 실리콘 산화질화물막이 보호막(544)으로 형성되고, 500㎚의 두께를 갖는 실리콘 산화막이 그 위에 형성된 적층구조를 사용한다.
접촉홀들(contact holes)은 소스 배선(546 내지 549) 및 드레인 배선(550 내지 552)을 형성하도록 제 1 층간 절연막(545)에 형성된다. 본 실시예에서, 이러한 전극들은 60㎚ 두께로 티타늄막을, 40㎚로 티타늄 질화물막을, 300㎚로 2wt%의 실리콘을 함유한 알루미늄막을, 또한 100㎚로 다른 티타늄막을 스퍼터링에 의해 연속적으로 형성함으로써 획득된 4층 적층 구조를 가진다. 물론, 이것과 다른 도전막이 그 대신에 사용될 수 있다. 또한, 패시베이션막이 배선상에 형성될 수 있다.
열 처리는 막에 수소를 첨가하기 위해 1 내지 4시간동안 300 내지 450oC로 3%의 수소를 함유한 분위기에서 상기 막에 행해진다. 이러한 단계는 열적으로 여기되는 수소를 사용하여 반도체의 댕글링 본드(dangling bond)의 수소 제거에 대한 것이다. 다른 수소첨가 방법은 플라즈마 수소첨가(플라즈마 여기 수소를 사용)를 포함한다.
대안적으로, 수소첨가 처리법은 제 1 층간 절연막(545)의 형성전에 중단될 수 있다. 자세하게는, 상기 추소첨가 처리법은 보호막(544)을 형성한 후 및 제 1 층간 절연막(545)을 형성하기 전에 실행될 수 있다.
또는 수소 첨가 처리법은 50 내지 500㎚ 두께로 패시베이션막을 형성한 후에 행해질 수 있다. 이러한 경우, 실리콘질화물막 또는 실리콘 산화물막은 패시베이션막으로 사용될 수 있다.
다음에, 제 2 층간 절연막(553)은 도 15b에 도시된 유기 수지로부터 형성된다. 사용가능한 유기 수지는 폴리이미드, 폴리아미드, 아크릴 수지, 및BCB(benzocyclobutene)을 포함한다. 제 2 층간 절연막(553)의 주요 역할은 레벨링이므로, 우수한 레벨링 효과를 갖는 아크릴 수지가 특히 바람직하다. 본 실시예에서, 아크릴 수지막은 TFT에 의해 야기된 레벨차를 만족시킬만한 아크릴 수지막의 적절한 두께로 형성된다. 아크릴 수지막의 적절한 두께는 1 내지 5㎛(바람직하게는, 2 내지 4)이다.
드레인 배선(552)에 도달하는 접촉 홀은 도전성 산화막으로부터 픽셀 전극(554)을 형성하도록 제 2 층간 절연막(553)에 형성된다. 본 실시예에서, 인듐 산화물과 주석 산화물의 혼합물을 함유한 도전 산화막은 픽셀 전극(554)으로서 110nm의 두께로 형성된다.
그 후에, 절연막(555, 556)은 도 15c에 도시되는 바와 같이 형성된다. 절연막(555, 556)은 실리콘을 함유한 200 내지 300㎚ 두께의 절연막을 패터닝하거나, 동일한 두께를 갖는 유기 수지막을 패터닝하여 형성된다. 나중에 형성될 발광층, 등에 사용된 유기 EL 물질이 픽셀부(554)의 첨단을 덮는 것을 방지하기 위해 절연막(555)은 픽셀들(픽셀 전극 사이)간의 갭을 채우도록 형성된다. 절연막(556)은 픽셀 전극(554)의 오목부를 채우도록 형성되어 EL 소자의 캐소드와 픽셀 전극간의 단락 회로를 회피하는 효과를 가진다.
다음에, 픽셀 전극(554)의 표면은 오존 처리된다. 본 실시예에서, 픽셀 전극이 산소 가스에 노출되는 동안, 오존 처리는 UV 광 방사를 통해 제공된다. 그 후에, 정공 주입층(557) 및 발광층(558)은 스핀 코팅에 의해 형성된다. 본 실시예에서, 정공 주입층(557)은 PEDOT(polythiophene)로부터 형성되고 30㎚의 두께를 가지며, 발광층(558)은 PPV(polyparaphenylenevinylene)으로부터 형성되어 80㎚의 두께를 가진다.
본 실시예의 EL층은 발광층 및 정공 주입층으로 이루어진 2개의 층구조를 가진다. 그러나, EL층은 정공 수송층, 전자 주입층, 전자 수송층, 등을 더 포함할 수 있다. EL층 구조에 대한 층들의 많은 조합이 보고되어 왔고 그것들 중 임의의 것이 본 발명에 의해 이용될 수 있다. 또한, EL층은 폴리머 물질에 제한되지 않고 모노머(monomer) 물질을 포함하고, 유기 물질대신에 무기 물질의 조합일 수 있다.
다음에, 캐소드(559)는 낮은 일함수를 갖는 도전막으로부터 400㎚의 두께로 형성된다. 적절한 도전막은 2.0 내지 3.0의 일함수를 갖는 것, 예컨대, 주기표에서 1족 또는 2족에 속한 원소를 함유하는 도전막이다. 또한, 캐소드(559)상의 패시베이션막을 형성하는 것이 효과적이다.
이와 같이, 도 15c에 도시된 바와 같이 구성된 능동 매트릭스 기판이 완성된다. 부수적으로, 멀티 챔버 시스템(또는 인라인 시스템)의 막 증착 장치를 채용하여 대기중에 막을 노출시키지 않고 캐소드(559)의 형성을 종료하는 절연막(555, 556)의 형성후에 상기 단계를 연속적으로 실행하는 것이 효과적이다.
실제로, 도 15c의 구조가 획득된 후에, 대기에 노출되지 않도록 세라믹 밀봉 캔과 같은 하우징 부재(housing member) 또는 고 밀폐 보호막(적층막, UV 경화 수지막, 등)을 사용하여 패키지(밀봉)된다. 하우징 부재의 내부가 불활성 분위기로 채워지거나, 내부에 배치된 흡습성 물질(예컨대, 바륨 산화물)가 있다면, 이 시점에서, EL층은 신뢰도(수명)가 개선될 수 있다.
패키지 또는 다른 처리에 의해 기밀성을 높인후에, 접속기(유연 프린트 회로(flexible printed circuit): FPC)는 외부 신호 단자를 갖는 기판상에 형성된 회로 또는 소자 외부에 단자 리드를 접속시키도록 부착된다. 이와 같이, 상기 장치가 제품으로서 완성된다. 본 명세서에서, 완성된 장치는 자기 발광 장치(또는 EL 모듈)로 칭한다.
지금, 도 16의 투시도를 참조하여 본 실시예에 따른 능동 매트릭스 자기 발광 장치의 구조가 설명된다. 본 실시예에 따른 능동 매트릭스 자기 발광 장치는 픽셀부(602), 게이트측 구동 회로(603), 및 소스측 구동 회로(604)로 구성되고, 유리 기판(601)상에 형성된다. 픽셀부의 스위칭 TFT(605)는 n채널 TFT이고, 게이트측 구동 회로(603)에 접속된 게이트 배선(606)과 소스측 구동 회로(604)에 접속된 소스 배선(607) 사이의 교차점에 배치된다. 스위칭 TFT(605)는 전류 제어 TFT(608)의 게이트에 접속된 드레인 영역이다.
전류 제어 TFT(608)의 소스는 전원선(609)에 접속된다. 본 실시예에 따른 구조에서, 접지 전위(어스 전위(earth potential))는 전원선(609)에 주어진다. 전류 제어 TFT(608)는 EL 소자(610)에 접속된 드레인 영역을 가진다. 주어진 전압(본 실시예에서, 10 내지 12V)은 EL 소자(610)의 캐소드에 인가된다.
외부 입력/출력 단자로 서빙하는 FPC(611)는 전원선(609)에 접속된 입력/출력 배선(614) 및 구동 회로에 신호를 송신하기 위한 입력/출력 배선(접속 배선)이 제공된다.
하우징 부재를 포함하는 본 실시예의 자기 발광 장치는 도 17a 및 17b를 참조하여 설명될 것이다. 도 16의 참조 기호는 필요할 때마다 사용될 것이다.
픽셀부(1201), 데이터 신호측 구동 회로(1202), 및 게이트 신호측 구동 회로(1203)는 기판(1200)상에 형성된다. 각각의 구동 회로로부터의 배선은 입력/출력 배선(612 내지 614)을 통해 FPC(611) 및 외부 장비에 접속된다.
이러한 시점에서, 하우징 부재(1204)는 적어도 픽셀부, 바람직하게는 픽셀부 및 구동 회로를 둘러싸도록 제공된다. 하우징 부재(1204)는 내부 크기가 EL 소자의 외부 크기보다 큰 오목부를 갖도록 형성되고, 또는 시트(sheet)로 형성된다. 접착제(1205)를 사용하여, 하우징 부재(1204)는 하우징 부재(1204)와 기판(1200)사이에 기밀 공간이 형성되도록 기판(1200)에 부착된다. 그 후에, EL 소자는 기밀 공간내에 완전히 밀봉되고, 외부 공기는 전적으로 차단된다. 하우징 부재(1204)는 복수로 제공될 수 있다.
하우징 부재(1204)를 위한 바람직한 물질은 유리 및 폴리머와 같은 절연 물질이다. 비정질 유리(예컨대, 붕규산 유리 또는 석영), 결정 유리, 세라믹 유리, 유기 수지(예컨대, 아크릴 수지, 스틸렌 수지, 폴리 탄산 에스테르(polycarbonate) 수지, 및 에폭시 수지), 및 실리콘 수지가 예로서 주어진다. 세라믹이 또한 사용될 수 있다. 접착제(1205)가 절연 물질이면, 하우징 부재용 스테인레스 합금과 같은 금속 물질을 사용하는 것이 또한 가능하다.
에폭시 수지 또는 아크릴 수지로 이루어진 접착제는 접착제(1205)로 사용될 수 있다. 접착제(1205)로 열 경화 수지 또는 광 경화 수지를 사용하는 것이 또한 가능하다. 그러나, 접착제의 물질은 가장 적은 산소 및 습기를 전도하도록 요구된다.
하우징 부재와 기판(1200)간의 갭(1206)은 바람직하게는 불활성 가스(예컨대, 아르곤, 헬륨, 또는 질소)로 채워진다. 갭은 항상 가스로 채워지는 것은 아니며 불활성 액체(예컨대, 퍼블루오로알칸(perfluoroalkan)으로 예시되는 액체 탄화 불소(fluorocarbon))로 채워질 수도 있다. 적절한 불활성 액체는 일본 특개평 제 8-78519호에 개시되어 있다.
갭(1206)에 건조제를 넣는 것은 또한 효과적이다. 건조제로 적절한 물질은 일본 특개평 제 9-148066호에 개시된다. 전형적으로, 바륨 산화물이 사용된다.
도 17b에 도시된 바와 같이, 픽셀부에는 독립적인 EL 소자를 각각 갖는 다수의 픽셀부가 제공된다. 모든 픽셀들은 픽셀에 공통인 전극으로서 보호 전극(1207)을 가진다. 바람직하게는, EL층, 캐소드(MgAg 전극), 및 보호 전극은 본 실시예에서, 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다. 그러나, 도 17b에 도시된 구조는 또한, 동일한 마스크를 사용하여 캐소드 및 EL층을 형성하고 다른 마스크를 사용하여 보호 전극을 형성함으로써 획득될 수 있다.
이러한 시점에서, EL층 및 캐소드는 픽셀부상에서만 형성되고 구동 회로상에 그것들을 형성할 필요가 없다. 구동 회로상에 형성된 EL층 및 캐소드가 임의의 문제를 일으키지 않지만, EL층은 알칼리 금속을 함유하는 것을 고려하면, 그것들이 구동 회로상에 형성되지 않는 것이 더 낫다.
1208에 의해 표시된 영역에서, 보호 전극(1207)은 픽셀 전극과 동일한 물질로 형성된 접속 배선(1209)을 통해 입력/출력 배선(1210)에 접속된다. 입력/출력배선(1210)은 보호 전극(1207)에 소정의 전압(본 실시예에서, 접지 전위, 특히, 0V)을 인가하는 전압원 배선이다. 입력/출력 배선(1210)은 도전 페이스트(paste) 물질(1211)를 통해 FPC(611)에 접속된다.
영역(1208)의 접촉 구조를 형성하는 공정은 도 18a 내지 18c를 참조하여 다음에 설명된다.
처음에, 도 15a에 도시된 상태는 본 실시예에 따른 자기 발광 장치를 제조하는 공정을 따라 획득된다. 이러한 시점에서, 기판의 말단(도 17b에서 1208에 의해 나타낸 영역)은 제 1 층간 절연막(544) 및 게이트 절연막(514)을 제거하여, 입력/출력 배선(1210)이 그 위에 형성된다. 물론, 도 15a의 드레인 배선, 소스 배선, 및 입력/출력 배선(1210)은 동시에 형성된다. (도 18a)
다음에, 도 15b에서 제 2 층간 절연막(553)은 부분적으로 에칭된다. 접속 배선(1209)은 개구(1302)를 형성하여 도 18b에 도시된 구조를 획득한다. 도 15b에서 접속 배선(1209) 및 픽셀 전극(554)은 동시에 형성된다. (도 18b)
EL 소자는 이러한 상태(제 3 층간 절연막, EL층, 및 캐소드의 구성과 대응)의 픽셀부에 형성될 것이다. 이러한 막들이 형성될 때, 도 13a 내지 13e에 도시된 영역은 제 3 층간 절연막 및 EL 소자가 이러한 영역에 형성되지 않도록, 마스크 등으로 덮어 씌워진다. 캐소드(557)를 형성한 후에, 보호 전극(558)은 다른 마스크를 사용하여 형성된다. 이와 같이, 보호 전극(558)은 접속 배선(1209)을 통해 입력/출력 배선(1210)에 전기적으로 접속된다. 또한, 제 2 패시베이션막(559)은 도 18c의 상태를 획득하도록 그 위에 형성된다.
상술한 단계를 통해, 도 17b에서 1208에 의해 나타낸 영역의 접촉 구조가 획득된다. 입력/출력 배선(1210)은 하우징 부재(1204)와 기판(1200)사이의 갭(갭은 접착제(1205)로 채워진다. 바꾸어 말하면, 접착제(1205)는 입력/출력 배선에 의해 발생된 레벨차를 레벨화하도록 충분히 만족스러운 두께가 되어야 한다.)을 통과하는 FPC(611)에 접속된다.단지 입력/출력 배선(1210)이 여기에서 언급되지만, 다른 입력/출력 배선(612 내지 614)은 하우징 부재(1204)아래를 통과하는 FPC(611)에 유사하게 접속된다.
[실시예 4]
본 실시예는 실시예 3에 따라 제조된 능동 매트릭스 자기 발광 장치의 픽셀 구조의 예를 도시한다. 상기 설명은 도 19a 및 19b를 참조하여 주어질 것이다. 도 19a 및 19b에서, 도 1a 및 1b와 도 2와 대응하는 소자는 도 1a 내지 2의 참조 기호에 의해 나타낸다.
도 19a 및 19b에서, 1901으로 나타낸 배선은 스위칭 TFT(201)의 게이트 전극에 전기적으로 접속하는 게이트 배선이다. 스위칭 TFT(201)는 소스 배선(21)에 접속된 소스 영역(13)을 가지고, 드레인 배선(22)에 접속된 드레인 영역(14)을 가진다. 드레인 배선(22)은 전류 제어 TFT(202)의 게이트 전극(29)에 전기적으로 접속된다. 전류 제어 TFT(202)는 전원선(1902)에 전기적으로 접속된 소스 영역(26)을 가지며, 드레인 배선(31)에 전기적으로 접속된 드레인 영역(27)을 가진다.
이러한 시점에서, 저장 커패시터는 1903으로 나타낸 영역에 형성된다. 저장 커패시터(1903)는 접촉 홀(1906)을 통해 전원선(1902)에 전기적으로 접속된 반도체막(1904), 게이트 절연막과 동일한 층으로 형성된 절연막(도시되지 않음)과 게이트 전극(29)사이에 형성된다. 반도체막(1904)과 스위칭 TFT를 형성하는 반도체막, 및 전류 제어 TFT는 동시에 증착된다. 이후에, 반도체막(1904)은 스위칭 TFT 및 전류 제어 TFT를 형성하는 반도체막으로부터 분리되므로, 본 명세서에서, 분리 반도체막으로 칭한다. 특히, 도 19a에서 알 수 있는 바와 같이, 분리 반도체막(1904)은 스위칭 TFT의 소스 영역(13) 및 드레인 영역과, 전류 제어 TFT의 소스 영역(26) 및 드레인 영역(27)을 형성하는 능동층으로 절연된다. 1903에 의해 나타낸 영역에서, 분리 반도체막(1904)은 게이트 전극(29)과 중첩하며, 그 사이에 게이트 절연막이 삽입된다. 이러한 시점에서, 게이트 전극(29)과 중첩한 부분은 전체 분리 반도체막(1904)의 60% 또는 그 이상을 차지한다. 또한, 분리 반도체막(1904)의 60% 또는 그 이상은 전력 공급선(1902)과 중첩하며 그 사이에 제 1 층간 절연막이 삽입된다. 게이트 전극(29)으로부터 형성된 커패시터, 제 1 층간 절연막과 동일한 층(도시되지 않음) 및 전원선(1902)은 또한, 저장 커패시터로 사용될 수 있다.
분리 반도체막(1904), 게이트 절연막, 게이트 전극(29)으로 이루어진 저장 커패시터가 도 13a 내지 15c에 도시된 TFT와 동시에 형성된다는 것을 주목하라.
특히, 도 13d에 도시된 바와 같이, 도 13a 내지 13c에 형성된 분리 반도체막(1904)은 n형 불순물로 도핑된다. 또한, 도 13e에 도시된 바와 같이, 게이트 전극은 분리 반도체막(1904)상에 형성된다. 또한, 층간 절연막은 게이트 전극상에 형성되고 전력 공급선(1902)은 층간 절연막상에 형성된다. 이러한 방법으로, 저장 커패시터가 형성된다.
본 실시예에 따른 구조는 대영역 이미지 디스플레이 영역에 특히 효과적이다. 그에 대한 이유는 아래에 주어진다.
하나의 프레임이 다수의 필드로 분할되는 동안, 본 발명의 자기 발광 장치가 구동되므로, 픽셀부를 구동하는 구동회로에 인가된 부하는 크다. 부하를 감소시키기 위해, 픽셀부의 부하(배선 저항, 기생 커패시턴스 또는 TFT의 기록 거패시턴스)는 가능한 많이 감소되어야 한다.
TFT 기록에서 게이트 기록 및 데이터 기록에 부가된, 기생 커패시턴스는 배선상에 형성된 EL 소자의 캐소드(또는 보호 전극)와 배선 사이에 대부분 형성된다. 낮은 상대 유전율을 갖는 유기 수지막이 제 2 층간 절연막으로 1.5 내지 2.5㎛의 두께로 형성되기 때문에, 거기에 형성된 기생 커패시턴스는 무시해도 좋다.
기생 커패시턴스가 문제가 되지 않고, 본 발명을 대영역 픽셀부를 갖는 자기 발광 장치에 적용할 때, 가장 큰 장애물은 데이터 기록 및 게이트 기록의 기록 저항인 것을 주목하라. 물론, 양방향성으로 신호를 전송하도록 픽셀부를 삽입하여 실질상 구동 회로의 동작 주파수를 낮추도록 데이터 신호측 구동 회로 및 게이트 신호측 구동 회로를 제공하거나 데이터 신호측 구동 회로를 병렬 처리용 다수의 회로로 분할함으로써 배선 저항이 감소될 수 있다. 그러나, 이것은 구동 회로가 차지하는 영역이 증가하는 다른 문제를 야기시킨다.
따라서, 본 실시예의 구조에 의해 가능한 많이 게이트 배선의 배선 저항을 감소시키도록 본 발명을 실행하는 것이 매우 효과적이다. 본 실시예에 개시된 구성을 갖는 디스플레이 장치는 본 명세서에서 개시된 디지털 구동 방법에 의해 구동될수 있다. 그러나, 원한다면, 아날로그 구동 방법과 같은 다른 방법에 의해 구동될 수 있다. 또한, 본 실시예는 실시예 1 내지 3의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 5]
도 20을 참조하여, 실시예 5는 픽셀부가 도 2의 도면과 다르게 구성된 경우의 설명이 주어진다. 도 20에서, 도 2의 동일한 구조는 동일한 참조 기호에 의해 나타내고, 필요하다면 도 20을 참조하라.
도 20에 도시된 자기 발광 장치에 따라, 전류 제어 TFT(202)의 채널 형성 영역(28)은 게이트 전극(29)과 중첩하며 게이트 절연막(18)이 삽입된다.
본 실시예에서, 접촉 홀은 픽셀 전극(54)을 형성하도록 제 2 층간 절연막(47)내에 형성된다. 본 실시예에서 픽셀 전극(54)은 200㎚의 두께를 갖는 알루미늄 합금막(1 wt%의 티타늄을 함유한 알루미늄막)으로부터 형성된다. 임의의 금속 물질은 픽셀 전극의 물질로 사용될 수 있지만, 높은 반사율을 갖는 물질이 바람직하다.
다음에, 절연막(49, 50)이 형성된다. 절연막(49, 50)은 실리콘을 함유하는 200 내지 300㎚ 두께의 절연막, 또는 동일한 두께를 갖는 유기 수지막을 패터닝하여 형성된다. 또한, EL 층(51)은 절연막(49, 50)상에 형성된다.
EL 층(51)의 형성을 완료할 때, 정공 주입층(55) 및 애노드(56)는 EL층위에 형성된다. 본 실시예에서, 정공 주입층(55)은 30㎚의 두께를 갖는 PEDOT(polythiophene)로부터 형성되고, 애노드(56)는 110㎚의 두께를 갖는 인듐 산화물과 주석 산화물의 혼합물을 함유하는 도전 산화막으로부터 형성된다. 이와 같이, EL 소자(206)가 형성된다. 이러한 경우에 캐소드 및 애노드의 위치가 도 2의 경우와 반대인 것을 주목하라.
본 실시예의 구조에 따라, 각각의 픽셀에서 발생된 적색광, 녹색광 또는 청색광은 TFT가 형성된 측면에 대향하는 기판의 한쪽 측면에 방사된다. 그러므로, TFT가 형성된 영역을 포함하는, 각각의 픽셀내의 거의 모든 영역은 유효 발광 영역일 수 있다. 결과적으로, 픽셀의 유효 발광 영역은 디스플레이된 이미지의 휘도뿐만 아니라 대조비(contrast ratio)(밝은 곳/어두운곳의 비율)도 크게 개선된다.
본 실시예의 구조는 실시예 1 내지 4의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 6]
도 21는 본 실시예에 사용된 소스 구동 회로의 일부를 도시한다. 도 21에서, 참조 기호(2601, 2602)는 시프트 레지스터 및 래치(1)를 각각 나타낸다. 본 실시예의 구조는 실시예 1 내지 5의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 7]
도 22a는 본 발명에 사용된 구동 회로의 사진이며, 도 22b는 정지 이미지를 디스플레이하는 스크린의 사진을 도시한다. 본 발명에 따라 제조된 능동 매트릭스 자기 발광 장치의 외형의 사진이 도 23에 도시된다. 본 실시예의 구조는 실시예 1 내지 6의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 8]
실시예 1에 따른 도 2에 도시된 구조에서, 능동층과 기판(11)사이에 제공된 기저막(12)에 열을 크게 방출가능한 물질을 사용하는 것이 효과적이다. 특히, 상대적으로 많은 양의 전류가 오랜 기간동안 흐르는 전류 제어 TFT가 열을 쉽게 발생시키므로, 자가 생성된 열에 의한 열화는 전류 제어 TFT에 문제가 될 수 있다. 그 후에, 기저막이 본 실시예에서와 같이 열 방출 효과를 가지면, 열에 의한 TFT의 열화는 억제될 수 있다.
B(보론), C(탄소), 및 N(질소)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소; 및 Al(알루미늄), Si(실리콘), 및 P(인)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 포함하는 절연막은 열 방출 효과를 갖는 광 투과율 물질의 예로서 주어진다.
예컨대, 알루미늄 질화물(AlxNy)에 의해 나타낸 알루미늄의 질화물, 실리콘 탄화물(SixCy)에 의해 나타낸 실리콘의 탄화물, 실리콘 질화물(SixNy)에 의해 나타낸 실리콘의 질화물, 보론 질화물(BxNy)에 의해 나타낸 보론의 질화물, 또는 보론 인화물(BxPy)에 의해 나타낸 보론의 인화물이 사용될 수 있다. 알루미늄 산화물(AlxOy)에 의해 나타낸 알루미늄의 산화물은 광 투과율이 우수하며, 20Wm-1K-1의 열 도전성을 가지고, 기저막용으로 바람직한 물질이다. 상기 광 투과성 물질에서 기호 x 및 y는 임의의 정수를 나타낸다.
상기 화합물은 다른 원소와 결합될 수 있다. 예컨대, 질소는 알루미늄 산화물에 부가될 수 있고, AlNxOy로 표시된, 상기 결과 알루미늄 산화질화물은 기저막으로 사용될 수 있다. 이러한 물질은 또한 습기, 알칼리 금속 등이 내부에 침투하는 것을 방지하는 효과 및 열 방출 효과를 가진다. 상술한 알루미늄 산화질화물에서 기호 x 및 y는 임의의 정수를 나타낸다.
일본 특개소 제 62-90260호 공보에 개시된 물질들이 사용될 수 있다. 즉, Si, Al, N, O, 또는 M을 포함하는 절연막이 기저막으로 사용될수 있다(M은 적어도 하나의 희토류 원소, 특히 Ce(세륨), Yb(이테르븀), Sm(사마륨), Er(에르븀), Y(이트륨), La(란탄), Gd(가돌리늄), Dy(디스프로슘), 및 Nd(네오듐)으로 이루어진 그룹으로부터 선택된 원소임). 이러한 물질들은 또한 습기, 알칼리 금속 등이 내부에 침투하는 것을 방지하는 효과 및 열 방출 효과를 가진다.
기저막용으로 사용가능한 다른 물질은 적어도 하나의 다이아몬드 박막 또는 비정질 탄소막을 포함하는 탄소막이다(특히, 다이아몬드와 유사한 특징을 가지며 다이아몬드-유사 탄소(diamond-like cabon)로 칭함). 탄소막은 극히 높은 열전도성을 가지므로, 열 방출 층으로 매우 효과적이다. 그러나, 두껍게 형성될 때, 탄소막은 갈색으로 변하여 투과성을 잃는다. 그러므로, 가능한 얇은 탄소막을 형성하는 것이 바람직하다(바람직하게는, 5 내지 100nm).
열 방출 효과를 갖는 상기 물질 중 하나는 단독으로 사용될 박막으로 형성된다. 대안적으로, 상기 물질들 중 몇몇 물질은 박막이 실리콘을 함유한 절연막으로 적층되기 위해 박막으로 형성될 수 있다.
본 실시예의 구조는 실시예 1 내지 7의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 9]
실시예 3에 설명된 바와 같이, 유기 EL 물질들은 본 발명의 EL층을 위한 물질로서 바람직하며, 본 발명은 무기 EL 물질이 사용될 때, 또한 실행될 수 있다. 그러나, 현재의 무기 EL 물질은 매우 높은 구동 전압을 가지므로, 그러한 높은 구동 전압을 견딜 수 있는 내압 특성을 갖는 TFT를 사용하는 것이 필요하다.
더 낮은 구동 전압을 갖는 무기 EL 물질이 장래에 개발되면, 그러한 것들은 또한 본 발명에 사용될 수 있다.
본 실시예의 구조는 실시예 1 내지 8의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 10]
도 24a 및 24b는 본 발명을 실행할 때 사용되는 EL 소자의 구조의 예를 도시한다. 도 24a는 모노머(monomer) EL 물질을 사용하는 경우를 도시하며, ITO 전극(도 24a에 ITO로 도시됨)은 기판상에 형성된다. 그 후에, 애노드의 버퍼층은 CuPc(copper phthalocyanine)로부터 형성되고, 정공 수송층은 a-NPD로부터 형성되며, 발광층은 Alq로부터 형성된다. 이러한 층들은 증착에 의해 형성되어 기판상에 형성된 ITO 전극상에 연속적으로 적층된다. 증착동안 진공도는 2 x 10-6Torr이하이다.
도 24b는 폴리머 EL 물질이 사용될 때의 소자 구조를 도시한다. ITO 전극은 기판상에 형성되고, 폴리머층은 스핀 코팅에 의해 형성되며, 또한, (금속)캐소드는 증착에 의해 형성된다. 증착동안 진공도는 4 x 10-6Torr이하이다. 본 실시예에서,발광층은 단색 디스플레이용 패널을 생성하도록 모든 픽셀에 공통이다. 캐소드가 증착에 의해 형성될 때, 금속 마스크는 금속 캐소드가 필요한 부분상에서만 증착되도록 사용된다. EL 소자를 완성한 후에, 상기 소자는 수지로 밀봉된다.
본 실시예의 구조는 실시예 1 내지 9의 임의의 구조와 자유롭게 결합될 수 있다.
[실시예 11]
실시예 10에 설명된 EL 소자의 특성은 도 25에 도시된다. 상기 도표는 주어진 전압이 인가될 때, EL 소자의 휘도 및 전류 밀도를 측정하는 결과로서 획득된다. 도표에서, 모노머 EL 소자와 폴리머 EL 소자 양자는 10㎃/㎠의 전류 밀도에서 수백 칸델라(candela)에 달하며, EL 디스플레이로 적용하기에 충분한 효율을 나타내는 것을 의미한다.
본 실시예의 구조는 실시예 1 내지 10 중 임의의 구조와 자유롭게 결합할 수 있다.
[실시예 12]
본 발명을 실행하여 제조된 능동 매트릭스 자기 발광 디스플레이(또는 EL 모듈)는 단독으로 발광하기 때문에, 액정 디스플레이 장치에 휘도 환경에서 가시도가 우수하다. 그러므로, 본 발명은 직접 표시 EL 디스플레이(거기에 통합된 자기 발광 장치를 갖는 디스플레이를 의미)를 실현될 수 있다. EL 디스플레이의 예는 개인용 컴퓨터를 위한 모니터, 텔레비젼 방송 수신용 모니터, 광고 디스플레이 모니터, 등을 포함한다.
본 발명은 또한, 상기 EL 디스플레이를 포함하는 디스플레이를 구성 성분으로 구비한 모든 전자 장치에서 실현될 수 있다.
EL 디스플레이, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(즉, 두부 장착형 디스플레이), 차량용 항법 시스템, 개인용 컴퓨터, 휴대용 정보 단말기(예컨대, 휴대용 컴퓨터, 셀룰러 전화 및 전자 서적), 기록 매체가 제공된 이미지 재생기(특히, 매체에 기록된 이미지를 디스플레이하기 위한 콤팩트 디스크(CD), 레이저 디스크(LD), 또는 디지털 비디오 디스크(DVD))는 그러한 전자 장치의 예로서 주어진다. 몇몇의 이러한 전자 장치가 도 26a 내지 26f에 도시된다.
도 26a는 본체(2001), 케이스(2002), 디스플레이 장치(2003), 키보드(2004), 등으로 이루어진 개인용 컴퓨터를 도시한다. 본 발명은 디스플레이 장치(2003)에 사용된다.
도 26b는 본체(2101), 디스플레이 장치(2102), 오디오 입력 유닛(2103), 동작 스위치(2104), 배터리(2105), 이미지 수신 유닛(2106), 등으로 이루어진 비디오 카메라를 도시한다. 본 발명은 디스플레이 장치(2102)에 사용될 수 있다. 본 발명을 사용하여, 디스플레이 장치(2102)는 대각 크기가 4 인치인 패널일 수 있다.
도 26c는 본체(2201), 디스플레이 장치(2202), 암부(arm portion)(2203), 등으로 이루어진 고글형 디스플레이를 도시한다. 본 발명은 디스플레이 장치(2202)에 사용될 수 있다.
도 26d는 본체(2301), 카메라 유닛(2302), 이미지 수신부(2303), 동작 스위치(2304), 디스플레이 장치(2305), 등으로 이루어진 휴대용(이동용) 컴퓨터를 도시한다. 본 발명은 디스플레이 장치(2305)에 사용될 수 있다.
도 25e는 기록 매체(특히, DVD 플레이어)가 제공된 이미지 재생 장치를 도시한다. 이미지 재생 장치는 본체(2401), 재생 매체(CD, LD, DVD, 등)(2402), 동작 스위치(2403), 디스플레이 장치(a)(2404), 디스플레이 장치(b)(2405), 등으로 이루어진다. 디스플레이 장치(a)는 주로 이미지 정보를 디스플레이하는 반면에, 디스플레이 장치(b)는 주로 텍스트 정보를 디스플레이한다. 본 발명은 디스플레이 장치(a) 및 (b)에 사용될 수 있다. 본 발명은 CD 플레이어 및 게임기와 같은 재생 매체가 제공된 다른 이미지 재생 장치에 또한 적용될 수 있다.
도 26f는 케이스(2501), 지지 베이스(2502), 디스플레이 장치(2503), 등으로 이루어진 EL 디스플레이를 도시한다. 본 발명은 디스플레이 장치(2503)에 사용될 수 있다. 디스플레이 장치의 이미지 디스플레이 영역의 범위가 대각 크기로 10 인치 이상인 경우에, 실시예 5에 도시된 바와 같은 픽셀 구조가 효과적이다.
EL 물질로부터의 발광 휘도가 장래에 개선되면, 본 발명은 전방 또는 후방형 투사기에 사용될 수 있다.
상술된 바와 같이, 본 발명의 적용 범위가 넓기 때문에 모든 분야의 전자 장치에 적용될 수 있다. 본 실시예에 도시된 전자 장치는 실시예 1 내지 11의 구조 중 임의의 결합을 사용하여 획득될 수 있다.
[실시예 13]
본 발명에 따라 EL 디스플레이의 구동 방법이 이용될 때, 전류 제어 TFT를 구동하는 범위가 갖는 전압-전류 특성에 관한 설명이 실시예 13에 주어진다.
EL 소자에서, 인가된 전압의 약간의 변화가 EL 소자를 통해 흐르는 전류를 지수적으로 변화시킬 수 있다. 다른 투시도로부터, EL 소자를 통해 흐르는 전류의 양이 변화할 때, EL 소자에 인가된 전압값이 많이 변하지 않는다. EL 소자의 휘도는 EL 소자를 통해 흐르는 전류의 양에 비례하여 실질상 증가된다. 따라서, EL 소자를 통해 흐르는 전류의 양(전류값)을 제어하여 EL 소자의 휘도를 제어하는 것은 EL 소자에 인가된 전압의 크기(전압값)를 제어하는 것보다 더 쉽고, TFT의 특성의 변동에 영향을 덜 받는다.
도 27a 및 27b가 참조된다. 도 27a는 본 발명에 따라 도 3에 도시된 EL 디스플레이의 픽셀의 일부인, EL 소자(110) 및 전류 제어 TFT(108)을 도시한다. 도 27b는 도 27a에 도시된 EL 소자(110) 및 전류 제어 TFT(108)의 전압-전류 특성을 도시한다. 도 27b에서, 전류 제어 TFT(108)에 대한 전압-전류 특성 곡선은 전류 제어 TFT(108)의 드레인 영역을 통해 흐르는 전류의 양과 소스 영역과 드레인 영역사이에 인가된 전압(VDS)의 관계를 도시한다. 도 27B의 다수의 곡선들은 전류 제어 TFT(108)의 게이트 전극과 소스 영역사이에 인가된 전압인 VGS에 상이하다.
도 27a에 도시된 바와 같이, EL 소자(110)의 대향 전극(111)과 픽셀 전극사이에 인가된 전압은 VEL로 주어지고, EL 소자(110)의 대향 전극(111)과 전력 공급선에 접속된 단자(2601)사이에 인가된 전압은 VT로 주어진다. VT의 값은 전력 공급선의 전위에 의해 결정된다. 상술된 바와 같이, VDS는 전류 제어 TFT(108)의 드레인영역과 소스 영역사이에 인가된 전압니다. VGS는 전류 제어 TFT(108)의 소스 영역과 게이트 전극사이에 인가된 전압, 특히, 전류 제어 TFT(108)의 소스 영역과 전류 제어 TFT의 게이트 전극에 접속된 배선(2602)사이에 인가된 전압이다.
전류 제어 TFT(108)은 n 채널 TFT 또는 p 채널 TFT일 수 있다.
전류 제어 TFT(108) 및 EL 소자(110)는 서로 직렬로 접속된다. 그러므로, 동일한 양의 전류는 양쪽 소자를 통해 흐른다(전류 제어 TFT(108) 및 EL 소자(110)). 전류 제어 TFT(108) 및 EL 소자(110)는 소자의 전압-전류 특성 곡선 중 교차점(동작점)과 대응하는 전압으로 구동된다. 도 27b에서, VEL은 대향 전극(111)의 전위와 동작점의 전위간의 전압과 동일하다. VDS는 전류 제어 TFT(108)의 단자(2601)에서 전위와 동작점의 전위사이의 전압과 동일하다. 요약하면, VT는 VEL과 VDS의 합과 동일하다.
지금, VGS가 변화하는 경우를 고려해보자. 도 27b로부터 알 수 있는 바와 같이, 전류 제어 TFT(108)의 |VGS- VTH|에서 증가, 즉, |VGS|는 전류 제어 TFT(108)에 흐르는 전류값의 증가에 의해 수행된다. 그러므로, 도 27b로부터 알 수 있는 바와 같이, |VGS|의 증가는 동작점에서 EL 소자(110)를 통해 흐르는 전류값의 증가를 자연적으로 유발한다. EL 소자(110)의 휘도는 EL 소자를 통해 흐르는 전류 값에 비례하여 증가된다.
|VGS|의 증가가 EL 소자(110)을 통해 흐르는 전류값의 증가를 유발하기 때문에, VEL의 값이 전류값의 증가에 따라 증가된다. VT의 값은 전원선의 전위에 의해 고정되어 VEL가 증가될 때 VDS가 감소된다.
도 27b에서 도시되는 바와 같이, 전류 제어 TFT의 전압-전류 특성은 VGS및 VDS의 값에 따른 2개의 영역으로 분할될 수 있다. |VDS- VTH| < |VDS|인 영역은 포화 영역이고, |VDS- VTH| > |VDS|인 영역은 선형 영역이다.
포화 영역에서, 다음의 식 1이 정해진다.
[식 1]
IDS= β(VGS- VTH)2/2
단, IDS는 전류 제어 TFT(108)의 채널 형성 영역을 통해 흐르는 전류값이고, β= μCoW/L이고, μ는 전류 제어 TFT(108)의 이동도이며, Co는 유닛 영역당 게이트 커패시턴스이고, W/L은 채널 형성 영역의 채널 폭(W)과 채널 길이(L)의 비율이다.
선형 영역에서, 다음의 식 2가 정해진다.
[식 2]
IDS= β{(VDS- VTH)VDS- VDS 2/2}
식 1에 도시되는 바와 같이, 포화 영역의 전류값은 VDS에 의해 거의 변화하지 않고, VGS에 의해서만 결정된다.
반면에, 식 2는 선형 영역에서 전류값이 VDS및 VGS에 의해 결정되는 것을 도시한다. |VGS|가 증가할 때, 전류 제어 TFT(108)는 선형 영역의 전압으로 동작하게 되고, 점차 VEL이 증가된다. 그러므로, VDS는 VEL의 증가에 따라 감소된다. 선형 영역에서, VDS가 감소될 때, 전류의 양이 감소된다. 그 후에, |VGS|를 증가시킴으로써 전류값을 증가시키는 것은 어렵다. |VGS| = ∞일 때, 전류값은 IMAX가 된다. 바꾸어 말하면, |VGS|값이 커지는 것에 상관없이 Imax보다 더 많은 전류를 흐르게 하는 것은 불가능하다. VEL= VT일 때, Imax는 EL 소자(110)를 통해 흐르는 전류의 값이다.
이와 같이, |VGS|의 값을 제어함으로써, 동작점은 포화 영역 또는 선형 영역에서 설정될 수 있다.
이상적으로, 모든 전류 제어 TFT의 특성은 동일하다. 그러나, 실제로, 전류 제어 TFT는 종종 임계값 VTH과 이동도μ에서 서로 다르다. 식 1 및 식 2으로부터 알 수 있는 바와 같이, 전류 제어 TFT가 임계값 VTH과 이동도μ에서 서로 다를 때, 동일한 VGS가 주어지지만 전류 제어 TFT의 채널 형성 영역에 상이한 양의 전류가 흐른다.
도 28는 임계값 VTH과 이동도μ에서 서로 다른 전류 제어 TFT의 전압-전류 특성을 도시한다. 사선(2701)은 이상적인 전류-전압 특성을 나타내고, 사선(2702, 2703)은 임계값(VTH) 및 이동도(μ)가 이상적인 값으로부터 벗어나는 전류 제어 TFT의 전류-전압 특성을 나타낸다. 포화 영역에서, 전류-전압 특성 곡선(2702, 2703)은 동일한 전류값(ΔI1)에 의해 이상저인 전류-전압 특성 곡선(2701)로부터 벗어난다. 전류-전압 특성 곡선(2702)상의 동작점(2705)은 포화 영역에 있고, 전류-전압 특성 곡선(2703)상의 동작점(2706)은 선형 영역내에 있다. 이러한 조건하에서, ΔI1및 ΔI1는 각각 동작점(2705)에서 전류값과 이상적인 전류-전압 특성 곡선(2701)상의 동작점(2704)에서의 전류값간의 차 및 동작점(2706)에서 전류값과 동작점(2704)에서의 전류값간의 차로서 각각 주어진다. 선형 영역내의 동작점(2706)에서 전류값은 포화 영역내의 동작점(2705)에서 전류값보다 더 작다.
본 발명에 따라 디지털 구동 방법을 이용할 때, 전류 제어 TFT의 특성 변동에 기인한 EL 소자의 휘도의 불규칙성은 동작점이 선형 영역내에 있도록 전류 제어 TFT 및 EL 소자를 구동함으로써 그레이 스케일 디스플레이에서 감소될 수 있다.
반면에, 종래의 아날로그 구동 방법의 경우에, 전류값이 |VGS|에 의해서만 결정되는 포화 영역내에 동작점은 존재하도록 전류 제어 TFT 및 EL 소자를 구동하는 것이 바람직하다.
상기 동작 분석을 결론내리기 위해, 도 29는 전류값과 전류 제어 TFT의 게이트 전압(|VGS|)간의 관계를 나타내는 도표이다. |VGS|가 증가하여 전류 제어 TFT의 임계값의 절대값, 즉, |VGS|를 초과할 때, 전류는 전류 제어 TFT를 통해 흐르기 시작한다. 이러한 시점에서, |VGS|는 점등 개시 전압(lighting starting voltage)으로칭한다. 또한, |VGS|는 |VGS- VTH| = |VDS|(이러한 값은 임시로 A로 나타냄)를 만족하는 값에 도달할 때까지 증가되고, 포화 영역(2801)에서 선형 영역(2802)이 된다. 또한, |VGS|가 증가될 때, 그것은 결국 포화할 때까지 전류값이 증가된다. 이러한 시점에서, |VGS| = ∞이다.
도 29는 |VGS| ≤ |VTH|인 영역에서 거의 전류가 흐르지 않는 것을 도시한다. |VTH| ≤ |VGS| ≤ A인 영역은 포화 영역이고, 이러한 영역에서 전류값은 |VGS|에 의해 변화된다. 반면에, A ≤ |VGS|인 영역은 선형 영역이고, EL 소자를 통해 흐르는 전류값은 |VGS| 및 |VDS|에 의해 변화된다.
본 발명의 디지털 구동 방법에 따라, |VGS| ≤ |VTH|인 영역 및 A ≤ |VGS|인 영역에서의 전압을 사용하는 것이 바람직하다.
본 실시예는 본 발명의 다른 실시예 중 임의의 것과 자유롭게 결합될 수 있다.
[실시예 14]
삼중항 여기자로부터 인광을 이용하여 발광하는 EL 물질이 본 발명에서 사용되면, 외부 발광 양자 효율은 순조롭게 강화될 수 있다. 이러한 것은 EL 소자가 저전력을 소비하고, 수명을 더 길게하며, 또한 경량화되게 한다.
삼중 여기자가 외부 발광 양자 효율을 개선하도록 사용되는 보고가 여기에서 언급된다.
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,(Elsever Sci.Pub.,Tokyo,1991)p.437.)
상기 기사에서 보고된 EL 물질의 분자식(코마린 피그먼트(coumarin pigment))는 아래에 도시된다.
[화학식 1]
(M.A.Baldo, D.F. O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E. Thompson, S.R. Forrest, Nature 395(1998)p.151.)
상기 기사에 보고된 EL 물질의 분자식(Pt 복합체)이 아래에 도시된다.
[화학식 2]
(M.A. B미애, S.Lamansky, P.E. Burrows, M.E. Thompson, S.R. Forrest, Appl. Phys. Lett., 75(1999)p.4.)
(T.Tsutsui, M.J. Yang, M.Yahiro, K.Nkamura, T.Watanabe, T.Tsuji,Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn. Appl.Phys., 38(12B)(1999)L1502.)
상기 기사에 보고된 EL 물질의 분자식(Ir 복합체)이 아래에 도시된다.
[화학식 3]
삼중 여기자로부터 인광성 발광이 상기와 같이 이용될 수 있다면, 이론적으로, 외부 발광 양자 효율은 1중항 여기자로부터 형광성 발광을 사용한 경우보다 3 내지 4배 더 높다.
본 실시예는 본 발명의 임의의 다른 실시예와 자유롭게 결합될 수 있다.
본 발명의 실행은 명확한, 다중 그레이 스케일, 컬러 디스플레이가능하고 TFT 특성의 변동에 영향을 받지 않는 능동 매트릭스 자기 발광 장치를 획득가능케 하는 것이다. 특히, 능동 매트릭스 자기 발광 장치는 종래의 아날로그 그레이 스케일 디스플레이 대신에, 디지털 신호에 의해 시분할 그레이 스케일 디스플레이를 이용한다. 이와 같이, 전류 제어 TFT의 특성의 변동에 기인한 그레이 스케일의 불량이 제거되어 우수한 컬러 재생성 및 높은 해상도를 갖는 이미지를 디스플레이하게 된다.
또한, 회로 또는 소자에 필요한 성능에 대한 최적 구조를 갖는 TFT가 회로또는 기판에 배치되도록, 기판상에 형성된 TFT는 구조가 다르다. 이것은 높은 신뢰도를 갖는 능동 매트릭스 자기 발광 장치를 제공한다.
디스플레이로서 그러한 능동 매트릭스 자기 발광 장치가 제공된 전자 장치는 높은 질의 이미지를 디스플레이 할 수 있고, 높은 신뢰도 및 고성능을 나타낼 수 있다.

Claims (26)

  1. 자기 발광 장치에 있어서,
    절연체상에 형성된 전류 제어 TFT의 게이트 전극은 분리 반도체막과 중첩하며 그 사이에는 게이트 절연막이 삽입되어 있는, 자기 발광 장치.
  2. 제 1항에 있어서,
    상기 분리 반도체막은 전원선에 전기적으로 접속되는, 자기 발광 장치.
  3. 제 1항에 있어서,
    상기 전류 제어 TFT의 소스 영역 및 상기 분리 반도체막은 상기 절연체상에 형성되고, 반도체막은 서로 간에 독립적인 상기 전류 제어 TFT의 소스 영역 및 상기 분리 반도체막을 형성하기 위해 사용되는, 자기 발광 장치.
  4. 제 1항에 있어서,
    상기 소스 영역 및 상기 분리 반도체막은 그들 각각의 전원선들에 전기적으로 접속되는, 자기 발광 장치.
  5. 제 1항에 있어서,
    상기 분리 반도체막은 상기 게이트 전극과 중첩하는 영역을 가지며, 그 사이에는 게이트 절연막이 삽입되고, 상기 게이트 전극과 중첩하는 영역은 상기 분리 반도체막의 60%이상을 차지하는, 자기 발광 장치.
  6. 제 1항에 있어서,
    상기 분리 반도체막은 상기 전원선과 중첩하며, 그 사이에는 상기 절연막이 삽입되어 있는, 자기 발광 장치.
  7. 제 1항에 있어서,
    상기 분리 반도체막은 상기 전원선과 중첩하는 영역을 가지며 그 사이에는 상기 게이트 절연막이 삽입되고, 상기 전원선과 중첩하는 영역은 상기 분리 반도체막의 60%이상을 차지하는, 자기 발광 장치.
  8. 제 1항에 있어서,
    상기 게이트 전극은 상기 전원선과 중첩하며, 그 사이에는 상기 절연막이 삽입되어 있는, 자기 발광 장치.
  9. 제 1항에 있어서,
    100 내지 140㎛의 피치를 갖는 픽셀의 개구율은 50 내지 80%인, 자기 발광 장치.
  10. 제 1항에 따른 상기 자기 발광 장치를 갖는 전자 장치에 있어서,
    상기 전자 장치는 개인용 컴퓨터, 비디오 카메라, 고글형 디스플레이, 휴대용 컴퓨터, DVD 및 EL 디스플레이로 이루어진 그룹으로부터 선택되는, 전자 장치.
  11. 적어도 하나의 자기 발광 장치를 갖는 전자 장치에 있어서:
    절연 표면상에 형성되는 제 1 반도체 아일랜드로서, 적어도 제 1 및 제 2 분순물 영역들과 그 사이에 채널 영역을 갖는, 상기 제 1 반도체 아일랜드;
    상기 절연 표면상에 형성되는 제 2 반도체 아일랜드로서, 상기 제 1 반도체 아일랜드로부터 분리되는, 상기 제 2 반도체 아일랜드;
    상기 제 1 반도체 아일랜드 및 상기 제 2 반도체 아일랜드상에 형성된 절연막;
    상기 제 1 반도체 아일랜드상에 형성되는 게이트 전극으로서, 그 사이에 상기 절연막이 삽입되는, 상기 게이트 전극;
    상기 제 2 반도체 아일랜드상에 형성되는 커패시터 형성 전극으로서, 그 사이에 상기 절연막이 삽입되고, 상기 게이트 전극과 상기 커패시터 형성 전극은 동일한 도전층에 형성되어 서로 전기적으로 접속되는, 상기 커패시터 형성 전극; 및
    캐소드, 애노드, 및 상기 캐소드와 상기 애노드사이에 삽입된 발광 물질을 포함하는 발광 소자로서, 상기 제 1 및 제 2 불순물 영역 중 하나는 상기 캐소드와 상기 애노드 중 하나에 전기적으로 접속되는, 상기 발광 소자를 포함하는, 전자 장치.
  12. 제 11항에 있어서,
    상기 전자 장치는 셀룰러 전화, 개인용 컴퓨터, 비디오 카메라, 고글형 디스플레이, 휴대용 컴퓨터, DVD 및 EL 디스플레이로 이루어진 그룹으로부터 선택되는, 전자 장치.
  13. 제 11항에 있어서,
    상기 게이트 전극과 전기적으로 접속된 드레인 영역을 갖는 스위칭 박막 트랜지스터를 더 포함하는, 전자 장치.
  14. 적어도 하나의 자기 발광 장치를 갖는 전자 장치에 있어서:
    절연 표면상에 형성된 제 1 반도체 아일랜드로서, 적어도 제 1 및 제 2 불순물 영역들과 그 사이에 채널 영역을 갖는, 상기 제 1 반도체 아일랜드;
    상기 절연 표면상에 형성된 제 2 반도체 아일랜드로서, 상기 제 1 반도체 아일랜드로부터 분리되는 상기 제 2 반도체 아일랜드;
    상기 제 1 반도체 아일랜드 및 상기 제 2 반도체 아일랜드상에 형성되는, 절연막;
    상기 제 1 반도체 아일랜드상에 형성되는 게이트 전극으로서, 그 사이에 상기 절연막이 삽입되어 있는, 게이트 전극;
    상기 제 2 반도체 아일랜드상에 형성된 커패시터 형성 전극으로서, 그 사이에 상기 절연막이 삽입되고, 동일한 도전층에 형성되어 서로 전기적으로 접속되어 있는, 상기 커패시터 형성 전극;
    상기 커패시터 형성 전극 및 상기 제 2 반도체 아일랜드를 가지며, 그 사이에 상기 절연막이 삽입되어 있는, 커패시터;
    상기 커패시터 형성 전극상에 형성되는, 층간 절연막;
    상기 층간 절연막상에 형성된 전류 공급선으로서, 상기 제 1 반도체 아일랜드의 상기 제 1 및 제 2 불순물 영역들 중 하나와 전기적으로 접속되는, 상기 전류 공급선; 및
    캐소드, 애노드, 및 상기 캐소드와 상기 애노드사이에 삽입된 발광 물질을 포함하는 발광 소자로서, 상기 제 1 및 제 2 불순물 영역들 중 다른 하나는 상기 캐소드와 상기 애노드 중 하나와 전기적으로 접속되는, 상기 발광 소자를 포함하고;
    상기 제 2 반도체 아일랜드는 상기 전류 공급선으로 덮어씌워지는, 전자 장치.
  15. 제 14항에 있어서,
    셀룰러 전화, 개인용 컴퓨터, 비디오 카메라, 고글형 디스플레이, 휴대용 컴퓨터, DVD 및 EL 디스플레이로 이루어진 그룹으로부터 선택되는, 전자 장치.
  16. 제 14항에 있어서,
    상기 전자 장치는 상기 게이트 전극에 전기적으로 접속된 드레인 영역을 갖는 스위칭 박막 트랜지스터를 더 포함하는, 전자 장치.
  17. 제 14항에 있어서,
    상기 제 1 및 제 2 반도체 아일랜드는 결정질 실리콘을 포함하는, 전자 장치.
  18. 제 14항에 있어서,
    상기 전자 장치는 상기 절연 표면상에 형성된 구동 회로를 더 포함하고, 상기 구동 회로는 결정질 채널 영역을 갖는 박막 트랜지스터들을 포함하는, 전자 장치.
  19. 적어도 하나의 자기 발광 장치를 갖는 전자 장치에 있어서,
    기판상에 형성된 게이트 배선;
    상기 기판상에 형성되고 적어도 하나의 제 1 박막 트랜지스터를 포함하는 제 1 스위칭 소자로서, 상기 제 1 박막 트랜지스터의 게이트 전극은 상기 게이트 배선과 전기적으로 접속되는, 상기 제 1 스위칭 소자;
    상기 게이트 배선을 가로질러 연장하는 소스 배선;
    상기 기판상에 형성되고 적어도 하나의 제 2 박막 트랜지스터를 포함하는 제 2 스위칭 소자로서, 상기 제 2 박막 트랜지스터는 적어도 제 1 및 제 2 불순물 영역들 및 채널 영역을 갖는 반도체 아일랜드, 상기 반도체 아일랜드상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트 전극을 포함하고, 상기 게이트 전극은 적어도 상기 제 1 스위칭 소자를 통해 상기 소스 배선과 전기적으로 접속되는, 상기 제 2 스위칭 소자;
    상기 게이트 배선을 가로질러 연장되고, 상기 제 2 박막 트랜지스터의 상기 제 1 및 제 2 불순물 영역들 중 하나와 전기적으로 접속되는 전류 공급선;
    상기 제 2 박막 트랜지스터의 상기 게이트 전극과 상기 전류 공급선사이에 전기적으로 접속된 커패시터로서, 상기 전류 공급선에 의해 덮어 씌워지는, 상기 커패시터; 및
    캐소드, 애노드, 및 상기 캐소드와 상기 애노드간에 삽입된 발광 물질을 포함하는 발광 소자로서, 상기 제 1 및 제 2 불순물 영역들 중 다른 하나는 상기 캐소드 및 상기 애노드 중 하나와 전기적으로 접속되는, 상기 발광 소자를 포함하는, 전자 장치.
  20. 제 19항에 있어서,
    상기 전자 장치는 셀룰러 전화, 개인용 컴퓨터, 비디오 카메라, 고글형 디스플레이, 휴대용 컴퓨터, DVD 및 EL 디스플레이로 이루어진 그룹으로부터 선택되는, 전자 장치.
  21. 제 19항에 있어서,
    상기 반도체 아일랜드는 결정질 실리콘을 포함하는, 전자 장치.
  22. 제 19항에 있어서,
    상기 전자 장치는 상기 기판상에 형성된 구동 회로를 더 포함하고, 상기 구동 회로는 결정질 채널 영역을 갖는 박막 트랜지스터를 포함하는, 전자 장치.
  23. 적어도 하나의 자기 발광 장치를 갖는 전자 장치에 있어서,
    기판상에 형성된 게이트 배선;
    상기 기판상에 형성되고, 적어도 하나의 제 1 박막 트랜지스터를 포함하는 제 1 스위칭 소자로서, 상기 제 1 박막 트랜지스터의 게이트 전극은 상기 게이트 배선에 전기적으로 접속되는, 상기 제 1 스위칭 소자;
    상기 게이트 배선을 가로질러 연장한 소스 배선;
    상기 기판상에 형성되고 적어도 하나의 제 2 박막 트랜지스터를 포함하는 제 2 스위칭 소자로서, 상기 제 2 박막 트랜지스터는 적어도 제 1 및 제 2 불순물 영역 및 채널 영역을 갖는 반도체 아일랜드, 상기 반도체 아일랜드상에 형성된 게이트 절연막, 및 상기 게이트 절연막상에 형성된 게이트 전극을 포함하고, 상기 게이트 전극은 적어도 상기 제 1 스위칭 소자를 통해 상기 소스 배선에 전기적으로 접속되는, 상기 제 2 스위칭 소자;
    상기 게이트 배선을 가로질러 연장하고, 상기 박막 트랜지스터의 상기 제 1 및 제 2 불순물 영역들 중 하나에 전기적으로 접속되는 전류 공급선;
    상기 반도체 아일랜드와 동일한 물질을 포함하는 제 1 전극, 상기 제 2 박막 트랜지스터의 상기 게이트 전극과 동일한 물질을 포함하고, 상기 게이트 전극에 전기적으로 접속되는 제 2 전극, 및 상기 제 1 및 제 2 게이트 전극간의 상기 게이트 절연막과 동일한 물질을 포함하는 절연막을 갖는 커패시터로서, 상기 전류 공급선 아래에 위치한 커패시터; 및
    캐소드, 애노드 및 상기 캐소드와 상기 애노드간에 삽입된 발광 물질을 포함하는 발광 소자로서, 상기 제 1 및 제 2 불순물 영역들 중 다른 하나는 상기 캐소드 및 상기 애노드 중 하나에 전기적으로 접속되는, 상기 발광 소자를 포함하고;
    상기 제 1 전극은 상기 반도체 아일랜드로부터 분리되고, 상기 전류 공급선에 전기적으로 접속되는, 전자 장치.
  24. 제 23항에 있어서,
    상기 전자 장치는 셀룰러 전화, 개인용 컴퓨터, 비디오 카메라, 고글형 디스플레이, 휴대용 컴퓨터, DVD 및 EL 디스플레이로 이루어진 그룹으로부터 선택되는, 전자 장치.
  25. 제 23항에 있어서,
    상기 반도체 아일랜드는 결정질 실리콘을 포함하는, 전자 장치.
  26. 제 23항에 있어서,
    상기 전자 장치는 상기 기판상에 형성된 구동 회로를 더 포함하고, 상기 구동 회로는 결정질 채널 영역을 갖는 박막 트랜지스터들을 포함하는, 전자 장치.
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