KR20010095141A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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세따쇼지
마쯔시따다까야
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니시무로 타이죠
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Abstract

칩의 각 부분에서 다른 가공 형상이 제어하기 좋게 형성할 수 있고, 또한 기초가 부분적으로 다른 막이 칩 내에 존재하고 있더라도 충분히 제어하기 좋게 가공할 수 있으며, 또한, 정확한 패턴이 형성되는 반도체 장치의 제조 방법 및 이 방법에 의해 얻어지는 반도체 장치를 제공한다.
하드 마스크(15)를 가공한 후, 탄소를 포함하는 막인 레지스트(18)의 마스크 가공을 행하는 것에 의해, 어떤 것은 하드 마스크를 레지스트 내에 전부 삽입된 상태로 하여, 어떤 것은 일부는 레지스트 마스크가 존재하는 개소, 다른 일부는 하드 마스크가 존재하는 개소를 형성시킨다. 이에 따라, 칩의 각 부분에서 다른 가공 형상이 제어하기 좋게 형성할 수 있고, 또한 기초가 부분적으로 다른 막이 칩 내에 존재하고 있더라도 충분히 제어하기 좋게 가공할 수가 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 드라이 에칭을 행하는 반도체 장치의 제조 방법에 관한 것으로, 특히 기초를 가공하기 위한 마스크의 형성 방법 및 마스크를 이용한 에칭 가공 방법 및 이 방법에 의해 형성된 반도체 장치에 관한 것이다.
현재, 반도체 장치는, 그 고집적화에 따른 한층 더 패턴의 미세화가 요구되어 왔다. 더욱이, 고속 응답화를 위해 배선 저항이나 기생 저항의 저감 등이 시도되고 있다. 또한, 포토 레지스트막의 바로 아래에는 반사 방지막을 형성하여, 포토 레지스트막의 패터닝을 행하고 있다.
현재의 반도체 장치의 제조 기술에 있어서, 층간 절연막에 배선홈과 그것에 연결되는 컨택트 홀을 형성하여, 이 속에 금속 배선 및 접속 플러그를 매립하는 듀얼 다마신(Dual Damascene) 가공을 행할 때에, 컨택트홀 등의 구멍을 형성하고 나서 이것에 중첩하도록 배선홈 등의 홈을 형성하는 방법(구멍앞, 홈후 개구)과 배선홈을 형하고 나서 그 속에 컨택트홀을 만드는 방법(홈앞, 구멍후 개구) 등 2개의 방법이 있다.
전술의 반도체 장치의 제조에 있어서, 배선홈을 먼저 형성하는 방법의 경우, 배선홈의 가공후, 컨택트홀의 패터닝을 하기때문에, 홈 단차의 영향으로 DOF(Depth of Focus)가 내려가며, 패턴 사이즈가 작게 됨과 동시에, 충분한 패터닝이 불가능하게 된다. 또한, 컨택트홀을 먼저 형성하는 방법의 경우, 컨택트홀을 가공하고 나서, 배선홈의 패터닝을 하기 때문에, 반사 방지막 및 레지스트(포토 레지스트)가 컨택트홀의 속에 들어가 버린다. 또한, 현재, 반도체 장치의 미세화에 따른, 레지스트가 박막화되기 때문에, 배선홈 가공의 때에 레지스트와 층간 절연막과의 고선택 에칭이 필수이다. 그 때문에, 배선홈을 가공할 때에 컨택트홀에 들어간 반사 방지막 및 레지스트가 컨택트홀 측벽의 마스크로 되어 배선홈을 형성할 때에 컨택트홀 상에 층간 절연막의 잔재가 발생한다. 이것은, 배선 재료의 리플로우 특성을 나쁘게 하여, 더욱이, 전기 특성에도 나쁜 영향을 미친다.
또한, 칩의 1부분에서 일부는 듀얼 다마신 가공, 일부는 하이 어스펙트의 컨택트홀 가공을 행할 경우, 듀얼 다마신 가공은, 적어도 2번의 패터닝이 필요하기 때문에, 어떤 일부의 하이 어스펙트의 컨택트홀을 형성하는 것은, 리소그래피의 오정렬이 생겨, 또한, 두번째 패터닝의 때에 컨택트홀에 반사 방지막 및 레지스트가 들어가, 그것이 마스크로 되어 가공이 곤란하게 된다.
반도체 장치에 형성된 배선이 미세화됨에 따라, 배선간의 폭이 좁아진다. 그때문에, 배선 저항이 커져, 전파 속도가 늦어져 버린다고 하는 문제가 발생하고 있다. 또한, 상술한 바와 같이, 듀얼 다마신 가공에서는, 미세 패턴이 됨에 따라, 레지스트도 더욱 박막이 되어, 층간 절연막의 레지스트 선택비를 더욱 높게 한 에칭이 요구된다. 이 결과, 배선홈 가공의 때, 또한 컨택트홀 상부의 층간 절연막의 잔재를 또한 형성하게 된다. 이것은, 배선 재료의 리플로우 특성을 더욱 악화함과 동시에 전기 특성도 더욱 악화시키는 요인이 되고 있다.
또한, 칩의 일부에 층간 절연막, 다른 부분에서 폴리 실리콘막과 같이 혼합막이 존재하여, 각각에 패턴을 형성하는 경우, 1개의 막에 대하여 패터닝을 행하여, RIE에 의해 가공을 행하는 것으로부터 공정 수가 많아져 생산성이 저하한다.
또한, 반도체의 미세 가공에 따라, 절연막 혹은 금속막을 배선 가공할 때, 반사 방지막에서 빼어 레지스트로 패턴 형성을 행하지만, 배선이 밀집되어 있는 부분(밀(蜜)부분)과 배선이 고립하고 있는 부분(소(疎)부분)에서 DOF가 다른 것부터, 고립의 배선을 형성하고자 하면, 밀부가 언더 도우즈(under dose)로 되어 버려 테이퍼 형태로 되어 버린다. 또한, 밀부를 형성하고자 하면, 소부분이 오버 도우즈(over dose)가 되기 때문에 패턴이 형성되지 않고 패턴 날기가 발생하여 버린다고 하는 문제가 발생된다.
본 발명은, 이와 같은 사정에 의해 이루어진 것으로, 칩의 각 부분에서 다른 가공 형상이 제어하기 좋게 형성될 수 있고, 또한 기초가 부분적으로 다른 막이 칩 내에 존재하고 있더라도 충분히 제어하기 좋게 가공될 수 있어, 또, 정확한 패턴이 형성되는 반도체 장치의 제조 방법 및 이 방법에 의해 얻어지는 반도체 장치를 제공한다.
도 1은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 2는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 3은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 4는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 5는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 6은 본 발명의 한 실시예에 적용하는, 마그네트론 RIE 장치의 개략도.
도 7은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 8은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 9는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 10은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 11은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 12는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 13은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 14는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 15는 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 16은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 17은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 18은 본 발명의 컨택트 홀 및 배선홈 가공 방법을 설명하는 제조 공정 단면도.
도 19는 도 16에 도시하는 제조 공정의 사시도.
도 20은 본 발명의 소밀(疎密)에 배치된 배선 형성 방법을 설명하는 제조 공정 단면도.
도 21은 본 발명의 소밀에 배치된 배선 형성 방법을 설명하는 제조 공정 단면도.
도 22는 본 발명의 소밀에 배치된 배선 형성 방법을 설명하는 제조 공정 단면도.
도 23은 본 발명의 소밀에 배치된 게이트부 형성 방법을 설명하는 제조 공정 단면도.
도 24는 본 발명의 소밀에 배치된 게이트부 형성 방법을 설명하는 제조 공정 단면도.
도 25는 본 발명의 소밀에 배치된 게이트부 형성 방법을 설명하는 제조 공정 단면도.
도 26은 본 발명의 소밀에 배치된 게이트부 형성 방법을 설명하는 제조 공정 단면도.
도 27은 본 발명의 소밀에 배치된 게이트부 형성 방법을 설명하는 제조 공정 단면도.
도 28은 본 발명의 소밀에 배치된 소자 영역 형성 방법을 설명하는 제조 공정 단면도.
도 29는 본 발명의 소밀에 배치된 소자 영역 형성 방법을 설명하는 제조 공정 단면도.
도 30은 본 발명의 소밀에 배치된 소자 영역 형성 방법을 설명하는 제조 공정 단면도.
도 31은 본 발명의 소밀에 배치된 소자 영역 형성 방법을 설명하는 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 진공 챔버
2 : 피처리물(웨이퍼)
3 : 장착대
4 : 대향 전극
5 : 가스 도입부
6 : 배기 구멍
7 : 고주파 전극
8 : 자석
10, 30, 50, 70 : 반도체 기판
11, 14, 31, 34, 51, 54, 65, 71 : 층간 절연막 (실리콘 산화막)
12, 23, 32, 32', 43, 52, 63', 68 : 금속 배선
13, 24, 33, 33', 42, 44, 53, 64, 64', 69 : 배리어 메탈
15, 35, 55, 72 : 폴리 실리콘막
16, 66 : 반사 방지막
17, 18, 20, 36, 56, 57, 59, 67, 74, 79 : 레지스트
19, 37, 58, 75 : SOG 막
21, 38, 39, 60, 61, 76 : 컨택트 홀
22, 40, 62, 77 : 배선홈
63 : 접속 플러그
78 : 홈
본 발명은, 하드 마스크 가공한 후, 레지스트의 마스크 가공을 행하는 것에 의해, 어떤 것은 하드 마스크를 레지스트 내에 전부 삽입된 상태로 하여, 어떤 것은, 일부는 레지스트 마스크가 존재하는 개소, 다른 일부는 하드 마스크가 존재하는 개소를 형성시킨다. 이에 따라, 칩의 각부 분에서 다른 가공 형상이 제어하기 좋게 형성될 수 있고, 또한 기초가 부분적으로 다른 막이 칩 내에 존재하고 있더라도 충분히 제어하기 좋게 가공을 될 수가 있다.
즉, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막 또는 금속막을 형성하는 공정과, 적어도 2종류의 마스크를 상기 절연막 또는 금속막 상에 형성하는 공정과, 상기 각 종류의 마스크에 합쳐서, 상기 절연막 또는 금속막에 대하여 복수의 에칭 가공을 행하는 공정을 구비한 것을 특징으로 하고 있다. 상기 기재의 적어도 2종류의 마스크는, 하드 마스크와 카본을 포함하는 마스크가 조합되도록 해도 된다. 상기하드 마스크는, 상기 카본을 포함하는 마스크 속에 형성되도록 해도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막 또는 금속막을 형성하는 공정과, 상기 절연막 또는 금속막 상에 하드 마스크를 형성하는 공정과, 상기하드 마스크가 형성된 절연막 또는 금속막 상에 카본을 포함하는 막을 성막하여, 이것을 패터닝하여, 이 패터닝된 카본을 포함하는 막을 마스크로 하여, 상기 절연막 또는 금속막에 제1 에칭 가공을 행하는 공정과, 상기 패터닝된 카본을포함하는 막을 제거하고 나서, 상기 하드 마스크를 마스크로 하여, 상기 절연막 또는 금속막에 제2의 에칭 가공을 행하는 공정을 구비한 것을 특징으로 한다. 상기 하드 마스크는, 상기 절연막을 가공할 경우에는, 이 절연막과는 다른 절연막 혹은 금속막이고, 상기 금속막을 가공할 경우에, 절연막이어도 된다. 상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막 중 어느 것이더라도 된다. 상기 에칭 가공을 행하는 절연막에는 금속막 혹은 상기 절연막과는 다른 절연막을 매립하도록 하여도 된다. 상기 카본을 포함하는 막을 패터닝하는 방법은, 상기 카본을 포함하는 막 위에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과, 상기 레지스트를 패터닝하여, 이 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과, 이 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 구비하고 있도록 하여도 된다. 상기 SOG 막 상에는 반사 방지막을 형성하도록 하여도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막 상에 하드 마스크 막을 형성하여, 이 막을 패터닝하여 하드 마스크를 형성하는 공정과, 상기하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 상기 반도체 기판의 제1 영역의 카본을 포함하는 막을 제외하여, 제2 영역의 카본을 포함하는 막을 패터닝에 의해 마스크 형성하는 공정과, 상기 제1 영역의 하드 마스크 및 상기 제2 영역의 마스크를 마스크로 하여, 상기 절연막에 제1 에칭 가공을 실시하는 공정과, 상기 제2 영역의 카본을 포함하는 막을 제거하고 나서, 상기 절연막의 제1 및 제2 영역에 상기 하드마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정을 구비하도록 하여도 된다. 상기 하드 마스크는, 상기 절연막과는 다른 절연막 혹은 금속막으로 하여도 된다. 상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막 중 어느 하나이어도 된다. 상기 에칭 가공을 행하는 절연막에는 금속막을 매립하도록 하여도 된다. 상기 카본을 포함하는 막을 패터닝하는 방법은, 상기 카본을 포함하는 막 위에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과, 상기 레지스트를 패터닝하여 이 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과, 이 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 구비하도록 하여도 된다. 상기 SOG 막 상에는 반사 방지막을 형성하도록 하여도 된다. 상기 제1 및 제2 에칭 가공에 의해 형성된 배선홈 및 컨택트홀에 금속막을 매립하는 공정을 또한 구비하도록 하여도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 하드 마스크의 막을 형성하여, 이 막을 패터닝하여 하드 마스크를 형성하는 공정과, 상기 하드 마스크가 형성된 상기 제1 절연막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 마스크를 형성하는 공정과, 상기 카본을 포함하는 막을 마스크를 마스크로 하여 상기 제1의 절연막에 제1의 에칭 가공을 실시하는 공정과, 상기 마스크를 제거하고 나서, 상기 제1 절연막에 상기 하드 마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정과, 상기 제1 및 제2 에칭 가공에 의해 형성된 컨택트홀을 갖는 배선홈 및 컨택트홀에 금속막을 매립하는 공정과, 상기 금속막이 매립된 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막에 상기 제1 절연막에 형성한 소정의 접속 플러그가 노출하고 있는 배선홈을 형성하는 공정과, 상기 제2 절연막에 형성된 배선홈에 금속 배선을 매립하는 공정을 구비하고 있는 것을 특징으로 한다. 상기 패터닝에 의해 배선홈, 컨택트홀, 배선홈이 교대로 패터닝되도록 하여도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막 및 이 절연막의 소정의 영역 상에 금속막을 형성하는 공정과, 상기 절연막 및 금속막 상에 하드 마스크 막을 형성하여, 이 하드 마스크 막을 패터닝하여 하드 마스크를 형성하는 공정과, 상기 하드 마스크가 형성된 상기 절연막 및 금속막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 마스크 형성하는 공정과, 상기 마스크를 이용하여, 상기 절연막에 제1 에칭 가공을 실시하는 공정과, 상기 마스크를 제거하고 나서, 상기 절연막 및 금속막에 상기 하드 마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정을 구비한 것을 특징으로 한다. 상기 카본을 포함하는 막을, 레지스트, 저유전률화된 절연막 및 카본막 중 어느 하나로 하여도 된다. 상기 에칭 가공을 행하는 절연막에는 금속막을 매립하도록 하여도 된다. 상기 카본을 포함하는 막을 패터닝하는 방법은, 상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과, 상기 레지스트를 패터닝하여, 이 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과, 이 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 구비하도록 하도록 하여도 된다. 상기 SOG 막 상에는 반사 방지막을 형성하도록 하여도 된다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막 혹은금속막을 형성하는 공정과, 상기 절연막 혹은 금속막 상에 하드 마스크 막을 형성하여, 이 막을 패터닝하여 하드마스크를 피가공 부분이 소 또는 밀 영역에 형성하는 공정과, 상기 하드 마스크가 형성되지 않은 상기 절연막 혹은 금속막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 상기 피가공 부분이 밀 또는 소 영역에 마스크를 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막 혹은 금속막에 에칭 가공을 실시하는 공정을 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막 상에 하드 마스크 막을 형성하여, 이 막을 패터닝하여 하드 마스크를 배선의 소 부분 또는 밀 부분이 형성되는 영역에 형성하는 공정과, 상기 하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 상기 배선의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막에 에칭 가공을 실시하고, 배선홈을 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 제거하고 나서, 상기 하드 마스크가 형성되어 있던 영역의 배선홈에 소 부분 또는 밀 부분의 배선을 형성하여, 상기 마스크가 형성되어 있던 영역의 배선홈에 밀 부분 또는 소 부분의 배선을 형성하는 공정을 구비한 것을 특징으로 한다. 또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 절연막 상에 게이트 전극의 막을 형성하는 공정과, 상기 게이트 전극의 막 상에 하드 마스크의 막을 형성하여, 이 막을 패터닝하여 하드 마스크를 게이트부의 소 부분 또는 밀 부분이 형성되는 영역에 형성하는 공정과, 상기 하드 마스크가 형성된 상기 게이트 전극의 막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 게이트부의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 게이트 전극의 막에 에칭 가공을 실시하고, 상기 하드 마스크가 형성되어 있던 영역의 상기 게이트 전극의 막에 소 또는 밀 부분의 게이트부를 형성하여, 상기 마스크가 형성되어 있던 영역의 상기 게이트 전극의 막에 밀 부분 또는 소 부분의 게이트부를 형성하는 공정을 구비한 것을 특징으로 한다. 또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막 상에 하드 마스크의 막을 형성하여, 이 막을 패터닝하여 하드 마스크를 소자 분리 영역의 소 부분이 형성되는 영역에 형성하는 공정과, 상기 하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하여, 이것을 패터닝하여 상기 소자 분리 영역의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막 및 그 밑의 상기 절연막에 에칭 가공을 실시하여, 상기 반도체 기판에 홈을 형성하는 공정과, 상기 하드 마스크 및 상기 마스크를 제거하고 나서, 상기 하드 마스크가 형성되어 있던 영역의 홈에 소 부분 또는 밀 부분의 소자 분리 절연막을 매립하여, 상기 마스크가 형성되어 있던 영역의 홈에 밀 부분 또는 소 부분의 소자 분리 절연막을 매립하는 공정을 구비한 것을 특징으로 한다. 상기 하드 마스크는, 상기 절연막을 가공하는 경우에는, 이 절연막과는 다른 절연막으로 하여도 된다. 상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막 중 어느 하나로하여도 된다. 상기 에칭 가공을 행하는 절연막에는 금속막 혹은 상기 절연막과는 다른 절연막을 매립하도록 하여도 된다. 상기 카본을 포함하는 막을 패터닝하는 방법은, 상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과, 상기 레지스트를 패터닝하여, 이 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과, 이 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 구비하도록 하여도 된다. 상기 SOG 막 상에는 반사 방지막을 형성하도록 하여도 된다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1의 절연막에 매립하여 형성된 제1 금속 배선층과, 상기 제1 절연막 상에 형성된 제2 절연막에 매립하여 형성되어, 상기 제1 금속 배선층은 접속 플러그에 의해 전기적으로 접속되어 있는 제2 금속 배선층을 구비하여, 상기 제2 금속 배선층을 구성하는 소정의 배선의 상면은, 양측에 인접하는 상기 제2 금속 배선층을 구성하는 것 외의 배선의 상면보다 위에 배치 형성되어 있는 것을 특징으로 한다. 또한, 본 발명의 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 절연막에 매립하여 형성된 제1 금속 배선층과, 상기 제1 절연막 상에 형성된 제2 절연막에 매립하여 형성되어, 상기 제1 금속 배선층은 접속 플러그에 의해 전기적으로 접속되어, 또한 복수의 대략 병행인 배선으로 구성된 제2 금속 배선층을 구비하여, 상기 제2 금속 배선층을 구성하는 복수의 소정의 배선의 상면은, 그 각 양측에 인접하는 상기 제2 금속 배선층을 구성하는 다른 배선의 상면보다 위에 배치 형성되어 있는 것을 특징으로 한다.
실시예
이하, 도면을 참조하여 실시예를 설명한다.
우선, 도 1 내지 도 6을 참조하여 제1 실시예를 설명한다.
도 1 내지 도 5는, 하드 마스크 및 레지스트를 이용하여 배선간의 층간 절연막(실리콘 산화막)의 듀얼 다마신 구조의 배선을 작성한 반도체 장치의 제조 공정 단면도, 도 6은, 이 실시예에서 이용한 에칭 장치의 개략 단면이다.
진공 챔버(1)의 내부에는, 피처리물(2)을 장착하는 장착대(3)가 설치되고 있고, 이 장착대(3)에 대향하여 대향 전극(4)이 설치되어 있다. 장착대(3)는, 온도 조절 기구를 갖고 있고, 피처리물(2)의 온도를 제어할 수 있게 되고 있다. 또한, 진공 챔버(1)의 천정(4)에는, 가스 도입관(5)이 접속되어 있다. 가스 도입관(5)으로부터, 진공 챔버(1)의 내부에 가스가 도입되어, 배기구(6)의 밸브에 의해 압력이 조정된다. 압력이 안정된 후, 장착대(3) 밑의 고주파 전극(7)으로부터 고주파를 인가(印可)함으로써 진공 챔버(1) 내에 플라즈마가 발생한다. 또한, 진공 챔버(1)의 외주부에는 자석(8)이 설치되어 있고, 진공 중에 고밀도인 자계를 만들어, 플라즈마 안의 이온에 이방성을 갖게 하여 피처리물(2)이 에칭된다. 이 장치는, 마그네트론 RIE 장치이다. 이 실시예에서는, 도 6의 마그네트론 RIE 장치를 사용하였지만, 이것 이외에도, ECB, 헤리콘, 유도 결합형 플라즈마 등의 다른 드라이 에칭 장치를 사용하는 것이 가능하다.
다음에, 이 에칭 장치를 이용하여, 우선, 하드 마스크의 가공을 행한다.
실리콘 반도체 등의 반도체 기판(10)에는 실리콘 산화막 등의 층간절연막(11)이 형성되어, 층간 절연막(11)에 TiN 등의 배리어 메탈(13)에 피복된 알루미늄 등의 금속 배선(12)이 매립되어 있다. 층간 절연막(11) 상에 실리콘 산화막 등의 층간 절연막(14)이 형성되어 있다. 이 위에 폴리 실리콘막(15)이 형성되어 있다. 폴리실리콘막(15) 상에는 유기 도포형 등의 반사 방지막(16)을 통해 레지스트(17)가 형성되어 있다(도 1(a)).
층간 절연막(14)의 하드 마스크로서 폴리 실리콘막(15)을 이용한다. 즉 폴리 실리콘막(15)을 레지스트 마스크를 이용하여 홈 가공한다. 레지스트(17)를 배선홈 형상으로 패터닝하여, 이것을 마스크로 하여, 반사 방지막(16)을 에칭한다.
다음에, 패터닝된 레지스트(17)를 마스크로 하여 폴리 실리콘막(15)을 에칭하는 (도 1(b)). 이 때 에칭 조건으로서, 75mTorr, 300W, C1/O2=75/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 때, 층간 절연막과 폴리 실리콘의 선택비가 약100 정도와 매우 높기 때문에, 층간 절연막(14)이 스토퍼로 되어, 절연막을 지나치게 깎을 수는 없다. 이것은, 배선홈 가공의 깊이 제어성의 면에서 매우 장점이 있다.
다음에, 레지스트(17) 및 반사 방지막(16)을 박리하고 나서(도 2(a)), 레지스트(18)를 패터닝된 폴리 실리콘막(15) 및 층간 절연막(14)의 전면에 700㎚ 정도 퇴적시켜, 다음에, 레지스트(18) 상에 SOC 막(19)을 100㎚ 정도 퇴적시켜, SOG(Spin on Glass)막(19)의 상에 레지스트(20)를 300㎚ 정도 도포한다. SOG 막은, 실라놀(Si(OH)4)를 알콜에 녹인 것을 회전하는 기판에 도포하여, 200-300℃의온도에서 베이킹해서 형성되는 막을 일컫는다. 그 후, 레지스트(20)를 레지스트(18)를 반사 방지막으로서 컨택트홀 형상으로 패터닝한다(도 2(b)). 이 때, SOG 막 상에 반사 방지막을 도포하며, 레지스트(20)를 도포하여, 컨택트홀 형상의 패터닝을 행하여도 된다. 다음에, SOG 막(19)을 반사 방지막으로서 컨택트홀의 패터닝을 행한다. 이 때, 상부의 패터닝된 레지스트(20)는, SOG 막(19)을 가공하는 마스크로 하여 사용되어, 그 후 SOG 막(19)으로 이루어지는 마스크는, 하층 레지스트(18)를 가공한다. 이 때의 SOG 막(19)의 에칭 조건은, 20mTorr, 1000W, CF4/02=60/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 하층 레지스트(18)의 가공 조건은, 40 mTorr, 400W, N2/O2=100/20sccm에서 SOG 막(19)의 선택비도 100이상을 취할할 수 있다. 또한, 층간 절연막(14)과의 선택비도 100 이상 취할 수 있다. 이 때, 컨택트용 마스크 패턴을 형성한다(도 3(a)). 이 경우, 하층 레지스트(18)의 부분에 레지스트를 이용하고 있지만, 스퍼터링 혹은 도포형의 카본막, 플레어, 실크 등의 실리콘을 함유하지 않은 저유전률화된 절연막(이하, Low-k막이라고 함)을 이용하여도 같은 효과을 얻을 수 있다.
다음에, 이들의 마스크 형성후, 컨택트홀(21)의 가공을 행한다. 이 때의 가스 조건은, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100sccm 조건을 이용하여 가공을 행한다. 이 조건에서의, 레지스트(18)와 층간 절연막(14)의 에칭 선택비는, 약 15 정도이고, 또한, 폴리실리콘막과의 에칭 선택비는, 40 정도이다. 층간 절연막(14)의 두께는, 1000㎚ 정도의 가공에 대하여, J+70(%) 정도로 가공을 행한다(도3(b)). 다음에, 컨택트홀(210의 가공을 행한 뒤, 레지스트(18)를 O2RIE에 의해 박리(剝離)한다. 이 실시예에서는, O2RIE에 의해 레지스트(18)의 박리를 행하고 있지만, 다운 플로우애셔를 이용하여도 된다(도 4(a)). 레지스트(18)의 박리후, 레지스트(18)의 하부내에 있던 패터닝된 폴리 실리콘막(15)을 마스크로 하여, 깊이400㎚ 정도의 배선홈(22)의 가공을 행한다. 이 때의 에칭 조건은, 컨택트홀과 동일 조건, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100sccm을 이용하여 가공한다. 이 조건에서는, 쌍 폴리실리콘 선택비를 40 정도로 취할 수 있다. 이에 따라, 제어성 좋게 듀얼 다마신 가공(홈구멍 일괄 가공)을 행할 수 있어, 배선홈(22)이 형성된다(도 4(b)). 그 후, 예를 들면, TiN 등의 배리어 메탈을 빼어, Al을 성막하여 (도 5(a)), CMP에 의해 평탄화을 행하여, 배선홈 및 컨택트홀에 TiN 등의 배리어 메탈(24)로 피복된 접속 플러그가 일체적으로 형성된 알루미늄 등의 금속 배선(23)이 형성된다(도 5(b)). 배선 재료로서, Nb Liner를 뺀 뒤, A1, Al-Si-Cu, Al-Cu, Cu, Ag 등을 사용하여 성막을 행해도 된다.
이 실시예에서는, 하드 마스크로서 폴리 실리콘막을 이용하고 있지만, 본 발명에서는, 실리콘 산화 질화막, SiC 막, Al2O3막, WO3막, TiOx막, SiN 막 등의 절연막, W막, WSi 막, Ti 막, TiN 막, Nb 막, Al 막, Al-Si-Cu막, Al-Cu막 등의 금속막을 이용할 수도 있다. 또한, 이 실시예에서는 층간 절연막으로서 실리콘 산화막을 이용하고 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용할 수 있다. 또한, 이 실시예에서는, 하드 마스크 부분은, 배선을 가공하고 있지만, 본 발명은, 컨택트홀 패턴이나 다른 패턴의 가공이라도 된다. 또한, 이 실시예로서는 절연막의 가공을 예로 들고 있지만, 금속막의 가공도 가능하다. 이 때의 하드 마스크는, 절연막으로서 SiON 막, SiC 막, AI2O3막, WO3막, TiOx막, SiN 막의 절연막 혹은 TiN 막 등의 금속막을 이용한다.
이 실시예에서는 하드 마스크 가공후, 레지스트의 마스크 가공을 행하는 것에 의해, 하드 마스크를 레지스트 내에 전부 삽입된 상태로 하는 것에 의해, 칩내에서의 다른 가공 형상이 제어하기 쉽게 형성될 수 있다.
다음에, 도 7 내지 도 9를 참조하여 제2 실시예를 설명한다.
도 7 내지 도 9는, 하드 마스크 및 레지스트를 이용하여 배선간의 층간 절연막(실리콘 산화막)의 듀얼 다마신 구조의 배선 및 컨택트홀 내에 형성한 접속 플러그를 작성한 반도체 장치의 제조 공정을 설명하는 공정 단면도이다.
이 실시예에서는 층간 절연막에 형성하는 하드 마스크로서, 폴리 실리콘 막을 이용하고 있다. 여기서는, 다층 배선중 층이 다른 배선에 대한 컨택트의 형성 및 컨택트 형성과 컨택트 및 배선의 양방을 동시에 형성하는 이종의 가공을 층간 절연막에 실시하는 방법을 설명한다.
실리콘 반도체 등의 반도체 기판(30)에는 실리콘 산화막 등의 층간 절연막(31)이 형성되어, 층간 절연막(31)에 TiN 등의 배리어 메탈(33)에 피복된 알루미늄 등의 제1층 금속 배선(32)이 매립되어 있다. 또한, 층간 절연막(31)의 위에 실리콘 산화막 등의 층간 절연막(34)이 형성되고 있다. 이 층간 절연막(34)에TiN 등의 배리어 메탈(33')에 피복된 알루미늄 등의 제2층 금속 배선(32')이 매립되어 있다. 층간 절연막(34)의 상에 폴리 실리콘 막(35)이 형성되어 있다.
이 실시예에서는, A 영역에서 제1층 금속 배선에 대한 컨택트 형성을 행하여, B 영역에서 제2층 금속 배선에 대한 컨택트와 상층의 배선 형성을 행한다. A 영역 및 B 영역에서, 층간 절연막(34)의 하드 마스크로 하여 폴리 실리콘 막(35)을 이용한다. 즉, 폴리 실리콘 막(35)에 레지스트(도시하지 않음)를 형성하여, 이것을 마스크로서 이용한다. 이 레지스트를 A 영역에서는 컨택트홀 형상으로, B 영역에서는 배선홈 형상으로 패터닝하여, 이것을 마스크로 하여 폴리 실리콘 막(35)을 에칭한다. 폴리 실리콘 막(35)을 레지스트 마스크를 이용하여 가공하는 에칭 조건으로서, 75 mTorr, 300W, Cl/O2=75/10sccm의 혼합 가스를 이용하여, 이 조건으로 이방성(異方性) 에칭(RIE)을 행한다. 이 때, 층간 절연막(34)과 폴리실리콘 막(35)의 선택비가 약 100 정도로 매우 높기 때문에, 층간 절연막(34)이 스토퍼로 되어, 지나치게 층간 절연막(34)을 깎을 수 있는 것은 없다. 이것은, 홈 가공의 깊이 제어성의 면에서 매우 장점이다. 다음에, 레지스트 박리 후, 레지스트(36)를 전면에 700㎚ 정도 퇴적시켜, 다음에, SOG 막(37)을 100㎚ 정도, 레지스트(도시하지 않음)를 300㎚ 정도 도포한다. 다음에, 레지스트(36)를 반사 방지막으로서 컨택트홀의 패터닝을 행한다. 이 때, SOG 막 상에 반사 방지막을 도포하여, 레지스트를 도포 패터닝 하여도 된다.
이 때, 상부의 레지스트는, SOG 막을 가공하는 마스크로서 사용하여, 그 후,SOG 막의 마스크는, 하층 레지스트(36)를 가공한다. 이 때, SOG 막(37)의 에칭 조건은, 20mTorr, 1000W, C4F/O2=60/10sccm에 혼합 가스를 이용하여, 이방성 에칭을 행한다. 또한, 하층 레지스트(36)의 에칭 조건은, 40mTorr, 500W, N2/O2=150/10sccm의 혼합 가스를 이용하는 조건이고, 이 조건으로 이방성 에칭을 행한다. 또한, 하층 레지스트(36)의 가공 조건은, SOG과의 선택비를 100 이상 취할 수 있다. 또한, 층간 절연막(34)과의 선택비도 100 이상 취할 수 있다. 이 때, 컨택트의 플러그만을 형성시키는 개소(A 영역)에 대해서는 하층 레지스트막(36)을 제거하여, 폴리실리콘막(35)의 하드 마스크 만으로 한다(도 7(a)). 이 실시예에서는, 36 부분에 레지스트를 이용하여 있지만, 스퍼터 혹은 도포로 성막한 카본막, 혹은 플레어 실크 등의 실리콘을 함유하지 않은 Low-k 막을 이용하여도 마찬가지의 효과를 얻을 수 있다.
다음에, 이들의 마스크를 형성하여, 컨택트홀의 가공을 행한다. 이 때의 가스 조건은, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100sccm이고, 이 조건으로 가공을 행하여, 컨택트홀(38, 39)을 형성한다. 이 조건에서의 레지스트(36)와 층간 절연막(34)의 에칭 선택비는, 약 15 정도, 또한, 폴리 실리콘막과의 에칭 선택비는, 40 정도이다. 층간 절연막(34)의 두께는, 1000㎚ 정도의 가공에 대하여, J+70% 정도로 가공을 행한다. 이 때, 폴리 실리콘막(35)의 마스크에 의한 컨택트홀 부분은, 1700㎚ 정도 깎을 수 있다(도 7(b)). 다음에, 레지스트(36)를 O2RIE에 의해 박리한다. 이 실시예에서는, O2RIE에 의해 레지스트(36)의 박리을 행하고 있지만, 본 발명으로서는 다운 플로우애셔여도 된다(도 8(a)). 다음에, 레지스트(36)의 하부 내를 있던 배선홈 형상의 폴리실리콘막(35)의 마스크에 의해 홈 가공을 500㎚ 정도로 행하여 배선홈(40)을 형성한다. 이 때의 에칭 조건은, 컨택트홀과 동일 조건, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100sccm이고, 이 조건에서 가공을 행한다. 이에 따라, 제어하기 쉽고 듀얼 다마신 가공(홈구멍 일괄 가공)이 가능하게 된다. 또한, 폴리실리콘막(35)의 마스크의 컨택트홀 부분은, 이 조건에서는 더욱이, 500㎚ 이상(이 조건은, 개구 부분이 좁은 컨택트홀 쪽이 에칭 레이트가 약 1.3배 정도 빠르다) 가공할 수 있다.
이에 의해, 폴리 실리콘막(35)으로 형성한 컨택트홀(38)은, 2200㎚ 정도 이상 가공할 수가 있어, 2000㎚의 층간 절열막 컨택트홀(38)을 충분히 가공할 수가 있다. 이 결과, 층간 절연막(34) 안에서 듀얼 다마신 가공 및 하이 어스펙트의 컨택트홀(38)을 가공할 수 있다(도 8(b)). 이 때의 층간 절연막의 가공 조건에서의 TiN 배리어 메탈의 선택비가 40 이상이기 때문에 문제는 없다. 다음에, 이 후, 예를 들면, 배선 재료로서, Nb Liner를 뺀 뒤, A1, A1-Si-Cu, Al-Cu 혹은 Cu, Ag 등을 사용하여 성막을 행하여 (도 9(a)), CMP에 의해 평탄화을 행하여, A 영역에는, 컨택트홀 내에 배리어 메탈(42)에 피복된 접속 플라그(41)가 매립되어, B 영역에는, 컨택트홀을 갖는 배선홈에 배리어 메탈(44)에 피복되어, 접속 플러그를 갖는 알루미늄 등의 금속 배선(43)이 매립되고 있다(도 9(b)).
이 실시예에서는, 하드 마스크로 하여 폴리 실리콘막을 이용하고 있지만, 본 발명은, SiN 막, SiON 막, SiC 막, A12O3막, WO3막, TiOx막 등의 절연막, W 막, WSi 막, Ti 막, TiN 막, Nb 막, Al 막 등을 이용하는 것도 가능하다. 또한, 층간 절연막으로서 실리콘 산화막을 이용하여 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용하여도 마찬가지로 가공할 수가 있다. 또한, 하드 마스크 부분은, 컨택트홀을 가공하고 있지만, 배선 패턴이나 다른 패턴에서도 마찬가지로 가능하다.
이상과 같이, 이 실시예에서는, 하드 마스크 가공한 후, 레지스트의 마스크 가공을 행하는 것에 의해 어떤 것은 하드 마스크를 레지스트 내에 전부 삽입된 상태로 하여, 어떤 것은 일부는 레지스트 마스크가 존재하는 개소, 다른 일부는 하드 마스크가 존재하는 개소를 형성시키는 것에 의해, 1개의 층간 절연막에 1개의 가공 형상 또는 2개의 가공에 의해 만들어지는 형상을 형성할 수 있음과 동시에 칩의 각 부분에서 다른 가공 형상이 제어하기 쉽게 형성될 수 있다. 이 경우, 일부는 컨택트홀, 일부는 듀얼 다마신의 가공을 행하고 있지만, 다른 가공 형상을 부분적으로 만드는 것이 가능하다.
다음에, 도 10 내지 도 16, 도 19를 참조하여 제3의 실시예를 설명한다.
이 실시예에서는, 고밀도배선 구조를 갖는 반도체 장치의 구조 및 제조 방법을 설명한다. 도 10 내지 도 16은, 반도체 장치의 제조 공정 단면도, 도 19는, 이 반도체 장치의 사시도이다. 현재, 반도체 장치에는 다층의 배선 구조가 많이 이용되고 있다. 이와 같은 배선 구조에 있어서, 어떤 소정의 배선층은, 어떤 배선도 실질적으로 거의 같은 평면 상에 배열되어 있다. 따라서, 접속 플러그가 접속된 배선은, 복수의 배선이 배열한 경우에 있어서, 배선 영역보다도 밀접하져 있어도, 배선 폭보다 직경이 작은 접속 플러그의 부분은, 배선 영역보다도 성긴 상태에 있다. 이 실시예에서는, 어느 2개의 배선이 병렬되어 있는 경우에 양자 사이에 있는 배선이 양 이웃의 배선보다도 적어도 배선 두께만큼 위에 배치되고 있는 것이 특징이다. 이와 같이 구성하면, 양 이웃의 배선에 대향하는 이들의 중간 배선은, 직경이 작은 접속 플러그가 대향하게 되기때문에, 배선만이 대향하는 경우보다도 근접시킬 수 있다.
실리콘 반도체 등의 반도체 기판(50)에는 실리콘 산화막 등의 층간 절연막(51)이 형성되어, 층간 절연막(51)에 TiN 등의 배리어 메탈(53)에 피복된 알루미늄 등의 제1층 금속 배선(52)이 매립되어 있다. 또한, 층간 절연막(51)의 상에 실리콘 산화막 등의 층간 절연막(54)이 형성되어 있다. 층간 절연막(54)의 위에 폴리실리콘막(55)이 형성되어 있다(도 10(a)).
우선, 층간 절연막(실리콘 산화막)의 하드 마스크로서, 폴리 실리콘막(55)을 이용하고 있다. 폴리 실리콘막(55)에 반사 방지막을 성막하여, 레지스트(56)를 패터닝하여 마스크로서 에칭을 실시한다(도 10(b)). 이 때, 패턴 형성은, 홈 형성과 구멍 형성을 교대로 행한다. 이 때, 에칭 조건으로서 반사 방지막은, 20mTorr, 1000W, CF4/O2=60/10dsccm의 조건으로 행하여, 75mTorr, 300W, C1/O2=75/10sccm의 혼합 가스를 이용하여, 이 조건으로 이방성 에칭을 행한다. 이 때, 층간 절연막(54)과 폴리 실리콘막(55)의 선택비가 약 100 정도로 매우 높기 때문에, 층간 절연막(54)이 스토퍼로 되어, 층간 절연막(54)을 지나치게 깎을 수는 없다.
다음에, 레지스트(56), 반사 방지막을 박리하고 나서(도 11(a)), 레지스트(57)를 층간 절연막(54) 및 폴리 실리콘막(55) 전면에 700㎚ 정도 퇴적시키고, 다음에, SOG 막(58)을 100㎚, 레지스트(59)를. 300㎚ 정도 순차적으로 도포한다(도 11(b)). 그 후, SOG 막(58)을 반사 방지막으로서 하드 마스크의 배선홈이 형성되는 부분에 컨택트홀의 패터닝, 또한, 하드 마스크에서 구멍이 형성되는 부분에는, 구멍이 노출되도록, 홈의 패터닝을 행한다. 이 때, 상부의 레지스트(59)는, SOG 막(58)을 가공하는 마스크로서 사용하여, 그 후 SOG 막(58)의 마스크는, 하층 레지스트(57)를 가공한다. 이 때, SOG 막(58)의 에칭 조건은, 20mTorr, 1000W, CF4/O2=60/10-sccm의 혼합 가스를 이용하여, 이 조건에서 이방성 에칭을 행한다. 또한, 하층 레지스트(57)의 에칭 조건은, 40mTorr, 500W, N2/O2=150/10sccm의 혼합 가스를 이용하여, 이 조건에서 이방성 에칭을 행한다. 이 하층 레지스트(57)의 가공 조건은, SOG 막과의 선택비를 100 이상 취할 수 있다. 이 때, 배선홈 구멍을 형성하는 부분은, 레지스트 패턴을 형성시켜, 컨택트홀 부분에만은, 하드 마스크만으로 마스크를 형성한다.
이 실시예에서는, 57부분에 레지스트를 이용하고 있지만, 스퍼터 혹은 도포형의 카본막 혹은 프레어, 실크 등의 실리콘을 함유하지 않은 Low-k 막을 이용하여도 마찬가지의 효과가 얻어진다. 이 패턴 형성을 교대로 행한다(도 12(a)). 다음에, 컨택트홀(60, 61)의 가공을 행한다. 이 때의 가스 조건은, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100(sccm) 조건을 이용하여 가공을 행한다. 이 조건에서의, 레지스트와 층간 절연막의 에칭 선택비는, 약 15 정도 및 폴리 실리콘과의 에칭 선택비는, 40 정도이다. 다음에, 컨택트홀의 가공을 행한 뒤(도 12(b)), 레지스트(57)를 O2RIE에 의해 박리를 행한다. 그 후, 폴리 실리콘막(58)의 하드 마스크를 이용하여 가공을 행한다. 이 때, 일부는 배선홈(62),_일부는 컨택트홀의 패턴에서의 가공을 행한다(도 13(a)). 이 때의 에칭 조건은, 전의 컨택트홀과 같은 조건으로 가공을 행한다. 이에 따라, 교대의 듀얼 다마신 가공의 배선홈(62)과 컨택트홀(61)을 형성할 수 있다. 이 후, Nb Liner를 뺀 뒤, Al-Cu 배선 재료의 매립 CMP에 의해 평탄화한다. 이 때 하드 마스크는, CMP에 의해 제거된다.
컨택트홀에는 배리어 메탈(64)에 피복된 알루미늄 등의 금속으로 이루어지는 접속 플러그(63)가 매립되어, 컨택트홀을 갖는 배선홈에는 배리어 메탈(64')에 피복되어, 접속 플러그를 갖는 금속 배선(64')이 매립된다. 또한, 매립을 행한 뒤, CMP에 의해 평탄화를 행한다. 이 실시예에서는, Al-Cu를 배선 재료로서 이용하고 있지만, Al, Al-Si-Cu, Cu, Ag 배선 등을 이용하여도 된다(도 13(b)). 이 후, 층간 절연막(65)의 성막을 행한다(도-14(a)). 그 후, 반사 방지막(66), 레지스트(67)를 도포하여, 배선의 패터닝을 행하여(도 14(b)), 층간 절연막(65)의 가공을 행하여 배선홈을 형성한다(도 15(a)). 그 후, 반사 방지막, 레지스트(67)의 박리를 애셔에 의해 행하며(도 15(b)), 재차, Al-Cu의 배선 재료의 매립을 행하여, CMP에 의해 평탄화를 행하여 배선홈에 배리어 메탈(69)에 피복된 알루미늄 등의 금속 배선(68)을 매립한다(도 16). 이에 따라, 배선층이 동일하더라도 배선(63', 68)의 높이가 교대로 다른 배선 구조가 얻어진다(도 19 참조). 또한, 배선 간의 간격이 미세화 됨에 따라 발생하는 전파 속도의 저하를 억제할 수가 있다.
이 실시예에서는, 하드 마스크로서 폴리 실리콘막을 이용하고 있지만, SiON 막, SiC 막, Al2O3막, WO3막, TiOx막, SiN 막 등의 절연막, W 막, WSi 막, Ti 막, TiN 막, Nb 막, Al 막, Al-Si-Cu 막, Al-Cu 막 등의 금속막이어도 된다. 또한, 이 실시예로서는 층간 절연막으로서 실리콘 산화막을 이용하고 있지만, 본 발명에서는 유기 실리콘 산화막 또는 무기 실리콘 산화막을 사용할 수 있다.
다음에, 도 17 및 도 18을 참조하여 제4 실시예를 설명한다.
도 17 및 도 18은, 반도체 장치의 제조 공정 단면도이다. 이 실시예에서는, 하드 마스크 및 레지스트를 마스크에 이용하여 배선 패턴을 형성하는 프로세스에 있어서, 기초의 1부분이 폴리 실리콘과 같은 메탈로 이루어져, 다른 부분이 층간 절연막인 경우에, 각각의 부분을 가공하는 예를 설명한다.
실리콘 반도체 등의 반도체 기판(70)에는 실리콘 산화막 등의 층간 절연막(71)이 형성되어, 이 위에 부분적으로 폴리 실리콘막(72)이 형성되어 있다. 도에서는, A 영역에는 폴리 실리콘막(72)이 형성되고, B 영역에는 층간 절연막(71)만이 형성되어 있다.
먼저, 층간 절연막(71)의 하드 마스크로서 실리콘 질화막(73)을 이용하고 있다. 우선, 실리콘 질화막(73)에 레지스트 마스크(도시하지 않음)를 이용하여 에칭 가공을 실시한다. 이 때, 에칭 조건으로서, 40mTorr, 1400W, CHF3/CO=50/100 sccm의 혼합 가스를 이용하여, 이방성 에칭을 행한다. 이 가공에 의해 패터닝된 실리콘 질화막(하드 마스크)(73)가 형성된다. 다음에, 상기 레지스트를 박리하고 나서, 하층 레지스트(74)를 전면에 700㎚ 정도 퇴적시켜, 다음에, SOG 막(75)을 l00㎚, 상층 레지스트(79)를 300㎚ 정도 순차적으로 도포 형성한다. 그 후, 하층 레지스트(74)를 반사 방지막으로서 상층 레지스트(79)를 패터닝한다. 이 때, SOG 막 상에 반사 방지막을 도포하여, 레지스트를 도포하여, 패터닝하여도 된다.
이 때, 상층 레지스트(79)는, SOG 막(75)을 가공하는 마스크로서 사용하여, 그 후의 공정에서, SOG 막(75)은, 마스크로서 하층 레지스트(74)를 가공한다. 이 때의 SOG 막(75)의 에칭 조건은, 20mTorr, 1000W, CF4/O2=60/10sccm의 혼합 가스를 이용한다. 이 조건으로 이방성 에칭이 행해진다. 또한, 하층 레지스트(74)의 에칭 조건은, 40mTorr, 500W, N2/O2=150/10sccm의 혼합 가스를 이용한다. 이 조건에서 이방성 에칭이 행해진다. 이 하층 레지스트의 가공 조건은, SOG와의 선택비를 100 이상으로 할 수가 있다. 또한, 층간 절연막과의 선택비도 100 이상으로 할 수가 있다. 또한, 폴리 실리콘과의 선택비도 100 이상으로 할 수가 있다(도 17(a)). 이 실시예에서는, 74 부분에 레지스트를 이용하고 있지만, 스퍼터 혹은 도포에 의해 형성한 카본막 혹은 플레어, 실크 등의 실리콘을 함유하지 않은 Low-k 막을 이용하여도 마찬가지의 효과가 인정된다. 다음에, 이들 마스크 형성후, 층간 절연막(71)에 컨택트홀(76)의 가공을 행한다. 이 때의 가스 조건은, 20mTorr, 1400W, C4F8/CO/O2/Ar= 10/50/5/100sccm 이다. 이 조건을 이용하여 층간 절연막(71)을 에칭 가공한다.
이 조건에서의 레지스트와 층간 절연막의 에칭 선택비는, 약 15 정도이고, 또한, SiN과의 에칭 선택비는, 30 정도이다(도 17(b)). 다음에, 층간 절연막(71)의 가공에 이용한 SOG 막(75) 및 하층 레지스트(74)를 O2R2IE에 의해 박리한다. 그 후, 하드 마스크(실리콘 질화막)(73)을 이용하여, 층간 절연막(71)에 배선홈(77)의 가공을 행한다. 에칭 조건은, 앞의 컨택트홀 가공과 동일하다(도 18(a)). 그 후, 또한, 하드 마스크 SiN(73)를 이용하여 폴리 실리콘의 홈가공을 행한다. 이 때의 에칭 조건은, 75mTorr, 300W, Cl/O2=75/10sccm의 혼합 가스를 이용한다. 이 때 하드 마스크와의 선택비는, 50 이상으로 매우 높다. 이 조건에서 폴리 실리콘막(72)을 이방성 에칭한다. 이 때, 층간 절연막과 폴리 실리콘과의 선택비는, 약 100 정도로 매우 높기 때문에 폴리 실리콘막(72)을 에칭하고 있는 사이는 층간 절연막을 거의 깎을 수는 없다(도 5(d)). 폴리 실리콘막의 가공후는, 웨이트 처리(핫인산 처리) 또는 CMP 처리 등에 의해 하드 마스크(실리콘 질화막)을 제거한다(도 18(b)).
이상, 이 실시예의 방법에 의해, 반도체 기판 상에 종류가 다른 기초막을 동시에 용이하게 가공할 수가 있다.
이 실시예에서는, 기초의 층간 절연막, 폴리 실리콘은, 컨택트홀이나 다른 패턴을 대상으로 하여도 된다. 또한, 이 실시예에서는 층간 절연막으로서, 실리콘 산화막을 이용하고 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막 등을 이용하여도 마찬가지로 가공할 수가 있다. 또한, 이 실시예에서는 메탈막으로서 폴리 실리콘을 이용하고 있지만, 본 발명은, 층간 절연막 재료와 선택비가 취해지는 W, WSi, Al, Al-Cu, Al-Si-Cu, Ru, Ti, TiN, Ag 등의 메탈 재료를 이용하는 것도 가능하다.
본 발명은, 이상과 같이, 하드 마스크 가공후, 레지스트, SOG 막을 순차적으로 도포하여, 레지스트를 패터닝하여, RIE에 의해 SOG 막과 선택적으로 레지스트를 가공함으로써, 2 종류가 다른 마스크를 웨이퍼 위에, 어떤 것은 모두 레지스트 내에 하드 마스크가 삽입된 상태, 또한, 어떤 것은 일부를 레지스트 내에 삽입된 상태로 한다. 이와 같이 하여, 2 패턴의 가공 형성, 혹은 웨이퍼 내에 일부는 1 패턴, 그 밖의 부분은 2 패턴의 가공등이 용이하게 행하는 것이 가능하게 되었다. 또, 본 발명은, SOG 막의 위에 반사 방지막을 형성할 수가 있다.
또한, 상기한 설명에서는 각 종류의 마스크에 합쳐서, 상기 절연막 또는 금속막에 대하여 2개의 가공에 관해서 설명하였지만, 본 발명은, 3개 이상의 가공에 대해서 실시할 수 있다.
다음에, 도 20 내지 도 22를 참조하여 제5 실시예를 설명한다.
도 20 내지 도 22는, 반도체 장치의 제조 공정 단면도이다. 반도체 기판(도시하지 않음) 상의 층간 절연막(14)의 하드 마스크로서 폴리 실리콘막(15)을 이용한다. 즉, 폴리 실리콘막(15)을 레지스트 마스크를 이용하여 홈 가공한다. 이 때, 소 부분에 도우즈를 정합하여, 고립 패턴 부분만 형성시킨다. 레지스트(17)를 배선홈 형상으로 패터닝하여, 이것을 마스크로서, 반사 방지막(16)을 에칭한다. 다음에, 패터닝된 레지스트(17)를 마스크로 하여 폴리 실리콘막(15)을 에칭한다(도 20(b)). 이 때, 에칭 조건으로서, 75mTorr, 300W, Cl/O2=75/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 때, 층간 절연막과 폴리 실리콘의 선택비가 약 100 정도로 매우 높기 때문에, 층간 절연막(14)이 스토퍼로 되어서, 지나치게 층간 절연막이 깎을 수 없다. 이것은 배선홈 가공의 깊이 제어성의 면에서 매우 장점이 있다. 다음에, 레지스트(17) 및 반사 방지막(16)을 박리하고 나서(도 20(c)), 레지스트(18)를 패터닝된 폴리 실리콘막(15) 및 층간 절연막(14)의 전면에 700㎚ 정도 퇴적시켜, 다음에, 레지스트(18) 상에 SOG 막(19)을 100㎚ 정도 퇴적시켜, SOG(Spin on Glass) 막(19)의 상에 레지스트(20)를 300㎚ 정도 도포한다.
SOG 막은, 실라놀(Si (OH)4)를 알콜에 녹인 것을 회전하는 기판에 도포하여, 200-300℃ 정도의 온도에서 페이킹해서 형성되는 막을 일컫는다. 그 후, 레지스트(20)를 홈의 밀 부분에 도우즈를 정합 밀 부분의 홈을 레지스트(18)를 반사 방지막으로서 컨택트홀 형상으로 패터닝한다(도 21(a)). 이 때 SOG 막 상에 반사 방지막을 도포하여, 레지스트(20)를 도포하여, 컨택트홀 형상의 패터닝을 행하여도 된다.
이 때, 상부의 패터닝된 레지스트(20)는, SOC 막(19)을 가공하는 마스크로서 사용되어, 그 후 SOG 막(19)으로 이루어지는 마스크는, 하층 레지스트(18)를 가공한다. 이 때의 SOG 막(19)의 에칭 조건은, 20mTorr, 1000W, CF4/O2=60/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 하층 레지스트(18)의 가공 조건은, 40mTorr, 400W, N2/O2=100/20sccm에서 SOG 막(19)과의 선택비로서 100 이상을 취할 수 있다. 또한, 층간 절연막(14)과의 선택비도 100 이상 취할 수 있다. 이 때, 컨택트용의 마스크 패턴을 형성한다(도 21(b)). 이 경우, 하층 레지스트(18) 부분에 레지스트를 이용하고 있지만, 스페터링 혹은 도포형의 카본막, 플레어, 실크 등의 실리콘을 함유하지 않은 저유전률화된 절연막(이하, Low-k 막이라 함)을 이용하여도 같은 효과을 얻을 수 있다.
레지스트 및 폴리 실리콘막(15)을 마스크로 하여, 깊이 400㎚ 정도의 배선홈(22)의 가공을 행한다. 이 때의 에칭 조건은, 20mTorr, 1400W, C4F8/CO/O2/Ar=10/50/5/100sccm을 이용하여 가공한다. 이 조건은, 폴리 실리콘 선택비를 40 정도 취할 수 있다. 이에 따라, 배선의 밀 부분 및 소 부분의 홈 가공이 제어성 좋게 행할 수 있어, 배선홈(22)이 형성된다(도 21(c)). 이 후, 예를 들면, TiN 등의 배리어 메탈을 빼어, Al을 성막하여(도 22(a)), CMP에 의해 평탄화를 행하여, 배선홈에 TiN 등의 배리어 메탈(24)에서 피복된 알루미늄 등의 금속 배선(23)이 형성된다(도 22(b)). 또한, 배선 재료로서, Nb Liner를 뺀 뒤, Al, Al-Si-Cu, Al-Cu, Cu, Ag 등을 사용하여 성막을 행하여도 된다.
이 실시예에서는, 하드 마스크로서 폴리 실리콘막을 이용하고 있지만, 본 발명에서는, 실리콘 산화 질화막, SiC 막, Al2O3막, WO3막, TiOx막, SiN 막 등의 절연막, W 막, WSi 막, Ti 막, Nb 막, Al 막, Al-Si-Cu 막, Al-Cu 막, TiN 막 등의 금속막을 이용하는 것도 가능하다. 또한, 이 실시예에서는 층간 절연막으로서 실리콘 산화막을 이용하고 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용할 수 있다. 또한, 이 실시예에서는, 하드 마스크 부분은, 배선을 가공하고 있지만, 본 발명은, 컨택트 홀 패턴이나 다른 패턴의 가공이어도 된다. 또한, 이 실시예에서는 절연막의 가공을 예로 들고 있지만, 금속막의 가공도 가능하다. 이 때의 하드 마스크는, SiON 막, SiC 막, Al2O3막, WO3막, TiOx막, SiN 막의 절연막 혹은 TiN 막 등의 금속막 등을 이용한다.
이 실시예에서는 하드 마스크 가공후, 하드 마스크를 레지스트 내에 전부 삽입된 상태로 되는 것에 의해, 칩내에서의 다른 가공 형상을 제어하기 쉽게 형성할 수 있다.
이 실시예로서는 하드 마스크 가공을 고립 패턴으로 행하여, 밀 부분에 레지스트 마스크를 형성하여, 가공을 행하고 있지만, 밀 부분을 하드 마스크에서 가공하며, 소 부분에 레지스트 마스크를 형성하여, 가공을 행하여도 된다. 또한, 이 실시예에서는 홈 가공에 관해서 진술하고 있지만, 컨택트홀 혹은 아일런드형의 패턴 및 다른 패턴에서도 마찬가지로 형성 가능하다.
다음에, 도 23 내지 도 27를 참조하여 제6 실시예를 설명한다.
도 23 내지 도 27는, 반도체 장치의 제조 공정 단면도이다. 이 실시예에서는, 게이트부가 밀하게 배치된 영역(밀 부분) 성기게 배치된 영역(소 부분)을 갖는 반도체 장치를 형성한다.
실리콘 반도체 기판(10) 상에 게이트 산화막(OX), 폴리 실리콘막, WSi 막, SiN 막을 성막후, SiN 막 상에 하드 마스크로서 이용되는 폴리 실리콘막(15), 반사 방지막(16)을 퇴적시킨다. 그리고, 폴리 실리콘막(15)을 레지스트 마스크(17)를 이용하여 홈 가공한다. 이 때, 게이트부의 소 부분(고립 부분)에 도우즈를 정합하여, 고립 패턴 부분만 패턴을 형성시킨다. 레지스트(17)를 배선홈 형상으로 패터닝하여 (도 23(a)), 이것을 마스크로서, 반사 방지막(16)을 에칭한다. 다음에, 패터닝된 레지스트(17)를 마스크로 하여 폴리 실리콘막(15)을 에칭한다(도 23(b)). 이 때, 에칭 조건으로서, 75mTorr, 300W, Cl/O2=75/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 때, 층간 절연막과 폴리 실리콘과의 선택비가 약 100 정도로 매우 높기 때문에, 층간 절연막과 폴리 실리콘의 선택비가되어, 지나치게 층간 절연막이 깎을 수 있는 것은 없다. 이것은, 배선홈 가공의 깊이 제어성의 면에서 매우 장점이 있다.
다음에, 레지스트(17) 및 반사 방지막(16)을 박리하고 나서(도 24(a)), 레지스트(18)를 패터닝된 폴리 실리콘막(15) 및 층간 절연막(14)의 전면에 700㎚ 정도 퇴적시켜, 다음에, 레지스트(18) 상에 SOG 막(19)을 100㎚ 정도 퇴적시켜, SOG 막(19)의 상에 레지스트(20)를 300㎚ 정도 도포한다. SOG 막은, 실라놀(Si (OH)4)를 알콜에 녹인 것을 회전하는 기판에 도포하여, 200-300℃ 정도의 온도에서 베이킹해서 형성되는 막을 일컫는다. 그 후, 레지스트(20)를 홈의 밀집 부분에 도우즈를 정합하여, 밀집 부분의 홈을 레지스트(18)를 반사 방지막으로서 패터닝한다(도 24(b)). 이 때 SOG 막 상에 반사 방지막을 도포하여, 레지스트(20)를 도포하여, 홈의 패터닝을 행하여도 된다.
다음에, SOG 막(19)을 반사 방지막으로서 홈의 패터닝을 행한다. 이 때,, 상부의 패터닝된 레지스트(20)는, SOG 막(19)을 가공하는 마스크로서 사용되어, 그 후 SOG 막(19)으로 이루어지는 마스크는, 하층 레지스트(18)를 가공한다. 이 때의 SOG 막(19)의 에칭 조건은, 20mTorr, 1000W, CF4/O2=60/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 하층 레지스트(18)의 가공 조건은, 40mTorr, 400W, N2/O2=100/20sccm에서 SOG 막(19)와의 선택비로서 100 이상을 취할 수 있다. 또한, 층간 절연막(14)와의 선택비도 100 이상 취할 수 있다. 이 때, 홈의 마스크 패턴을 형성한다(도 24(c)). 이 경우, 하층 레지스트(18) 부분에 레지스트를 이용하고 있지만, 스퍼터링 혹은 도포형의 카본막, 플레어, 실크 등의 실리콘을 함유하지 않은 저유전률화된 절연막(이하, Low-k 막이라는)을 이용하여도 마찬가지의 효과를 얻을 수 있다.
레지스트(20) 및 폴리 실리콘막(15)을 마스크로로 하여, 게이트부의 가공을 행한다. 이 때의 에칭 조건은, SiN을, 20mTorr, 1400W, CF4/O2/Ar=100/10/100sccm을 이용하여 가공한다. 이 조건은, 폴리 실리콘 선택비를 20 정도 취할 수 있다.이에 따라, 게이트부의 밀 부분 및 소 부분이 제어성 좋게 배선 가공을 행할 수 있어, 게이트 구조가 형성된다(도 25). 다음에, 레지스트 박리후, 가공한 SiN을 마스크로 하여 WSi 및 폴리 실리콘을 에칭 가공한다. 에칭 조건은, 75mTorr, 300W, C l/O2=75/10sccm을 이용하여 가공한다. 이 조건은, SiN 선택비를 50 정도, SiO2선택비는, 100 정도 취할 수 있다. 이 때, 소 부분의 폴리 실리콘 하드 마스크는, WSi, 폴리 실리콘 가공 안에 에칭된다. 게이트부를 형성하고 나서, 게이트부를 SiN 막으로 보호 피복하여(도 26(a)), 또한, 층간 절연막(실리콘 산화막)을 퇴적시키고 나서 후속 공정을 행한다(도 26(b)). 도 27는, 게이트부의 평면 형상을 도시하는 평면도이다.
이 실시예에서는, 하드 마스크로 하여 폴리 실리콘막을 이용하고 있지만, 본 발명에서는, SiC 막, Al2O3 막, WO3막, TiOx막, SiN 막 등의 절연막 W 막, WSi 막, Ti 막, TiN 막, Nb 막, Al 막, Al-Si-Cd 막, Al-Cu 막 등의 금속막을 이용할 수 있다. 또한, 이 실시예에서는 층간 절연막으로서 실리콘 산화막을 이용하고 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용할 수 있다. 또한, 이 실시예에서는, 하드 마스크 부분은, 배선을 가공하고 있지만, 본 발명은, 컨택트홀 패턴이나 다른 패턴의 가공이어도 된다.
이 실시예로서는 하드 마스크 가공후, 레지스트의 마스크 가공을 행하는 것에 의해, 하드 마스크를 레지스트 내에 전부 삽입된 상태로 하는 것에 의해, 칩 내에서의 다른 가공 형상이 제어하기 쉽게 형성될 수 있다.
이 실시예로서는 하드 마스크 가공을 소 부분의 고립 패턴으로 행하여, 밀 부분에 레지스트 마스크를 형성하여, 가공을 행하고 있지만, 밀 부분을 하드 마스크로 가공하여, 소 부분을 레지스트 마스크로 가공하여도 된다.
다음에, 도 28 내지 도 31를 참조하여 제7 실시예를 설명한다.
이 실시예에서는, 소 부분 및 밀 부분을 갖는 소자 분리 영역을 구비한 반도체 장치를 설명한다. 도 28 내지 도 31는, 하드 마스크 및 레지스트를 이용하여 소자 분리 영역을 형성하는 제조 공정 단면도이다. 실리콘 반도체 기판(10)에 실리콘 질화막(SiN 막) 및 실리콘 산화막(SiO2막)을 순차적으로 성막시킨다. 이 때, 용도에 따라서는 실리콘 질화막 만이어도 된다. 다음에, 하드 마스크로 하여 폴리 실리콘막(15)을 이용한다. 그리고 폴리 실리콘막(15)을 레지스트 마스크를 이용하여 홈 가공한다. 이 때, 소 부분(고립 부분)에 도우즈를 정합하여, 고립 패턴 부분만 패턴을 형성시킨다. 레지스트(17)를 배선홈 형상으로 패터닝하여, 이것을 마스크로서 반사 방지막(16)을 에칭한다. 다음에, 패터닝된 레지스트(17)를 마스크로 하여 폴리 실리콘막(15)을 에칭한다(도 28(b)). 이 때, 에칭 조건으로서, 75mTorr, 300W, Cl/O2=75/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 때, 층간 절연막과 폴리 실리콘과의 선택비가 약 50 정도로 매우 높기 때문에, 층간 절연막(14)이 스토퍼로 되어, 지나치게 층간 절연막이 깎일 수 없다. 이것은, 배선홈 가공의 깊이 제어성의 면에서 많은 장점을 가진다. 다음에, 레지스트(17) 및 반사 방지막(16)을 박리하고 나서(도 29(a)), 레지스트(18)를 패터닝된 폴리 실리콘막(15) 및 층간 절연막(14)의 전면에 700㎚ 정도 퇴적시켜, 다음에, 레지스트(18) 상에 SOG 막(19)을 100㎚ 정도 퇴적시켜, SOG 막(19)의 상에 레지스트(20)를 300㎚정도 도포한다. SOG 막은, 실라놀(Si (OH)4)를 알콜에 녹인 것을 회전하는 기판에 도포하여, 200-300℃ 정도의 온도에서 패이킹하여 형성되는 막을 말한다. 그 후, 레지스트(20)를 홈의 밀 부분에 도우즈를 정합하여 밀 부분의 홈을 레지스트(18)를 반사 방지막으로서 컨택트홀 형상으로 패터닝한다(도 29(b)). 이 때 SOG 막 상에 반사 방지막을 도포하여, 레지스트(20)를 도포하여, 컨택트홀 형상의 패터닝을 행하여도 된다. 이 때, 상부의 패터닝된 레지스트(20)는, SOG 막(19)을 가공하는 마스크로서 사용되어, 그 후 SOG 막(19)으로 이루어지는 마스크는, 하층 레지스트(18)를 가공한다. 이 때의 SOG 막(19)의 에칭 조건은, 20mTorr, 1000W, CF4/O2=60/10sccm의 혼합 가스를 이용하여, 이방성 에칭(RIE)을 행한다. 이 하층 레지스트(18)의 가공 조건은, 40mTorr, 400W, N2/O2=100/20sccm에서 SOG 막(19)과의 선택비로서 100 이상을 취할 수 있다. 또한, 층간 절연막(14)과의 선택비도 100 이상 취할 수 있다. 이 때, 컨택트용의 마스크 패턴을 형성한다(도 29(c)).
이 경우, 하층 레지스트(18)의 부분에 레지스트를 이용하고 있지만, 스패터링 혹은 도포형의 카본막, 플레어, 실크 등의 실리콘을 함유하지 않은 저유전률화된 절연막(이하, Low-k 막이라 함)을 이용하여도 마찬가지의 효과를 얻을 수 있다.
레지스트(20) 및 폴리 실리콘막(15)을 마스크로 하여, 소자 분리(아일런드형)을 형성한다. 이 때의 에칭 조건은, SiO2막, SiN 막을, 20mTorr, 1400W, CF4/O2/Ar=100/10/100sccm을 이용하여 가공한다. 이 조건은, 폴리 실리콘 선택비를 20 정도 취할 수 있다. 이에 따라, 배선의 밀 부분과 소 부분이 제어성이 쉽고 가공을 행할 수 있어, 소자 분리(아일런드형)가 형성된다(도 30(a)). 다음에, SiO2막, SiN 막을 마스크에 반도체 기판(10)을 300㎚ 정도 에칭 가공한다. 에칭 조건은, 20mTorr, 600W, Cl/O2/CF4=75/10/8sccm을 이용하여 가공한다. 이 때, SiO2와의 선택비를 20 정도 취할 수 있다. 이 때, 소 부분의 폴리 실리콘 하드 마스크(15)는, 반도체 기판(10)을 가공 중에 에칭한다. 가공 후, 희불산(HF)에 의해 SiO2막을 제거하고(도 30(b)), 이어서, 실리콘 산화막(유기 실리콘 산화막, 무기 실리콘 산화막 등 이여도 된다. )을 성막하여(도 31(a)), CMP에 의해 평탄화시킨다(도 31(b)). 실리콘 산화막이 반도체 기판(10)의 밀 부분 및 소 부분의 홈에 매립되어 소자 분리 영역이 형성된다. 도 31(c)은, 반도체 기판(10)의 단면도이다.
이 실시예에서는, 하드 마스크로서 폴리 실리콘막을 이용하고 있지만, 본 발명에서는, SiC 막, Al2O3막, WO3막, TiOx막, SiN 막 등의 절연막, W 막, WSi 막, Ti 막, TiN 막, Nb 막, Al 막, Al-Si-Cu 막, Al-Cu 막 등의 금속막을 이용할 수 있다. 또한, 이 실시예에서는 층간 절연막으로서 실리콘 산화막을 이용하고 있지만, 본 발명은, 유기 실리콘 산화막, 무기 실리콘 산화막을 이용할 수 있다. 또한, 이 실시예에서는, 하드 마스크 부분은, 배선을 가공하고 있지만, 본 발명은, 컨택트홀패턴이나 다른 패턴의 가공이여도 된다.
이 실시예로서는 하드 마스크 가공을 고립 패턴으로 행하여, 밀 부분을 레지스트 마스크에 의해 가공을 행하고 있지만, 밀 부분을 하드 마스크에서 가공하여, 소 부분을 레지스트 마스크를 이용하여 가공하여도 된다.
본 발명은, 이상의 구성에 의해, 칩의 각 부분에서 다른 가공 형상이 제어하기 쉽게 형성될 수 있고, 또한 기초가 부분적으로 다른 막이 칩 내에 존재하고 있어도 충분히 제어하기 좋게 가공할 수 있다. 또한, 칩 상의 동일 배선층을 구성하는 배선 중 높이 위치가 다른 배선을 임의로 형성할 수 있다.

Claims (34)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막 또는 금속막을 형성하는 공정과,
    적어도 2종류의 마스크를 상기 절연막 또는 금속막 상에 형성하는 공정과,
    상기 각 종류의 마스크에 합쳐서, 상기 절연막 또는 금속막에 대하여 복수의 에칭 가공을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 기재된 적어도 2종류의 마스크는, 하드 마스크와 카본을 포함하는 마스크가 조합된 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 하드 마스크는, 상기 카본을 포함하는 마스크의 안에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막 또는 금속막을 형성하는 공정과,
    상기 절연막 또는 금속막 상에 하드 마스크를 형성하는 공정과,
    상기 하드 마스크가 형성된 절연막 또는 금속막 상에 카본을 포함하는 막을 성막하여, 이것을 패터닝하고, 상기 패터닝된 카본을 포함하는 막을 마스크로 하여, 상기 절연막 또는 금속막에 제1 에칭 가공을 행하는 공정과,
    상기 패터닝된 카본을 포함하는 막을 제거하고 나서, 상기 하드 마스크를 마스크로 하여, 상기 절연막 또는 금속막에 제2 에칭 가공을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항 내지 제4항중 어느 한 항에 있어서,
    상기 하드 마스크는, 상기 절연막을 가공하는 경우에, 상기 절연막과는 다른 절연막 혹은 금속막이고, 상기 금속막을 가공하는 경우에는, 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항 내지 제4항중 어느 한 항에 있어서,
    상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막 중 어느 하나인 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 에칭 가공을 행하는 절연막에는 금속막 혹은 상기 절연막과는 다른 절연막을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 카본을 포함하는 막을 패터닝하는 방법은,
    상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과,
    상기 레지스트를 패터닝하여, 이 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과,
    상기 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 SOG 막 상에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 하드 마스크의 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 상기 반도체 기판의 제1 영역의 카본을 포함하는 막을 제거하여, 제2 영역의 카본을 포함하는 막을 패터닝에 의해 마스크 형성하는 공정과,
    상기 제1 영역의 하드 마스크 및 상기 제2 영역의 마스크를 마스크로 하여, 상기 절연막에 제1 에칭 가공을 실시하는 공정과,
    상기 제2 영역의 카본을 포함하는 막을 제거하고 나서, 상기 절연막의 제1 및 제2 영역에 상기 하드 마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 하드 마스크는, 상기 절연막과는 다른 절연막 혹은 금속막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 카본을 포함하는 막은 레지스트, 저유전률화된 절연막 및 카본막중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10항 또는 제11항에 있어서,
    상기 에칭 가공을 행하는 절연막에는 금속막을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법
  14. 제10항 또는 제11항에 있어서,
    상기 카본을 포함하는 막을 패터닝하는 방법은,
    상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과,
    상기 레지스트를 패터닝하고, 상기 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과,
    상기 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 SOG 막 상에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 및 제2 에칭 가공에 의해 형성된 배선홈 및 컨택트홀에 금속막을 매립하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 하드 마스크 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 제1 절연막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 마스크를 형성하는 공정과,
    상기 카본을 포함하는 막을 마스크로 하여 상기 제1 절연막에 제1의 에칭 가공을 실시하는 공정과,
    상기 마스크를 제거하고 나서, 상기 제1 절연막에 상기 하드 마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정과,
    상기 제1 및 제2 에칭 가공에 의해 형성된 컨택트홀을 갖는 배선홈 및 컨택트홀에 금속막을 매립하는 공정과,
    상기 금속막이 매립된 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과,
    상기 제1 절연막에 형성한 소정의 접속 플러그가 노출하고 있는 배선홈을 상기 제2 절연막에 형성하는 공정과,
    상기 제2 절연막에 형성된 배선홈에 금속 배선을 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 패터닝에 의해 배선홈, 컨택트홀, 배선홈이 교대로 패터닝되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막 및 이 절연막의 소정의 영역 상에 금속막을 형성하는 공정과,
    상기 절연막 및 금속막 상에 하드 마스크의 막을 형성하고, 상기 하드 마스크의 막을 패터닝하여 하드 마스크를 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 절연막 및 금속막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 마스크 형성하는 공정과,
    상기 마스크를 이용하여, 상기 절연막에 제1 에칭 가공을 실시하는 공정과,
    상기 마스크를 제거하고 나서, 상기 절연막 및 금속막에 상기 하드 마스크를 마스크로 하여 제2 에칭 가공을 실시하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항 내지 제19항중 어느 한 항에 있어서,
    상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 에칭 가공을 행하는 절연막에 금속막을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17항 내지 제19항중 어느 한 항에 있어서,
    상기 카본을 포함하는 막을 패터닝하는 방법은,
    상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는공정과,
    상기 레지스트를 패터닝하고, 상기 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과,
    상기 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 SOG막 상에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막 혹은 금속막을 형성하는 공정과,
    상기 절연막 혹은 금속막 상에 하드 마스크의 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 피 가공 부분이 소(疎) 또는 밀(密)인 영역에 형성하는 공정과,
    상기 하드 마스크가 형성되지 않은 상기 절연막 혹은 금속막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 상기 피가공 부분이 밀 또는 소인 영역에 마스크를 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막 혹은 금속막에 에칭 가공을 실시하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 하드 마스크의 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 배선의 소 부분 또는 밀 부분이 형성되는 영역에 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 상기 배선의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막에 에칭 가공을 실시하여, 배선홈을 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 제거하고 나서, 상기 하드 마스크가 형성되어 있던 영역의 배선홈에 소 부분 또는 밀 부분의 배선을 형성하고, 상기 마스크가 형성되어 있던 영역의 배선홈에 밀 부분 또는 소 부분의 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 절연막 상에 게이트 전극의 막을 형성하는 공정과 상기 게이트 전극의 막 상에 하드 마스크의 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 게이트부의 소 부분 또는 밀 부분이 형성되는 영역에 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 게이트 전극의 막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 게이트부의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 게이트 전극의 막에 에칭 가공을 실시하여, 상기 하드 마스크가 형성되어 있던 영역의 상기 게이트 전극의 막에 소 부분 또는 밀 부분의 게이트부를 형성하고, 상기 마스크가 형성되어 있던 영역의 상기 게이트 전극 막에 밀 부분 또는 소 부분의 게이트부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 하드 마스크의 막을 형성하고, 상기 막을 패터닝하여 하드 마스크를 소자 분리 영역의 소 부분이 형성되는 영역에 형성하는 공정과,
    상기 하드 마스크가 형성된 상기 절연막 상에 카본을 포함하는 막을 형성하고, 이것을 패터닝하여 상기 소자 분리 영역의 밀 부분 또는 소 부분이 형성되는 영역에 마스크 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 마스크로 하여, 상기 절연막 및 그 아래의 상기 절연막에 에칭 가공을 실시하여, 상기 반도체 기판에 홈을 형성하는 공정과,
    상기 하드 마스크 및 상기 마스크를 제거하고 나서, 상기 하드 마스크가 형성되어 있던 영역의 홈에 소 부분 또는 밀 부분의 소자 분리 절연막을 매립하여, 상기 마스크가 형성되어 있던 영역의 홈에 밀 부분 또는 소 부분의 소자 분리 절연막을 매립하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제25항 내지 제27항중 어느 한 항에 있어서,
    상기 하드 마스크는, 상기 절연막을 가공하는 경우에는, 상기 절연막과는 다른 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제25항 내지 제27항중 어느 한 항에 있어서,
    상기 카본을 포함하는 막은, 레지스트, 저유전률화된 절연막 및 카본막중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제24항에 있어서,
    상기 에칭 가공을 행하는 절연막에 금속막 혹은 상기 절연막과는 다른 절연막을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제25항 내지 제27항중 어느 한 항에 있어서,
    상기 카본을 포함하는 막을 패터닝하는 방법은,
    상기 카본을 포함하는 막 상에 SOG 막 및 레지스트를 순차적으로 성막하는 공정과,
    상기 레지스트를 패터닝하고, 상기 패터닝된 레지스트를 마스크로 하여 상기 SOG 막을 가공하는 공정과,
    상기 가공된 SOG 막을 마스크로 하여, 상기 카본을 포함하는 막을 에칭 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 SOG막 상에 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 절연막에 매립하여 형성된 제1 금속 배선층과,
    상기 제1 절연막 상에 형성된 제2 절연막에 매립하여 형성되어, 상기 제1 금속 배선층과는 접속 플러그에 의해 전기적으로 접속되어 있는 제2 금속 배선층
    을 포함하고,
    상기 제2 금속 배선층을 구성하는 소정의 배선의 상면은, 양측에 인접하는상기 제2 금속 배선층을 구성하는 것 외의 배선의 상면보다 위에 배치 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  34. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 절연막에 매립하여 형성된 제1 금속 배선층과,
    상기 제1 절연막 상에 형성된 제2 절연막에 매립하여 형성되어, 상기 제1 금속 배선층과는 접속 플러그에 의해 전기적으로 접속되며, 또한 복수의 대략 병행인 배선으로 구성된 제2 금속 배선층
    을 포함하고,
    상기 제2 금속 배선층을 구성하는 복수의 소정의 배선 상면은, 그 각 양측에 인접하는 상기 제2 금속 배선층을 구성하는 다른 배선의 상면보다 위에 배치 형성되어 있는
    것을 특징으로 하는 반도체 장치.
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