KR20010082016A - 단일칩 시모스（ｃｍｏｓ） 송신기/수신기 및브이시오（ｖｃｏ） 믹서 구조 - Google Patents

단일칩 시모스（ｃｍｏｓ） 송신기/수신기 및브이시오（ｖｃｏ） 믹서 구조 Download PDF

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Abstract

단일칩 RF 통신 시스템 및 방법과 VCO-믹서구조가 제공된다. 본 발명에 따른 RF 통신시스템은 송신기, 수신기, RF 송신신호를 수신하기 위한 안테나, 다-상 클럭신호에 대응하여 반송 주파수와 다른 주파수를 가지는 다-상 클럭신호와 캐리어 주파수를 가지는 기준신호를 발생하기 위한 PLL, 반송 주파수만큼 감소된 주파수를 가지는 RF 신호를 출력하도록 수신 RF 신호를 반송 주파수와 다른 주파수를 가지는 다-상 클럭 신호로 혼합하기 위한 복조-믹싱 유닛과, 밋싱 유닛으로부터의 RF 신호를 디지털 신호로 변환하기 위한 A/D 컨버팅 유닛을 포함한다.
본 발명에 따른 VCO는 복수의 디레이셀을 포함하고, 믹서는 차동 증폭회로와 결합 회로를 포함한다. 다-상 믹서의 차동증폭 회로는 각각 2개의 차동증폭기에 결합된 2개의 부하저항을 포함한다. 결합회로는 바이어스 트랜지스터, 바이어스 트랜지스터에 각각 결합된 제 1 및 제 2 결합 유닛과 제 1 및 제 2 결합유닛에 결합된 전류원을 포함한다.
제 1 및 제 2 결합회로는 각각 제 1 및 제 2 복수개의 트랜지스터 유닛을 포함한다. 바람직하기로는 복수의 트랜지스터 유닛의 각각은 직렬로 연결된 트랜지스터를 포함하고, 직렬로 연결된 트랜지스터는 복수의 트랜지스터 유닛의 직렬로 연결된 트랜지스터와 병렬로 결합되어 있다.

Description

단일칩 시모스（ＣＭＯＳ） 송신기/수신기 및 브이시오（ＶＣＯ） 믹서 구조{SINGLE CHIP CMOS TRANSMITTER/RECEIVER AND VCO-MIXER STRUCTURE}
현재, 무선주파수(RF) 통신 시스템은 PCS 통신과 IMT 시스템을 포함한 여러 가지 응용을 가지고 있다.
그와같이 시스템의 CMOS 칩 집적화가 가격, 사이즈 및 전력소모를 경감시키기 위하여 추구되어 왔다.
일반적으로 RF 통신 시스템은 RF 전단 블록(Front-end block)과 베이스-밴드(Base-band) 디지털 신호 처리(DSP) 블록으로 구성되어 있다.
현재, 베이스-밴드 DSP 블록은 낮은 가격과 낮은 전력의 CMOS 기술로 구현될 수 있다.
그러나 RF 전단 블록은 스피드의 한계와 잡음 특성 때문에 CMOS 기술에 의해 구현될 수 없으며, CMOS 기술은 널리 보급되어 있는 RF 통신 시스템의 스피드 및잡음 사양보다 떨어지고 있다.
PCS 핸드폰 시스템은 2.0㎓ 이상의 주파수에서 동작하나 현재의 CMOS 기술은 스피드 및 잡음의 점에서 보아 신뢰할 수 있게 동작하는 것은 기껏해야 대략 1.0㎓까지밖에 되지 않는다.
그래서, RF 전단 블록은 CMOS 기술보다는 스피드 및 잡음 특성이 더욱 좋지만 가격이 더 비싸고 소비전력이 더 큰 바이폴러나 또는 바이폴러 CMOS 기술을 사용하여 구현되고 있다.
현재, 소위"직접변환" 및 "더블변환"이라는 2가지 다른 타입의 RF 구조가 CMOS RF 통신 시스템에 사용되고 있다.
양자의 구조는 CMOS 구현이라는 관점에서 이로운점과 불리한 점을 가지고 있다.
도 1은 안테나(105), RF 필터(110), 저잡음 증폭기(LNA)(120), 제 1믹서(140), 제 2믹서(145), 페이스-록 루프(PLL)(130), 제 1 로우패스 필터(LPF)(150), 제 2 로우패스 필터(LPF)(155), 제 1 아날로그/디지털(A/D) 변환기(160), 제 2 A/D 변환기(165), 제 3믹서(160) 및 파워 증폭기(170)를 포함하는 종래의 직접 변환CMOSRF 통신 시스템을 도시한 것이다.
안테나((105)는 RF 신호를 수신하고 그 후 선택된 RF 신호가 RF 필터(110)에서 필터링 된다.
필터링된 RF신호는 LNA(120)에서 소정 이득으로 증폭된 후 LNA(120)를 통과한 RF 신호는 제 1 및 제 2 믹서(140,145)에서 직교승산함으로써 베이스-밴드 신호로 직접 복조된다.
PLL(130)이 바람직하게로는 전압제어발진기(VCO)를 사용하여 I신호와 Q신호인 2개타입의 클럭신호를 발생한다.
I클럭신호와 Q클럭신호는 위상차를 제외하고는 동일하다. 즉, Q신호는 직각위상 시프트 I신호에 대하여 위상이 시프트 되어 있다.
I와 Q의 두 신호셋이, 바람직하기로는 잡음과 간섭에 관계없이 수신정보를 동정하거나 유지하도록 RF 시스템의 능력을 증가시키기 위해 사용된다. 위상이 다른 2개타입의 신호를 전송함으로써 정보손실이나 또는 정보변경의 가능성을 경감시킨다.
도 1에서 복조주파수 f0은 변조 주파수 f0와 같다.
복조된 베이스-밴드 신호는 제 1 및 제 2 LPF(150,155)를 통과시에 원래 주파수로부터 주파수 f0만큼 감소된 주파수를 가지게 되고, 결국 제 1 및 제 2 A/D 컨버터(160,165)에서 A/D 변환에 대하여 필요하게 되는 각각의 신호가 된다.
그리고나서, 디지털 신호는 베이스-밴드 이산-시간 신호처리(DSP) 블록(도시 않됨)으로 전달된다. 채널선택은 페이스-록루프(PLL)(130)에서 주파수 f0를 인(In)으로 변경함으로써 수행된다.
CMOS 기술의 신뢰성에서 대략 1㎓의 한계에 대한 가능한 원인의 하나는 PLL(130)에서 VCO와 믹서의 구조이다. 도 2는 종래의 VCO 믹서의 회로를 나타낸 것으로, VCO(10)는 4개의 차동 디레이셀(12,14,16,18)을 포함하고 링 오실레이터와유사한 구조를 가진다.
4개의 디레이셀(12,14,16,18)은 직렬로 접속되어 각각 주파수 f0을 가지는 클럭신호LO+와 반전된 클럭신호 LO-를 발생한다.
주파수 제어신호를 발생하는 VCO(10)의 제어회로는 위상 주파수 검출기(4), 차지 펌프(6) 및 디레이셀(12,14,16,18) 각각으로 주파수 제어 신호를 출력하는 루프 필터(8)를 포함한다.
위상 주파수 검출기(4)는 기준 클럭신호 fref와 VCO 클럭신호 fvco를 기준클럭 분주 회로(2)와 VCO 클럭 분주회로(3)로부터 각각 수신한다. 클럭신호 LO+와 LO-의 주파수 f0는 M/K(Fref)=f0식으로 표시된다.
그래서 주파수 f0는 기준 클럭신호 fref와 분주 회로(2,3)에 근거하고 있다.
믹서(20)는 예를들어, 길버트-멀티플라이어(Gilbert-Multiplier)는 무선주파수(RF) 신호RF+와 RF-와 같은 입력신호를 클럭신호 LO+와 LO-와 곱한다.
믹서(20)는 소스전압(VDD)에 결합된 2개의 부하저항(R1,R2), 8개의 MMOS트랜지스터(21~28) 및 전류원(IS1)을 포함한다.
NMOS 트랜지스터(21,22)의 게이트는 클럭신호 LO+를 수신하기 위해 결합되어 있고, NMOS 트랜지스터(23,24)의 게이트는 반전 클럭신호 LO-를 수신하기 위해 결합되어 있다.
NMOS 트랜지스터(25,26)의 게이트는 공통 바이어스 전압 VBias를 수신한다.
NMOS 트랜지스터(27,28)의 게이트는 RF신호 RF+, RF-를 각각 수신한다. 따라서 클럭신호 LO+, LO-는 트랜지스터(25,27) 또는 트랜지스터(26,28)가 서로 같이 "온"상태로 천이될 때만 RF신호 RF+, RF-와 곱하여진다. 믹서(20)의 출력신호 OUT+, OUT-는 클럭신호 LO+,LO-의 주파수 f0만큼 그의 원래 신호보다 낮은 주파수를 가진다.
넓은 주파수 범위와 낮은 위상 잡음을 여러 가지 응용에 대하여 바람직하지만, VCO-믹서 구조(10,20)는 신뢰할 수 있는 위상잡음과 주파수 범위로는 대략 1㎓의 주파수까지만 지지될 수 있다.
VCO-믹서구조(10,20)의 성능은 위상잡음과 주파수의 관점에서 저하되어서 VCO로부터 클럭신호 LO+,LO-의 주파수가 증가됨에 따라 허용될 수 없다.
그러므로 VCO(10)와 믹서(20)는 클럭신호 LO+, LO-의 주파수 f0가 대략 1㎓를 초과할때에 용이하게 구현될 수 없다.
상술한 바와같이 종래의 직접변환 RF 시스템(100)은 그의 단순성 때문에 CMOS 집적에 대한 이점을 가진다. 종래의 직접 변환 RF 시스템에서 단지 싱글 PLL이 필요하게 되어 고품질의 필터가 필요없게 된다. 그러나 종래의 직접 변환 구조는 단일 칩의 집적을 어렵게하거나 또는 불가능하게 한다는 불리한 점을 가지고 있다.
도 3a에 도시된 바와같이 VCO와 같은 국부 발진기로부터의 클럭신호 cos ωLOt는 믹서 입력이나 또는 안테나로 누설될 수 있으며, 국부 발진기(LO)는 RF 반송파와 동일 주파수에서 작동하기 때문에 그와같은 방사가 일어날 수 있다.
우연하게 전송된 클럭신호 Δ(t)cos ωLOt가 rms처의 대상물에서 반사되어서 믹서에 의하여 "재-수신(re-received)"될 수 있다. 로우 패스 필터는 클럭신호의 누설 때문에 신호 M(t)+Δ(t)를 출력한다. 도 3B에 도시된 바와같이, 국부 발진기와의 자기믹싱(Self-mixing)은 믹서의 출력단에서의 시간변동이나 또는 DC-오프셋의 "흔들림(Wandering)"의 문제가 발생하게 된다.
도 3B는 시간변동 및 DC-오프셋을 나타내고 있다.
"A"는 믹서 앞의 신호를 나타내며, "B"는 믹서 뒤의 신호를 나타낸다. 시간변동 DC-오프셋은 고유의 회로 오프셋과 함께, 수신부의 동작인 범위를 상당히 감소시킨다. 게다가, 직접 변환 RF 시스템은 고주파수와 채널선택을 위한 낮은 위상 잡음을 요구하며, 이것은 적어도 상술한 이유로 집적화된 CMOS 전압제어 발진기(VCO)의 달성을 어렵게 한다.
도 4는 2중 채널 동조와 주파수 변환의 모두를 고려한 2중 변환 구조에 따른 종래의 RF 통신 시스템(300)의 블록도를 나타낸 것이다.
RF 통신 시스템(300)은 안테나(305), RF 필터(310), LNA(320), 제 1믹서(340), 제 2믹서(345) 그리고 제 1 LPF(350), 제 2 LPF(355), 제 2 스테지 믹서(370~373), 제 1 애더(374) 그리고 제 2애더(375)를 포함한다. RF 통신 시스템(300)은 제 3 LPE(380), 제 4 LPF(385), 제 1 A/D 변환기(390), 제 2 A/D 변환기(395), 제 1 및 제 2 PLL(330,355), 제 3 믹서(380) 및 파워 증폭기(370)를 더포함한다.
믹서(340,370~373)는 모두 복조를 위한 것이고 반면에 제 3 믹서(360)는 변조를 위한 것이다.
제 1 및 제 2 믹서(340,345)는 선택된 RF 주파수를 위한 것이고, 제 2스테이지 믹서(370~373)는 중간 주파수(IF)를 위해 선택된다. 제 1 PLL(330)은 고주파수나 또는 RF 주파수에서 클럭신호를 발생하고 제 2 PLL(355)는 저주파수나 또는 중간주파수(IF)를 가지는 클럭 신호를 발생한다.
전송 데이터가 PLL(330)로부터의 RF 주파수를 가진 클럭신호와 곱해져서 원래의 전송 데이터 주파수로부터 RF 주파수만큼 감소된 주파수를 가지게 된다.
제 3믹서(360)의 출력신호는 파워 증폭기(370)에서 일정 이득으로 증폭된 후 전송을 위해 안테나(305)를 통해 방사된다.
수신 데이터에 대하여, 안테나(305)는 RF 신호를 수신하고 RF 필터(310)는 RF 신호를 필터링한다. 필터링된 RF 신호는 LNA(320)에 의해 증폭된 후 단일 주파수 국부 발진기, 일반적으로 VCO와 같이 직교믹서(340,345)에 의해 IF 신호로 변환된다.
PLL(330)은 RF 신호의 I 신호와 Q신호에 대한 클럭신호를 발생한다. 제 1 믹서(340)는 RF 주파수를 가지는 I 신호에 대한 클럭신호와 RF 신호를 곱하며, 제 2 믹서(345)는 RF 주파수를 가지는 Q 신호와 RF 신호를 곱한다. LPF(350,355)는 IF 신호로 변환시에 변환되지 않는 모든 주파수성분을 제거하기 위해 IF 스테이지(예, 제 1스테이지)에서 사용되며, 모든 채널이 제 2 스테이지 믹서(370~373)로 통과하도록 허용하여 준다.
그 후, IF 스테이지에서의 모든 채널은 채널선택용의 동조 가능한 PLL(335)에 의해 베이스-밴드 주파수 신호로 주파수 변환된다.
복조된 베이스-밴드 신호 C는 로우 패스 필터(LPF)(380~385)를 통과한 후 A/D 컨버터(390,395)에 의해 디지털 데이터로 변환된다.
그 후 디지털 데이터는 베이스-밴드 이산-시간 신호처리(DSP) 블록(도시 않됨)으로 전송된다.
상술한 바와같이 종래의 2중 변환 RF 시스템(300)은 여러 가지 이점을 가진다. 종래의 2중 변환 RF 시스템(300)은 낮은 주파수, 예를들면, 제 1 PLL(330)에서와 같은 높은 주파수, 예를들어 RF가 아닌 IF를 사용하여 제 2 PLL(355)에서 채널 동조를 수행한다. 따라서, 고-주파수 RF PLL(330)은 더욱 효율적으로 최적화될 수 있는 고정 주파수(PLL)로 할 수 있다.
또한 채널 동조는 낮은 주파수에서 동작하여 선택채널로의 위상 잡음의 분포가 경감될 수 있는 IF PLL(335)로 수행된다.
그러나, 종래의 2중 변환 RF 시스템(300)은 여러 가지 불리한 점을 가진다. 종래의 2중 변환 RF 시스템(300)은 2개의 PLL를 사용하며 이것이 단일칩으로의 집적화를 어렵게 한다. 또한 제 1 PLL의 주파수는 너무나 높아 CMOS 기술(구체적으로는 CMOS VCO 기술)로는 구현될 수 없다.
VCO와 믹서의 구조는 CMOS 기술의 신뢰성의 관점에서 대략 1㎓가 한계이다. 더욱이나 자기 믹싱 문제가 제 2 PLL이 IF의 소정 반송파의 동일 주파수에서 작동하기 때문에 여전히 발생한다. 도 5A는 RF 통신 시스템(300)에서의 클럭신호의 누설을 나타내고 있으며, 도 5B는 도 4의 RF 통신 시스템(300)에서 누설클럭신호 Δ(t) cos ωL02(t)(예, 자기믹싱)로 인한 시간변동 및 DC-오프셋의 "흔들림"을 나타내고 있다.
도 5A에서, 제 1믹서는 주파수 ωL01을 가지는 RF에 대한 클럭신호 CO ωLo1t와 RF 신호를 곱하여 주파수 ωL만큼 감소된 주파수를 가지는 M(t)cos ωL02(t)를 가진 RF 신호를 출력한다. 제 2믹서는 주파수 ωL02를 가진 IF에 대한 클럭신호 CO ωCO2와 제 1믹서로붙의 RF 신호를 곱한다. 그러나 제 2 믹서의 출력신호의 주파수는 LPF전의 소정 RF 반송파의 주파수와 동일하다. 따라서 제 2믹서의 출력신호는 기판으로 누설되거나 또는 제 2믹서로 다시 누설될 수 있다. 고유의 회로 오프셋과 함께 시간변동 DC-오프셋은 수신부의 동적범위를 상당히 감소시킨다.
본 발명은 통신 시스템에 관한 것으로서, 특히 CMOS 무선주파수(RF) 통신 시스템에 관한 것이다.
본 발명은 또한 전압 제어 발진기(VCO)와 믹서에 관한 것으로서, 더욱 구체적으로는 다상(Multi-Phase) VCO와 믹서에 관한 것이다.
본 발명의 목적은 적어도 상술한 종래기술의 문제점과 불리한 점을 실질적으로 제거하기 위한 것이다.
본 발명의 다른 목적은 CMOS RF 전단부를 제조하기 위한 것이며, 또한 RF 통신 시스템의 원칩 집적을 허용하여주는 상기 CMOS RF 전단부를 사용하기 위한 방법의 제공에 있다.
본 발명의 다른 또 하나의 목적은 제조 코스트 및 사용 전력이 경감되는 RF통신 시스템 및 방법을 제공하는데 있다.
본 발명의 또 다른 하나의 목적은 신뢰할 수 있는 높은 스피드 및 낮은 잡음의 CMOS RF 통신 시스템 및 이 시스템을 사용하기 위한 방법의 제공에 있다.
본 발명의 또 다른 하나의 목적은 RF 통신 시스템의 RF 전단부의 주파수 영역을 증가시키기 위한 것이다.
본 발명의 또 다른 목적은 VCO-믹서를 단일 기판상에 제조하기 위한 것이다.
본 발명의 또 하나의 다른 목적은 VCO-믹서 구조의 주파수 영역을 증가시키기 위한 것이다.
본 발명의 또 다른 하나의 목적은 VCO-믹서 구조의 잡음을 경감시키기 위한 것이다.
본 발명의 다른 또 하나의 목적은 VCO-믹서 구조의 성능을 증가시키기 위한 것이다.
상술한 목적 및 이점들을 전체적으로 또는 부분별로 달성하기 위하고 본 발명의 목적에 따라 구현되고 광범위하게 설명되는 바와같이, 본 발명의 구조는 반송 주파수를 가진 선택 주파수를 포함하는 신호를 수신하는 수신유닛, 반송 주파수와는 다른 다상의 클럭신호와 반송 주파수를 가지는 기준 신호를 발생하는 PLL, 수신 신호를 상기 다상 클럭신호로 혼합하여 반송 주파수만큼 경감된 주파수를 가지는 선택 신호를 출력하는 복조-믹싱 유닛을 포함한다.
상기 목적들을 전체적으로 또는 부분별로 더욱 달성하기 위한 본 발명의 목적에 따라, 단일칩 RF 통신 시스템은 RF 신호를 송수신하기 위한 송수신기, 반송주파수보다 더 작은 주파수 2*f0/N(단, N은 상수와 같은 양의 정수, f0은 반송 주파수)을 가지는 2N-상 클럭신호를 발생하기 위한 PLL, 송수신기로부터의 RF 신호를 PLL로부터 2N-상 클럭신호로 믹싱하여 반송 주파수만큼 경감된 주파수를 가지는 RF 신호를 출력하고 복수개의 두입력 믹서를 구비하는 복조-믹싱 유닛과, 상기 복조-믹싱 유닛으로부터의 RF 신호를 디지털 신호로 변환하기 위한 A/D 변환 유닛을 포함한다.
상기 목적들을 전체 또는 부분별로 더욱 더 달성하기 위하고, 본 발명의 목적에 따라, RF 통신 시스템을 작동하는 방법은 반송 주파수를 가진 선택 신호를 포함하는 신호를 수신하는 단계와, 상기 반송 주파수와 다른 주파수를 가지는 다상 클럭신호와 상기 반송 주파수를 가지는 기준 신호를 발생하는 단계와, 상기 수신되는 선택 신호를 상기 다상 클럭신호로 믹싱하여 반송 주파수만큼 경감된 주파수를 가지는 선택 신호를 출력하는 단계를 포함한다.
본 발명의 이점을 달성하고 본 발명의 목적에 따라, 구현되고 상세히 설명된 바와같이, 본 발명의 구조는 다른 위상을 가지며 기준 주파수보다 더 작은 제 1 주파수를 각각 가지는 복수개의 제 1 클럭신호를 발생하는 클럭 발생기와, 복수개의 제 1클럭신호를 수신하여 기준 주파수와 실질적으로 동일한 제 1 주파수를 가지는 복수개의 제 2 클럭신호를 발생하기 위해 상기 클럭 발생기에 접속되고 상기 복수의 제 2 클럭신호를 입력 신호와 곱하여 출력신호를 제공하는 믹서를 구비한다.
본 발명의 다른 부가적인 이점, 목적 및 특징은 다음의 설명에서 개별적으로진술되며, 다음의 심사에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 명백하게 되거나 또는 본 발명의 실시에 따라 가르침을 받게 될 것이다. 본 발명의 목적 및 이점은 첨부된 크레임에 구체적으로 지적된 바와 같이 실현되고 얻어질 것이다.
도 1은 종래의 RF 통신 시스템을 나타낸 회로도,
도 2는 종래의 VCO-믹서 구조의 회로도,
도 3a는 도 1의 회로에서 클럭신호 누설을 나타낸 도면,
도 3b는 도 3a의 회로에서 자기-믹싱(Self-Mixing)을 나타낸 도면,
도 4는 종래의 또 하나의 다른 RF 통신 시스템을 나타낸 회로도,
도 5a는 도 4의 회로에서 클럭신호 누설을 나타낸 도면,
도 5b는 도 5a의 회로에서 자기-믹싱(Self-Mixing)을 나타낸 도면,
도 6은 본 발명에 따른 다상, 저주파수(MDLF) RF 통신 시스템의 바람직한 제 1 실시예를 나타낸 도면,
도 7은 예시적인 PLL 회로를 나타낸 블록도,
도 8은 본 발명의 바람직한 또 하나의 다른 실시예에 따른 RF 통신 시스템의 수신부를 나타낸 블록도,
도 9는 6상(Phase)을 가진 도 8의 RF 통신 시스템을 나타낸 블록도,
도 10은 본 발명의 바람직한 다른 또 하나의 실시예에 따른 RF 통신 시스템의 수신부를 나타낸 블록도,
도 11은 6상을 가진 도 10의 RF 통신 시스템을 나타낸 블록도,
도 12는 본 발명의 바람직한 다른 또 하나의 실시예에 따른 RF 통신 시스템의 송신부를 나타낸 블록도,
도 13a는 예시적인 VCO-믹서 구조를 나타낸 블록도,
도 13b는 도 13a의 VCO-믹서구조를 나타내는 회로도,
도 14는 다른 또 하나의 예시적인 VCO-믹서를 나타낸 회로도이며, 그리고
도 15a~15h는 도 14의 동작 타이밍 파형을 나타낸 도면이다.
CMOS 기술을 사용하여 형성된 단일칩 RF 통신 시스템은 여러 가지로 필요하다. CMOS 전압제어 발진기(VCO)는 나쁜 잡음 특성을 가지고 있다. 따라서, CMOS 페이스 록 루프(PLL) 집적이 요구되고 있다. 그러나 PLL의 수가 작아야하고 PLL의 중심 주파수는 CMOS VCO를 사용하여 발생하는 위상 잡음을 제어하기 위해 송신 RF 주파수와 충분히 다른(예를들어, 바람직하기로는 충분히 낮은)것이 바람직하다. 고품질 필터는 결합된 불리한 영역 및 전력 사양 때문에 제거되는 것이 바람직하다.
또한, CMOS RF 시스템에서의 부품수는 성능의 저하없이 작거나 또는 감소되어야 한다.
본 발명의 바람직한 제 1 실시예는 도 6에 도시된 "다상(Multi-Phase), 낮은 주파수(Low Frequency)(MPLF) 변환" RF 통신 시스템(500)으로 바람직하게 단일 CMOS 칩상에 형성될 수 있다.
바람직한 제 1 실시예는 대략 1㎓ 이상의 주파수에서 잘 동작할 수 있다.
"다상 낮은 주파수 변환(Multi-Phase Low Frequency Conversion)"이란 용어는 높은 주파수를 가지는 단상 주기 신호가 다상의 낮은 주파수 주기 신호를 곱함으로써 얻어지는 것이 바람직하기 때문에 사용된다.
바람직한 제 1 실시예의 MPLF 변환 RF 통신 시스템(500)은 전단 MPLF RF 블록(502)과 디지털 신호처리(DSP)블록(504)을 포함하며, 베이스-밴드인 것이 바람직하다. 상술한 바와같이, 종래의 DSP 블록은 CMOS 기술로 형성될 수 있다. 따라서 디지털 시그널 프로세서(550)를 포함하는 DSP 블록(504)의 상세한 설명은 생략한다.
MPLF 변환 RF 블록(502)은 안테나, RF 필터(510)(예를들면, 밴드패스 필터), 저잡음 증폭기(LNA)(520)와 제 1 및 제 2 믹서(530)(560)를 각각 포함한다. MPLF 변환 RF 블록(502)은 또한 제 2믹서(560)와 안테나(505)사이에 결합되는 페이스-록 루프(PLL)(540), 로우 패스 필터(LPF)(580), 아날로그/디지털(A/D) 변환기(590) 및 파워증폭기(570)를 포함한다. PLL(540)은 예를들어 국부 발진기(LO)주파수인 변조 및 복조 클럭을 발생하며 상기 국부 발진기 주파수는 기준 클럭(REF fo)에 의해 결정된다.
도 7은 PLL(540)의 예시적인 실시예의 블록도를 나타낸 것이다. PLL(540)은 각각 기준 및 주 분주기(610,620), 위상 비교기(630), 루프 필터(640)와 전압제어 발진기(VCO)(650)를 포함한다.
VCO(650)는 LO 주파수 fo를 출력하고, 이 LO 주파수 fo는 위상 비교기(630)에 의해 기준클럭 신호와 비교된다.
위상 비교기(630)의 출력신호는 VCO(650)에 대한 제어신호(예를들어, 주파수)로서 루프필터(640)를 통해 통과된다. LO 주파수는 통신 시스템에 따라 변경되는 것이 바람직하다. 예를들어, 퍼스널 통신 시스템(PCS)용의 LO 주파수는 약 1.8㎓일수 있고, IMT 2000 시스템용의 LO 주파수는 약 2.0㎓이다.
도 6에 도시된 MPLF 변환 RF 통신 시스템(500)의 바람직한 제 1 실시예에서 송신 데이터는 DSP 블록(504)으로부터 MPLF RF 블록(502)에 의해 수신된다. 송신 데이터는 바람직하기로는 LO 주파수에서 제 2 믹서(560)로 변조함으로써 변조된다. 변조된 데이터는 파워 증폭기(570)에 증폭된 후 안테나(505)에 의해 출력된다.
저잡음 증폭기(LNA)(520)는 안테나(505)로부터 입력신호를 수신한 후 신호 레벨을 증폭하여 RF 신호를 출력한다. RF BPF(510)는 안테나(505)와 LNA(520) 사이에 결합되는 것이 바람직하다. RF 신호는 바람직하기로는 변조 주파수와 동일한 주파수에서 복조하는 제 1 믹서(530)에 의해 복조된다. 복조하는 제 1 믹서(530)의 출력은 LPF(580)를 통과함으로써 수신 데이터로 되고, 이 수신 데이터는 바람직하게 A/D 컨버터(590)에 의해 디지털 신호로 변환된 후 DSP(550)로 출력된다.
송신 RF 주파수보다 충분히 낮은 중심 주파수로 단일 PLL를 사용하기 위해 바람직한 MPLF 변환RF 통신 시스템(560)의 제 1 실시에는 다상 저 주파수 주기 신호를 함께 곱함으로써 얻어지는 단상 고 주파수 주기신호(예를들어, RF 주파수)를 사용한다. 특히, 본 발명은 이것에 한정되는 것은 아니지만 고 주파수의 "Sine"과 "Cosine" 신호는 RF 시스템에서 필요하게 된다.
ωRF의 주파수를 가지는 Sine과 Cosine신호는 수학식 1 및 2에 표시된 바와같이, 2ωRF/N의 주파수를 가지는 N-상의 Sine 신호를 곱함으로써 얻어질 수 있다.
곱셈팩터(Factor)는 나머지의 N/2 sine 신호들이 제 1 N/2sine 신호들의 역변환 일 수 있기 때문에, "N"가 아니라 "N/2"이다.
역전된 신호들은 차동입력 믹서용의 차동신호를 만들기 위해 사용되는 것이 바람직하다.
도 8은 본 발명에 따른 RF 블록의 바람직한 제 2 실시예의 수신부(700)를 나타낸 것이며, 이 수신부는 MPLF 변환 RF 통신 시스템의 바람직한 제 1 실시예에서 사용될 수 있다. 수신부(700)는 안테나(715), RF필터(720), LNA(725) 및 복조 믹서(730)를 포함한다. RF 블록의 수신부(700)는 PLL(740), 로우패스 필터(780) 및 아날로그/디지털 컨버터(790)를 더 포함한다. PLL(740)는 복조클럭, 예를들어 2fo/N과 같은 국부 발진(LO)주파수를 발생하며, 이 국부발진 주파수는 기준클럭에 의하여 결정된다. 안테나(715), RF 필터(720), LNA(725), LPF(780) 및 아날로그/디지털 컨버터(790)는 바람직한 제 1 실시예와 유사하게 동작하므로 상세한 설명을생략한다.
RF 블록의 수신부(700)는 하나의 PLL(740)를 사용한다. PLL(740)는 2fo/N의 주파수를 사용하며, 전체적으로 2N-상클럭 신호를 발생한다. PLL(740)는 N-상 ±LOcos(k,t)와 N-상 ±LOsin(k,t)신호를 발생하며, 이들은 바람직하기로는 수학식 3과 4에 표시된 바와같이 결정된다.
도 8에 도시된 바와같이, RF 블록의 수신부(700)는 상부와 하부 믹서 어레이(732,734)로 나누어지게되는 복조 믹서(730)를 가진다. 상부와 하부 믹서 어레이(732,734)의 각각은 복수개의 종래 2-입력 믹서(735)를 포함한다. 상부 믹서어레이(732)는 (2ωRF)/N의 주파수를 가진 N-상(N/2 : 비반전, N/2 : 반전) Sine 신호와 RF 신호를 곱하는 것과 동등하다. 비반전 및 반전 Sine 신호 양자는 종래 2-입력 믹서가 차동 입력을 필요로하기 때문에 단일 믹서로 입력하기 위해 필요하게 된다. 하부 믹서 어레이(734)는 ωRF/N의 주파수를 가진 N-상(N/2 : 비-반전, N/2 : 반전) sine 신호와 Rf 신호를 곱하며, 이것은 ωRF의 주파수인 단상의 sine신호와 RF 신호를 곱하는 것과 동등하다.
그래서, RF 블록의 수신부(700)는 도 1에 도시된 직접 변환구조와 같은 기능을 한다. 그러나 본 발명에 따른 수신부(700)는 복조시에 단상이며 ωRF의 주파수의 sine 신호대신에 2ωRF/N의 주파수의 N-상 sine 신호를 사용한다.
상술한 바와같이, PLL(740)은 2N-상 클럭신호를 발생한다. N-상 클럭신호는 N-상 sine 신호와 N-상 cosine 신호이다. N-상 신호는 둘다 모드 N/2 비-반전 신호와 N/2 반전 신호를 포함한다.
N-상 sine 신호는 RF 신호와 함께 상부 믹서 어레이(732)로 입력되고, N-상 sine 신호는 RF 신호와 함께 하부 믹서 어레이(734)로 입력된다. 상부 및 하부 믹서 어레이(732,734)는 각각 복수의 믹서(735)와 M개의 스테이지를 가진다. M개의 스테이지는 제 1 스테이지(예, 735), 제 2 스테이지(예, 735'), 1제 M-1 스테이지 및 제 M 스테이지(예, 735")를 포함한다. 각 믹서 어레이의 각 스테이지는 적어도 두 입력을 가지는 하나의 믹서를 포함한다. 제 1 스테이지에서 K1의 믹서 번호는 가장 높은수의 스테이지이다.
최종 스테이지인 제 M 스테이지는 전체 스테이지중에서 KM의 가장 낮은 믹서 번호를 가진다. 스테이지 중에서 믹서 번호의 상대적인 순서는 부등식 K1> K2> K3> K4> ... > KM-1 > KM으로 표시될 수 있다.
각 믹서(735)는 두 입력을 가진다. 각 입력은 믹서(735)의 각 입력이 2개의 다른 신호를 입력하기 때문에 반전 신호와 이 반전 신호의 비 반전 신호를 가진다.
상술한 바와같이, LNA(725)로부터의 RF 신호와 PLL(746)으로부터의 N 신호는제 1 스테이지에서 믹서(735)의 입력신호로서 사용된다.
제 1 스테이지에서 믹서(735)의 출력신호는 제 2 스테이지에서 믹서(735')의 입력신호로서 사용된다.
같은 방법으로 제 M-1 스테이지에서 믹서의 출력신호는 믹서(735")의 두 입력신호로서 사용되며, 믹서(735")는 상부 믹서 어레이(732)와 하부 믹서 어레이(734)의 제 M 스테이지에서 단일 믹서이다.
도 9는 종래의 2-입력 믹서를 사용하는 MPLF 변환 RF 통신 시스템의 수신부(700)에 대한 6-상 예를 나타낸 것이다. PLL(840)는 12-상 sine 신호를 발생하며, 이 신호들은 믹서(830)로 전송된다. 인접 두 신호간의 위상치는 π/6(즉, 2π/12)이다.
위상(0,2,4,6,8,10)은 상부 믹서(832)로 입력으로서 사용되어서 바람직하게는 RF 입력과 같이 곱하여지며, 이것은 sin(ωRFt)과 RF 입력을 곱하는 것과 동등하다. 따라서 클럭신호가 RF 신호로 곱하여질 때 클럭신호의 주파수는 fo이다.
PLL(840)은 전압제어 소오스(VCO)와 같은 클럭 발진기를 포함하여서 복조시에 RF 신호와 곱하기 위한 12-상 클럭 신호를 발생한다.
발생된 클럭신호는 RF 신호와 곱하여질 주파수 fo보다 더 낮은 2fo/p(p=상수)를 가진다. PLL(840)로부터의 클럭신호는 PLL(840)이 다상 클럭신호, 상0,...상12를 발생하기 때문에 더욱 낮은 2fo/p 주파수를 가진다. 필터링된 RF 신호는 LNA(725)에서 일정 이득으로 증폭된 후 다상 클럭신호와 곱해지고 그 결과로서 변조용의 믹서 어레이에서 12개의 sine신호를 발생한다. 클럭신호와 곱하여지는 RF 신호는 클럭신호의 최초 주파수 2fo/p가 믹서(예, 믹서 어레이)(830)에서 RF 신호와 곱하기 위한 주파수 fo로 변경된다.
따라서 상부 믹서 어레이(832)와 하부 믹서 어레이(834)는 주파수 2fo/p를 가지는 클럭신호를 결합하여 주파수 fo를 가지는 클럭신호를 RF 신호와 곱한다. 따라서 주파수 fo만큼 감소된 주파수를 가지는 RF 신호는 LPF(780)과 A/D 컨버터(790)를 통해 DSP부(도시않됨)로 전송된다. PLL(840)에 의해 발생된 12상 sine 신호는 다음과 같이 표시된다.
도 10은 본 발명의 바람직한 제 3 실시예에 따른 RF 블록의 MPLF 변환 수신부(900)를 나타낸것으로서, MPLF 변환 RF 통신 시스템의 제 1 실시예에서 사용될 수 있다.
수신부(900)는 안테나(915), RF 필터(920), LNA(925) 및 믹서(930)를 포함한다. RF 블록의 수신부(900)는 PLL(940), LPF(980) 및 A/D 컨버터(990)를 더 포함한다. PLL(940)은 바람직하게로는 복조클럭, 예를들어 그의 주파수가 기준클럭(도시 안됨)에 의해 결정되는 바람직하기로는 2fRF/N과 같은 국부 발진 주파수(LO)를 발생한다.
안테나(915), RF 필터(920), LNA(925), LPF(980) 및 A/D 컨버터(990)은 제 1 실시예와 유사하게 동작하므로 이들에 대한 상세 설명은 생략한다.
RF 블록의 수신부(900)는 바로 하나의 PLL만을 사용한다. PLL(940)은 바람직하기로는 2fRF/N의 주파수를 사용하는 클럭 발생기(942)를 포함한다. 클럭 발생기(942)는 바람직하기로는 N-상 ±LOcos(k,t)와 N-상 ±LOsin(k,t)신호를 발생하며,총 2N상 신호를 발생한다. 클럭 발생기(942)는 바람직하기로는 다상 VCO이며, 믹싱부(930)도 역시 다상 믹서이다.
도 10에 도시된 바와같이, RF 블록의 수신부(900)는 다상 믹서(932,934)를 사용한다. 상부 다상믹서(932)는 상부 믹서 어레이(732)의 기능을 대신하며, 하부 다상 믹서(934)는 하부 믹서 어레이(734)의 기능을 대신한다.
PLL(940)은 변조 및 복조용의 클럭신호를 발생한다.
PLL(940)의 클럭 발생기(942)는 복조 및 변조용의 주파수 2fRF/N(N=상수)을 가지는 클럭 신호를 발생한다. 클럭 발생기(942)는 주파수가 CMOS 장치 구현에 따라 제한되기 때문에 주파수 2fRF/N을 가진 클럭 신호를 발생한다.
RF 통신 시스템의 CMOS 구현 때문에 클럭 발생기(942)의 주파수는 믹싱부(930)의 것보다 다르며 더욱 낮아진다.
도 11은 다상 입력 믹서를 사용하는 MPLF 변환 RF 통신 시스템의 수신부(1000)의 6-상 예를 나타낸 것이다. PLL(1040)은 다상 믹서(1030)로 전송되는 12-상 sine 신호를 발생한다.
상(0,2,4,6,8,10)은 상부믹서(1032)로의 입력으로 사용되어서 바람직하기로는 RF 입력과 곱해지며, 이것은 cos(ωRFt)와 RF입력을 곱하는 것과 동등하다. 상(1,3,5,7,9,11)은 하부 믹서(1034)로 입력되어서 바람직하기로는 RF 신호와 같이 곱해지며, 이것은 sin(ωRFt)와 RF 입력이 곱해지는 것과 동등하다.
도 12는 본 발명의 바람직한 제 4 실시예에 따른 RF 블록의 MPLF 변환 송신부(1100)를 나타낸 것으로 MPLF 변환 RF 통신 시스템의 바람직한 제 1 실시예에서 사용될 수 있다. 수신부(1100)는 안테나(1105), 믹서(1160), PLL(1140), 복수의 LPF(1180), 복수의 D/A 컨버터(1190) 및 믹서(1160)와 안테나(1105)사이에 결합된 파워증폭기(1170)를 포함한다. PLL(1140)은 클럭 발생기(1142)를 사용하여 클럭신호를 발생한다.
클럭발생기(1142)는 바람직하게 그의 주파수가 기준 클럭(fRF)에 결정되는 국부 발진기(LO)를 사용하여 변조 및 복조용의 클럭신호를 발생한다.
RF 블록의 송신부(1100)의 바람직한 제 4 실시예에서 디지털 데이터가 DSP 블록(도시 안됨)에서 수신되어 D/A 컨버터(1190)에 의해 아날로그 신호로 변환된 후 LPF(1180)에 의해 필터링 된다. 믹서(1160)는 바람직하게로는 PLL(1140)으로부터 다상의 낮은 주파수(예, 2fRF/N) 클럭신호와 LPF(1180)으로부터 베이스 밴드 신호를 수신하여 주파수가 fRP인 변조된 RF 신호를 발생한다. 믹서(1160)는 바람직하기로는 다상 업(up)변환 믹서(1165)를 포함한다.
도 12는 다상 업 변환 믹서(1105)의 예시적인 실시예의 블록도를 나타낸 것이다. 믹서(1164)는 2개의 콘트롤 회로 블록(1162,1164)을 사용하며, 이들 블록은 클럭신호 LO,(0,...,N-1), 1LO,(0,...,N-1)를 수신하여 변조된 RF 신호를 발생한다. 변조된 RF 데이터는 파워증폭기(1170)에 의해 증폭된 후 안테나(1150)에 의해 출력된다.
상술한 바와같이, 복조용 믹서는 RF 신호를 클럭신호로 곱함으로써 클럭신호의 주파수로 수신된 RF 신호의 고주파수를 경감한다.
바람직한 제 4 실시예에서 믹서(1160)는 바람직하기로는 전송 데이터를 변조하여 결합된 클럭신호의 주파수만큼 전송 데이터의 낮은 주파수를 증가시킨다.
잡음은 복조시에 영향을 주었던 것만큼 변조동안은 상당히 전송데이터에 영향을 주지 못한다.
그러나 클럭신호 LO(0,...,N-1)의 주파수를 경감시키는 것은 기생 용량과 같은 잡음을 감소시키거나 제거한다.
더욱이나, 대략 1㎓의 CMOS 기술의 주파수 한계가 극복될 수 있다. 그래서 바람직한 제 4 실시예는 바람직한 제 1 내지 제 3 실시예와 똑같은 이점을 가진다.
도 13A는 본 발명의 바람직한 실시예에 따른 예시적인 VCO-믹서구조의 블록도이다. VCO-믹서 회로는 "VCO-믹서구조"란 발명의 명칭으로 Kyeong ho Lee가 출원한 미국특허출원 NO.09/121,863에 개시되어 있으며, 그의 구성요지가 참조로서 본 발명에 통합된다. 상기 구조는 다-상 전압제어 발진기 VCO(1250)와 다-상 믹서(1200)를 포함한다. 다-상 믹서(1200)는 차동증폭 회로(1200A)와 결합회로(1200B)를 포함한다.
fREf= fo의 기준 주파수를 가지는 기준 클럭이 사용될 때, 다-상 VCO(1250)은 2fo/N의 주파수를 가지는 복수개의 N-상 클럭신호 LO(i-0~N-1)를 발생하며, 여기서 N=ND×2이고, ND는 다상 VCO(1250)에서 디레이 셀의 수와 같다. 즉, VCO(1250)는 fo~2fo/N의 주파수를 경감시켜서, 다-상 VCO의 위상 잡음을 감소시키고 주파수 영역을 증가시킨다.
주파수 2fo/N을 가지는 복수의 N-상 중간 클럭신호 LO(0), LO(0,...(N-1))는 다상, 믹서(1200)의 결합회로(1200B)로 입력된 후 입력신호, 예를들어 RF 신호 RF+, RF-는 차동 증폭회로(1200A)로 입력된다. 차동 증폭회로(1200A)는 무선 주파수 신호 RF+, RF-를 차동 증폭한다. 결합회로(1200B)는 바이어스 전압VBias에 대응하고, N-상 중간 클럭신호 LO(0)~LO(N-1)를 결합하여 원래의 주파수 fo를 가지는 출력 클럭 신호 LOT+, LOT-를 발생한다. 도 13B는 VCO-믹서 구조(1250,1200)의 예시적인 회로도를 나타낸 것이다. 다-상 VCO(1250)는 직렬로 결합된 ND개의 디레이셀(1250~1250ND)을 포함한다. 이와같은 구조를 토대로 하여, 다-상 VCO는 2fo/N의 주파수를 가지는 복수개의 N-상 중간 클럭신호 LO(0)~LO(N-1)를 발생한다. 주파수 제어 신호를 발생하는 VCO(1250)에 대한 제어회로는 위상주파수 검출기(1254), 차지 펌프(1250) 및 디레이셀(12501~1250ND)의 각각에 주파수 제어 신호를 출력하는 루프필터(1258)를 포함한다. 위상 주파수 검출기(1254)는 기준 클럭 분주 회로(1252)와 VCO 클럭 분주 회로(1253)로부터 각각 주파수 클럭 fref와 VCO 클럭신호 fvco를 수신한다. 클럭신호 LO(0)~LO(N-1)의 주파수 2fo/N은 M'/k'(fref)=2fo/N에 의해 표시된다. 그래서 주파수 fo는 기준 클럭신호 fref와 분주회로(1252,1253)의 M'/k'를 설정하는 2fo/N이다.
다-상 믹서(1200)의 차동 증폭 회로(1200A)는 2개의 차동 증폭기(1200A, 1200A2)에 각각 결합된 2개의 부하 저항(R'1,R'2)를 포함한다. 제 1차등증폭회로(1200A)는 2개의 NMOS 트랜지스터(1210,1212)를 포함하고, 제 2 차동증폭기(1200A2) 역시 2개의 NMOS 트랜지스터(1214,1216)를 포함한다.
NMOS 트랜지스터(1210,1216)의 드레인은 각각 부하저항(R'1,R'2)에 결합되고 NMOS 트랜지스터(1210,1211)의 게이트는 RF 신호 RF+를 수신하기 위해 결합되어 있다.
또한, NMOS 트랜지스터(1212,1214)의 드레인은 각각 부하저항(R'2,R'1)에 결합되고 그들의 게이트는 RF 신호 RF-를 수신하기 위해 결합되어 있다. NMOS 트랜지스터(1210,1212)와 NMOS 트랜지스터(1214,1216)의 소오스는 서로 결합되고 다-상 믹서의 결합회로(1200B)에 결합되어 있다.
차동증폭기(1200A,1200A2)는 보다 정확한 출력신호(OUT-,OUT+)가 얻어지도록 RF+,RF-를 차동증폭한다. 또한 차동증폭은 RF 신호 RF+,RF-에 부가될 수 있는 잡음을 제거한다. 바람직한 본 실시예에서, 2개의 차동증폭기(1200A,1200A2)가 포함되어 있다. 그러나 본 발명은 또 하나의 다른 실시예를 다만 하나의 차동 증폭기를 사용하여서 달성될 수도 있다.
결합회로(1200B)는 바이어스 NMOS 트랜지스터(1232,1234)와 각각 바이어스 NMOS 트랜지스터(1232,1234)에 결합되는 제 1 결합유닛(1200B1) 및 제 2 결합유닛(1200B2)를, 그리고 제 1 및 제 2 결합유닛(1200B1,1200B2)에 결합되는 전류원(Is1)을 포함한다. 제 1 결합유닛(1200B1)은 복수의 트랜지스터유닛 (12200, 12002,...1220N-2)을 포함하고, 제 2 결합유닛은 제 2 복수개의 트랜지스터유닛(12201,12003,...1220N-1)을 포함한다.
바람직하기로는, 복수개의 트랜지스터 유닛 각각은 복수개의 직렬 접속된 트랜지스터를 포함하고, 여기서 직렬 접속된 트랜지스터들은 복수개의 트랜지스터 유닛의 직렬접속된 트랜지스터들과 병렬로 결합되어 있다. 바람직하기로는 각 트랜지스터 유닛은 2개의 직렬 접속된 트랜지스터를 포함한다. 따라서, 바람직한 실시예에서 결합회로 유닛(1200A,1200B) 각각에는 총 N/2개의 트랜지스터가 있고, NMOS 트랜지스터의 전체수는 2N이다.
NMOS 트랜지스터(1232,1234)의 게이트는 바이어스 전압 VBais를 수신하기 위해 결합되어 있고, 제 1 및 제 2 복수개의 트랜지스터 유닛내의 트랜지스터들의 게이트는 2fo/N의 주파수를 가지는 상응하는 N-상 중간 클럭신호 LO(i)와를 수신하기 위해 결합되어 있으며, 여기서L=LO(N/2+i)이고, i=0.1,...,N/2-1이다. 바람직한 본 발명의 실시예에서 바이어스 NMOS 트랜지스터(1232,1234)는 에러 방지를 위해 포함되어 있지만, 그러한 트랜지스터들은 또 하나의 다른 실시예에서는 생략될 수 있다. 또한 결합회로(1200B)의 2N개 NMOS 트랜지스터의 순차적인 ON-OFF 동작은 NAND 로직회로와 동등하며, 이 NAND 동작회로는 다른 실시예에서는 다른 동등한 로직회로나 구조로 변경될 수 있다.
일반적인 도 13B 구조는 단일칩 상에 예를들어, 단일 반도체 기판상에 다-상 VCO(1250)와 다-상 믹서(1200)의 집적은 허용하여 준다.
그와같은 구조와 레이아웃은 기생 커패시턴스에 의해 야기되는 잡음이 포함되어 있는 잡음을 경감시켜준다.
상술한 바와같이 차동증폭회로(1200A)에서 RF 신호 RF+와 RF-를 사용하는 차동 증폭은 잡음을 경감시켜 준다.
2fo/N의 주파수를 가진 N-상 중간 클럭신호 LO(i)로의 기준 주파수 fo의 경감은 잡음을 감소시켜준다. 복수개의 트랜지스터들이 CMOS 기술을 위한 반도체 기판과 같은, 동일 기판상에 형성될 때, 복수개의 P-N 정션이 그 기판에 형성되어 있다. 기생 커패시턴스는 거의 P-N 정션에 존재한다. 트랜지스터의 게이트에 인가되는 신호의 주파수가 매우 높다면 fo의 더욱 높은 주파수는 2fo/N의 경감된 주파수에 비하여 훨씬 많은 잡음을 야기시킨다.
또한 차동 증폭회로(1200A)와 결합회로(1200B)의 동작은 fo의 주파수를 가지는 출력 클럭신호 LOT+, LOT-에 의해 좌우되고 각각 상기 출력 클럭신호는 2fo/N의 주파수를 가지는 N-상 중간 클럭신혼 LO(i)를 결합하므로써 제 1 및 제 2 결합 유닛(1200B1,1200B2)에 의해 제공되어진다.
바이어스 전압 VBais가 인가될 때, NMOS 트랜지스터(1232,1234)는 출력클럭 신호 LOT+, LOT_에 근거하여 ON과 OFF 상태로 천이된다. NMOS트랜지스터(1210,1212,1214,1216)가 게이트 전극에 인가되는 RF 신호 RF+, RF-에 의하여 ON 상태로 천이된다 하더라도, RF 신호 RF+, RF-의 증폭과 출력신호 OUT+, OUT-를 발생하기 위한 출력 클럭신호 LOT+, LOT-는 바이어스 NMOS 트랜지스터(1232,1234)가 클럭신호 LOT+,LOT-에 의해 턴온될 때, 행하여진다.
도 14는 ND=3이고 N=6일 때, 다-상 VCO와 다-상 믹서의 또 하나의 다른 바람직한 실시예를 나타낸 것이고, 도 15A~15H는 도 14의 바람직한 실시예의 동작 타이밍도를 나타낸 것이다.
다-상 VCO(1250)는 6상의 중간 클럭 신호LO(0)~LO(5)를 발생하기 위해 3개의 디레이셀(12501~12503)을 포함한다. 디레이셀(12501~12503)(예를들어 디레이셀 12501)에 대한 5개의 트랜지스터를 포함하는 예시적인 회로가 또한 도시되어 있다. 단지, 예시적인 목적을 위해, 입력 클럭신호가 fo=1.5㎓의 주파수를 가지는 경우 6-상 중간 클럭신호 LO(0)~LO(5)는 0.5㎓의주파수를 가질 것이다.
6-상 믹서(1280)는 차동 증폭회로(1280A)와 결합회로(1280B)를 포함한다.
차동증폭 회로(1280A)는 부하저항(R3과 R4)에 각각 접속되는 NMOS 트랜지스터(1260,1262)를 가지는 제 1 차동증폭기(1280A1)와 NMOS 트랜지스터(1264,1266)를 가지는 제 2 차동증폭기(1280A2)를 포함한다. 결합회로(1280B)는 공통으로 전류원(Ts2)에 결합되는 제 1 및 제 2 결합 유닛(1280B1,1280B2)를 포함한다. 제 1 및 제 2 결합 유닛(1280B1,1280B2)은 바이어스 전압 VBias에 의해 바이어스 되는 바이어스 NMOS 트랜지스터(1282,1284)를 각각 통하여 제 1 및 제 2 차동증폭기(1280A1,1280A2)에 결합되어 있다. 누가적으로, 제 1 및 제 2 결합 유닛(1250B1,1250B2)은 총 12개의 트랜지스터를 가지는 6개 트랜지스터유닛(127700~12705)을 포함하고 있다.
도 15A~15F에 도시된 바와같이, 6-상 VCO(1250)는 감소된 주파수 fo/3를 가지는 6-상 중간 클럭신호 LO(10)~LO(5)를 발생한다. 6-상 믹서(1250)는 6-상 중간 클럭신호 LO(10)~LO(5)와 RF 신호 RF+, RF-를 수신한다.
각 중간 클럭신호 LO(1)~LO(5)와~는 여기서=LO(3),=LO(4),=LO(5)임, 제 1 및 제 2 결합회로(1280B1,1280B2)의 상응하는 트랜지스터에 인가된다.
제 2 및 제 2 결합회로(1280B1,1280B2)는 주파수 fo/3을 가지는 6-상 중간 클럭신호 LO(0), LO(1),..,LO(4), LO(5)를 결합하여 주파수 fo를 가지는 출력 클럭신호 LOT+, LOT- 발생한다.
LO(0)가 하이이고 LO(1)이 로우(LO(4)=하이)일 때, 두 출력신호 LOT+, LOT-는 각각 로우와 하이이다. LO(1)이 하이이고 LO(2)가 로우(LO(5)=하이)일 때, 각각 출력신호 LOT+, LOT-는 하이와 로우이다. LO(2)가 하이이고, LO(3)가 로우(LO(0)=하이))일 때, 각각 출력신호 LOT+, LOT-는 하이와 로우이다. LO(3)가 하이이고, LO(4)가 로우(LO(1)=하이)일 때, 각각 출력신호 LOT+, LOT-는 하이와 로우이다. LO(4)가 하이이고, LO(5)가 로우(LO(2)=하이)일 때, 각각 믹서(503)의 출력신호 LOT+, LOT-는 로우와 하이이다.
LO(5)가 하이이고 LO(0)가 로우(LO(3)=하이)일 때 출력신호 LOT+, LOT-는 각각 로우와 하이이다.
결합회로에서 각 쌍의 NMOS 트랜지스터는 순차적으로 턴온되고, 도 15G와 도 15H에 도시된 바와같이 이것에 의해 출력신호 LOT+, LOT-를 발생한다.
상술한 바와 같이, 바람직한 실시예는 여러 가지 이점을 가지고 있다. MPLF 변환 RF 통신 시스템의 바람직한 실시예는 높은 품질의 필터를 필요로 하지 않으며 바로 하나의 PLL만을 사용한다.
그래서 MPLF 변환구조는 용이하게 하나의 CMOS 칩으로 집적화될 수 있다. 또한 채널 선택 PLL의 주파수는 fRP로부터 2fRP/N으로 감소되고, 이것은 결과적으로 VCO와 같은 클럭 발생 회로의 위상 잡음은 경감시키고 채널 선택의 구현을 용이하게 하여준다. 특히 PLL 주파수(LO)는 반송주파수와 다르다(예를 들어, 보다 작다). 그 결과로서, MTLF RF 통신 시스템의 바람직한 실시예는 적어도 종래의 직접 변환 및 2중 변환 통신 시스템 양자의 결점을 제거하면서도 양자의 장점을 포함하고 있다.
더욱이나, 강하고 낮은 잡음의 VCO와 믹서가 CMOS 기술을 사용하여 단일 기판, 바람직하기로는 한 반도체 기판상에 제조될 수 있다. 입력신호와 입력 클럭신호에 의해 야기되는 간섭은 극적으로 경감되며, 이것은 중간 클럭 신호의 주파수가 변조 주파수로부터 어긋나기 때문이다. 페이스록 루프(PLL) 주파수 범위가 낮은 중심 주파수 상황에서 용이하게 증가될 수 있기 때문에 PLL 주파수 범위가 증가될 수 있다. 또한 그와같은 결과는 RF 통신 시스템에서 RF 전단부의 채널 선택 능력을 증가시킬 수 있다.
상술한 실시예는 단지 예시적인 것으로서 본 발명을 제한하고자 하는 것으로서 설명된 것은 아니다. 본 발명의 가르침은 다른 타입의 장치에도 용이하게 적용될 수 있다. 본 발명의 설명은 예시의 목적이며 청구범위를 제한하고자 의도된 것이 아니다. 많은 수정, 변경 및 변형은 본 발명에서 통상의 지식을 가진자라면 명백하게 될 것이다. 청구범위에서 민스 플러스 정션 청구항은 인용된 기능을 수행함으로써 본 발명에서 설명된 구조 및 그의 균등 구조를 커버하기 위한 것이다.
상기내용에 포함되어 있음.

Claims (18)

  1. 반송 주파수를 가진 선택 신호를 포함하는 신호를 수신하는 수신 유닛;
    반송 주파수 다른 주파수를 가지는 다-상 클럭신호와 상기 반송 주파수를 가지는 기준 신호를 발생하는 페이스-록 루프;
    수신 유닛에 의해 수신된 선택 신호를 다-상 클럭신호로 포함하여 반송 주파수만큼 감소된 주파수를 가지는 선택 신호를 출력하는 복조-믹싱 유닛을 구비하는 통신 시스템.
  2. 제 1 항에 있어서,
    상기 주파수는 반송 주파수보다 작고, 상기 반송 주파수는 약 1㎓보다 크며, 상기 페이스-록 루프는 클럭 발생기를 포함하는 통신 시스템.
  3. 제 1 항에 있어서,
    상기 수신 유닛은 송수신기이고, 전송 데이터를 변조하기 위해 다-상 클럭신호를 전송 데이터와 혼합하는 변조용 믹서와, 상기 변조된 전송 데이터를 증폭한 후 전송을 위한 송수신기로 상기 데이터를 전송하는 파워 증폭기를 더 구비하는 통신 시스템.
  4. 제 1 항에 있어서,
    상기 수신 유닛에 결합되어서 상기 수신 유닛에 의해 수신된 선택신호를 필터링하는 RF필터, 상기 RF 필터에 결합되어서 일정 이득으로 RF 필터에 의해 필터링된 선택신호를 증폭하는 저잡음 증폭기, 상기 복조-믹싱 유닛에 결합되어서 반송 주파수만큼 감소되는 주파수를 가진 선택 신호를 필터링하는 로우 패스 필터, 상기 믹싱 유닛으로부터의 선택 신호를 디지털 신호로 변환하는 A/D 변환 유닛, 그리고 상기 디지털 신호를 수신하는 이산-시간 신호 처리 유닛을 더 포함하는 통신 시스템.
  5. 제 1 항에 있어서,
    상기 통신 시스템은 RF 수신부이고, 상기 선택신호는 RF 신호이며, 상기 다-상 클럭신호는 2×반송 주파수/N(단 N은 양의 정수)의 주파수를 가지며, RF 통신 시스템은 단일 CMOS칩상에 형성된 통신 시스템.
  6. RF 신호를 수신하고 송신하기 위한 송수신기;
    반송 주파수보다 더 작은 2fo/N(단, N은 상수로서 양의 정수, fo는 반송 주파수)의 주파수를 가지는 2N-상 클럭신호를 발생하기 위한 페이스-록 루프;
    송수신기로부터의 RF 신호를 상기 페이스-록 루프로부터의 2N-상 클럭신호와 혼합하여, 반송 주파수 만큼 감소된 주파수를 가지는 RF 신호를 출력하며, 복수개의 두 입력 믹서를 구비한 복조 믹싱 유닛;
    상기 복조 믹싱 유닛으로부터의 RF 신호를 디지털 신호로 변환하기 위한 A/D변환 유닛을 구비하는 단일칩 RF 통신 시스템.
  7. 제 6 항에 있어서,
    상기 복조 믹싱 유닛은, 두 입력 믹서의 1/2를 구비하는 제 1 믹서 어레이와, 두 입력 믹서의 다른 1/2를 구비하는 제 2 믹서 어레이를 구비하고, 제 1 및 제 2 믹서 어레이는 RF 신호와 함께 각각 2N-상 클럭 신호 중의 상응하는 N-상 클럭신호를 입력하도록 구성한 단일칩 RF 통신 시스템.
  8. 제 6 항에 있어서,
    상기 각 믹서 어레이는, 믹서의 멀티-스테이지를 구비하고 각 스테이지는 적어도 하나의 두 입력 믹서를 구비하고, 상기 멀티-스테이지 중의 제 1 스테이지는 RF 신호와 N-상 클럭신호를 입력하도록 구성한 단일칩 RF 통신 시스템.
  9. 제 8 항에 있어서,
    상기 멀티-스테이지는 상응하게 감소하는 수의 믹서 K1>K2>K3>...>ki(단, K1는 제 1 스테이지, K2는 제 2 스테이지, K3는 제 3 스테이지, Ki는 제 i스테이지)를 가지는 단일칩 RF 통신 시스템.
  10. 반송 주파수를 가지는 선택 신호를 포함하는 신호를 수신하는 단계;
    반송 주파수와는 다른 주파수를 가지는 다-상 클럭신호와 반송 주파수를 가지는 기준 신호를 발생하는 단계;
    반송 주파수만큼 감소된 주파수를 가지는 선택 신호를 출력하도록 수신된 선택 신호를 다-상 클럭신호와 혼합하는 단계를 구비하는 RF 통신 시스템의 동작방법.
  11. 제 10 항에 있어서,
    상기 수신된 선택 신호는, RF 필터링하는 단계; 일정 이득으로 필터링된 선택 신호를 증폭하는 단계; 반송 주파수만큼 감소된 주파수를 가지는 선택 신호를 로패스 필터링 하는 단계; 로패스 필터링된 주파수를 가지며 경감된 선택신호를 디지털 신호로 A/D 변환하는 단계; 상기 디지털 신호를 이산 시간 신호처리하는 단계를 더 구비하는 RF 통신 시스템의 동작방법.
  12. 제 10 항에 있어서,
    상기 전송 데이터를 변조하기 위해 다-상 클럭신호와 전송 데이터를 혼합하여 변조하는 단계; 상기 변조된 전송 데이터를 증폭하여 전송을 위한 송수신기로 전송하는 단계를 더 구비한 RF 통신 시스템의 동작방법.
  13. 다른 위상을 가지며, 각각 기준 주파수보다 더 작은 제 1 주파수를 가지는 복수개의 제 1 클럭 신호를 발생하는 클럭 발생기;
    상기 클럭 발생기에 접속되어서 복수의 제 1 클럭 신호를 수신하여 기준 주파수와 실질적으로 동일한 제 2 주파수를 가지는 복수의 제 2 클럭신호를 발생하고, 상기 복수의 제 2 클럭신호를 입력신호와 곱하여 출력신호를 제공하는 믹서를 구비함을 특징으로 하는 회로.
  14. 제 13 항에 있어서,
    상기 클럭 발생기는, 다른 위상을 가지는 복수의 제 1 클럭신호를 제공하기 위해 직렬로 연결된 복수의 디레이셀을 포함함을 특징으로 하는 회로.
  15. 제 13 항에 있어서,
    상기 믹서는 입력신호를 수신하여 출력신호를 제공하기 위한 차동 증폭회로와, 상기 클럭 발생기로부터 복수의 제 1 클럭신호를 수신하기 위한 결합회로를 포함하도록 함을 특징으로 하는 회로.
  16. 제 15 항에 있어서,
    상기 차동 증폭회로는, 제 1 전위를 수신하기 위해 결합된 적어도 하나의 부하저항과, 상기 부하저항의 하나와 결합회로에 결합된 적어도 하나의 차동증폭기를 포함함을 특징으로 하는 회로.
  17. 제 15 항에 있어서,
    상기 결합회로는, 상응하는 제 1 클럭신호를 수신하여 상응하는 제 2 클럭신호를 출력하도록 상기 차동증폭회로에 결합된 제 1 결합유닛; 상응하는 제 1 클럭신호를 수신하여 상응하는 제 2 클럭신호를 출력하도록 상기 차동증폭 회로에 결합된 제 2 결합유닛; 그리고 상기 제 1 및 제 2 결합유닛에 결합되고, 제 2 전위를 수신하기위해 결합된 전류원을 구비함을 특징으로 하는 회로.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 결합 유닛사이 및 차동증폭 회로에 각각 결합된 제 1 및 제 2 바이어스 트랜지스터를 더 구비하고, 상기 제 1 및 제 2 결합 유닛의 각각은 직렬과 병렬중의 하나로 서로 결합된 복수의 트래지스터 유닛을 구비함을 특징으로 하는 회로.
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