JP4545932B2 - 単一チップｃｍｏｓ送信器／受信器およびｖｃｏ−ミキサ構造 - Google Patents
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Description
【０００１】
（発明の属する技術分野）
本発明は通信システムに関し、特にＣＭＯＳ無線周波数（ＲＦ）通信システムに関する。また本発明は、電圧制御発振回路（ＶＣＯ）およびミキサ、より詳細には多相ＶＣＯおよびミキサに関する。
【０００２】
（背景技術）
近年、無線周波数（ＲＦ）通信システムにはＰＣＳ通信システムやＩＭＴシステムといった多様なアプリケーションがある。そして、このようなシステムにおけるＣＭＯＳチップ集積化はコストやサイズ、電力消費の低減が追求されてきた。
【０００３】
一般に、ＲＦ通信システムはＲＦフロントエンド・ブロックおよびベースバンド・デジタル信号処理（ＤＳＰ）ブロックから構成される。近年、ベースバンドＤＳＰブロックについては低コスト、低電力のＣＭＯＳ技術が実現されている。しかしながら、ＲＦフロントエンドブロックにはＣＭＯＳ技術を利用できない。この理由は、ＣＭＯＳ技術の速度面およびノイズ特性の限界のため、一般のＲＦ通信システムの速度面およびノイズの仕様に満たないからである。
【０００４】
たとえば、ＰＣＳハンドフォンシステム（PCS hand-phone systems）は２．０ＧＨｚを超える周波数で動作するが、現在のＣＭＯＳ技術では速度およびノイズの面でおよそ１．０ＧＨｚまでしか信頼性ある動作ができない。したがって、ＲＦフロントエンドブロックはバイポーラやｂｉ−ＣＭＯＳ技術を利用して実現されている。バイポーラやｂｉ−ＣＭＯＳ技術は、ＣＭＯＳ技術よりも速度やノイズ特性が優れているが、高価で消費電力が大きい。
【０００５】
近年、ＲＦアーキテクチャとして「ダイレクト変換」、「ダブル変換」と呼ばれる２つの異なるタイプがＣＭＯＳ・ＲＦ通信システムに用いられている。これらのアーキテクチャは、両者ともＣＭＯＳの実現に関しては利点と欠点を有している。
【０００６】
図１に、本発明の関連技術であるダイレクト変換のＣＭＯＳ・ＲＦ通信システム１００を示す。このダイレクト変換ＣＭＯＳ・ＲＦ通信システム１００は、アンテナ１０５、ＲＦフィルタ１１０、低ノイズ増幅器（ＬＮＡ）１２０、第１ミキサ１４０、第２ミキサ１４５、位相ロックループ（ＰＬＬ）１３０、第１ローパスフィルタ（ＬＰＦ）１５０、第２ＬＰＦ１５５、第１アナログ／デジタル（Ａ／Ｄ）変換器１６０、第２Ａ／Ｄ変換器１６５、第３ミキサ１６０およびパワー増幅器１７０を有する。
【０００７】
アンテナ１０５はＲＦ信号を受信し、選択されたＲＦ信号がその後ＲＦフィルタ１１０においてフィルタされる。そのフィルタされたＲＦ信号はＬＮＡ１２０におけるゲインをもって増幅され、ＬＮＡ１２０を通過したＲＦ信号は第１および第２ミキサ１４０、１４５における直交乗算によって直接ベースバンド信号に復調される。ＰＬＬ１３０は、電圧制御オシレータ（ＶＣＯ）を用いて、２つのタイプのクロック信号Ｉ信号およびＱ信号を好ましくは生成する。Ｉ信号とＱ信号は、位相角を除いて同じものである。Ｉ信号は、好ましくはＱ信号から９０゜ずれた位相を有する。つまりＱ信号は、直角の位相のずれがあるＩ信号に位相シフトされている。２つの信号Ｉ、Ｑのセットは、ノイズや干渉の影響に関わらず、受信した情報を特定し維持させ、ＲＦシステムの性能を向上させるために好ましくは用いられる。異なった位相を有する２つのタイプの信号を送信することで、情報の損失あるいは変化の確率が低減される。図１における復調周波数ｆ０は、変調周波数ｆ０に等しい。
【０００８】
復調されたベースバンド信号は、第１および第２ＬＰＦ１５０、１５５を通過し、最終的に第１および第２Ａ／Ｄ変換器１６０、１６５でのＡ／Ｄ変換に必要な各信号となるように、周波数ｆ０によって元の周波数から低周波数に低減される。その後、デジタル信号はベースバンド離散時間信号処理（ＤＳＰ）ブロック（図示せず）に転送される。チャンネル選択は位相ロックループ（ＰＬＬ）１３０における周波数ｆ０を変化させることによって行われる。
【０００９】
ＣＭＯＳ技術の信頼性がおよそ１ＧＨｚに制限される理由として考えられる一因は、ＰＬＬ１３０のミキサおよびＶＣＯの構造による。図２に、背景技術となるＶＣＯ−ミキサの回路図を示す。ここで、ＶＣＯ１０は４つの差分遅延セル１２、１４、１６、１８を有しており、リングオシレータと同様の構造を有する。４つの差分遅延セル１２、１４、１６、１８は直列に接続され、それぞれ周波数ｆ０を有するクロック信号ＬＯ＋および反転されたクロック信号ＬＯ−を生成する。周波数制御信号を生成するＶＣＯ１０用の制御回路は、位相周波数検出器４、チャージポンプ６、および周波数制御信号を各遅延セル１２、１４、１６、１８に出力するループフィルタ８を有する。位相周波数検出器４は、基準クロック分配回路２およびＶＣＯクロック分配回路３からの基準クロック信号ｆｒｅｆおよびＶＣＯクロック信号ｆＶＣＯをそれぞれ受信する。クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０は、Ｍ／Ｋ（ｆｒｅｆ）＝ｆ０で表される。
【００１０】
このため、周波数ｆ０は基準クロック信号ｆｒｅｆおよび分配回路２、３に基づく。
【００１１】
ミキサ２０（例えばギルバート乗算器）は、無線周波数（ＲＦ）信号ＲＦ＋およびＲＦ−といった入力信号を、クロック信号ＬＯ＋およびＬＯ−とともに乗算する。ミキサ２０は電源電圧ＶＤＤに接続された２つのロードレジスタＲ１、Ｒ２と、８つのＮＭＯＳトランジスタ２１〜２８と、電流源ＩＳ１を有する。ＮＭＯＳトランジスタ２１、２２のゲートは、クロック信号ＬＯ＋を受信するよう接続され、ＮＭＯＳトランジスタ２３、２４のゲートは、反転されたクロック信号ＬＯ−を受信するように接続される。ＮＭＯＳトランジスタ２５、２６のゲートは、コモンバイアス電圧ＶＢｉａｓが印加される。ＮＭＯＳトランジスタ２７、２８のゲートは、ＲＦ信号ＲＦ＋、ＲＦ−をそれぞれ受信する。よって、クロック信号ＬＯ＋、ＬＯ−は、トランジスタ２５と２７またはトランジスタ２６と２８に、「ＯＮ」状態が転送されたときのみ、ＲＦ信号ＲＦ＋、ＲＦ−と乗算される。ミキサ２０の出力信号ＯＵＴ＋、ＯＵＴ−は、クロック信号ＬＯ＋、ＬＯ−の周波数ｆ０によって、元の周波数よりも低い周波数を有する。
【００１２】
周波数レンジが広いことや位相ノイズが低いことは様々なアプリケーションに望まれる一方で、ＶＣＯ−ミキサ構造１０、２０は位相ノイズおよび周波数レンジの信頼性に関しておよそ１ＧＨｚの周波数までサポートできるに過ぎない。ＶＣＯ−ミキサ構造１０、２０の性能は、ＶＣＯからのクロック信号ＬＯ＋、ＬＯ−の周波数の増大にともなって位相ノイズおよび周波数レンジが悪くなり、許容できなくなる。したがって、クロック信号ＬＯ＋、ＬＯ−の周波数ｆ０がおよそ１ＧＨｚを超えるような場合では、ＶＣＯ１０およびミキサ２０を容易に利用することができない。
【００１３】
上述の通り、関連技術であるダイレクト変換ＲＦシステム１００は、その単純さのためＣＭＯＳ・ＲＦ集積化に対しては有利となる。関連技術のダイレクト変換ＲＦシステムにおいては、単一のＰＬＬのみが必要とされ、高性能フィルタは要求されない。しかしながら、関連技術のダイレクト変換アーキテクチャでは単一チップ化が困難あるいは不可能になるという欠点がある。
【００１４】
図３Ａに示す通り、ＶＣＯのようなローカルオシレータ（ＬＯ）からのクロック信号ｃｏｓωＬＯｔは、ミキサ入力に漏れるか、またはローカルオシレータ（ＬＯ）がＲＦキャリアと同一の周波数であるため放射が起こるようなところでは、アンテナへと漏れる。意図したものでない転送クロック信号Δ（ｔ）ｃｏｓωＬＯｔ信号が対象の近傍で反射され、ミキサによって「再受信」され得る。ローパスフィルタは、クロック信号の漏れのため信号Ｍ（ｔ）＋Δ（ｔ）を出力することとなる。図３Ｂに示す通り、ローカルオシレータとのセルフミキシング（self-mixing）は、時間変動やミキサの出力におけるＤＣオフセットの「ふらつき」といった問題を引き起こす。
【００１５】
図３Ｂは時間変動およびＤＣオフセットを示す。「Ａ」はミキサの前の信号、「Ｂ」はミキサの後の信号を表す。回路固有のオフセットとともに時間変動するＤＣオフセットは、受信部のダイナミックレンジを相当減少させる。加えて、ダイレクト変換ＲＦシステムはチャンネル選択のための高周波、低位相ノイズのＰＬＬを必要とする。これは少なくとも上述した理由のために、集積化されたＣＭＯＳ電圧制御オシレータ（ＶＣＯ）に実現することは困難である。
【００１６】
図４は、すべてのポテンシャルチャンネルおよび位相トランジスタを考慮したダブル変換アーキテクチャである関連技術に係るＲＦ通信システム３００のブロック図を示す。ＲＦ通信システム３００は、アンテナ３０５、ＲＦフィルタ３１０、ＬＮＡ３２０、第１ミキサ３４０、第２ミキサ３４５、第１ＬＰＦ３５０、第２ＬＰＦ３５５、第２ステージミキサ３７０〜３７３、第１加算器３７４および第２加算器３７５を有する。さらにＲＦ通信システム３００は、第３ＬＰＦ３８０、第４ＬＰＦ３８５、第１Ａ／Ｄ変換器３９０、第２Ａ／Ｄ変換器３９５、第１および第２ＰＬＬ３３０、３３５、第３ミキサ３６０、パワー増幅器３７０を有する。
【００１７】
ミキサ３４０、３４５、３７０〜３７３はすべて復調用で、一方第３ミキサ３６０は変調用である。第１および第２ミキサ３４０、３４５は、選択されたＲＦ周波数のためのもので、第２ステージミキサ３７０〜３７３は中間周波数（ＩＦ）に対応して選択される。第１ＰＬＬ３３０は高周波またはＲＦ周波数のクロック信号を生成し、第２ＰＬＬ３３５は低周波または中間周波数（ＩＦ）のクロック信号を生成する。
【００１８】
送信データは、ＲＦ周波数によって元の送信データ周波数から低周波となるように、ＰＬＬ３３０からＲＦ周波数のクロック信号によって乗算される。第３ミキサ３６０の出力信号は、パワー増幅器３７０のゲインによって増幅され、その後送信用のアンテナ３０５を介して発信される。
【００１９】
受信データについては、アンテナ３０５がＲＦ信号を受信し、ＲＦフィルタ３１０がＲＦ信号をフィルタする。フィルタされたＲＦ信号はＬＮＡ３２０によって増幅され、単一周波数ローカルオシレータ、一般にはＶＣＯとともに直交ミキサ３４０、３４５によってＩＦ信号に変換される。ＰＬＬ３３０は、ＲＦ信号のＩ信号およびＱ信号用のクロック信号を生成する。第１ミキサ３４０は、ＲＦ信号をＲＦ周波数のＩ信号のためのクロック信号と乗算し、第２ミキサ３４５はＲＦ信号をＲＦ周波数のＱ信号と乗算する。ＬＰＦ３５０、３５５は、変換によってＩＦ信号に変換されないあらゆる周波数成分を除去するために、ＩＦステージ（つまり第１ステージ）で使用される。ＩＦ信号はすべてのチャンネルに対し第２ステージミキサ３７０〜３７３を通過させるよう可能にする。そしてＩＦステージのすべてのチャンネルは、チャンネル選択用にチューン可能なＰＬＬ３５５によって直接ベースバンド周波数信号へ周波数変換される。
【００２０】
復調されたベースバンド信号Ｃは、ローパスフィルタ（ＬＰＦ）３８０、３８５を通過し、Ａ／Ｄ変換器３９０、３９５によってデジタルデータに変換される。その後デジタルデータはベースバンド離散時間信号処理（ＤＳＰ）ブロック（図示せず）へと転送される。
【００２１】
上述の通り、関連技術のダブル変換ＲＦシステム３００は多くのメリットを有する。関連技術のダブル変換ＲＦシステム３００は、高周波数すなわちＲＦ、第１ＰＬＬ３３０でなく、低周波数すなわちＩＦ、第２ＰＬＬ３３５を使用したチャンネルチューニングを実行する。このため高周波数ＲＦ・ＰＬＬ３３０は、より効率的な最適化が可能な固定周波数ＰＬＬとできる。さらにチャンネルチューニングは、低周波数で動作するＩＦ・ＰＬＬ３３５で実行されるため、チャンネル選択に対する位相ノイズの影響を低減することができる。
【００２２】
しかしながら、関連技術のダブル変換ＲＦシステム３００は多くの欠点も有する。関連技術のダブル変換ＲＦシステム３００は２つのＰＬＬを使用しており、単一のチップに集積化することが難しい。さらに、第１ＰＬＬの周波数が高いままであるため、ＣＭＯＳ技術、特にＣＭＯＳ・ＶＣＯで実現することができない。ＶＣＯおよびミキサの構造は、ＣＭＯＳ技術の信頼性に対しておよそ１ＧＨｚの制限を課すことになる。加えて、第２ＰＬＬが所望のキャリアのＩＦの周波数と同じであるため、セルフミキシングの問題は依然として生じる。図５ＡはＲＦ通信システム３００におけるクロック信号の漏れを示す。図５Ｂは、図４のＲＦ通信システムにおける漏れクロック信号Δ（ｔ）ｃｏｓωＬＯ２（ｔ）（たとえばセルフミキシング）に起因する時間変動およびＤＣオフセットの「ふらつき」を示す。
【００２３】
図５Ａにおいて、第１ミキサはＲＦ信号を、周波数ωＬＯ１のＲＦに対応するクロック信号ｃｏｓωＬＯ１ｔと乗算し、周波数ωＬＯ１によって低減された周波数のＭ（ｔ）ｃｏｓωＬＯ２ｔとともにＲＦ信号を出力する。第２ミキサは、第１ミキサからのＲＦ信号を、周波数ωＬＯ２のＩＦに対応するクロック信号ｃｏｓωＬＯ２と乗算する。しかしながら、第２ミキサの出力信号の周波数はＬＰＦの前で所望のＲＦキャリアの周波数と同じとなる。このため第２ミキサの出力信号は基板に漏れるか、または第２ミキサに再び漏れる可能性がある。時間変動するＤＣオフセットは、固有の回路オフセットとともに、受信部のダイナミックレンジを相当低減する。
【００２４】
追加のまたは代替の技術的事項の詳細、特徴および／または背景技術の適切な教示に関しては、上記技術の内容を本明細書において必要に応じて援用する。
【００２５】
（発明の概要）
本発明の目的は、関連する技術の問題点や欠点を少なくとも実質的に解決することにある。
【００２６】
また本発明の他の目的は、ＲＦ通信システムの単一チップ集積化を可能とするＣＭＯＳ・ＲＦフロントエンドおよびその使用方法を提供することにある。
【００２７】
さらにまた本発明の他の目的は、コストおよび電力要求の低減をできるＲＦ通信システムおよび方法を提供することにある。
【００２８】
さらにまた本発明の他の目的は、高速、低ノイズの信頼性あるＣＭＯＳ・ＲＦ通信システムおよびその使用方法を提供することにある。
【００２９】
さらにまた本発明の他の目的は、ＲＦ通信システムのＲＦフロントエンドの周波数レンジを向上させることにある。
【００３０】
さらにまた本発明の他の目的は、単一の基板にＶＣＯ−ミキサを形成することにある。
【００３１】
さらにまた本発明の他の目的は、ＶＣＯ−ミキサ構造の周波数レンジを向上させることにある。
【００３２】
さらにその上に、本発明の他の目的は、ＶＣＯ−ミキサ構造のノイズを低減させることにある。
【００３３】
本発明の他の目的は、ＶＣＯ−ミキサ構造の性能を向上させることにある。
【００３４】
本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、具現化され広範に記載された本発明の構造は、キャリア周波数の選択された信号を有する信号を含め、信号を受信する受信ユニット、キャリア信号とは異なる周波数のクロック信号およびキャリア周波数の基準信号を生成するＰＬＬ、およびキャリア周波数によって低減された周波数の選択された信号を出力するように、多相クロック信号と受信された信号を乗算する復調ミキシングユニットを有する。
【００３５】
さらに本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、単一チップＲＦ通信システムは、ＲＦ信号を受信し送信するトランシーバ、キャリア周波数の２×ｆ／Ｎ倍（ここでＮは正の正数であり、ｆ０はキャリア周波数である）よりも小さい周波数の２Ｎ相クロック信号を生成するＰＬＬ、キャリア周波数によって低減された周波数のＲＦ信号を出力するようにＰＬＬからの２Ｎ相クロック信号とトランシーバからのＲＦ信号を合成するとともに複数の２つの入力ミキサを有する復調ミキシングユニット、および復調ミキシングユニットからのＲＦ信号をデジタル信号に変換するＡ／Ｄ変換器とを有する。
【００３６】
さらにまた本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、ＲＦ通信システムを動作させる方法は、キャリア周波数の選択された信号を有する信号を受信する工程、キャリア周波数とは異なる周波数の多相クロック信号およびキャリア周波数の基準信号を生成する工程、およびキャリア周波数によって低減された周波数の選択された信号を出力するように多相クロック信号と受信された選択された信号を合成する工程を有する。
【００３７】
また本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、本発明の構造は、異なった位相であり、それぞれが基準周波数よりも小さい複数の第１周波数の第１クロック信号を生成するクロック生成器、クロック生成器に接続され、基準周波数とほぼ同じ第２周波数の複数の第２クロック信号を生成し、出力信号を供給するよう入力信号と複数の第２クロック信号を合成する。
【００３８】
本発明の他の効果や目的、特徴は、以下の詳細な説明に一部開示されており、また一部は当該技術分野において通常の知識を有する当業者が以下を精査することにより明らかになるだろうし、あるいは本発明の実施によって知得され得る。本発明の目的および効果は、添付される特許請求の範囲において具体的に特定されているように理解され認識される。
【００３９】
（好ましい実施例の詳細な説明）
ＣＭＯＳ技術を用いて形成される単一チップ無線周波数（ＲＦ）通信システムには多くの条件がある。ＣＭＯＳ電圧制御オシレータ（ＶＣＯ）はノイズ特性が不十分である。したがって、ＣＭＯＳ位相ロックループ（ＰＬＬ）の集積が必要とされる。しかしながら、ＰＬＬの数は小さくすべきであり、そしてＰＬＬの中心周波数は、ＣＭＯＳ・ＶＣＯを用いた位相ノイズの影響を制御するように、送信ＲＦ周波数と十分に異なることが好ましい（例えば、十分に低くすることが好ましい）。高性能フィルタは、これに付随する不都合な領域や電力仕様を考慮すると、省くことが好ましい。また、ＣＭＯＳ・ＲＦシステムに組み込む構成部品の点数は、性能を低下させることなく小さくするか減らすべきである。
【００４０】
本発明の好ましい第１の実施例は、図６に示す「多相、低周波数」（ＭＰＬＦ）変換ＲＦ通信システム５００であり、好ましくは単一のＣＭＯＳチップ上に形成さできる。第１の実施例は、およそ１ＧＨｚを十分に超える周波数で動作することができる。多相低周波数周期信号を乗算することで高周波数の単相周期信号が得られることから、「多相低周波数変換」という語が用いられる。ＭＰＬＦ変換ＲＦ通信システム５００の第１実施例は、フロントエンドＭＰＬＦ・ＲＦブロック５０２および好ましくはベースバンドであるデジタル信号処理（ＤＳＰ）ブロック５０４を有する。上述した通り、関連技術のＤＳＰブロックはＣＭＯＳ技術で形成される。したがって、デジタル信号処理器５５０を有するＤＳＰブロック５０２の詳細な説明は省略する。
【００４１】
ＭＰＬＦ変換ＲＦブロック５０２は、アンテナ５０５、ＲＦフィルタ５１０（たとえばバンドパスフィルタ）、低ノイズ増幅器（ＬＮＡ）５２０、第１および第２ミキサ５３０、５６０をそれぞれ有する。さらにＭＰＦＬ変換ＲＦブロック５０２は、位相ロックループ（ＰＬＬ）５４０、ローパスフィルタ（ＬＰＦ）５８０、アナログ／デジタル（Ａ／Ｄ）変換器５９０、および第２ミキサ５６０とアンテナ５０５の間に接続されるパワー増幅器５７０を有する。ＰＬＬ５４０は、変調および復調クロックを生成する、すなわちその周波数が基準クロック（ＲＥＦ ｆ０）によって決定されるローカルオシレータである。
【００４２】
図７は好適なＰＬＬ５４０の一実施例にかかるブロック図を示す。ＰＬＬ５４０は、それぞれ基準およびメイン分配器６１０、６２０、位相比較器６３０、ループフィルタ６４０および電圧制御オシレータ（ＶＣＯ）６５０を有する。ＶＣＯ６５０は、位相比較器６３０によって基準クロック信号と比較されるＬＯ周波数ｆ０を出力する。位相比較器６３０の出力は、ＶＣＯ６５０の制御信号（たとえば周波数）としてループフィルタ６４０を通過する。ＬＯの周波数は、好ましくは通信システムに応じて適宜変化される。たとえば、パーソナル通信システム（ＰＣＳ）用のＬＯ周波数は約１．８ＧＨｚであり、ＩＭＴ２０００システム用のＬＯ周波数は約２．０ＧＨｚである。
【００４３】
図６に示すＭＰＬＦ変換ＲＦ通信システム５００の第１の実施例において、ＤＳＰブロック５０４からの送信データはＭＰＬＦ・ＲＦブロック５０２によって受信される。送信データは、好ましくはＬＯ周波数の変調第２ミキサ５６０によって変調される。変調されたデータはパワー増幅器５７０によって増幅され、アンテナ５０５によって出力される。
【００４４】
低ノイズ増幅器（ＬＮＡ）５２０はアンテナ５０５からの入力信号を受信し、ＲＦ信号を出力するように信号レベルを増幅する。ＲＦ・ＢＰＦ５２０は、好ましくはアンテナ５０５とＬＮＡ５２０との間に接続される。ＲＦ信号は、好ましくは変調周波数と同じ周波数で復調第１ミキサ５３０によって復調される。復調ミキサ５３０の出力は、ＬＰＦ５８０を通過することによって受信データとなる。受信データは、好ましくはＡ／Ｄ変換器５９０によってデジタル信号に変換され、ＤＳＰ５５０に出力される。
【００４５】
送信ＲＦ周波数よりも十分に低い中心周波数の単一ＰＬＬを用いるために、ＭＰＬＦ変換ＲＦ通信システム５００の第１の実施例は、多相低周波周期信号とともに乗算することによって得られる単相高周波周期信号（つまりＲＦ周波数）を用いる。特に、ＲＦシステムにおいては高周波「サイン」および「コサイン」信号が必要とされるが、本発明はそのように限定されるものでない。周波数ωＲＦのサインおよびコサイン信号は、数１および２に示されるように、周波数ωＲＦ／ＮのＮ相サイン信号の乗算によって得られる。
【００４６】
【数１】
【００４７】
【数２】
【００４８】
残るＮ／２サイン信号は第１のＮ／２サイン信号の反転された形とできるため、乗算因数は「Ｎ」ではなく「Ｎ／２」となる。反転された信号は、好ましくは差分入力ミキサのための差分信号を生成するために用いられる。
【００４９】
図８は、ＭＰＬＦ変換ＲＦ通信システムの第１の実施例に用いることのできる本発明にかかるＲＦブロックの好ましい第２の実施例の受信部７００を示す。受信部７００は、アンテナ７１５、ＲＦフィルタ７２０、ＬＮＡ７２５および復調ミキサ７３０を有する。ＲＦブロックの受信部７００は、さらに、ＰＬＬ７４０、ローパスフィルタ７８０およびアナログ／デジタル変換器７９０を有する。ＰＬＬ７４０は、復調クロック、つまり基準クロック（図示せず）によって決定される周波数（２×ｆ０／Ｎ）に等しいローカルオシレータを生成する。アンテナ７１５、ＲＦフィルタ７２０、ＬＮＡ７２５、ＬＰＦ７８０およびアナログ／デジタル変換器７９０は、第１の実施例と同様に動作するので、詳細な説明は省略する。
【００５０】
ＲＦブロックの受信部７００は１つのＰＬＬ７４０を用いる。ＰＬＬ７４０は周波数２×ｆ０／Ｎを用い、そして全体で２Ｎ相のクロック信号において生成する。ＰＬＬ７４０は、好ましくは数３〜４に示すように決定されるＮ相±ＬＯｃｏｓ（ｋ，ｔ）およびＮ相±ＬＯｓｉｎ（ｋ，ｔ）信号を生成する。
【００５１】
【数３】
【００５２】
【数４】
【００５３】
図８に示すように、ＲＦブロックの受信部７００は上位および下位ミキサアレイ７３２、７３４に分けられた復調ミキサ７３０を有する。上位および下位ミキサアレイ７３２、７３４はそれぞれ複数の従来型の２入力ミキサ７３５を有する。上位ミキサアレイ７３２は、単相で周波数ωＲＦのコサイン信号とＲＦ信号を乗算することに相当する、Ｎ相（Ｎ／２：非反転、Ｎ／２：反転）で周波数（２ωＲＦ）／Ｎのサイン信号とＲＦ信号との乗算を行う。従来型の２入力ミキサは差分入力を必要とすることから、非反転および反転のサイン信号の両方が単一のミキサへの入力のために必要とされる。下位ミキサアレイ７３４は、単相で周波数ωＲＦのサイン信号とＲＦ信号を乗算することに相当する、Ｎ相（Ｎ／２：非反転、Ｎ／２：反転）で周波数（２ωＲＦ）／Ｎのサイン信号とＲＦ信号との乗算を行う。したがって、ＲＦブロックの受信部７００は、図１に示したダイレクト変換アーキテクチャと同等に機能する。しかしながら、本発明にかかる受信部７００は復調において、単相、周波数ωＲＦのサイン信号とは対照的に、Ｎ相、周波数ωＲＦ／Ｎのサイン信号を用いる。
【００５４】
上述の通り、ＰＬＬ７４０は２Ｎ相クロック信号を生成する。Ｎ相クロック信号はＮ相サイン信号およびＮ相コサイン信号である。両方のＮ相信号はＮ／２非反転信号とＮ／２反転信号を有する。Ｎ相サイン信号は、ＲＦ信号とともに上位ミキサアレイ７３２に入力され、そしてＮ相サイン信号はＲＦ信号とともに下位ミキサアレイ７３４に入力される。上位および下位ミキサアレイ７３２および７３４は、複数のミキサ７３５およびＭ個のステージをそれぞれ有する。Ｍ個のステージは、第１ステージ（たとえば７３５）、第２ステージ（たとえば７３５’）、．．．、第Ｍ−１ステージ、および第Ｍステージ（たとえば７３５”）を有する。それぞれのミキサアレイのそれぞれのステージは、２入力を有するミキサを少なくとも１つ有する。第１ステージで第Ｋ１番目のミキサが最大の数のステージである。最後のステージである第Ｍステージは、ステージ全体の中で最も数の少ない（ＫＭ）個のミキサを有する。ステージの中のミキサ数の相対的順位は、不等式Ｋ１＞Ｋ２＞Ｋ３＞Ｋ４．．．．．．．ＫＭ−１＞ＫＭで表すことができる。
【００５５】
それぞれのミキサ７３５は２つの入力部を有する。ミキサ７３５の各入力部は２つの異なる信号を入力するために、各入力は反転信号とこの反転信号の非反転の信号を有する。上述の通り、ＬＮＡ７２５からのＲＦ信号およびＰＬＬ７４６からのＮ信号は、第１ステージでミキサの入力信号として用いられる。第１ステージでミキサ７３５の出力信号は、第２ステージのミキサ７３５’の入力信号として用いられる。同様にして、第（Ｍ−１）ステージのミキサの出力信号は、上位ミキサアレイ７３２および下位ミキサアレイ７３４の第Ｍステージの単一のミキサであるミキサ７３５”の２つの入力信号として用いられる。
【００５６】
図９は、従来型の２入力ミキサを用いたＭＰＬＦ変換ＲＦ通信システムの受信部７００が６相の例を示す。ＰＬＬ８４０は、ミキサ８３０に転送する１２相のサイン信号を生成する。２つの近接する信号の位相差は、π／６（つまり２π／１２）である。位相（０，２，４，６，８，１０）は、上位ミキサ８３２への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｃｏｓ（ωＲＦｔ）およびＲＦ信号を乗算することに相当する。位相（１，３，５，７，９，１１）は、下位ミキサ８３４への入力され、好ましくはＲＦ入力と共に乗算される。このことはｓｉｎ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。したがって、クロック信号の周波数は、クロック信号がＲＦ信号と乗算されたときｆ０となる。
【００５７】
ＰＬＬ８４０は電圧制御ソース（ＶＣＯ）といったクロック生成器を有し、そして復調の上でＲＦ信号と乗算するための１２相クロック信号を生成する。生成されたクロック信号は、ＲＦ信号と乗算される周波数ｆ０よりも低い周波数（２×ｆ０／Ｐ）（Ｐ＝位相数）を有する。ＰＬＬ８４０が多相クロック信号の位相０（phase 0）、．．．．．位相１２（phase 12）を生成するため、ＰＬＬ８４０からのクロック信号は、より低い周波数（２×ｆ０／Ｐ）とすることができる。フィルタされたＲＦ信号は、ＬＮＡ７２５においてゲインをもって増幅され、多相クロック信号と乗算され、その結果復調のためのミキサアレイ８３０において１２のサイン信号となる。クロック信号と乗算されたＲＦ信号は、クロック信号の最終周波数ｆ０によって元の周波数より低い周波数を有する。
【００５８】
ＰＬＬ８４０からのクロック信号の初期周波数（２×ｆ０／Ｐ）は、ミキサ（たとえばミキサアレイ）８３０においてＲＦ信号との乗算のための周波数ｆ０に変更される。そこで、上位ミキサアレイ８３２および下位ミキサアレイ８３４は、周波数（２×ｆ０／Ｐ）を有するクロック信号を結合し、周波数ｆ０を有するクロック信号をＲＦ信号と乗算する。続いて、周波数ｆ０によって低減された周波数を有するＲＦ信号は、ＬＰＦ７８０およびＡ／Ｄ変換器７９０を通り、ＤＳＰ部（図示せず）へと送られる。ＰＬＬ８４０によって生成された１２相サイン信号は、以下のようになる。
【００５９】
【数５】
【００６０】
図１０に、本発明の第３の好ましい実施例にかかるＲＦブロックのＭＰＬＦ変換受信部９００を示す。これはＭＰＬＦ変換ＲＦ通信システムの第１実施例に用いることができる。受信部９００は、アンテナ９１５、ＲＦフィルタ９２０、ＬＮＡ９２５およびミキサ９３０を有する。ＲＦブロックの受信部９００はさらに、ＰＬＬ９４０、ＬＰＦ９８０およびＡ／Ｄ変換器９９０を有する。ＰＬＬ９４０は、復調クロックを生成する。すなわち、基準クロック信号（図示せず）によって決定される周波数（２×ｆＲＦ／Ｎ）と好ましくは等しいローカルオシレータ（ＬＯ）である。アンテナ９１５、ＲＦフィルタ９２０、ＬＮＡ９２５、ＬＰＦ９８０およびＡ／Ｄ変換器９９０は第１の実施例と同様に動作するため、詳細な説明は省略する。
【００６１】
ＲＦブロックの受信部９００はただ１つのＰＬＬを用いる。ＰＬＬ９４０は、好ましくは周波数（２×ｆＲＦ／Ｎ）を用いるクロック生成器９４２を有する。クロック生成器９４２は、合計２Ｎ相信号となるＮ相±ＬＯｃｏｓ（ｋ，ｔ）およびＮ相±ＬＯｓｉｎ（ｋ，ｔ）信号を好ましくは生成する。クロック生成器９４２は好ましくは多相ＶＣＯであり、またミキシングセクション９３０も多相ミキサである。
【００６２】
図１０に示した通り、ＲＦブロックの受信部９００は、多相ミキサ９３２および９３４を用いる。上位多相ミキサ９３２は上位ミキサアレイ７３２の機能に置き換えられ、下位多相ミキサ９３４は下位ミキサアレイ７３４の機能に置き換えられる。
【００６３】
ＰＬＬ９４０は変調および復調のためのクロック信号を生成することができる。ＰＬＬ９４０のクロック生成器９４２は、復調および変調のための周波数（２×ｆ０／Ｎ）（Ｎ＝位相数）を有するクロック信号を生成する。クロック生成器９４２は、ＣＭＯＳデバイスの性能による周波数の限界のために、周波数２×ｆ０／Ｎのクロック信号を生成する。ＲＦ通信システムのＣＭＯＳ性能のために、クロック生成器９４２の周波数はミキシングセクション９３０の周波数と異なり、かつそれより低くする。
【００６４】
図１１に、多相入力ミキサを用いるＭＰＬＦ変換ＲＦ通信システムの受信部１０００を６相とした例を示す。ＰＬＬ１０４０は、多相ミキサ１０３０へ送信される１２相サイン信号を生成する。位相（０，２，４，６，８，１０）は、上位ミキサ１０３２への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｃｏｓ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。位相（１，３，５，７，９，１１）は、下位ミキサ１０３４への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｓｉｎ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。
【００６５】
図１２に、本発明の好ましい第４実施例にかかるＲＦブロックのＭＰＬＦ変換送信部１１００を示す。これはＭＰＬＦ変換ＲＦ通信システムの第１の実施例に用いることができる。受信部１１００は、アンテナ１１０５、ミキサ１１６０、ＰＬＬ１１４０、複数のＬＰＦ１１８０、複数のＤ／Ａ変換器１１９０、およびミキサ１１６０とアンテナ１１０５の間に接続されるパワー増幅器１１７０を有する。ＰＬＬ１１４０はクロック生成器１１４２を用いるクロック信号を有する。クロック生成器１１４２は、好ましくは、基準クロック（ｆＲＦ）によって決定される周波数のローカルオシレータ（ＬＯ）を用いる変調および復調クロック信号を生成する。
【００６６】
第４の実施例におけるＲＦブロックの送信部１１００において、デジタルデータはＤＳＰブロック（図示せず）から受信され、Ｄ／Ａ変換器によってアナログデータに変換され、ＬＰＦ１１８０によってフィルタされる。ミキサ１１６０は、周波数ｆＲＰの変調ＲＦ信号を生成するために、好ましくはＰＬＬ１１４０からの多相低周波数（つまり２×ｆ０／Ｎ）クロック信号、およびＬＰＦ１１８０からのベースバンド信号を受信する。ミキサ１１６０は、好ましくは多相アップ（multi-phase up）変換ミキサ１１６５を有する。また図１２は、多相アップ変換ミキサ１１６５の一例を説明するブロック図を示している。ミキサ１１６５は、変調ＲＦ信号を生成するように、クロック信号ＬＯ（０，．．．．．，Ｎ−１）、／ＬＯ（０，．．．．．，Ｎ−１）を受信する２つの制御回路ブロック１１６２および１１６４を用いる。変調ＲＦデータはパワー増幅器１１７０によって増幅され、その後アンテナ１１０５によって出力される。
【００６７】
上述の通り、復調用のミキサは、クロック信号とＲＦ信号を乗算することによって、クロック信号の周波数とともに受信された高周波数のＲＦ信号を低減する。第４実施例において、ミキサ１１６０は好ましくは、結合されたクロック信号の周波数で送信データを送信データの低周波数が増加するように変調する。ノイズは、復調ほどには、変調において送信データに大きな影響を与えない。しかしながら、クロック信号ＬＯ（０，．．．，Ｎ−１）の周波数低減によって、寄生容量のようなノイズは低減され除去される。その上、およそ１ＧＨｚが限界というＣＭＯＳ技術の周波数制限を克服することができる。したがって、第４実施例は第１〜第３実施例と同様の効果を有することとなる。
【００６８】
図１３Ａは本発明の好ましい実施例にかかる好適なＶＣＯ−ミキサ構造を説明するブロック図である。ＶＣＯ−ミキサ回路は、Ｋｙｅｏｎｇｈｏ Ｌｅｅ氏の米国特許出願第０９／１２１，８６３号「ＶＣＯ−ＭＩＸＥＲ ＳＴＲＵＣＵＴＲＥ」に記載されており、その記載内容を本明細書において援用する。その構造は、多相電圧制御オシレータＶＣＯ１２５０および多相ミキサ１２００を有する。多相ミキサは差動増幅回路１２００Ａおよび結合回路１２００Ｂを有する。
【００６９】
基準周波数ｆＲＥＦ＝ｆ０の基準クロック信号が用いられたとき、多相ＶＣＯ１２５０は、周波数２×ｆ０／Ｎの複数のＮ相クロック信号ＬＯ（ｉ＝０からＮ−１）を生成する（ここでＮ＝ＮＤ×２であり、ＮＤは多相ＶＣＯ１２５０における遅延セルの数に等しい）。言い換えれば、ＶＣＯ１２５０は周波数ｆ０を２×ｆ０／Ｎに低減し、これによって多相ＶＣＯの位相ノイズを低減、周波数レンジの向上を行う。
【００７０】
周波数２×ｆ０／Ｎを有する複数のＮ相中間クロック信号ＬＯ（０），ＬＯ（１），．．．．，ＬＯ（Ｎ−１）は多相ミキサ１２００の結合回路１２００Ｂへ入力される。入力信号（たとえばＲＦ信号ＲＦ＋、ＲＦ−等）は、差動増幅回路１２００Ａへ入力される。差動増幅回路１２００Ｂは無線周波数信号ＲＦ＋、ＲＦ−を差動増幅する。結合回路１２００Ｂは、バイアス電圧ＶＢｉａｓに対応するとともに、元の周波数ｆ０を有する出力クロック信号ＬＯＴ＋、ＬＯＴ−を生成するように、Ｎ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を結合する。その後ミキサ１２００は、出力クロック信号ＬＯＴ＋、ＬＯＴ−とＲＦ信号ＲＦ＋、ＲＦ−の乗算を行う。図１３ＢにＶＣＯ−ミキサ構造１２５０、１２００を説明する回路図を示す。多相ＶＣＯ１２５０は、直列に接続されたＮＤ個の遅延セル１２５０１〜１２５０ＮＤを有する。この配置に基づいて、多相ＶＣＯは周波数２×ｆ０／Ｎを有する複数のＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を生成する。周波数制御信号を生成するＶＣＯの制御回路は、位相周波数検出器１２５４、チャージポンプ１２５６およびそれぞれの遅延セル１２５０１〜１２５０ＮＤへ周波数制御信号を出力するループフィルタ１２５８を有する。位相周波数検出器１２５４は、基準クロック分配回路１２５２およびＶＣＯクロック分配回路１２５３からの基準クロック信号ｆｒｅｆおよびＶＣＯクロック信号ｆＶＣＯをそれぞれ受信する。クロック信号ＬＯ（φ）〜ＬＯ（Ｎ−１）の周波数２×ｆ０／Ｎは、Ｍ’／Ｋ’（ｆｒｅｆ）＝２ｆ０／Ｎで表される。したがって、周波数ｆ０は基準クロック信号ｆｒｅｆおよび分配回路１２５２、１２５３に基づく。言い換えれば、ｆＶＣＯは分配回路１２５２、１２５３のＭ’／Ｋ’を設定する２×ｆ０／Ｎとできる。
【００７１】
多相ミキサ１２００の差動増幅回路１２００Ａは、２つの差動増幅器１２００Ａ１、１２００Ａ２にそれぞれ接続された２つのロードレジスタＲ１’、Ｒ２’を有する。第１の差動増幅器１２００Ａ１は２つのＮＭＯＳトランジスタ１２１０、１２１２を有し、第２の差動増幅器１２００Ａ２は２つのＮＭＯＳトランジスタ１２１４、１２１６を有する。ＮＭＯＳトランジスタ１２１０、１２１６のドレインはロードレジスタＲ１’、Ｒ２’にそれぞれ接続されており、ＮＭＯＳトランジスタ１２１０、１２１６のゲートはＲＦ信号ＲＦ＋を受信するように接続される。さらに、ＮＭＯＳトランジスタ１２１２、１２１４のドレインはロードレジスタＲ２’、Ｒ１’にそれぞれ接続されており、そのゲートはＲＦ信号ＲＦ−を受信するように接続される。ＮＭＯＳトランジスタ１２１０、１２１２およびＮＭＯＳトランジスタ１２１４、１２１６のソースは、互いに接続され、かつ多相ミキサの結合回路１２００Ｂに接続されている。
【００７２】
差動増幅器１２００Ａ１、１２００Ａ２は、別々にＲＦ信号ＲＦ＋、ＲＦ−をそれぞれ増幅し、それによってより正確な出力信号ＯＵＴ＋、ＯＵＴ−を得ることができる。さらに、この差動増幅は、ＲＦ信号ＲＦ＋、ＲＦ−に付加されるかもしれないノイズを取り除く。本発明の好ましい実施例は、２つの差動増幅器１２００Ａ１、１２００Ａ２を有する。ただ本発明は、別の実施例において１つの差分増幅器のみを用いることもできる。
【００７３】
結合回路１２００Ｂは、バイアスＮＭＯＳトランジスタ１２３２、１２３４、バイアスＮＭＯＳトランジスタ１２３２、１２３４にそれぞれ接続された第１結合ユニット１２００Ｂ１と第２結合ユニット１２００Ｂ２、前記第１および第２結合ユニット１２００Ｂ１、１２００Ｂ２に接続された電流源Ｉｓ１を有する。第１結合ユニット１２００Ｂ１は複数のトランジスタユニット１２２００、１２２０２ ．．．．１２２０Ｎ−２を有し、第２結合ユニットは複数の第２のトランジスタユニット１２２０１、１２２０３．．．１２２０Ｎ−１を有する。
【００７４】
好ましくは、それぞれの複数のトランジスタユニットは、複数の直列に接続されたトランジスタを有しており、その直列に接続されたトランジスタは複数のトランジスタユニットの直列に接続されたトランジスタと並列に接続される。好ましくは、それぞれのトランジスタユニットは２つの（２）直列に接続されたトランジスタを有する。つまり、好ましい実施例においては、各結合ユニット１２００Ａや１２００Ｂに全部でＮ／２個のトランジスタユニットがあり、ＮＭＯＳトランジスタの全個数は２×Ｎである。
【００７５】
バイアスＮＭＯＳトランジスタ１２３２、１２３４のゲートはバイアス電圧ＶＢｉａｓが印加されるように接続され、第１および第２の複数のトランジスタユニットにおけるトランジスタのゲートは、周波数２×ｆ０／Ｎを有する対応するＮ相中間クロック信号ＬＯ（ｉ）および／ＬＯ（ｉ）を受信するように接続される（ここで／ＬＯ（ｉ）＝ＬＯ（Ｎ／２＋ｉ）、ｉ＝０，１．．，Ｎ／２−１、）。好ましい実施例では、エラーの防止のためバイアスＮＭＯＳトランジスタ１２３２、１２３４を含めているが、別の実施例ではこのトランジスタを省略してもよい。さらに、結合回路１２００Ｂにおける２×Ｎ個のＮＭＯＳトランジスタのシーケンシャルＯＮ−ＯＦＦ動作は、別の実施例においては他の同等な論理回路および構造と置換可能なＮＡＮＤ論理回路に相当する。
【００７６】
全体に共通の図１３Ｂの構造は、単一チップ上に、つまりＣＭＯＳ技術を用いる単一の半導体基板上に、多相ＶＣＯ１２５０および多相ミキサ１２００を集積化することを可能とする。このような構造および配置は、寄生容量によるノイズを含むノイズを低減する。上述の通り、差動増幅回路１２００ＡにおけるＲＦ信号ＲＦ＋およびＲＦ−を用いる差動増幅は、ノイズを低減する。
【００７７】
基準信号ｆ０を周波数２×ｆ０／ＮのＮ相中間クロック信号ＬＯ（ｉ）に低減することでも、ノイズは低減される。複数のトランジスタが、ＣＭＯＳ技術用の半導体基板のような同一の基板に形成されたとき、複数のＰ−Ｎ接合がこの基板上に形成される。寄生容量はおもにＰ−Ｎ接合に存在する。トランジスタのゲートに加えられる信号の周波数が極めて高いと、低減された周波数２×ｆ０／Ｎと比較して高い周波数ｆ０ははるかに多くのノイズを生じさせる。
【００７８】
さらに、差動増幅回路１２００Ａおよび結合回路１２００Ｂの動作は、周波数ｆ０の出力クロック信号ＬＯＴ＋、ＬＯＴ−に依存する。これは、周波数２×ｆ０／ＮのＮ相中間信号クロック信号を結合させることによって、第１および第２結合ユニット１２００Ｂ１、１２００Ｂ２でそれぞれ供給される。バイアス電圧ＶＢｉａｓが印加されると、ＮＭＯＳトランジスタ１２３２、１２３４に、出力クロック信号ＬＯＴ＋、ＬＯＴ−に基づくＯＮおよびＯＦＦ状態が転送される。ＮＭＯＳトランジスタ１２１０、１２１２、１２１４および１２１６に、ゲート電極に印加されるＲＦ信号ＲＦ＋、ＲＦ−によってＯＮ状態が転送されるが、ＲＦ信号ＲＦ＋、ＲＦ−、および出力信号ＯＵＴ＋、ＯＵＴ−を生成するための出力クロック信号ＬＯＴ＋、ＬＯＴ−の増幅は、バイアスＮＭＯＳトランジスタ１２３２、１２３４がクロック信号ＬＯＴ＋、ＬＯＴ−によってオンされたときに実行される。
【００７９】
図１４は、ＮＤ＝３とＮ＝６のときの多相ＶＣＯおよび多相ミキサの好ましい実施例を示し、図１５Ａ〜１５Ｈは図１４に示す好ましい実施例の回路の動作タイミング図を示す。多相ＶＣＯ１２５０は、６相中間クロック信号ＬＯ（０）〜ＬＯ（５）を生成する３つの遅延セル１２５０１〜１２５０３を有する。遅延セル１２５０１〜１２５０３に対応する５つのトランジスタを有する回路の一例も図示している。説明のためだけに、仮に入力クロック信号を周波数１．５ＧＨｚとしたとき、６相中間クロック信号ＬＯ（０）〜ＬＯ（５）が周波数０．５ＧＨｚとなる場合を示す。
【００８０】
６相ミキサ１２８０は差動増幅回路１２８０Ａおよび結合回路１２８０Ｂを有する。差動増幅回路１２８０Ａは、ＮＭＯＳトランジスタ１２６０と１２６２を有する第１差動増幅器１２８０Ａ１、およびＮＭＯＳトランジスタ１２６４と１２６６０を有する第２差動増幅器１２８０Ａ２を有する。これらはそれぞれロードレジスタＲ３およびＲ４に接続されている。結合回路１２８０Ｂは、共通に電流源ＩＳ２に接続された、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２を有する。第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は、バイアス電圧ＶＢｉａｓによってバイアスが印加されるバイアスＮＭＯＳトランジスタ１２８２、１２８４を介してそれぞれ第１および第２差動増幅器１２８０Ａ１、１２８０Ａ２に接続される。累積的に、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は、全部で１２のトランジスタと共に６つのトランジスタユニット１２７００〜１２７０５を有する。
【００８１】
図１５Ａ〜１５Ｈに示す通り、６相ＶＣＯ１２５０は、低減された周波数ｆ０／３を有する６相中間クロック信号ＬＯ（１）〜ＬＯ（５）を生成する。６相ミキサ１２５０は、６相中間クロック信号ＬＯ（１）〜ＬＯ（５）およびＲＦ信号ＲＦ＋、ＲＦ−を受信する。それぞれの６相中間クロック信号ＬＯ（１）〜ＬＯ（５）および／ＬＯ（０）〜／ＬＯ（２）（ここで／ＬＯ（０）＝ＬＯ（３）、／ＬＯ（１）＝ＬＯ（４）および／ＬＯ（２）＝ＬＯ（５））は、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２に対応するトランジスタに印加される。第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は周波数ｆ０の出力クロック信号ＬＯＴ＋およびＬＯＴ−を生成するように周波数ｆ０／３の６相中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．ＬＯ（４）、ＬＯ（５）を結合する。
【００８２】
ＬＯ（０）がハイ（ｈｉｇｈ）で、かつＬＯ（１）がロー（ｌｏｗ）（ＬＯ（４）＝ｈｉｇｈ）のとき、２つの出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（１）がハイで、かつＬＯ（２）がロー（ＬＯ（５）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれハイとローとなる。ＬＯ（２）がハイでありかつＬＯ（３）がロー（ＬＯ（０）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（３）がハイでありかつＬＯ（４）がロー（ＬＯ（１）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれハイとローとなる。ＬＯ（４）がハイでありかつＬＯ（５）がロー（ＬＯ（２）＝ｈｉｇｈ）のとき、ミキサ５０３の出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（５）がハイでありかつＬＯ（０）がロー（ＬＯ（３）＝ｈｉｇｈ）のとき、２つの出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。
【００８３】
結合回路におけるＮＭＯＳトランジスタのそれぞれのペアは順にオンにされ、それによって図１５Ｇおよび１５Ｈに示すように、出力信号ＬＯＴ＋、ＬＯＴ−を生成する。
【００８４】
上述の通り、好ましい実施例は多くの利点を有する。ＭＰＬＦ変換ＲＦ通信システムの好ましい実施例は高性能なフィルタを必要とせず、１つのＰＬＬを用いるのみである。したがって、ＭＰＬＦ変換アーキテクチャは容易に１つのＣＭＯＳとチップに集積することができる。さらに、チャンネル選択するＰＬＬの周波数はＦＲＰから（２ｆＲＰ）／Ｎへと低減され、これによってＶＣＯといったクロック生成回路の位相ノイズの低減およびチャンネル選択の実行が容易になる。特に、ＰＬＬ周波数（ＬＯ）はキャリア周波数と異なる（たとえば小さい）。その結果、ＭＰＬＦ・ＲＦ通信システムの好ましい実施例は、関連技術のダイレクト変換およびダブル変換通信システムの両方のメリットを享受しながら、両方のアーキテクチャの欠点を排除する。
【００８５】
さらに、頑健で低ノイズＣＯおよびミキサを、ＣＭＯＳ技術を用いて好ましくは半導体基板のような単一の基板上に形成することができる。中間クロック信号の周波数が変調周波数からはずれるので、入力信号および入力クロック信号による干渉は大きく低減される。ＰＬＬ周波数レンジは低中心周波数条件に基づき容易に増加させることができることから、位相ロックループ（ＰＬＬ）周波数レンジは増加する。さらにこのような結果から、ＲＦ通信システムにおけるＲＦフロントエンドのチャンネル選択の能力を高めることができる。
【００８６】
上述の実施例は単なる例示に過ぎず、本発明を限定解釈させるものではない。ここでの教示はそのまま他のタイプの装置に適用することができる。本発明の説明は発明の理解に役立たせるためのものであり、特許請求の範囲を限定させるものではない。多くの代替例、変形、修正は、当該技術分野における当業者にとって明らかであろう。特許請求の範囲においてミーンズ・プラス・ファンクション節があるときは、請求範囲で記載される機能を奏するものとして本明細書中で記載された構造を包含するよう企図しており、構造上の均等物に限られず均等な構造も含まれる。
【００８７】
本発明は、以下の図面を参照して詳細に説明される。図面において、同一の参照符号は同一の要素を意味する。
【図面の簡単な説明】
【図１】 図１は関連技術であるＲＦ通信システムを示す回路図である。
【図２】 図２は関連技術であるＶＣＯ−ミキサ構造を示す回路図である。
【図３】 図３Ａは図１の回路におけるクロック信号の漏れを示す概略図である。
図３Ｂは図３Ａの回路における「セルフ・ミキシング」を示す概略図である。
【図４】 図４は他の関連技術であるＲＦ通信システムを示す回路図である。
【図５】 図５Ａは図４の回路におけるクロック信号の漏れを示す概略図である。
図５Ｂは図５Ａの回路における「セルフミキシング」を示す概略図である。
【図６】 図６は、本発明にかかる多相、低周波数（ＭＰＬＦ）ＲＦ通信システムの第１の好ましい実施例を示す概略図である。
【図７】 図７はＰＬＬ回路の一例を示すブロック図である。
【図８】 図８は、本発明の他の好ましい実施例にかかるＲＦ通信システムの受信部を示すブロック図である。
【図９】 図９は、６相を有する図８のＲＦ通信システムを示すブロック図である。
【図１０】 図１０は、本発明のさらに他の好ましい実施例にかかるＲＦ通信システムの受信部を示すブロック図である。
【図１１】 図１１は、６相を有する図１０のＲＦ通信システムを示すブロック図である。
【図１２】 図１２は、本発明のさらに他の好ましい実施例にかかるＲＦ通信システムの送信部を示すブロック図である。
【図１３】 図１３Ａは、ＶＣＯ−ミキサ構造の一例を示すブロック図である。
図１３Ｂは、図１３ＡのＶＣＯ−ミキサ構造を示す回路図である。
【図１４】 図１４は、他のＶＣＯ−ミキサ構造の一例を示す回路図である。
【図１５】 図１５Ａ〜１５Ｈは、図４の動作タイミングの波形を示す概略図である。
（発明の属する技術分野）
本発明は通信システムに関し、特にＣＭＯＳ無線周波数（ＲＦ）通信システムに関する。また本発明は、電圧制御発振回路（ＶＣＯ）およびミキサ、より詳細には多相ＶＣＯおよびミキサに関する。
【０００２】
（背景技術）
近年、無線周波数（ＲＦ）通信システムにはＰＣＳ通信システムやＩＭＴシステムといった多様なアプリケーションがある。そして、このようなシステムにおけるＣＭＯＳチップ集積化はコストやサイズ、電力消費の低減が追求されてきた。
【０００３】
一般に、ＲＦ通信システムはＲＦフロントエンド・ブロックおよびベースバンド・デジタル信号処理（ＤＳＰ）ブロックから構成される。近年、ベースバンドＤＳＰブロックについては低コスト、低電力のＣＭＯＳ技術が実現されている。しかしながら、ＲＦフロントエンドブロックにはＣＭＯＳ技術を利用できない。この理由は、ＣＭＯＳ技術の速度面およびノイズ特性の限界のため、一般のＲＦ通信システムの速度面およびノイズの仕様に満たないからである。
【０００４】
たとえば、ＰＣＳハンドフォンシステム（PCS hand-phone systems）は２．０ＧＨｚを超える周波数で動作するが、現在のＣＭＯＳ技術では速度およびノイズの面でおよそ１．０ＧＨｚまでしか信頼性ある動作ができない。したがって、ＲＦフロントエンドブロックはバイポーラやｂｉ−ＣＭＯＳ技術を利用して実現されている。バイポーラやｂｉ−ＣＭＯＳ技術は、ＣＭＯＳ技術よりも速度やノイズ特性が優れているが、高価で消費電力が大きい。
【０００５】
近年、ＲＦアーキテクチャとして「ダイレクト変換」、「ダブル変換」と呼ばれる２つの異なるタイプがＣＭＯＳ・ＲＦ通信システムに用いられている。これらのアーキテクチャは、両者ともＣＭＯＳの実現に関しては利点と欠点を有している。
【０００６】
図１に、本発明の関連技術であるダイレクト変換のＣＭＯＳ・ＲＦ通信システム１００を示す。このダイレクト変換ＣＭＯＳ・ＲＦ通信システム１００は、アンテナ１０５、ＲＦフィルタ１１０、低ノイズ増幅器（ＬＮＡ）１２０、第１ミキサ１４０、第２ミキサ１４５、位相ロックループ（ＰＬＬ）１３０、第１ローパスフィルタ（ＬＰＦ）１５０、第２ＬＰＦ１５５、第１アナログ／デジタル（Ａ／Ｄ）変換器１６０、第２Ａ／Ｄ変換器１６５、第３ミキサ１６０およびパワー増幅器１７０を有する。
【０００７】
アンテナ１０５はＲＦ信号を受信し、選択されたＲＦ信号がその後ＲＦフィルタ１１０においてフィルタされる。そのフィルタされたＲＦ信号はＬＮＡ１２０におけるゲインをもって増幅され、ＬＮＡ１２０を通過したＲＦ信号は第１および第２ミキサ１４０、１４５における直交乗算によって直接ベースバンド信号に復調される。ＰＬＬ１３０は、電圧制御オシレータ（ＶＣＯ）を用いて、２つのタイプのクロック信号Ｉ信号およびＱ信号を好ましくは生成する。Ｉ信号とＱ信号は、位相角を除いて同じものである。Ｉ信号は、好ましくはＱ信号から９０゜ずれた位相を有する。つまりＱ信号は、直角の位相のずれがあるＩ信号に位相シフトされている。２つの信号Ｉ、Ｑのセットは、ノイズや干渉の影響に関わらず、受信した情報を特定し維持させ、ＲＦシステムの性能を向上させるために好ましくは用いられる。異なった位相を有する２つのタイプの信号を送信することで、情報の損失あるいは変化の確率が低減される。図１における復調周波数ｆ０は、変調周波数ｆ０に等しい。
【０００８】
復調されたベースバンド信号は、第１および第２ＬＰＦ１５０、１５５を通過し、最終的に第１および第２Ａ／Ｄ変換器１６０、１６５でのＡ／Ｄ変換に必要な各信号となるように、周波数ｆ０によって元の周波数から低周波数に低減される。その後、デジタル信号はベースバンド離散時間信号処理（ＤＳＰ）ブロック（図示せず）に転送される。チャンネル選択は位相ロックループ（ＰＬＬ）１３０における周波数ｆ０を変化させることによって行われる。
【０００９】
ＣＭＯＳ技術の信頼性がおよそ１ＧＨｚに制限される理由として考えられる一因は、ＰＬＬ１３０のミキサおよびＶＣＯの構造による。図２に、背景技術となるＶＣＯ−ミキサの回路図を示す。ここで、ＶＣＯ１０は４つの差分遅延セル１２、１４、１６、１８を有しており、リングオシレータと同様の構造を有する。４つの差分遅延セル１２、１４、１６、１８は直列に接続され、それぞれ周波数ｆ０を有するクロック信号ＬＯ＋および反転されたクロック信号ＬＯ−を生成する。周波数制御信号を生成するＶＣＯ１０用の制御回路は、位相周波数検出器４、チャージポンプ６、および周波数制御信号を各遅延セル１２、１４、１６、１８に出力するループフィルタ８を有する。位相周波数検出器４は、基準クロック分配回路２およびＶＣＯクロック分配回路３からの基準クロック信号ｆｒｅｆおよびＶＣＯクロック信号ｆＶＣＯをそれぞれ受信する。クロック信号ＬＯ＋およびＬＯ−の周波数ｆ０は、Ｍ／Ｋ（ｆｒｅｆ）＝ｆ０で表される。
【００１０】
このため、周波数ｆ０は基準クロック信号ｆｒｅｆおよび分配回路２、３に基づく。
【００１１】
ミキサ２０（例えばギルバート乗算器）は、無線周波数（ＲＦ）信号ＲＦ＋およびＲＦ−といった入力信号を、クロック信号ＬＯ＋およびＬＯ−とともに乗算する。ミキサ２０は電源電圧ＶＤＤに接続された２つのロードレジスタＲ１、Ｒ２と、８つのＮＭＯＳトランジスタ２１〜２８と、電流源ＩＳ１を有する。ＮＭＯＳトランジスタ２１、２２のゲートは、クロック信号ＬＯ＋を受信するよう接続され、ＮＭＯＳトランジスタ２３、２４のゲートは、反転されたクロック信号ＬＯ−を受信するように接続される。ＮＭＯＳトランジスタ２５、２６のゲートは、コモンバイアス電圧ＶＢｉａｓが印加される。ＮＭＯＳトランジスタ２７、２８のゲートは、ＲＦ信号ＲＦ＋、ＲＦ−をそれぞれ受信する。よって、クロック信号ＬＯ＋、ＬＯ−は、トランジスタ２５と２７またはトランジスタ２６と２８に、「ＯＮ」状態が転送されたときのみ、ＲＦ信号ＲＦ＋、ＲＦ−と乗算される。ミキサ２０の出力信号ＯＵＴ＋、ＯＵＴ−は、クロック信号ＬＯ＋、ＬＯ−の周波数ｆ０によって、元の周波数よりも低い周波数を有する。
【００１２】
周波数レンジが広いことや位相ノイズが低いことは様々なアプリケーションに望まれる一方で、ＶＣＯ−ミキサ構造１０、２０は位相ノイズおよび周波数レンジの信頼性に関しておよそ１ＧＨｚの周波数までサポートできるに過ぎない。ＶＣＯ−ミキサ構造１０、２０の性能は、ＶＣＯからのクロック信号ＬＯ＋、ＬＯ−の周波数の増大にともなって位相ノイズおよび周波数レンジが悪くなり、許容できなくなる。したがって、クロック信号ＬＯ＋、ＬＯ−の周波数ｆ０がおよそ１ＧＨｚを超えるような場合では、ＶＣＯ１０およびミキサ２０を容易に利用することができない。
【００１３】
上述の通り、関連技術であるダイレクト変換ＲＦシステム１００は、その単純さのためＣＭＯＳ・ＲＦ集積化に対しては有利となる。関連技術のダイレクト変換ＲＦシステムにおいては、単一のＰＬＬのみが必要とされ、高性能フィルタは要求されない。しかしながら、関連技術のダイレクト変換アーキテクチャでは単一チップ化が困難あるいは不可能になるという欠点がある。
【００１４】
図３Ａに示す通り、ＶＣＯのようなローカルオシレータ（ＬＯ）からのクロック信号ｃｏｓωＬＯｔは、ミキサ入力に漏れるか、またはローカルオシレータ（ＬＯ）がＲＦキャリアと同一の周波数であるため放射が起こるようなところでは、アンテナへと漏れる。意図したものでない転送クロック信号Δ（ｔ）ｃｏｓωＬＯｔ信号が対象の近傍で反射され、ミキサによって「再受信」され得る。ローパスフィルタは、クロック信号の漏れのため信号Ｍ（ｔ）＋Δ（ｔ）を出力することとなる。図３Ｂに示す通り、ローカルオシレータとのセルフミキシング（self-mixing）は、時間変動やミキサの出力におけるＤＣオフセットの「ふらつき」といった問題を引き起こす。
【００１５】
図３Ｂは時間変動およびＤＣオフセットを示す。「Ａ」はミキサの前の信号、「Ｂ」はミキサの後の信号を表す。回路固有のオフセットとともに時間変動するＤＣオフセットは、受信部のダイナミックレンジを相当減少させる。加えて、ダイレクト変換ＲＦシステムはチャンネル選択のための高周波、低位相ノイズのＰＬＬを必要とする。これは少なくとも上述した理由のために、集積化されたＣＭＯＳ電圧制御オシレータ（ＶＣＯ）に実現することは困難である。
【００１６】
図４は、すべてのポテンシャルチャンネルおよび位相トランジスタを考慮したダブル変換アーキテクチャである関連技術に係るＲＦ通信システム３００のブロック図を示す。ＲＦ通信システム３００は、アンテナ３０５、ＲＦフィルタ３１０、ＬＮＡ３２０、第１ミキサ３４０、第２ミキサ３４５、第１ＬＰＦ３５０、第２ＬＰＦ３５５、第２ステージミキサ３７０〜３７３、第１加算器３７４および第２加算器３７５を有する。さらにＲＦ通信システム３００は、第３ＬＰＦ３８０、第４ＬＰＦ３８５、第１Ａ／Ｄ変換器３９０、第２Ａ／Ｄ変換器３９５、第１および第２ＰＬＬ３３０、３３５、第３ミキサ３６０、パワー増幅器３７０を有する。
【００１７】
ミキサ３４０、３４５、３７０〜３７３はすべて復調用で、一方第３ミキサ３６０は変調用である。第１および第２ミキサ３４０、３４５は、選択されたＲＦ周波数のためのもので、第２ステージミキサ３７０〜３７３は中間周波数（ＩＦ）に対応して選択される。第１ＰＬＬ３３０は高周波またはＲＦ周波数のクロック信号を生成し、第２ＰＬＬ３３５は低周波または中間周波数（ＩＦ）のクロック信号を生成する。
【００１８】
送信データは、ＲＦ周波数によって元の送信データ周波数から低周波となるように、ＰＬＬ３３０からＲＦ周波数のクロック信号によって乗算される。第３ミキサ３６０の出力信号は、パワー増幅器３７０のゲインによって増幅され、その後送信用のアンテナ３０５を介して発信される。
【００１９】
受信データについては、アンテナ３０５がＲＦ信号を受信し、ＲＦフィルタ３１０がＲＦ信号をフィルタする。フィルタされたＲＦ信号はＬＮＡ３２０によって増幅され、単一周波数ローカルオシレータ、一般にはＶＣＯとともに直交ミキサ３４０、３４５によってＩＦ信号に変換される。ＰＬＬ３３０は、ＲＦ信号のＩ信号およびＱ信号用のクロック信号を生成する。第１ミキサ３４０は、ＲＦ信号をＲＦ周波数のＩ信号のためのクロック信号と乗算し、第２ミキサ３４５はＲＦ信号をＲＦ周波数のＱ信号と乗算する。ＬＰＦ３５０、３５５は、変換によってＩＦ信号に変換されないあらゆる周波数成分を除去するために、ＩＦステージ（つまり第１ステージ）で使用される。ＩＦ信号はすべてのチャンネルに対し第２ステージミキサ３７０〜３７３を通過させるよう可能にする。そしてＩＦステージのすべてのチャンネルは、チャンネル選択用にチューン可能なＰＬＬ３５５によって直接ベースバンド周波数信号へ周波数変換される。
【００２０】
復調されたベースバンド信号Ｃは、ローパスフィルタ（ＬＰＦ）３８０、３８５を通過し、Ａ／Ｄ変換器３９０、３９５によってデジタルデータに変換される。その後デジタルデータはベースバンド離散時間信号処理（ＤＳＰ）ブロック（図示せず）へと転送される。
【００２１】
上述の通り、関連技術のダブル変換ＲＦシステム３００は多くのメリットを有する。関連技術のダブル変換ＲＦシステム３００は、高周波数すなわちＲＦ、第１ＰＬＬ３３０でなく、低周波数すなわちＩＦ、第２ＰＬＬ３３５を使用したチャンネルチューニングを実行する。このため高周波数ＲＦ・ＰＬＬ３３０は、より効率的な最適化が可能な固定周波数ＰＬＬとできる。さらにチャンネルチューニングは、低周波数で動作するＩＦ・ＰＬＬ３３５で実行されるため、チャンネル選択に対する位相ノイズの影響を低減することができる。
【００２２】
しかしながら、関連技術のダブル変換ＲＦシステム３００は多くの欠点も有する。関連技術のダブル変換ＲＦシステム３００は２つのＰＬＬを使用しており、単一のチップに集積化することが難しい。さらに、第１ＰＬＬの周波数が高いままであるため、ＣＭＯＳ技術、特にＣＭＯＳ・ＶＣＯで実現することができない。ＶＣＯおよびミキサの構造は、ＣＭＯＳ技術の信頼性に対しておよそ１ＧＨｚの制限を課すことになる。加えて、第２ＰＬＬが所望のキャリアのＩＦの周波数と同じであるため、セルフミキシングの問題は依然として生じる。図５ＡはＲＦ通信システム３００におけるクロック信号の漏れを示す。図５Ｂは、図４のＲＦ通信システムにおける漏れクロック信号Δ（ｔ）ｃｏｓωＬＯ２（ｔ）（たとえばセルフミキシング）に起因する時間変動およびＤＣオフセットの「ふらつき」を示す。
【００２３】
図５Ａにおいて、第１ミキサはＲＦ信号を、周波数ωＬＯ１のＲＦに対応するクロック信号ｃｏｓωＬＯ１ｔと乗算し、周波数ωＬＯ１によって低減された周波数のＭ（ｔ）ｃｏｓωＬＯ２ｔとともにＲＦ信号を出力する。第２ミキサは、第１ミキサからのＲＦ信号を、周波数ωＬＯ２のＩＦに対応するクロック信号ｃｏｓωＬＯ２と乗算する。しかしながら、第２ミキサの出力信号の周波数はＬＰＦの前で所望のＲＦキャリアの周波数と同じとなる。このため第２ミキサの出力信号は基板に漏れるか、または第２ミキサに再び漏れる可能性がある。時間変動するＤＣオフセットは、固有の回路オフセットとともに、受信部のダイナミックレンジを相当低減する。
【００２４】
追加のまたは代替の技術的事項の詳細、特徴および／または背景技術の適切な教示に関しては、上記技術の内容を本明細書において必要に応じて援用する。
【００２５】
（発明の概要）
本発明の目的は、関連する技術の問題点や欠点を少なくとも実質的に解決することにある。
【００２６】
また本発明の他の目的は、ＲＦ通信システムの単一チップ集積化を可能とするＣＭＯＳ・ＲＦフロントエンドおよびその使用方法を提供することにある。
【００２７】
さらにまた本発明の他の目的は、コストおよび電力要求の低減をできるＲＦ通信システムおよび方法を提供することにある。
【００２８】
さらにまた本発明の他の目的は、高速、低ノイズの信頼性あるＣＭＯＳ・ＲＦ通信システムおよびその使用方法を提供することにある。
【００２９】
さらにまた本発明の他の目的は、ＲＦ通信システムのＲＦフロントエンドの周波数レンジを向上させることにある。
【００３０】
さらにまた本発明の他の目的は、単一の基板にＶＣＯ−ミキサを形成することにある。
【００３１】
さらにまた本発明の他の目的は、ＶＣＯ−ミキサ構造の周波数レンジを向上させることにある。
【００３２】
さらにその上に、本発明の他の目的は、ＶＣＯ−ミキサ構造のノイズを低減させることにある。
【００３３】
本発明の他の目的は、ＶＣＯ−ミキサ構造の性能を向上させることにある。
【００３４】
本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、具現化され広範に記載された本発明の構造は、キャリア周波数の選択された信号を有する信号を含め、信号を受信する受信ユニット、キャリア信号とは異なる周波数のクロック信号およびキャリア周波数の基準信号を生成するＰＬＬ、およびキャリア周波数によって低減された周波数の選択された信号を出力するように、多相クロック信号と受信された信号を乗算する復調ミキシングユニットを有する。
【００３５】
さらに本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、単一チップＲＦ通信システムは、ＲＦ信号を受信し送信するトランシーバ、キャリア周波数の２×ｆ／Ｎ倍（ここでＮは正の正数であり、ｆ０はキャリア周波数である）よりも小さい周波数の２Ｎ相クロック信号を生成するＰＬＬ、キャリア周波数によって低減された周波数のＲＦ信号を出力するようにＰＬＬからの２Ｎ相クロック信号とトランシーバからのＲＦ信号を合成するとともに複数の２つの入力ミキサを有する復調ミキシングユニット、および復調ミキシングユニットからのＲＦ信号をデジタル信号に変換するＡ／Ｄ変換器とを有する。
【００３６】
さらにまた本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、ＲＦ通信システムを動作させる方法は、キャリア周波数の選択された信号を有する信号を受信する工程、キャリア周波数とは異なる周波数の多相クロック信号およびキャリア周波数の基準信号を生成する工程、およびキャリア周波数によって低減された周波数の選択された信号を出力するように多相クロック信号と受信された選択された信号を合成する工程を有する。
【００３７】
また本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、本発明の構造は、異なった位相であり、それぞれが基準周波数よりも小さい複数の第１周波数の第１クロック信号を生成するクロック生成器、クロック生成器に接続され、基準周波数とほぼ同じ第２周波数の複数の第２クロック信号を生成し、出力信号を供給するよう入力信号と複数の第２クロック信号を合成する。
【００３８】
本発明の他の効果や目的、特徴は、以下の詳細な説明に一部開示されており、また一部は当該技術分野において通常の知識を有する当業者が以下を精査することにより明らかになるだろうし、あるいは本発明の実施によって知得され得る。本発明の目的および効果は、添付される特許請求の範囲において具体的に特定されているように理解され認識される。
【００３９】
（好ましい実施例の詳細な説明）
ＣＭＯＳ技術を用いて形成される単一チップ無線周波数（ＲＦ）通信システムには多くの条件がある。ＣＭＯＳ電圧制御オシレータ（ＶＣＯ）はノイズ特性が不十分である。したがって、ＣＭＯＳ位相ロックループ（ＰＬＬ）の集積が必要とされる。しかしながら、ＰＬＬの数は小さくすべきであり、そしてＰＬＬの中心周波数は、ＣＭＯＳ・ＶＣＯを用いた位相ノイズの影響を制御するように、送信ＲＦ周波数と十分に異なることが好ましい（例えば、十分に低くすることが好ましい）。高性能フィルタは、これに付随する不都合な領域や電力仕様を考慮すると、省くことが好ましい。また、ＣＭＯＳ・ＲＦシステムに組み込む構成部品の点数は、性能を低下させることなく小さくするか減らすべきである。
【００４０】
本発明の好ましい第１の実施例は、図６に示す「多相、低周波数」（ＭＰＬＦ）変換ＲＦ通信システム５００であり、好ましくは単一のＣＭＯＳチップ上に形成さできる。第１の実施例は、およそ１ＧＨｚを十分に超える周波数で動作することができる。多相低周波数周期信号を乗算することで高周波数の単相周期信号が得られることから、「多相低周波数変換」という語が用いられる。ＭＰＬＦ変換ＲＦ通信システム５００の第１実施例は、フロントエンドＭＰＬＦ・ＲＦブロック５０２および好ましくはベースバンドであるデジタル信号処理（ＤＳＰ）ブロック５０４を有する。上述した通り、関連技術のＤＳＰブロックはＣＭＯＳ技術で形成される。したがって、デジタル信号処理器５５０を有するＤＳＰブロック５０２の詳細な説明は省略する。
【００４１】
ＭＰＬＦ変換ＲＦブロック５０２は、アンテナ５０５、ＲＦフィルタ５１０（たとえばバンドパスフィルタ）、低ノイズ増幅器（ＬＮＡ）５２０、第１および第２ミキサ５３０、５６０をそれぞれ有する。さらにＭＰＦＬ変換ＲＦブロック５０２は、位相ロックループ（ＰＬＬ）５４０、ローパスフィルタ（ＬＰＦ）５８０、アナログ／デジタル（Ａ／Ｄ）変換器５９０、および第２ミキサ５６０とアンテナ５０５の間に接続されるパワー増幅器５７０を有する。ＰＬＬ５４０は、変調および復調クロックを生成する、すなわちその周波数が基準クロック（ＲＥＦ ｆ０）によって決定されるローカルオシレータである。
【００４２】
図７は好適なＰＬＬ５４０の一実施例にかかるブロック図を示す。ＰＬＬ５４０は、それぞれ基準およびメイン分配器６１０、６２０、位相比較器６３０、ループフィルタ６４０および電圧制御オシレータ（ＶＣＯ）６５０を有する。ＶＣＯ６５０は、位相比較器６３０によって基準クロック信号と比較されるＬＯ周波数ｆ０を出力する。位相比較器６３０の出力は、ＶＣＯ６５０の制御信号（たとえば周波数）としてループフィルタ６４０を通過する。ＬＯの周波数は、好ましくは通信システムに応じて適宜変化される。たとえば、パーソナル通信システム（ＰＣＳ）用のＬＯ周波数は約１．８ＧＨｚであり、ＩＭＴ２０００システム用のＬＯ周波数は約２．０ＧＨｚである。
【００４３】
図６に示すＭＰＬＦ変換ＲＦ通信システム５００の第１の実施例において、ＤＳＰブロック５０４からの送信データはＭＰＬＦ・ＲＦブロック５０２によって受信される。送信データは、好ましくはＬＯ周波数の変調第２ミキサ５６０によって変調される。変調されたデータはパワー増幅器５７０によって増幅され、アンテナ５０５によって出力される。
【００４４】
低ノイズ増幅器（ＬＮＡ）５２０はアンテナ５０５からの入力信号を受信し、ＲＦ信号を出力するように信号レベルを増幅する。ＲＦ・ＢＰＦ５２０は、好ましくはアンテナ５０５とＬＮＡ５２０との間に接続される。ＲＦ信号は、好ましくは変調周波数と同じ周波数で復調第１ミキサ５３０によって復調される。復調ミキサ５３０の出力は、ＬＰＦ５８０を通過することによって受信データとなる。受信データは、好ましくはＡ／Ｄ変換器５９０によってデジタル信号に変換され、ＤＳＰ５５０に出力される。
【００４５】
送信ＲＦ周波数よりも十分に低い中心周波数の単一ＰＬＬを用いるために、ＭＰＬＦ変換ＲＦ通信システム５００の第１の実施例は、多相低周波周期信号とともに乗算することによって得られる単相高周波周期信号（つまりＲＦ周波数）を用いる。特に、ＲＦシステムにおいては高周波「サイン」および「コサイン」信号が必要とされるが、本発明はそのように限定されるものでない。周波数ωＲＦのサインおよびコサイン信号は、数１および２に示されるように、周波数ωＲＦ／ＮのＮ相サイン信号の乗算によって得られる。
【００４６】
【数１】
【数２】
残るＮ／２サイン信号は第１のＮ／２サイン信号の反転された形とできるため、乗算因数は「Ｎ」ではなく「Ｎ／２」となる。反転された信号は、好ましくは差分入力ミキサのための差分信号を生成するために用いられる。
【００４９】
図８は、ＭＰＬＦ変換ＲＦ通信システムの第１の実施例に用いることのできる本発明にかかるＲＦブロックの好ましい第２の実施例の受信部７００を示す。受信部７００は、アンテナ７１５、ＲＦフィルタ７２０、ＬＮＡ７２５および復調ミキサ７３０を有する。ＲＦブロックの受信部７００は、さらに、ＰＬＬ７４０、ローパスフィルタ７８０およびアナログ／デジタル変換器７９０を有する。ＰＬＬ７４０は、復調クロック、つまり基準クロック（図示せず）によって決定される周波数（２×ｆ０／Ｎ）に等しいローカルオシレータを生成する。アンテナ７１５、ＲＦフィルタ７２０、ＬＮＡ７２５、ＬＰＦ７８０およびアナログ／デジタル変換器７９０は、第１の実施例と同様に動作するので、詳細な説明は省略する。
【００５０】
ＲＦブロックの受信部７００は１つのＰＬＬ７４０を用いる。ＰＬＬ７４０は周波数２×ｆ０／Ｎを用い、そして全体で２Ｎ相のクロック信号において生成する。ＰＬＬ７４０は、好ましくは数３〜４に示すように決定されるＮ相±ＬＯｃｏｓ（ｋ，ｔ）およびＮ相±ＬＯｓｉｎ（ｋ，ｔ）信号を生成する。
【００５１】
【数３】
【数４】
図８に示すように、ＲＦブロックの受信部７００は上位および下位ミキサアレイ７３２、７３４に分けられた復調ミキサ７３０を有する。上位および下位ミキサアレイ７３２、７３４はそれぞれ複数の従来型の２入力ミキサ７３５を有する。上位ミキサアレイ７３２は、単相で周波数ωＲＦのコサイン信号とＲＦ信号を乗算することに相当する、Ｎ相（Ｎ／２：非反転、Ｎ／２：反転）で周波数（２ωＲＦ）／Ｎのサイン信号とＲＦ信号との乗算を行う。従来型の２入力ミキサは差分入力を必要とすることから、非反転および反転のサイン信号の両方が単一のミキサへの入力のために必要とされる。下位ミキサアレイ７３４は、単相で周波数ωＲＦのサイン信号とＲＦ信号を乗算することに相当する、Ｎ相（Ｎ／２：非反転、Ｎ／２：反転）で周波数（２ωＲＦ）／Ｎのサイン信号とＲＦ信号との乗算を行う。したがって、ＲＦブロックの受信部７００は、図１に示したダイレクト変換アーキテクチャと同等に機能する。しかしながら、本発明にかかる受信部７００は復調において、単相、周波数ωＲＦのサイン信号とは対照的に、Ｎ相、周波数ωＲＦ／Ｎのサイン信号を用いる。
【００５４】
上述の通り、ＰＬＬ７４０は２Ｎ相クロック信号を生成する。Ｎ相クロック信号はＮ相サイン信号およびＮ相コサイン信号である。両方のＮ相信号はＮ／２非反転信号とＮ／２反転信号を有する。Ｎ相サイン信号は、ＲＦ信号とともに上位ミキサアレイ７３２に入力され、そしてＮ相サイン信号はＲＦ信号とともに下位ミキサアレイ７３４に入力される。上位および下位ミキサアレイ７３２および７３４は、複数のミキサ７３５およびＭ個のステージをそれぞれ有する。Ｍ個のステージは、第１ステージ（たとえば７３５）、第２ステージ（たとえば７３５’）、．．．、第Ｍ−１ステージ、および第Ｍステージ（たとえば７３５”）を有する。それぞれのミキサアレイのそれぞれのステージは、２入力を有するミキサを少なくとも１つ有する。第１ステージで第Ｋ１番目のミキサが最大の数のステージである。最後のステージである第Ｍステージは、ステージ全体の中で最も数の少ない（ＫＭ）個のミキサを有する。ステージの中のミキサ数の相対的順位は、不等式Ｋ１＞Ｋ２＞Ｋ３＞Ｋ４．．．．．．．ＫＭ−１＞ＫＭで表すことができる。
【００５５】
それぞれのミキサ７３５は２つの入力部を有する。ミキサ７３５の各入力部は２つの異なる信号を入力するために、各入力は反転信号とこの反転信号の非反転の信号を有する。上述の通り、ＬＮＡ７２５からのＲＦ信号およびＰＬＬ７４６からのＮ信号は、第１ステージでミキサの入力信号として用いられる。第１ステージでミキサ７３５の出力信号は、第２ステージのミキサ７３５’の入力信号として用いられる。同様にして、第（Ｍ−１）ステージのミキサの出力信号は、上位ミキサアレイ７３２および下位ミキサアレイ７３４の第Ｍステージの単一のミキサであるミキサ７３５”の２つの入力信号として用いられる。
【００５６】
図９は、従来型の２入力ミキサを用いたＭＰＬＦ変換ＲＦ通信システムの受信部７００が６相の例を示す。ＰＬＬ８４０は、ミキサ８３０に転送する１２相のサイン信号を生成する。２つの近接する信号の位相差は、π／６（つまり２π／１２）である。位相（０，２，４，６，８，１０）は、上位ミキサ８３２への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｃｏｓ（ωＲＦｔ）およびＲＦ信号を乗算することに相当する。位相（１，３，５，７，９，１１）は、下位ミキサ８３４への入力され、好ましくはＲＦ入力と共に乗算される。このことはｓｉｎ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。したがって、クロック信号の周波数は、クロック信号がＲＦ信号と乗算されたときｆ０となる。
【００５７】
ＰＬＬ８４０は電圧制御ソース（ＶＣＯ）といったクロック生成器を有し、そして復調の上でＲＦ信号と乗算するための１２相クロック信号を生成する。生成されたクロック信号は、ＲＦ信号と乗算される周波数ｆ０よりも低い周波数（２×ｆ０／Ｐ）（Ｐ＝位相数）を有する。ＰＬＬ８４０が多相クロック信号の位相０（phase 0）、．．．．．位相１２（phase 12）を生成するため、ＰＬＬ８４０からのクロック信号は、より低い周波数（２×ｆ０／Ｐ）とすることができる。フィルタされたＲＦ信号は、ＬＮＡ７２５においてゲインをもって増幅され、多相クロック信号と乗算され、その結果復調のためのミキサアレイ８３０において１２のサイン信号となる。クロック信号と乗算されたＲＦ信号は、クロック信号の最終周波数ｆ０によって元の周波数より低い周波数を有する。
【００５８】
ＰＬＬ８４０からのクロック信号の初期周波数（２×ｆ０／Ｐ）は、ミキサ（たとえばミキサアレイ）８３０においてＲＦ信号との乗算のための周波数ｆ０に変更される。そこで、上位ミキサアレイ８３２および下位ミキサアレイ８３４は、周波数（２×ｆ０／Ｐ）を有するクロック信号を結合し、周波数ｆ０を有するクロック信号をＲＦ信号と乗算する。続いて、周波数ｆ０によって低減された周波数を有するＲＦ信号は、ＬＰＦ７８０およびＡ／Ｄ変換器７９０を通り、ＤＳＰ部（図示せず）へと送られる。ＰＬＬ８４０によって生成された１２相サイン信号は、以下のようになる。
【００５９】
【数５】
図１０に、本発明の第３の好ましい実施例にかかるＲＦブロックのＭＰＬＦ変換受信部９００を示す。これはＭＰＬＦ変換ＲＦ通信システムの第１実施例に用いることができる。受信部９００は、アンテナ９１５、ＲＦフィルタ９２０、ＬＮＡ９２５およびミキサ９３０を有する。ＲＦブロックの受信部９００はさらに、ＰＬＬ９４０、ＬＰＦ９８０およびＡ／Ｄ変換器９９０を有する。ＰＬＬ９４０は、復調クロックを生成する。すなわち、基準クロック信号（図示せず）によって決定される周波数（２×ｆＲＦ／Ｎ）と好ましくは等しいローカルオシレータ（ＬＯ）である。アンテナ９１５、ＲＦフィルタ９２０、ＬＮＡ９２５、ＬＰＦ９８０およびＡ／Ｄ変換器９９０は第１の実施例と同様に動作するため、詳細な説明は省略する。
【００６１】
ＲＦブロックの受信部９００はただ１つのＰＬＬを用いる。ＰＬＬ９４０は、好ましくは周波数（２×ｆＲＦ／Ｎ）を用いるクロック生成器９４２を有する。クロック生成器９４２は、合計２Ｎ相信号となるＮ相±ＬＯｃｏｓ（ｋ，ｔ）およびＮ相±ＬＯｓｉｎ（ｋ，ｔ）信号を好ましくは生成する。クロック生成器９４２は好ましくは多相ＶＣＯであり、またミキシングセクション９３０も多相ミキサである。
【００６２】
図１０に示した通り、ＲＦブロックの受信部９００は、多相ミキサ９３２および９３４を用いる。上位多相ミキサ９３２は上位ミキサアレイ７３２の機能に置き換えられ、下位多相ミキサ９３４は下位ミキサアレイ７３４の機能に置き換えられる。
【００６３】
ＰＬＬ９４０は変調および復調のためのクロック信号を生成することができる。ＰＬＬ９４０のクロック生成器９４２は、復調および変調のための周波数（２×ｆ０／Ｎ）（Ｎ＝位相数）を有するクロック信号を生成する。クロック生成器９４２は、ＣＭＯＳデバイスの性能による周波数の限界のために、周波数２×ｆ０／Ｎのクロック信号を生成する。ＲＦ通信システムのＣＭＯＳ性能のために、クロック生成器９４２の周波数はミキシングセクション９３０の周波数と異なり、かつそれより低くする。
【００６４】
図１１に、多相入力ミキサを用いるＭＰＬＦ変換ＲＦ通信システムの受信部１０００を６相とした例を示す。ＰＬＬ１０４０は、多相ミキサ１０３０へ送信される１２相サイン信号を生成する。位相（０，２，４，６，８，１０）は、上位ミキサ１０３２への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｃｏｓ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。位相（１，３，５，７，９，１１）は、下位ミキサ１０３４への入力として用いられ、好ましくはＲＦ入力と共に乗算される。このことはｓｉｎ（ωＲＦｔ）とＲＦ信号を乗算することに相当する。
【００６５】
図１２に、本発明の好ましい第４実施例にかかるＲＦブロックのＭＰＬＦ変換送信部１１００を示す。これはＭＰＬＦ変換ＲＦ通信システムの第１の実施例に用いることができる。受信部１１００は、アンテナ１１０５、ミキサ１１６０、ＰＬＬ１１４０、複数のＬＰＦ１１８０、複数のＤ／Ａ変換器１１９０、およびミキサ１１６０とアンテナ１１０５の間に接続されるパワー増幅器１１７０を有する。ＰＬＬ１１４０はクロック生成器１１４２を用いるクロック信号を有する。クロック生成器１１４２は、好ましくは、基準クロック（ｆＲＦ）によって決定される周波数のローカルオシレータ（ＬＯ）を用いる変調および復調クロック信号を生成する。
【００６６】
第４の実施例におけるＲＦブロックの送信部１１００において、デジタルデータはＤＳＰブロック（図示せず）から受信され、Ｄ／Ａ変換器によってアナログデータに変換され、ＬＰＦ１１８０によってフィルタされる。ミキサ１１６０は、周波数ｆＲＰの変調ＲＦ信号を生成するために、好ましくはＰＬＬ１１４０からの多相低周波数（つまり２×ｆ０／Ｎ）クロック信号、およびＬＰＦ１１８０からのベースバンド信号を受信する。ミキサ１１６０は、好ましくは多相アップ（multi-phase up）変換ミキサ１１６５を有する。また図１２は、多相アップ変換ミキサ１１６５の一例を説明するブロック図を示している。ミキサ１１６５は、変調ＲＦ信号を生成するように、クロック信号ＬＯ（０，．．．．．，Ｎ−１）、／ＬＯ（０，．．．．．，Ｎ−１）を受信する２つの制御回路ブロック１１６２および１１６４を用いる。変調ＲＦデータはパワー増幅器１１７０によって増幅され、その後アンテナ１１０５によって出力される。
【００６７】
上述の通り、復調用のミキサは、クロック信号とＲＦ信号を乗算することによって、クロック信号の周波数とともに受信された高周波数のＲＦ信号を低減する。第４実施例において、ミキサ１１６０は好ましくは、結合されたクロック信号の周波数で送信データを送信データの低周波数が増加するように変調する。ノイズは、復調ほどには、変調において送信データに大きな影響を与えない。しかしながら、クロック信号ＬＯ（０，．．．，Ｎ−１）の周波数低減によって、寄生容量のようなノイズは低減され除去される。その上、およそ１ＧＨｚが限界というＣＭＯＳ技術の周波数制限を克服することができる。したがって、第４実施例は第１〜第３実施例と同様の効果を有することとなる。
【００６８】
図１３Ａは本発明の好ましい実施例にかかる好適なＶＣＯ−ミキサ構造を説明するブロック図である。ＶＣＯ−ミキサ回路は、Ｋｙｅｏｎｇｈｏ Ｌｅｅ氏の米国特許出願第０９／１２１，８６３号「ＶＣＯ−ＭＩＸＥＲ ＳＴＲＵＣＵＴＲＥ」に記載されており、その記載内容を本明細書において援用する。その構造は、多相電圧制御オシレータＶＣＯ１２５０および多相ミキサ１２００を有する。多相ミキサは差動増幅回路１２００Ａおよび結合回路１２００Ｂを有する。
【００６９】
基準周波数ｆＲＥＦ＝ｆ０の基準クロック信号が用いられたとき、多相ＶＣＯ１２５０は、周波数２×ｆ０／Ｎの複数のＮ相クロック信号ＬＯ（ｉ＝０からＮ−１）を生成する（ここでＮ＝ＮＤ×２であり、ＮＤは多相ＶＣＯ１２５０における遅延セルの数に等しい）。言い換えれば、ＶＣＯ１２５０は周波数ｆ０を２×ｆ０／Ｎに低減し、これによって多相ＶＣＯの位相ノイズを低減、周波数レンジの向上を行う。
【００７０】
周波数２×ｆ０／Ｎを有する複数のＮ相中間クロック信号ＬＯ（０），ＬＯ（１），．．．．，ＬＯ（Ｎ−１）は多相ミキサ１２００の結合回路１２００Ｂへ入力される。入力信号（たとえばＲＦ信号ＲＦ＋、ＲＦ−等）は、差動増幅回路１２００Ａへ入力される。差動増幅回路１２００Ｂは無線周波数信号ＲＦ＋、ＲＦ−を差動増幅する。結合回路１２００Ｂは、バイアス電圧ＶＢｉａｓに対応するとともに、元の周波数ｆ０を有する出力クロック信号ＬＯＴ＋、ＬＯＴ−を生成するように、Ｎ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を結合する。その後ミキサ１２００は、出力クロック信号ＬＯＴ＋、ＬＯＴ−とＲＦ信号ＲＦ＋、ＲＦ−の乗算を行う。図１３ＢにＶＣＯ−ミキサ構造１２５０、１２００を説明する回路図を示す。多相ＶＣＯ１２５０は、直列に接続されたＮＤ個の遅延セル１２５０１〜１２５０ＮＤを有する。この配置に基づいて、多相ＶＣＯは周波数２×ｆ０／Ｎを有する複数のＮ相中間クロック信号ＬＯ（０）〜ＬＯ（Ｎ−１）を生成する。周波数制御信号を生成するＶＣＯの制御回路は、位相周波数検出器１２５４、チャージポンプ１２５６およびそれぞれの遅延セル１２５０１〜１２５０ＮＤへ周波数制御信号を出力するループフィルタ１２５８を有する。位相周波数検出器１２５４は、基準クロック分配回路１２５２およびＶＣＯクロック分配回路１２５３からの基準クロック信号ｆｒｅｆおよびＶＣＯクロック信号ｆＶＣＯをそれぞれ受信する。クロック信号ＬＯ（φ）〜ＬＯ（Ｎ−１）の周波数２×ｆ０／Ｎは、Ｍ’／Ｋ’（ｆｒｅｆ）＝２ｆ０／Ｎで表される。したがって、周波数ｆ０は基準クロック信号ｆｒｅｆおよび分配回路１２５２、１２５３に基づく。言い換えれば、ｆＶＣＯは分配回路１２５２、１２５３のＭ’／Ｋ’を設定する２×ｆ０／Ｎとできる。
【００７１】
多相ミキサ１２００の差動増幅回路１２００Ａは、２つの差動増幅器１２００Ａ１、１２００Ａ２にそれぞれ接続された２つのロードレジスタＲ１’、Ｒ２’を有する。第１の差動増幅器１２００Ａ１は２つのＮＭＯＳトランジスタ１２１０、１２１２を有し、第２の差動増幅器１２００Ａ２は２つのＮＭＯＳトランジスタ１２１４、１２１６を有する。ＮＭＯＳトランジスタ１２１０、１２１６のドレインはロードレジスタＲ１’、Ｒ２’にそれぞれ接続されており、ＮＭＯＳトランジスタ１２１０、１２１６のゲートはＲＦ信号ＲＦ＋を受信するように接続される。さらに、ＮＭＯＳトランジスタ１２１２、１２１４のドレインはロードレジスタＲ２’、Ｒ１’にそれぞれ接続されており、そのゲートはＲＦ信号ＲＦ−を受信するように接続される。ＮＭＯＳトランジスタ１２１０、１２１２およびＮＭＯＳトランジスタ１２１４、１２１６のソースは、互いに接続され、かつ多相ミキサの結合回路１２００Ｂに接続されている。
【００７２】
差動増幅器１２００Ａ１、１２００Ａ２は、別々にＲＦ信号ＲＦ＋、ＲＦ−をそれぞれ増幅し、それによってより正確な出力信号ＯＵＴ＋、ＯＵＴ−を得ることができる。さらに、この差動増幅は、ＲＦ信号ＲＦ＋、ＲＦ−に付加されるかもしれないノイズを取り除く。本発明の好ましい実施例は、２つの差動増幅器１２００Ａ１、１２００Ａ２を有する。ただ本発明は、別の実施例において１つの差分増幅器のみを用いることもできる。
【００７３】
結合回路１２００Ｂは、バイアスＮＭＯＳトランジスタ１２３２、１２３４、バイアスＮＭＯＳトランジスタ１２３２、１２３４にそれぞれ接続された第１結合ユニット１２００Ｂ１と第２結合ユニット１２００Ｂ２、前記第１および第２結合ユニット１２００Ｂ１、１２００Ｂ２に接続された電流源Ｉｓ１を有する。第１結合ユニット１２００Ｂ１は複数のトランジスタユニット１２２００、１２２０２ ．．．．１２２０Ｎ−２を有し、第２結合ユニットは複数の第２のトランジスタユニット１２２０１、１２２０３．．．１２２０Ｎ−１を有する。
【００７４】
好ましくは、それぞれの複数のトランジスタユニットは、複数の直列に接続されたトランジスタを有しており、その直列に接続されたトランジスタは複数のトランジスタユニットの直列に接続されたトランジスタと並列に接続される。好ましくは、それぞれのトランジスタユニットは２つの（２）直列に接続されたトランジスタを有する。つまり、好ましい実施例においては、各結合ユニット１２００Ａや１２００Ｂに全部でＮ／２個のトランジスタユニットがあり、ＮＭＯＳトランジスタの全個数は２×Ｎである。
【００７５】
バイアスＮＭＯＳトランジスタ１２３２、１２３４のゲートはバイアス電圧ＶＢｉａｓが印加されるように接続され、第１および第２の複数のトランジスタユニットにおけるトランジスタのゲートは、周波数２×ｆ０／Ｎを有する対応するＮ相中間クロック信号ＬＯ（ｉ）および／ＬＯ（ｉ）を受信するように接続される（ここで／ＬＯ（ｉ）＝ＬＯ（Ｎ／２＋ｉ）、ｉ＝０，１．．，Ｎ／２−１、）。好ましい実施例では、エラーの防止のためバイアスＮＭＯＳトランジスタ１２３２、１２３４を含めているが、別の実施例ではこのトランジスタを省略してもよい。さらに、結合回路１２００Ｂにおける２×Ｎ個のＮＭＯＳトランジスタのシーケンシャルＯＮ−ＯＦＦ動作は、別の実施例においては他の同等な論理回路および構造と置換可能なＮＡＮＤ論理回路に相当する。
【００７６】
全体に共通の図１３Ｂの構造は、単一チップ上に、つまりＣＭＯＳ技術を用いる単一の半導体基板上に、多相ＶＣＯ１２５０および多相ミキサ１２００を集積化することを可能とする。このような構造および配置は、寄生容量によるノイズを含むノイズを低減する。上述の通り、差動増幅回路１２００ＡにおけるＲＦ信号ＲＦ＋およびＲＦ−を用いる差動増幅は、ノイズを低減する。
【００７７】
基準信号ｆ０を周波数２×ｆ０／ＮのＮ相中間クロック信号ＬＯ（ｉ）に低減することでも、ノイズは低減される。複数のトランジスタが、ＣＭＯＳ技術用の半導体基板のような同一の基板に形成されたとき、複数のＰ−Ｎ接合がこの基板上に形成される。寄生容量はおもにＰ−Ｎ接合に存在する。トランジスタのゲートに加えられる信号の周波数が極めて高いと、低減された周波数２×ｆ０／Ｎと比較して高い周波数ｆ０ははるかに多くのノイズを生じさせる。
【００７８】
さらに、差動増幅回路１２００Ａおよび結合回路１２００Ｂの動作は、周波数ｆ０の出力クロック信号ＬＯＴ＋、ＬＯＴ−に依存する。これは、周波数２×ｆ０／ＮのＮ相中間信号クロック信号を結合させることによって、第１および第２結合ユニット１２００Ｂ１、１２００Ｂ２でそれぞれ供給される。バイアス電圧ＶＢｉａｓが印加されると、ＮＭＯＳトランジスタ１２３２、１２３４に、出力クロック信号ＬＯＴ＋、ＬＯＴ−に基づくＯＮおよびＯＦＦ状態が転送される。ＮＭＯＳトランジスタ１２１０、１２１２、１２１４および１２１６に、ゲート電極に印加されるＲＦ信号ＲＦ＋、ＲＦ−によってＯＮ状態が転送されるが、ＲＦ信号ＲＦ＋、ＲＦ−、および出力信号ＯＵＴ＋、ＯＵＴ−を生成するための出力クロック信号ＬＯＴ＋、ＬＯＴ−の増幅は、バイアスＮＭＯＳトランジスタ１２３２、１２３４がクロック信号ＬＯＴ＋、ＬＯＴ−によってオンされたときに実行される。
【００７９】
図１４は、ＮＤ＝３とＮ＝６のときの多相ＶＣＯおよび多相ミキサの好ましい実施例を示し、図１５Ａ〜１５Ｈは図１４に示す好ましい実施例の回路の動作タイミング図を示す。多相ＶＣＯ１２５０は、６相中間クロック信号ＬＯ（０）〜ＬＯ（５）を生成する３つの遅延セル１２５０１〜１２５０３を有する。遅延セル１２５０１〜１２５０３に対応する５つのトランジスタを有する回路の一例も図示している。説明のためだけに、仮に入力クロック信号を周波数１．５ＧＨｚとしたとき、６相中間クロック信号ＬＯ（０）〜ＬＯ（５）が周波数０．５ＧＨｚとなる場合を示す。
【００８０】
６相ミキサ１２８０は差動増幅回路１２８０Ａおよび結合回路１２８０Ｂを有する。差動増幅回路１２８０Ａは、ＮＭＯＳトランジスタ１２６０と１２６２を有する第１差動増幅器１２８０Ａ１、およびＮＭＯＳトランジスタ１２６４と１２６６０を有する第２差動増幅器１２８０Ａ２を有する。これらはそれぞれロードレジスタＲ３およびＲ４に接続されている。結合回路１２８０Ｂは、共通に電流源ＩＳ２に接続された、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２を有する。第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は、バイアス電圧ＶＢｉａｓによってバイアスが印加されるバイアスＮＭＯＳトランジスタ１２８２、１２８４を介してそれぞれ第１および第２差動増幅器１２８０Ａ１、１２８０Ａ２に接続される。累積的に、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は、全部で１２のトランジスタと共に６つのトランジスタユニット１２７００〜１２７０５を有する。
【００８１】
図１５Ａ〜１５Ｈに示す通り、６相ＶＣＯ１２５０は、低減された周波数ｆ０／３を有する６相中間クロック信号ＬＯ（１）〜ＬＯ（５）を生成する。６相ミキサ１２５０は、６相中間クロック信号ＬＯ（１）〜ＬＯ（５）およびＲＦ信号ＲＦ＋、ＲＦ−を受信する。それぞれの６相中間クロック信号ＬＯ（１）〜ＬＯ（５）および／ＬＯ（０）〜／ＬＯ（２）（ここで／ＬＯ（０）＝ＬＯ（３）、／ＬＯ（１）＝ＬＯ（４）および／ＬＯ（２）＝ＬＯ（５））は、第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２に対応するトランジスタに印加される。第１および第２結合ユニット１２８０Ｂ１、１２８０Ｂ２は周波数ｆ０の出力クロック信号ＬＯＴ＋およびＬＯＴ−を生成するように周波数ｆ０／３の６相中間クロック信号ＬＯ（０）、ＬＯ（１）、．．．ＬＯ（４）、ＬＯ（５）を結合する。
【００８２】
ＬＯ（０）がハイ（ｈｉｇｈ）で、かつＬＯ（１）がロー（ｌｏｗ）（ＬＯ（４）＝ｈｉｇｈ）のとき、２つの出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（１）がハイで、かつＬＯ（２）がロー（ＬＯ（５）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれハイとローとなる。ＬＯ（２）がハイでありかつＬＯ（３）がロー（ＬＯ（０）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（３）がハイでありかつＬＯ（４）がロー（ＬＯ（１）＝ｈｉｇｈ）のとき、出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれハイとローとなる。ＬＯ（４）がハイでありかつＬＯ（５）がロー（ＬＯ（２）＝ｈｉｇｈ）のとき、ミキサ５０３の出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。ＬＯ（５）がハイでありかつＬＯ（０）がロー（ＬＯ（３）＝ｈｉｇｈ）のとき、２つの出力信号ＬＯＴ＋、ＬＯＴ−はそれぞれローとハイとなる。
【００８３】
結合回路におけるＮＭＯＳトランジスタのそれぞれのペアは順にオンにされ、それによって図１５Ｇおよび１５Ｈに示すように、出力信号ＬＯＴ＋、ＬＯＴ−を生成する。
【００８４】
上述の通り、好ましい実施例は多くの利点を有する。ＭＰＬＦ変換ＲＦ通信システムの好ましい実施例は高性能なフィルタを必要とせず、１つのＰＬＬを用いるのみである。したがって、ＭＰＬＦ変換アーキテクチャは容易に１つのＣＭＯＳとチップに集積することができる。さらに、チャンネル選択するＰＬＬの周波数はＦＲＰから（２ｆＲＰ）／Ｎへと低減され、これによってＶＣＯといったクロック生成回路の位相ノイズの低減およびチャンネル選択の実行が容易になる。特に、ＰＬＬ周波数（ＬＯ）はキャリア周波数と異なる（たとえば小さい）。その結果、ＭＰＬＦ・ＲＦ通信システムの好ましい実施例は、関連技術のダイレクト変換およびダブル変換通信システムの両方のメリットを享受しながら、両方のアーキテクチャの欠点を排除する。
【００８５】
さらに、頑健で低ノイズＣＯおよびミキサを、ＣＭＯＳ技術を用いて好ましくは半導体基板のような単一の基板上に形成することができる。中間クロック信号の周波数が変調周波数からはずれるので、入力信号および入力クロック信号による干渉は大きく低減される。ＰＬＬ周波数レンジは低中心周波数条件に基づき容易に増加させることができることから、位相ロックループ（ＰＬＬ）周波数レンジは増加する。さらにこのような結果から、ＲＦ通信システムにおけるＲＦフロントエンドのチャンネル選択の能力を高めることができる。
【００８６】
上述の実施例は単なる例示に過ぎず、本発明を限定解釈させるものではない。ここでの教示はそのまま他のタイプの装置に適用することができる。本発明の説明は発明の理解に役立たせるためのものであり、特許請求の範囲を限定させるものではない。多くの代替例、変形、修正は、当該技術分野における当業者にとって明らかであろう。特許請求の範囲においてミーンズ・プラス・ファンクション節があるときは、請求範囲で記載される機能を奏するものとして本明細書中で記載された構造を包含するよう企図しており、構造上の均等物に限られず均等な構造も含まれる。
【００８７】
本発明は、以下の図面を参照して詳細に説明される。図面において、同一の参照符号は同一の要素を意味する。
【図面の簡単な説明】
【図１】 図１は関連技術であるＲＦ通信システムを示す回路図である。
【図２】 図２は関連技術であるＶＣＯ−ミキサ構造を示す回路図である。
【図３】 図３Ａは図１の回路におけるクロック信号の漏れを示す概略図である。
図３Ｂは図３Ａの回路における「セルフ・ミキシング」を示す概略図である。
【図４】 図４は他の関連技術であるＲＦ通信システムを示す回路図である。
【図５】 図５Ａは図４の回路におけるクロック信号の漏れを示す概略図である。
図５Ｂは図５Ａの回路における「セルフミキシング」を示す概略図である。
【図６】 図６は、本発明にかかる多相、低周波数（ＭＰＬＦ）ＲＦ通信システムの第１の好ましい実施例を示す概略図である。
【図７】 図７はＰＬＬ回路の一例を示すブロック図である。
【図８】 図８は、本発明の他の好ましい実施例にかかるＲＦ通信システムの受信部を示すブロック図である。
【図９】 図９は、６相を有する図８のＲＦ通信システムを示すブロック図である。
【図１０】 図１０は、本発明のさらに他の好ましい実施例にかかるＲＦ通信システムの受信部を示すブロック図である。
【図１１】 図１１は、６相を有する図１０のＲＦ通信システムを示すブロック図である。
【図１２】 図１２は、本発明のさらに他の好ましい実施例にかかるＲＦ通信システムの送信部を示すブロック図である。
【図１３】 図１３Ａは、ＶＣＯ−ミキサ構造の一例を示すブロック図である。
図１３Ｂは、図１３ＡのＶＣＯ−ミキサ構造を示す回路図である。
【図１４】 図１４は、他のＶＣＯ−ミキサ構造の一例を示す回路図である。
【図１５】 図１５Ａ〜１５Ｈは、図４の動作タイミングの波形を示す概略図である。
Claims (16)
- キャリア周波数を有する選択された信号を含め、信号を受信する受信ユニットと、
キャリア周波数とは異なる周波数を有する２つよりも多い多相クロック信号であって、該キャリア周波数とは異なる周波数よりも高い第２周波数を有する複数のローカルオシレータ信号を生成するために、互いに結合される２つよりも多い多相クロック信号を生成する単一の位相ロックループと、
キャリア周波数よりも低減された周波数を有する前記選択信号を出力するように、受信された前記選択信号を２つよりも多い多相クロック信号と合成する復調ミキサであって、ローカルオシレータ信号のそれぞれがＩキャリア周波数信号およびＱキャリア周波数信号の１つを復調する復調ミキサと、
を有する通信システム。 - 前記キャリア周波数とは異なる周波数はキャリア周波数よりも小さく、前記キャリア周波数は約１ＧＨｚよりも大きく、さらに前記位相ロックループはクロック生成器を有する請求項１記載の通信システム。
- 前記受信ユニットはトランシーバであり、さらに前記通信システムは、
送信データを変調するように、前記ローカルオシレータ信号として機能する、多相クロック信号を送信データと合成する変調ミキサと、
前記変調された送信データを増幅し、送信用の前記トランシーバへ前記データを転送するパワー増幅器とを有する請求項１記載の通信システム。 - 前記通信システムはさらに、
前記受信ユニットと接続され、受信された前記選択信号をフィルタするＲＦフィルタと、
前記ＲＦフィルタと接続され、フィルタされた前記選択信号をゲインをもって増幅する低ノイズ増幅器と、
前記復調ミキサと接続され、キャリア周波数によって低減された周波数を有する前記選択信号をフィルタするローパスフィルタと、
前記復調ミキサからの前記選択信号をデジタル信号へ変換するＡ／Ｄ変換器と、
前記デジタル信号を受信する離散時間信号処理ユニットを有する請求項１記載の通信システム。 - 前記通信システムはＲＦ受信部であり、
前記選択信号はＲＦ信号であり、
前記多相クロック信号は（２×［キャリア周波数］／Ｎ）（Ｎは２より大きい正の整数）の周波数を有し、
前記ＲＦ通信システムは単一のＣＭＯＳチップ上に形成される請求項１記載の通信システム。 - ＲＦ信号を送受信するトランシーバと、
Ｎは位相数である正の整数、ｆ ０ はキャリア周波数であるとき、２×ｆ０／Ｎの周波数を有する複数の２Ｎ相クロック信号を生成する単一の位相ロックループと、
複数の２入力ミキサを有するとともに、キャリア周波数によって低減された周波数を有するＲＦ信号を出力するように、前記トランシーバからのＲＦ信号を前記位相ロックループからの複数の２Ｎ相クロック信号と合成する復調ミキシングユニットであって、前記複数の２Ｎ相クロック信号はＩキャリア周波数信号およびＱキャリア周波数信号の少なくとも１つを復調するよう結合される復調ミキシングユニットと、
を有する請求項５に記載の通信システム。 - Ｋ１、Ｋ２、…Ｋｉが各ステージのミキサの数を意味し、Ｋ１は第１ステージ、Ｋ２は第２ステージ、Ｋ３は第３ステージ、Ｋｉは第ｉステージであるとき、前記マルチステージはミキサの数がＫ１＞Ｋ２＞Ｋ３＞．．．．．＞Ｋｉに減少する請求項６記載の通信システム。
- キャリア周波数を有する選択された信号を含め、信号を受信する工程と、
それぞれがキャリア信号と異なる第１周波数を有する２つより多い多相クロック信号であって、該第１周波数よりも高い第２周波数を有する複数のローカルオシレータ信号を生成するよう互いに結合される多相クロック信号を生成する工程と、
キャリア周波数から低減された周波数を有する復調された前記選択信号を出力するように、前記受信されたキャリア周波数を有する選択された信号を合成する工程であって、これにより、前記２つより多い多相クロック信号から結合された前記ローカルオシレータ信号の対応する信号がＩキャリア周波数信号およびＱキャリア周波数信号の１つを復調する工程と、
を含むＲＦ通信システムの動作方法。 - 上記方法はさらに、
前記受信された選択信号をＲＦフィルタする工程と、
前記フィルタされた選択信号をゲインをもって増幅する工程と、
ベースバンドへ低減された周波数を有する復調された選択信号をローパスフィルタする工程と、
前記ローパスフィルタされて周波数を低減された選択信号をデジタル信号にＡ／Ｄ変換する工程と、
前記デジタル信号を離散時間信号処理する工程を含む請求項８記載の方法。 - 上記方法はさらに、
送信データを変調するように前記ローカルオシレータ信号として結合された前記多相クロック信号を送信データと変調合成する工程と、
前記変調された送信データをパワー増幅し、データを送信用のトランシーバへ転送する工程を含む請求項８記載の方法。 - 基準周波数を有する基準信号を受信し、かつ異なった位相を有する第１クロック信号で、それぞれが前記基準周波数よりも低い第１周波数を有する複数の第１クロック信号を生成するクロック生成器と、
前記第１周波数よりも高い第２周波数を有する複数のローカルオシレータ信号を生成するように、前記複数の第１クロック信号を受信し使用するため前記クロック生成器に接続されたミキサと、
を有する通信システムであって、
前記ミキサが、出力信号を出力ターミナルで供給するように前記複数のローカルオシレータ信号を入力信号と乗算することを特徴とする通信システム。 - 前記クロック生成器は、異なる位相を有する前記複数の第１クロック信号を供給するために、直列に接続された複数の遅延セルを有する請求項１１記載の通信システム。
- 前記ミキサは、
入力信号を受信し、出力信号を供給するための差動増幅回路と、
前記差動増幅回路に接続され、前記クロック生成器からの前記複数の第１クロック信号を受信し、前記ローカルオシレータ信号を出力するための結合回路を有する請求項１１記載の通信システム。 - 前記差動増幅回路は、
第１のポテンシャルを受信するために接続された少なくとも一のロードレジスタと、
前記ロードレジスタの一および前記結合回路と接続された少なくとも一の差動増幅器とを有する請求項１３記載の通信システム。 - 前記結合回路は、
対応する第１ローカルオシレータ信号を出力するように前記差動増幅回路と接続され、対応する第１クロック信号を受信するための第１結合ユニットと、
対応する第２ローカルオシレータ信号を出力するように前記差動増幅回路と接続され、対応する第１クロック信号を受信するための第２結合ユニットと、
前記第１および第２結合ユニットと接続され、第２ポテンシャルを受信するために接続された電流源を有する請求項１３記載の通信システム。 - 前記回路はさらに、
前記第１および第２結合ユニットと前記差動増幅回路との間にそれぞれ接続された第１および第２バイアストランジスタを有し、
各第１および第２結合ユニットは直列または並列のいずれかに互いに接続された複数のトランジスタユニットを有する請求項１５記載の通信システム。
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