CN100424481C - 基于单晶体的高精度雷达差频时基产生方法和电路 - Google Patents

Abstract

本发明涉及一种导波雷达设备可采用的差频时基产生方法和电路。本发明还提供一种采用上述方法的基于单晶体的高精度雷达差频时基产生电路，包括晶体振荡电路，现场可编程门阵列及其外围电路、分别生成两路固定差频信号的第一差频信号生成电路和第二差频信号生成电路，信号发射/接收电路。本发明精度高、稳定性强的优点，在工业雷达物位仪表中使用本发明的时基产生电路，能够降低成本，易于产品更新换代。

Description

基于单晶体的高精度雷达差频时基产生方法和电路

技术领域

本发明涉及导波雷达及雷达设备，尤其涉及一种导波雷达设备可采用的差频时基产生方法和电路。

背景技术

目前，市场上的导波雷达物位仪表种类比较多，并且大都采用锁相环(PLL或DLL)技术产生两路同频不同相信号，而后进行后续处理的。但此种技术的不足之处在于锁相环电路都是由分离元器件构成的，温度性能较差，抗电磁干扰能力差，测量精度难以掌控。所以对元器件的选择、生产工艺的要求都比较高。

发明内容

本发明的目的是克服了现有技术中的不足，提供一种两路固定频差信号的产生方法，并提供一种运行更稳定、可以升级的固定差频时基产生电路。

本发明采用如下的技术方案：

一种基于单晶体的高精度雷达差频时基产生方法，包括下列步骤：

(1)利用晶体振荡电路产生现场可编程门阵列的工作时钟；

(2)由现场可编程门阵列及其外围电路通过直接频率合成模块生成数字正弦信号，并同时生成与该数字正弦信号具有固定差频的方波信号；

(3)所述的数字正弦信号经过处理后生成稳定的正弦信号；该稳定的正弦信号经过鉴相电路后形成方波信号；再经过波形整形、微分处理后生成第一差频信号；

(4)从现场可编程门阵列输出的方波信号经过波形整形后，经由放大电路的驱动以及微分处理后生成与第一差频信号之间具有固定差频的第二差频信号；

(5)由步骤(3)和(4)生成的两路固定差频信号分别被传送至射调制发射和接收解调的信号发射/接收电路。

本发明还提供一种采用上述方法的基于单晶体的高精度雷达差频时基产生电路，包括晶体振荡电路，现场可编程门阵列及其外围电路、生成两路固定差频信号的第一差频信号生成电路和第二差频信号生成电路，信号发射/接收电路，其中，

晶体振荡电路，产生现场可编程门阵列的工作时钟；

现场可编程门阵列及其外围电路，通过直接频率合成模块生成作为第一差频信号生成电路输入的数字正弦信号，并生成作为第二差频信号生成电路输入的方波信号；

第一差频信号生成电路，包括正弦信号处理电路、鉴相电路、第一波形整形电路、第一微分电路，由现场可编程门阵列及其外围电路输出的数字正弦信号经过正弦信号处理电路后生成的稳定的正弦信号，输入至鉴相电路，由鉴相电路输出的方波信号经过第一波形整形电路的整形后，作为第一微分电路的输入，由第一微分电路输出的第一差频信号被传送至信号发射/接收电路；

第二差频信号生成电路，包括第二波形整形电路、驱动电路、第二微分电路，由现场可编程门阵列及其外围电路输出的方波信号经过第二波形整形电路整形后，依次通过由放大电路构成的驱动电路和第二微分电路后所生成的第二差频信号被传送至信号发射/接收电路；

信号发射/接收电路，发射调制后的待发射信号和调制导波雷达接收到的反射信号。

本发明的有益效果：(1)本发明采用单振荡晶体的输出作为基准时钟，从而保证了接收/发射信号在温度的影响下仍能保持输出的一致性；(2)本发明利用FPGA生成精度高、稳定性强的雷达差频时基信号，在工业雷达物位仪表中使用本发明的时基产生电路，能够降低成本，易于产品更新换代。

附图说明

图1为本发明的一种实施例的结构框图；

图2为本发明的另一种实施例的结构框图；

图3为本发明的FPGA内部工作原理框图；

图4为本发明的数字/模拟转换电路和差分输入电路之间连接的电路原理图；

图5、6分别为本发明的另两种数字/模拟转换电路和后级运算放大器连接电路原理图；

图7和图8分别为本发明的具有固定差频的两组时基产生过程的时序图。

具体实施方式

图1为本发明的一种实施例的结构框图，它是由晶体振荡电路、FPGA及其外围电路、数字/模拟转换电路、差分输入电路、滤波电路、鉴相电路、第一波形整形电路、第一微分电路、第二波形整形电路、驱动电路、第二微分电路和信号发射/接收电路组成。

图2为本发明的另一种实施例的结构框图，该实施例中，鉴相电路的功能由FPGA完成。此种方案的实施与图1方案相比较，有如下优势：

1、由于FPGA的自身特点，可以轻松保证输出方波的边沿延时符合要求。

2、可以通过编程的方式保证输出波形满足要求。

3、如若有要求的话，还可以实现电平的转换。

4、根据布线要求，可以适时调整FPGA的任意引脚作为输入输出。

图3为本发明的FPGA内部工作原理框图，如图它主要是由IBUFG、DLL、DDS三部分组成。IBUFG为专用时钟输入缓冲器，目的是保证FPGA内部运行时钟的稳定性。而后，将IBUFG的输出信号传输到DLL模块，DLL(Delay Locked Loop)为延时锁相环，是XILINX公司FPGA系列内部专有集成的模块。ALTERA公司FPGA系列与其不同；采用的是PLL(Phase Locked Loop)相位锁相环技术，但其使用的目的和结果是相同的，在这里目的是将输入时钟进行倍频，得到倍频信号CLKNX，输出到DDS(Direct Digital Synthesizer)模块做时钟，DDS模块工作流程请查阅相关资料。

图4为数字/模拟转换电路和差分输入电路之间连接的电路原理图，AD9762输出两路差分信号IOUTA和IOUTB，在两路差分信号上分别对地连接两个等值的负载电阻，并在两路差分信号之间跨接一电容C_OPT，在这里电容C_OPT增强了运算放大器AD8047的对输入波形的整形能力。

图5和图6为本发明的其他两种数字/模拟转换电路和后级运算放大器电路连接电路框图，与图4相比，图5和图6都属于单极放大。而与图4和图5相比，图6中的数字/模拟转换器件DAC8143是属于串行数据输入的，与可编程逻辑器件FPGA的连接比较复杂，连接方式见图。图4和图5中的数字/模拟转换器件AD9762是属于并行数据输入总线，相对串行数据输入数字/模拟转换器件DAC8143转换速度快，与主控芯片可编程逻辑器件FPGA的连接较简单，并且较容易控制，但功耗较大。总体来说，图4、图5和图6种所列电路的选择，根据实际要求使用而定。相关元器件的参量设置不再详细说明。至于运算放大器的选择，只要满足通频带即可。

再就是如上提到的所有数字/模拟转换器件与FPGA的连接，在符合电气规则的情况下，可以连接到FPGA器件任意可用的输入输出引脚上。

下面结合附图和实施例对本发明做进一步描述。

参见图1，晶体振荡电路是整个系统运行非常重要的部分，其输出时钟的稳定性，驱动能力，直接影响了整个系统的综合性能。于其他相关产品采用双晶体振荡电路相比较，本发明的一大优势就是只采用了一个晶体振荡器，从而保证了接收/发射信号在温度的影响下仍能保持输出的一致性。将晶体振荡电路产生时钟送至FPGAT作，FPGA及其外围电路是信号产生的核心部分，利用XILINX公司的SPARTAN II/II E、SPARTAN3/3E或VIRTEX全系列FPGA均可实现，当然使用ALTERA公司的CYCLONE/CYCLONE II或STRATIX/STRATIX II系列FPGA同样也可实现，不过实现原理不同。以XILINX公司的SPARTANII系列的XC2S200为例(实现方法参见图3及说明)。数字/模拟转换电路主要是由数字/模拟转换器件及其外围电路构成，目的是实现从数字量到模拟量的转换(实现方法参见电路图4及说明)。将FPGA输出数字总线与AD9762相连驱动AD9762工作。AD9762输出两路差分耦合信号S1、S2送至运算放大器AD8047，两路差分耦合信号S1、S2时序图见图7。数字/模拟转换器件的选择根据性能要求而定。差分输入电路是由单运放AD8047及其外围电路组成(实现方法参见电路图4及说明)，输出一稳定、干净的正弦波S3，S3时序图见图7。当然可编程逻辑器件FPGA和数字/模拟转换器件的连接或数字/模拟转换器件和运算放大器的连接还有其它一些方式，相关说明见电路图5和图6及说明。滤波电路主要是为了滤除射频信号的干扰，其输出波形S4时序图见图7。

鉴相电路接收由滤波电路传至的正弦波，输出占空比50％的方波，见图7中两时序波形S4和S5。由时序图可知鉴相电路是一比较器，但在这里的对比较器要求比较严格，要求其输出方波S5从低点平到高电平转化和从高点平到低电平转化时，边沿延时时间不要超过10ns。所以在这里本发明采用了一高速逻辑器件反向器或缓冲器，很好的达到了边沿延时的要求。相比之下，满足此类要求的器件也比较多，象Philips Semiconductors公司的相关器件74LVC1G07、74LVC1G04，象ON Semiconductors公司的相关器件NL17SV04XV5T2、NL17SZ04等等，都满足器件性能要求强驱动、低功耗、边沿延时小的特点。还有‘与’门、‘或’门等器件只要延时和通频带能达到要求也可以使用。第一波形整形电路是阻容匹配电路，目的是消除过冲和毛刺对后及电路的影响，参见图7中时序图S6。第一微分电路是由分离元器件构成，输出脉冲波要求峰值大、脉宽窄，波形图参见图7中时序图S7。

第二波形整形电路接收的是FPGA输出的一串连续的占空比为50％的方波，其电路结构与第一波形整形电路相同，输出波形参见图8时序图S8。驱动电路是由分离元器件构成的一放大电路，输出波形见图8时序图S9。第二微分电路的各项要求与第一微分电路相同，输出波形见图8时序图S10。将S10、S7两路窄脉冲信号传送至信号发射/接收电路，就完成了整个信号的产生和处理流程。

Claims (8)

1. 一种基于单晶体的高精度雷达差频时基产生方法，包括下列步骤：

(1)利用晶体振荡电路产生现场可编程门阵列的工作时钟；

(2)由现场可编程门阵列及其外围电路通过直接频率合成模块生成数字正弦信号，并同时生成与该数字正弦信号具有固定差频的第一方波信号；

(3)所述的数字正弦信号经过处理后生成稳定的正弦信号；该稳定的正弦信号经过鉴相电路后形成第二方波信号；再经过波形整形、微分处理后生成第一差频信号；

(4)从现场可编程门阵列及其外围电路输出的第一方波信号经过波形整形后，经由放大电路的驱动以及微分处理后生成与第一差频信号之间具有固定差频的第二差频信号；

(5)由步骤(3)和(4)生成的两路固定差频信号分别被传送至射调制发射和接收解调的信号发射/接收电路。

2. 根据权利要求1所述的基于单晶体的高精度雷达差频时基产生方法，其特征在于，步骤(3)中稳定的正弦信号的生成按照下列步骤执行：

(a)由现场可编程门阵列输出的数字正弦信号经过数字/模拟转换后生成两路差分信号；

(b)两路差分信号之间跨接电容，并分别对地连接两个等值的负载阻抗，作为差分输入电路的输入，由差分输入电路对其进行整形；

(c)经过差分输入电路整形后的信号经过滤波，生成稳定的正弦信号。

3. 根据权利要求1所述的基于单晶体的高精度雷达差频时基产生方法，其特征在于，步骤(3)所采用的鉴相电路是由高速逻辑器件构成的反向器或缓冲器。

4. 根据权利要求1所述的基于单晶体的高精度雷达差频时基产生方法，其特征在于，步骤(3)所采用的鉴相电路由可编程门阵列构成。

5. 一种基于单晶体的高精度雷达差频时基产生电路，包括晶体振荡电路，现场可编程门阵列及其外围电路、构成两路固定差频信号的第一差频信号生成电路和第二差频信号生成电路，信号发射/接收电路，其中，

晶体振荡电路，产生现场可编程门阵列的工作时钟；

现场可编程门阵列及其外围电路，通过直接频率合成模块生成作为第一差频信号生成电路输入的数字正弦信号，并生成作为第二差频信号生成电路输入的第一方波信号；

第一差频信号生成电路，包括正弦信号处理电路、鉴相电路、第一波形整形电路、第一微分电路，由现场可编程门阵列及其外围电路输出的数字正弦信号经过正弦信号处理电路后生成的稳定的正弦信号，输入至鉴相电路，由鉴相电路输出的第二方波信号经过第一波形整形电路的整形后，作为第一微分电路的输入，由第一微分电路输出的第一差频信号被传送至信号发射/接收电路；

第二差频信号生成电路，包括第二波形整形电路、驱动电路、第二微分电路，由现场可编程门阵列及其外围电路输出的第一方波信号经过第二波形整形电路整形后，依次通过由放大电路构成的驱动电路和第二微分电路后所生成的第二差频信号被传送至信号发射/接收电路；

信号发射/接收电路，发射调制后的待发射信号和调制导波雷达接收到的反射信号。

6. 根据权利要求5所述的基于单晶体的高精度雷达差频时基产生电路，其特征在于，所述正弦信号处理电路包括依次串联的数字/模拟转换电路、差分输入电路和滤波电路，所述的数字/模拟转换电路至少具有两路差分信号输出口，在两路差分信号输出线路之间跨接电容，并分别对地连接两个等值的负载阻抗。

7. 根据权利要求5所述的基于单晶体的高精度雷达差频时基产生电路，其特征在于，所述鉴相电路是由高速逻辑器件构成的反向器或缓冲器。

8. 根据权利要求5所述的基于单晶体的高精度雷达差频时基产生电路，其特征在于，所述鉴相电路由可编程门阵列构成。

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