KR20010073102A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 예컨대, 층간 절연막으로서 불소 첨가 카본막을 이용한 반도체 장치를 간단한 방법의 이중 다마신(dual damascene)법으로 제조하는 것을 목적으로 한다.
기판(2)에 절연막 예컨대, SiO2막(3)을 성막한 후, 해당 SiO2막(3)에 비어 홀(31)을 에칭하고, 계속해서 SiO2막(3)의 상면에 상부 절연막 예컨대, CF막(4)을 성막한다. 여기서 매립 특성이 나쁜 성막 재료 예컨대 C6F6가스를 플라즈마화함으로써 상기 CF막의 성막을 행하면, 비어 홀(31) 내로의 CF막의 매립을 억제하면서 SiO2막(3)의 상면에 CF막(4)을 성막할 수 있다. 계속해서 CF막(4)에 홈(41)을 에칭함으로써, 홈(41)과 비어 홀(31)이 일체가 된 이중 다마신 형상을 용이하게 제조할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
반도체 디바이스의 고집적화를 꾀하기 위해서, 패턴의 미세화, 회로의 다층화라는 고안이 진행되고 있고, 그 중의 하나로서 배선을 다층화하는 기술이 있다. 다층 배선 구조를 취하기 위해서는 n층 째의 배선층과 (n+1)번째의 배선층 사이를 도전층으로 접속함과 동시에, 도전층 이외의 영역은 층간 절연막이라 불리는 박막이 형성된다. 이 층간 절연막은 Si 기판의 바로 위의 층에 형성되는 경우도 있고, 더욱 위의 층에 형성되는 경우도 있다.
이 층간 절연막의 대표적인 것으로서 SiO2막이 있지만, 최근 디바이스의 동작에 관해서 보다 일층 고속화를 꾀하기 위해서 층간 절연막의 비유전률을 낮게 하는 것이 요구되고 있고, 층간 절연막의 재질에 관한 검토가 이루어지고 있다. 즉 SiO2막은 비유전률이 대개 4이고, 이보다도 작은 재질의 발굴에 힘을 쏟고 있다. 그 중 하나로서 비유전률이 3.5인 SiO2막의 실현화가 진행되고 있지만, 본 발명자는 비유전률이 더욱 작은 불소 첨가 카본막(이하「CF막」이라고 함)에 주목하고 있다.
그런데, 홈 배선과 비어 플러그(via plug)를 한번에 형성하는 수법으로서 이중 다마신 (Dual Damascene) 프로세스가 있고, 이 프로세스에 의해 저유전률 층간 절연막을 이용한 반도체 디바이스를 제조하는 방법에 관해서는 월간 반도체 월드 1998년 2월 호 p.108∼114에서 홈에 에칭하는 방법이나, 비어 홀(via hole)을 먼저 에칭하는 방법, 홈과 비어 홀을 자체 정렬로 한번에 에칭하는 방법 등, 상정되는 프로세스 플로우가 기재되어 있다.
이 중 자체 정렬로 한번에 에칭하는 방법에 관해서 도 17 및 도 18을 이용하여 간단히 설명한다. 도 17(a) 중 10은 비어 홀이 형성되는 제1 저유전률 층간 절연막, 11은 Si3N4층, 12는 Si3N4층 또는 SiO2막으로 이루어지는 에칭 스토퍼층이다. 우선 도 17(b), (c)에 도시한 바와 같이 에칭 스토퍼층(12)을 홀 패턴형으로 에칭한다. 도면 중 13은 포토 레지스터이다. 계속해서 에칭 스토퍼층(12)의 상면에 홈이 형성되는 제2 저유전률 층간 절연막(14)과 SiO2막으로 이루어지는 하드 마스크(15)를 그 순서로 성막한다(도 17(d), (e) 참조).
계속해서 도 18(a), (b)에 도시한 바와 같이 하드 마스크(15)를 홈 패턴형으로 에칭한 후, 도 18(c)에 도시한 바와 같이 하드 마스크(15)를 마스크로 하여 제2 저유전률 층간 절연막(14)에 홈(14a)을 에칭한다. 그리고 또 에칭 스토퍼층(12)을 마스크로 하여 에칭을 계속하고, 제1 저유전률 층간 절연막(10)에 비어 홀(10a)을 에칭한다(도 18(d) 참조). 도면 중 16은 포토 레지스터이다.
그러나 전술의 방법에서는, 에칭 스토퍼층(12), 하드 마스크(15), 제1 및제2 저유전률 층간 절연막(10, 14)의 합계 4번의 에칭이 필요함으로써 공정이 많아지게 되고, 홈의 에칭과 비어 홀의 에칭을 연속하여 행하고 있기 때문에, 홈에서 비어 홀로의 급격한 에칭된 면적의 감소에 의한 과잉 래디컬(radical)의 영향 등의 과제가 상정된다.
또한 홈을 형성하고 나서 비어 홀을 형성하는 프로세스 플로우나, 비어 홀을 형성하고 나서 홈을 형성하는 프로세스 플로우 등에 있어서도, 역시 에칭 횟수가 많고, 한번 에칭한 장소를 또 가공한다는 종래의 에칭에는 없는 프로세스를 행해야 하기 때문에 여러 가지 과제가 예상된다. 이렇게 이중 다마신 프로세스는 현상의 공정이 복잡하여 작업 처리량이 나쁘고, 비용 상승을 초래한다는 큰 문제가 있다.
본 발명은 이중 다마신(Dual Damascene)법에 의해 반도체 장치를 제조하는 방법에 관한 것이다.
도 1은 본 발명 방법의 개요를 설명하기 위한 공정도.
도 2는 본 발명 방법의 구체적인 일례를 도시하는 공정도.
도 3은 본 발명 방법의 구체적인 일례를 도시하는 공정도.
도 4는 본 발명 방법의 구체적인 일례를 도시하는 공정도.
도 5는 본 발명 방법의 구체적인 일례를 도시하는 공정도.
도 6은 본 발명 방법을 실시하기 위한 플라즈마 처리 장치의 일례를 도시하는 종단 측면도.
도 7은 본 발명의 작용을 설명하기 위한 공정도.
도 8은 본 발명 방법에서 제조되는 반도체 장치의 다른 예를 도시하는 단면도.
도 9는 본 발명 방법의 다른 예를 도시하는 공정도.
도 10은 도포막의 형성 방법을 설명하기 위한 공정도.
도 11은 본 발명의 다른 예의 작용을 설명하기 위한 설명도.
도 12는 도포막과 하드 마스크, 에칭 가스, 절연막의 관계를 도시하는 특성도.
도 13은 본 발명 방법의 또 다른 예를 도시하는 공정도.
도 14는 본 발명 방법의 또 다른 예를 도시하는 공정도.
도 15는 본 발명 방법의 또 다른 예를 도시하는 공정도.
도 16은 본 발명 방법의 또 다른 예를 도시하는 공정도.
도 17은 종래의 이중 다마신법의 일례를 도시하는 공정도.
도 18은 종래의 이중 다마신법의 일례를 도시하는 공정도.
도 19는 절연막을 형성하는 물질의 예와 화학 구조식을 도시한 도면.
본 발명은 이러한 사정 하에서 이루어진 것으로, 그 목적은 예컨대 비유전률이 낮은 불소 첨가 카본막을 층간 절연막으로서 이용한 반도체 장치를 간단한 방법의 이중 다마신법에 의해 제조하는 방법을 제공하는 것에 있다.
이 때문에 본 발명은 피(彼) 처리체 상에 절연막을 형성하는 공정과, 상기 절연막에 비어 홀을 에칭하는 공정과, 비어 홀이 형성된 절연막의 표면에 매립 특성이 나쁜 성막 재료를 이용하여 예컨대, 불소 첨가 카본막으로 이루어지는 상부 절연막을 형성하는 공정과, 상기 상부 절연막에 금속을 매립하여 배선을 형성하기 위한 홈을 상기 비어 홀의 적어도 일부에 접촉하도록 에칭하는 공정을 포함하는 것을 특징으로 한다. 여기서「매립 특성이 나쁘다」라고 기술하고 있지만, 이것은 대상물이 홀에서 있고, 통상적으로 절연막의 매립을 논의하는 것은 홈으로의 매립을논의하지만, 본 특허에서는 하층이 홀을 가지고 있고, 그 홀로의 매립이 나쁜 것을「매립 특성이 나쁘다」라고 표기하고 있다. 예컨대 상기 불소 첨가 카본막을 형성하는 공정은 탄소와 불소의 화합물을 포함하여 매립 특성이 나쁜 성막 재료 예컨대, 헥사플루오로벤젠을 플라즈마화함으로써 행해진다.
또한, 본 발명은 피 처리체 상에 절연막을 형성하는 공정과, 상기 절연막에 비어 홀을 에칭하는 공정과, 비어 홀이 형성된 절연막의 표면에 해당 절연막과는 에칭 선택비가 다른 상부 절연막을 형성하는 공정과, 상기 상부 절연막에 금속을 매립함으로써 배선을 형성하기 위한 홈을 상기 비어 홀의 적어도 일부에 접촉하도록 에칭하는 공정과, 상부 절연막의 에칭 종료 후 소정 시간 에칭을 행함으로써, 비어 홀 내에 퇴적한 상부 절연막을 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 한다. 이 때 비어 홀이 형성된 절연막의 표면에 해당 절연막과는 에칭 선택비가 다른 박막을 형성하고, 상기 박막의 표면에 상부 절연막을 형성하도록 해도 좋다. 여기서 상기 상부 절연막으로서는 불소 첨가 카본막이나 도포막이 이용된다.
우선, 본 발명 방법의 개요에 관해서 도 1에 기초하여 설명한다. 본 발명 방법은 피 처리체를 이루는 기판(2)에 절연막 예컨대, SiO2막(3)을 성막하고, 해당SiO2막(3)에 비어 홀(31)을 에칭한 후, SiO2막(3)의 상면에 매립 특성이 나쁜 성막 재료를 이용하여 상부 절연막 예컨대, CF막(4)을 성막하며, 계속해서 CF막(4)에 홈(41)을 에칭하여 홈(41)과 비어 홀(31)이 일체가 된 이중 다마신 형상을 제조하는 것이다. 또한, 여기서, 기판(2)상의 절연막은 다층 배선 구조를 취하는 반도체 장치의 최하층에 있는 소위 Si 기판상에 형성되는 절연막이라도 좋고 혹은, 또 상층에 있는 n층 째의 배선층과 (n+1)번째의 배선층 사이에 형성되는 층간 절연막이라도 좋다.
이 방법에서는 매립 특성이 나쁜 성막 재료를 이용함으로써 비어 홀(31) 내로의 CF막의 매립을 억제하면서 SiO2막(3)의 상면에 CF막(4)이 성막되기 때문에, 계속해서 홈(41)을 에칭하면 상기 이중 다마신 형상을 용이하게 형성할 수 있다. 여기서 홈(41)이란 강철(Cu)이나 알루미늄(Al) 등의 배선층을 형성하기 위해서 해당 금속을 매립하기 위한 것이고, 비어 홀(31)이란 상하의 배선층을 접속하기 위해서 금속을 매립하기 위한 것이다.
계속해서, 본 발명에 의해 SiO2막과 CF막을 적층하고, SiO2막에 비어 홀, CF막에 홈을 각각 형성한 반도체 장치를 제조하는 경우를 예로써 도 2∼도 5를 토대로 구체적으로 설명한다. 우선 도 2(a)에 도시한 바와 같이, 기판(2)의 표면에 예컨대 7000 옹스트롱 정도의 두께의 SiO2막(3)을 형성한다. 이 SiO2막(3)은 예컨대, ECR(전자 사이클로트론 공명)을 이용한 플라즈마 처리 장치에서 성막 가스를 플라즈마화함으로써 형성된다.
여기서, 상기 플라즈마 처리 장치에 관해서 도 6에 의해 간단히 설명한다. 이 장치에서는 제1 진공실(51)과 제2 진공실(52)로 이루어지는 진공 용기(5)의 내부에는 고주파 전원부(53)로부터 도파관(54) 및 투과창(55)을 통해 예컨대, 2.45 GHz의 고주파(마이크로파)가 공급됨과 동시에, 제1 진공실(51)의 주위와 제2 진공실(52)의 하부측에 각각 설치된 주 전자 코일(56)과 보조 전자 코일(57)에 의해 제1 진공실(51)로부터 제2 진공실(52)을 향하고, ECR 포인트(P) 부근에서 자장의 강도가 875 가우스로 되는 자장이 형성된다. 이렇게 해서 자장과 마이크로파의 상호 작용에 의해 상기 ECR 포인트(P)에서 전자 사이클로트론 공명이 생긴다.
이 장치로써 SiO2막을 형성할 때에는 제2 진공실(52)에 설치되고 상면이 정전 척(chuck)으로서 구성된 적재대(61)에 기판(2)을 이루는 반도체 웨이퍼(W)를 적재함과 동시에, 해당 적재대(61)에 고주파 전원부(62)에서 바이어스 전압을 인가한다. 그리고 진공 용기(5) 내를 배기관(58)을 통해 배기하면서 제1 진공실(51)에 플라즈마 가스 공급관(63)을 통해 플라즈마 가스 예컨대, 아르곤(Ar) 가스 및 산소(O2) 가스를 각각 150 sccm, 120 sccm의 유량으로 도입함과 동시에, 제2 진공실(52)에 성막 가스 공급부(64)를 통해 성막 가스 예컨대, SiH4가스를 70 sccm의 유량으로 도입하고, 해당 성막 가스를 상기 전자 사이클로트론 공명에 의해 플라즈마화함으로써 SiO2막(3)을 형성한다.
계속해서 SiO2막(3)에 비어 홀(31)을 형성하는 처리를 행한다. 즉 우선 도2(b)에 도시한 바와 같이, SiO2막(3)의 상면에 레지스트(71)를 도포하여 소정의 비어홀 패턴 형상을 노광하고 현상한다. 계속해서 도 2(c)에 도시한 바와 같이 도시하지 않은 에칭 장치로써, 탄소(C)과 불소(F)를 포함하는 화합물의 가스(이하「CF계 가스」라고 함) 예컨대, CF4가스나 C4F8가스 등을 에칭 가스로서 이용하고, SiO2막(3)에 예컨대, 직경 0.5 μm 정도의 원통형의 비어 홀(31)을 에칭한 후, 도 2(d)에 도시한 바와 같이 O2가스나 수소(H2) 가스를 이용하여 레지스트(71)를 탄화하여 제거한다.
다음에, 비어 홀(31)이 형성된 SiO2막(3)의 표면에 밀착층을 형성하는 처리를 행한다(도 3(a), (b) 참조). 이 밀착층은 SiO2막(3)과 후술하는 CF막(4) 사이의 막 박리를 억제하기 위해서 이들의 사이에 개재되는 층이며, 이 예로서는 예컨대 100 옹스트롱 정도의 두께의 질화 실리콘막(이하「SiN막]이라 함: 81)과 탄화 규소막(이하「SiN막」이라 함: 82)을 그 순서로 적층하여 형성된다. 여기서 상기 SiN막(81)은 질소(N2)와 규소(Si)를 포함하는 막이고, 상기 SiC막(82)은 C와 Si를 포함하는 막으로서, 이 예에서는 SiN막(81)은 N의 원자수에 대한 Si의 원자수의 비가 1이상인 것을 이용하는 것이 바람직하다. 또한 여기서 말하는 SiN막이나 SiC막은 Si와 N의 비나 Si와 C의 비가 1대 1인 것을 의미하는 것은 아니다.
상기 SiN막(81)이나 SiC막(82)은 예컨대, 상기 플라즈마 처리 장치로써 성막 되고, SiN막(81)은 플라즈마 가스 예컨대, Ar 가스와, 성막 가스 예컨대, SiH4가스및 N2가스를 각각 200 sccm, 10 sccm, 6.5 sccm의 유량으로 도입하며, 마이크로파 전력 2.4 kW(고주파 전원부: 53), 바이어스 전력 0 kW(고주파 전원부: 62), 기판 온도 350℃ 이하, 상기 성막 가스를 플라즈마화함으로써 형성된다(도 3(a) 참조). 또한 SiC막(82)은 플라즈마 가스 예컨대, Ar 가스와, 성막 가스 예컨대, SiH4가스 및 C2H4가스를 각각 200 sccm, 10 sccm. 15 sccm의 유량으로 도입하며, 마이크로파 전력 2.4 kW, 바이어스 전력 0 kW, 기판 온도 350℃ 이하, 상기 성막 가스를 플라즈마화함으로써 형성된다(도 3(b) 참조).
계속해서, 도 3(c)에 도시한 바와 같이 밀착층의 상면에 CF막(4)을 형성하는 처리를 행한다. 즉, 예컨대 상기 플라즈마 처리 장치에서, 성막 가스로서 C와 F의 화합물로서 매립 특성이 나쁜 성막 재료 예컨대, 헥사플루오로벤젠(C6F6) 가스를 이용하여 해당 성막 가스를 플라즈마화함으로써 형성된다. 이때의 성막 조건은 플라즈마 가스 예컨대, Ar 가스와 C6F6가스의 유량이 각각 90 sccm, 40 sccm, 마이크로파 전력이 2.4 kW, 바이어스 전력이 0 kW, 기판 온도가 300℃∼350℃이다.
이와 같이 C6F6가스를 이용하여 CF막을 성막하면, C6F6가스는 벤젠환을 갖는 화합물(방향족 화합물)의 가스로서 분자가 크고 더구나 결합이 강하기 때문에, 성막 시에는 큰 분자 구조를 유지한 상태로 퇴적해 간다고 추찰(推察)된다. 이 때문에 CF막(4)은 도 7(a)에 도시한 바와 같이 비어 홀(31)의 주위로부터 내측에 다가가도록 퇴적해 나가 서서히 비어 홀(31)의 개구를 좁혀 가고, 결국 이 개구를 막아버려(도 7(b) 참조) 비어 홀(31)의 내부에는 CF막이 매립되지 않는 상태로 된다. 이 때 바이어스 전력을 인가하고 있지 않으므로, 성막시에 플라즈마 이온이 웨이퍼(W)에 인입되는 일이 없고, 또한 CF막의 매립 특성이 나빠지며, 이렇게 해서 비어 홀(31)로의 매립을 억제하면서 밀착층의 상면에 예컨대 7000 옹스트롱 두께의 CF막(4)이 형성된다. 또한, 상기 밀착층의 성막에 있어서도 바이어스 전력을 인가하지 않고, 더구나 밀착층의 두께는 합쳐서 200 옹스트롱으로 매우 얇기 때문에, 비어홀(31)로의 밀착층의 퇴적이 억제된다.
계속해서, 도 3(d)에 도시한 바와 같이 CF막(4)의 상면에 예컨대 SiC막으로 이루어지는 하드 마스크(83)를 형성하는 처리를 행한다. 이 하드 마스크(83)는 CF막의 에칭에는 O2가스나 H2가스를 에칭 가스로서 이용하지만, 통상의 레지스트는 유기물로서 이들의 가스로 탄화되어 버리기 때문에, 에칭시에 레지스트 대신에 마스크로서 이용되는 것이고, CF막과 레지스트 사이에 개재되어 O2가스나 H2가스에 의해서 탄화되지 않는 무기계의 막 예컨대, SiN막이나 SiC막에 의해 구성된다.
이 하드 마스크(83)는 예컨대, 상기 플라즈마 처리 장치에 있어서, 플라즈마 가스 예컨대, Ar 가스와, 성막 가스 예컨대, SiH4가스 및 C2H4가스를 각각 200 sccm, 10 sccm, 15 sccm의 유량으로 도입하고, 마이크로파 전력 2.4 kW, 바이어스 전력 0 kW, 기판 온도 350℃ 이하, 상기 성막 가스를 플라즈마화함으로써 형성된다.
계속해서, CF막(4)에 홈(41)을 형성하는 처리를 행한다. 즉 도 4(a)에 도시한 바와 같이, CF막(4)의 상면에 레지스트(72)를 도포하여 소정의 홈 패턴 형상을 노광하고 현상한 후, 도 4(b)에 도시한 바와 같이 도시하지 않은 에칭 장치로써 CF계 가스 예컨대, CF4가스나 C4F4가스 등을 에칭 가스로서 이용하여 하드 마스크(83)에 홈(83a)을 에칭한다. 계속해서, 도 4(c)에 도시한 바와 같이 도시하지 않은 에칭 장치로써, O2가스나 H2가스를 에칭 가스로 하고 하드 마스크(83)를 마스크로서 이용하여 CF막(4)에 예컨대, 폭이 1.0 μm 정도이고 지면에 대하여 수직인 방향으로 연장되며 일부가 비어 홀(31)에 접속하는 홈(41: 도 1 참조)을 에칭한다. 이 때 O2가스에 의해 레지스트(72)는 탄화되어 제거된다.
이후, 도 5에 도시한 바와 같이 홈(41)과 비어 홀(31)과 금속 예컨대, Cu를 매립하는 처리를 행한다. 즉 예컨대 도 5(a)에 도시한 바와 같이 하드 마스크(83)의 표면에 Cu층(84)을 형성하여 홈(41)과 비어 홀(31)에 Cu를 매립하는 처리를 행한 후, 도 5(b)에 도시한 바와 같이 도시하지 않는 CMP(Chemical mechanical polishing) 장치에 있어서 CMP(연마) 처리를 행하며, 불필요한 Cu층(84)을 연마하여 제거하고, 이렇게 해서 홈(41)과 비어 홀(31)과 Cu가 매립된 반도체 장치가 제조된다.
이 방법에서는 이미 전술한 바와 같이 비어 홀(31)로의 SiN막(81)이나 SiC막(82)의 퇴적이 억제되지만, 만일 비어 홀(31)의 바닥부에 약간 SiN막(81) 등이 부착하였다고 해도 부착량은 매우 적기 때문에, 홈(41)의 에칭시에 CF막(4)으로부터 발생하는 F에 의해 에칭된다. 또한 비어 홀(31)의 클리닝을 별도의 공정에서행하고, 부착된 SiN막(81) 등을 제거하도록 해도 좋다. 이 때 클리닝 가스로서는 C4F8가스나 CF4가스 등의 CF계 가스가 이용된다.
본 발명 방법은 C6F6가스 등의 매립 특성이 나쁜 성막 재료에 착안하여 이루어진 것이고, 미리 SiO2막(3)에 비어 홀(31)을 에칭해 두고, 계속해서 C6F6가스를 성막 가스로서 이용하여 CF막(4)의 성막을 행하고 있기 때문에, 이미 전술한 바와 같이 비어홀(31) 내에 CF막을 매립하는 일없이, CF막(4)을 성막할 수 있다. 이 때문에 계속해서 CF막(4)에 소정의 패턴으로 홈(41)을 에칭하면 용이하게 이중 다마신 형상을 얻을 수 있다.
이와 같이, 본 발명 방법에서는 에칭 횟수 및 금속막 형성 횟수가 적기 때문에 공정수가 적고, SiO2막(3)의 에칭과 CF막(4)의 에칭을 각각 독립하여 행하며, 더구나 종래의 방법을 이용할 수 있기 때문에, 안정된 조작을 행할 수 있다. 따라서 복잡한 이중 다마신 형상을 갖는 반도체 장치를 간단한 방법으로 제조할 수 있기 때문에, 작업 처리량을 향상시킬 수 있고 결과로서 비용 절감을 꾀할 수 있다.
이상에 있어서 전술의 예에서는 배선이 되는 홈(41)이 형성되는 상부 절연막은 CF막(4)으로 하고, 비어 홀(31)이 형성되는 절연막은 SiO2막(3)으로 했지만, 반도체 장치에서는 배선 사이의 절연막이 저유전률이면 디바이스를 작게 할 수 있기 때문에 이러한 구성도 유효하다.
또한, 본 발명은 도 8에 도시한 바와 같이, 홈(41)이 형성되는 상부 절연막 뿐만 아니라 비어 홀(91)이 형성되는 절연막도 CF막으로 한 구성의 반도체 장치의제조에 적용해도 좋고, 이 경우에는 절연막으로서 비유전률이 낮은 CF막을 이용하고 있기 때문에 반도체 장치 전체의 비유전률을 더욱 낮게 할 수 있다. 또한 이러한 반도체 장치는 동종의 절연막을 적층하고 있기 때문에 양자간의 밀착성이 크고, 양자간의 막 박리를 억제하기 위한 밀착층은 없어도 좋다.
이상에 있어서 본 발명에서는 홈이 형성되는 상부 절연막은 CF막에 한정되는 것이 아니라 비어 홀 내를 매립하는 일없는 매립 특성이 나쁜 절연막이라면 어떠한 절연막도 이용할 수 있다.
이러한 절연막으로서는 예컨대 유기 SOG(Spin on Glass)막이나 HSQ(Hydrogen Silsesquioxane)막, BCB(Bisbenzocyclobutene)막, 폴리이미드막, F첨가 폴리이미드막, 불화 폴리알릴에테르, 테플론, 사이톱 등의 저유전률의 도포막을 이용해도 좋다.
또한, 매립 특성이 나쁜 절연막을 형성하는 경우에, 그 절연막의 형성 조건을 매립 특성을 나쁘게 하는 성막 조건으로 설정함으로써 형성해도 좋고, 예컨대, 통상 사용되고 있는 플라즈마 TEOS(테트라에톡시실란: Si(C2H5O)4)라면, 평행 평판 플라즈마 CVD법에서 TEDS 100 sccm, O2100 sccm, 기판 온도 330℃, 전극 간격 10 mm에 있어서 성막 압력을 9 Torr 이하로 하면, 극단적으로 매립 특성을 악화할 수 있다. 또한, 매립 특성을 악화시키는 다른 방법으로서, 플라즈마 SiH4계의 SiO3막이라면 예컨대, ECR, ICP 등의 고밀도 플라즈마 CVD 장치, 여기서는 ECR 플라즈마 CDD 장치(도 6)를 사용한 경우, SiH4100 sccn, C2500 sccm, Ar 150 sccm, 기판 온도 380℃에서 성막 압력 5 Torr 이상이면 극단적으로 매립 특성을 악화시킬 수 있다.
또한, 매립 특성을 악화시키는 데에 있어서의 또 다른 방법으로서, 플라즈마 SiF4계의 SiOF막이라면, 예컨대, ECR, ICP 등의 고밀도 플라즈마 CVD 장치, 여기서는 ECR 플라즈마 CVD 장치(도 6)를 사용한 경우, SiF4100 sccm, O2500 sccm, Ar 150 sccm 기판 온도 380℃로 성막 압력 7 mTorr 이상이라면 극단적으로 매립 특성을 악화시킬 수 있다.
이와 같이 종래 기술, 종래 재료만으로도 매립 특성을 악화할 수 있는 성막 조건이라면, 그 성막 조건을 사용하여 형성한 매립 특성이 나쁜 절연막이라도 좋다.
또한, 파릴렌, 메틸실란계를 이용한 절연막, 예컨대 Flowfill(Trikon Technologies Ltd.사 제조) 등을 이용해도 좋다. 메틸실란계를 이용한 절연막에 대해서는「1998 DUMIC Conference P311」, 파피렌에 관해서는「SEMICONDUCTOR INTERNATIONAL June 96 P211」에 상세하게 기록되고 있다.
도 19에 유기 SOG, 폴리이미드, F첨가 폴리이미드, BCB, 불화 폴리알릴에테르, F첨가 파릴렌, 테플론, 사이톱의 구조식을 도시한다.
여기서 도포막은 웨이퍼를 회전시킨 상태로 웨이퍼 표면에 상기 유기 SOG막 등의 고분자 재료를 공급하고, 회전의 원심력을 이용하여 상기 고분자 재료를 웨이퍼의 표면 전체에 확산시켜 도포한 후, 가열에 의해 굳힘으로써 형성되지만, 이 경우에는 높은 표면 장력을 갖는 용제를 이용하거나, 회전수를 올리는 등의 조절에 의해 비어 홀 내를 매립하는 일없이 도포막을 형성할 수 있다.
여기서 상부 절연막으로서 도포막을 이용하는 경우에 관해서, 비어 홀이 형성되는 절연막(이하「하부 절연막」이라고 함)을 SiO2막(3), 홈이 형성되는 상부 절연막을 SiLK막(Daw Chemical사의 등록 상표: 100)에 의해 형성한 반도체 장치를 예로써 도 9에 의해 구체적으로 설명한다.
도 9(a)는 기판(2)의 위에 SiO2막(3)을 성막하고, 해당 SiO2막(3)에 비어 홀(31)을 형성한 상태를 나타내고 있고, SiO2막(3)이나 비어 홀(31)은 전술의 실시예와 마찬가지의 방법으로 형성된다. 다음에 도 9(b)에 도시한 바와 같이 SiO2막(3)의 표면에 SiLK막(100)을 형성하는 공정을 행한다. 여기서 이 예와 같이 하부 절연막으로서 SiO2막(3), 상부 절연막으로서 SiLK막(100)을 이용하는 경우에는 SiO2막과 SiLK막은 밀착성이 좋기 때문에 양자간에 밀착층을 설치하지 않아도 좋다.
SiLK막의 성막에 관해서 도 10에 의해 설명하면, 우선 예컨대, 도 10(a)에 도시한 바와 같이, 웨이퍼(W)를 수평 방향으로 회전 가능한 유지 부재(110)에 유지시킨 상태로, 해당 웨이퍼(W)의 표면에 SiLK막의 성막 재료와 해당 성막 재료의 용제를 포함하는 도포 재료(111)를 공급하고, 계속해서 도 10(b)에 도시한 바와 같이, 웨이퍼(W)를 수평 방향으로 회전시킴으로써, 회전의 원심력으로 상기 도포 재료(111)를 웨이퍼(W) 표면 전체에 확산시킨다. 계속해서 웨이퍼(W)를 처리 용기(112)의 내부에 가열 플레이트(113)를 구비한 베타 장치에 반송하여 상기 가열플레이트(113)위에 적재하고, 예컨대 140℃의 온도로 소정 시간 베타 처리를 행하며, 이 처리에 의해 용제를 증발시켜 제거한다. 이후 웨이퍼(W)를 처리 용기(114)의 내부에 가열 플레이트(115)를 구비한 가열 장치에 반송하여 상기 가열 플레이트(115)위에 적재하고, 예컨대 400℃의 온도로 소정 시간 경화 처리를 행하며, 이 처리에 의해 중합 반응을 일으켜 도포 재료를 고화시키고, 이렇게 해서 SiLK막(100)의 성막이 된다. 이 때 경화 처리는 열처리로로써 행하도록 해도 좋다.
계속해서, 도 9(c)에 도시한 바와 같이, SiLK막(100)의 상면에 예컨대 SiO2막으로 이루어지는 하드 마스크(101)를 형성하는 처리를 한 후, 전술의 실시예와 마찬가지의 방법으로써 SiLK막(100)에 홈을 형성하는 처리를 행한다. 즉 SiLK막(100)의 상면에 레지스트를 도포하여 소정의 홈 패턴 형상을 노광하고 현상한 후, O2가스나 H2가스 등을 에칭 가스로서 이용하여 SiLK막(100)에 홈을 에칭한다. 그리고 홈과 비어 홀(31)과 금속 예컨대, Cu를 매립하는 처리 및 CMP 처리를 행함으로써 반도체 장치가 제조된다.
이렇게, SiLK막(100)은 도포 재료(111)를 웨이퍼(W) 상에 도포함으로써 형성되지만, 용제의 표면 장력을 높이거나, 웨이퍼(W)를 고속으로 회전시키거나 하는 등의 도포 조건을 선택함으로써, 예컨대 도 11(a)에 도시한 바와 같이 도포 재료(111)를 비어 홀(31)의 개구를 막도록 확산시키고, 비어 홀(31)에 도포 재료(111)를 거의 매립하지 않게 하는 상태(도 11(b))로 SiLK막(100)을 도포할 수 있다. 이와 같이 비어 홀(31) 내로의 SiLK막(100)의 부착량이 꽤 적은 경우에는SiLK막(100)의 에칭 공정에 비어 홀(31) 내의 SiLK막도 제거할 수 있다.
이 예와 같이 도포막으로서 SiLK막을 이용하는 경우에는, 하드 마스크로서는 도 12의 일람표에 도시한 바와 같이 SiO2막 외에, SiOF막이나 SiN막, TiN막이나 HSQ막이나 MSQ막, 유기 SOG막, 다공성 실리카 등의 도포막을 이용할 수 있다. 또한 하부 절연막으로서는 SiO2막 외에 SiOF막이나 SiN막 등의 Si를 포함하는 절연막이나, HSQ막이나 MSQ막, 유기 SOG막, 다공성 실리카 등의 도포막을 이용할 수 있다.
또한, 상부 절연막으로서 이용되는 도포막으로서는 전술의 SiLK막 외에, 이미 전술한 바와 같이 BCB막(Daw Chemical사의 등록 상표)나 유기 SOG막, HSQ막이나 MSQ막(모두 Daw Chemical사의 등록 상표), 플레어(FLARE)막(Allied Signal사의 등록 상표)이나 다공성 실리카 등이 있고, 이들 중 BCB막, 유기 SOG막, HSQ막, MSQ막, 플레어막은 SiLK막과 마찬가지로 도포 재료를 스핀 도포한 후, 베타 처리 및 경화 처리를 행함으로써 성막된다. 또한 다공성 실리카는 도포 재료를 스핀 도포한 후, 에이징 처리에 의해 도포 재료를 겔화시킨 후, 용매를 제거함으로써 성막된다.
이들 막의 하드 마스크나 에칭 가스, 하부 절연막에 관해서는 도 12에 각각 도시한다. 즉 하드 마스크에 관해서는 BCB막 및 플레어막에 있어서는 SiO2막이나 SiOF막, SiN막, TiN막, HSQ막이나 MSQ막, 유기 SOG막, 다공성 실리카 등이며, HSQ막이나 MSQ막에 있어서는 포토 레지스터이다. 또한 유기 SOG막이나 다공성 실리카에 있어서는 이들 막과 포토 레지스트는 반응해 버리기 때문에, SiO2막의 상면에 포토 레지스터를 형성한 것이다.
또한, 에칭 가스에 관해서는 BCB막 및 FLARE막에 있어서는 O2가스나 H2가스이며, 유기 SOG막이나 HSQ막, MSQ막, 다공성 실리카에 있어서는 CF계 가스이다. 또한 하부 절연막으로서는 BCB막 및 플레어막에 있어서는 SiO2막이나 SiOF막, SiN막 등의 Si를 포함하는 절연막, HSQ막이나 MSQ막, 유기 SOG막, 다공성 실리카 등이며, 유기 SOG막이나 HSQ막, MSQ막, 다공성 실리카에 있어서는 SiLK막, BCB막, FLARE막, CF막, SiO2막이나 SiN막 등이다. 또한 상부 절연막으로서 도포막을 이용하는 경우에 있어서도, 하부 절연막과 상부 절연막의 조합에 의하여 양자간의 밀착성이 작은 경우에는, 하부 절연막과 상부 절연막 사이에 밀착층을 개재하도록 해도 좋다.
여기서, 실제로 하부 절연막이 5000 옹스트롱의 두께인 SiO2막, 상부 절연막이 5000 옹스트롱의 두께인 SiLK막으로서, 비어 홀이 직경 0.5 μm, 홈의 폭이 0.4 μm인 반도체 장치를 전술의 프로세스로 제조하고, SEM(주사 전자 현미경)에 의해 비어 홀과 홈의 단면을 관찰한 바, 비어 홀로의 SiLK막의 매립은 보이지 않고, 이중 다마신 형상이 형성되어 있는 것이 확인되었다. 또한 상부 절연막을 BCB막, 플레어 막, 유기 SOG막, HSQ막, MSQ막, 다공성 실리카로 바꾸어 마찬가지로 반도체 장치를 제조한 바, 이중 다마신 형상이 형성되어 있는 것이 확인되었다.
이와 같이, 상부 절연막으로서 도포막을 이용하는 경우에 있어서도, 본 발명 방법에 의해 복잡한 이중 다마신 형상을 가지는 반도체 장치를 간단한 방법으로 제조할 수 있다.
계속해서, 본 발명의 다른 실시예에 관해서 설명한다.
본 실시예는 하부 절연막과 상부절연막이 다른 종류의 절연막으로서, 양자의 에칭 선택비가 다른 경우에는 상부 절연막을 형성할 때에 비어 홀의 일부 혹은 전부에 상부 절연막이 성막 되어도 상부 절연막의 에칭 시에 에칭 시간을 어느 정도 길게 하면, 비어 홀 내의 상부 절연막도 제거할 수 있는 것을 발견함으로써 이루어진 것이다.
이 실시예에 관해서, 하부 절연막을 SiO2막(3), 상부 절연막을 CF막(4)에 의해 형성한 반도체 장치를 예로써 도 13에 의해 구체적으로 설명한다. 도 13(a)은 전술의 실시예와 마찬가지의 방법에 의해, 기판(2)위에 SiO2막(3)을 성막하고, 해당 SiO2막(3)에 비어 홀(31)을 형성한 후, SiO2막(3)의 상면에 밀착층인 SiN막(81)과 SiC막(82)을 형성한 상태를 나타내고 있다.
그리고, 밀착층의 상면에 CF막(4)을 성막하지만, 이 CF막(4)은 예컨대 상기 플라즈마 처리 장치에 있어서 플라즈마 가스 예컨대, Ar 가스와, 성막 가스 예컨대, C4F6가스와 C2H4가스를 이용하여 해당 성막 가스를 플라즈마화함으로써 형성된다. 이때의 성막 조건은 예컨대, Ar 가스와 C4F8가스와 C2H4가스의 유량이 각각 150 sccm, 40 sccm, 30 sccm, 마이크로파 전력이 2.7 kW, 바이어스 전력이 0 kW, 기판 온도가 300℃∼350℃이다.
이와 같이, CF막의 성막을 행하면, C4F8가스는 C6F6가스보다도 분자가 작기 때문에 C6F6가스보다도 비어 홀(31) 내에 성막되기 쉽고, 예컨대 비어 홀(31)의 바닥부나 측벽의 일부에 부착되어 버려, 비어 홀(31)의 일부에 CF막(4)이 퇴적한 상태가 된다.
계속해서 도 13(b)에 도시한 바와 같이, 전술의 실시예와 마찬가지로 CF막(4)의 상면으로의 예컨대 SiC막으로 이루어지는 하드 마스크(83)의 형성과, 레지스트(72)의 도포, 노광, 현상을 행한 후, 도 13(c)에 도시한 바와 같이 CF계 가스를 에칭 가스로서 이용하여 하드 마스크(83)를 에칭하고, 계속해서 도 13(d)에 도시한 바와 같이 CF막(4)의 에칭을 행한다. 이 CF막(4)의 에칭은 도시하지 않는 에칭 장치로써, O2가스나 H2가스를 에칭 가스로 하고 하드 마스크(83)를 마스크로서 이용하여 행하지만, 이 때 에칭 시간은 CF막(4)의 에칭에 요하는 시간보다도 소정 시간 길게 설정한다. 여기서 CF막(4)의 에칭에 요하는 시간은 에칭의 종점을 예컨대 F나 CF계의 발광 분석에 의해 확인하고 결정된다.
이와 같이, CF막(4)의 에칭이 종료하고 나서도 소정 시간 계속하여 에칭을 행하면, 이 소위 오버 에칭에 의해 비어 홀(31) 내에 존재하는 CF막(4)도 에칭되어 제거된다. 이 때 비어 홀(31)이 형성되는 SiO2막(3)과 CF막(4)은 에칭 선택비가 다르기 때문에, O2가스나 H2가스에 의해 SiO2막(3)이 에칭되는 일은 없고, 이 오버 에칭에 의해 비어 홀(31)의 측벽이 에칭되어 비어 홀 형상이 변화되어 버릴 우려는 없다. 따라서 CF막(4)의 에칭 시간을 조정함으로써, 비어 홀(31) 내에 부착된 CF막의 제거량을 조정할 수 있다. 이 때문에 CF막(4)의 성막 시에 비어 홀(31) 내의 일부 혹은 전부에 CF막이 퇴적했다고 해도,이중 다마신 형상을 형성할 수 있다.
또한, 본 실시예는 상부 절연막이 예컨대, SiLK막, BCB막, FLARE막, 유기 SOG막, HSQ막, MSQ막, 다공성 실리카 등의 도포막이나, 파릴렌, 메틸실란계의 막으로서, 하부 절연막이 상부 절연막과는 에칭 선택비가 다른 경우에도 적용할 수 있다.
여기서, 실제로 절연막이 5000 옹스트롱의 두께인 SiO2막, 상부 절연막이 5000 옹스트롱의 두께인 CF막으로서, 비어 홀이 직경 0.5 μm, 홈의 폭이 0.4 μm인 반도체 장치를 CF막의 에칭 시간을 통상의 1.3배 전술의 프로세스로써 제조하고, SEM(주사 전자 현미경)에 의해 에칭 전의 비어 홀과, 에칭 후의 비어 홀과 홈의 단면을 관찰한 바, 에칭 이전에는 비어 홀의 바닥부와 측벽에 CF막이 부착하고 있었지만, 에칭 후에는 비어 홀 내로의 CF막의 매립이나 비어 홀의 변형은 보이지 않고 이중 다마신 형상이 형성되어 있는 것이 확인되었다.
또한, 상부 절연막을 SiLK막, BCB막, 플레어막, 유기 SOG막, HSQ막, MSQ막, 다공성 실리카로 바꾸어 마찬가지로 반도체 장치를 제조한 바, 용제나 웨이퍼(W)의 회전수를 바꿈으로써, 상부 절연막의 비어 홀로의 매립량이 다르지만 SiLK막 등은 SiO2막과의 에칭 시의 선택비가 다르기 때문에, 비어 홀의 대부분에 상부 절연막이 퇴적하고 있는 경우라도 상부 절연막의 에칭 시간을 길게 함으로써, 비어 홀의 형상의 변화를 억제하면서 비어 홀 내의 상부 절연막을 제거할 수 있어 이중 다마신 형상을 형성할 수 있는 것이 확인되다.
계속해서, 본 발명의 또 다른 실시예에 관해서 설명한다.
본 실시예는 하부 절연막과 상부 절연막의 에칭 선택비가 거의 동일한 경우라도, 이들 절연막은 에칭 선택비가 다른 박막을 하부 절연막과 상부 절연막의 계면에 설치하면, 비어 홀의 일부 혹은 전부에 상부 절연막이 퇴적하고 있어도 상부 절연막의 에칭 시에 에칭 시간을 어느 정도 길게 함으로써 비어 홀의 형상을 변화시키지 않고 비어 홀 내의 상부 절연막도 제거할 수 있는 것을 발견함으로써 이루어진 것이다.
이 실시예에 관해서 하부 절연막을 CF막(9), 상부 절연막을 CF막(4)에 의해 형성한 반도체 장치를 예로써 도 14 및 도 15에 의해 구체적으로 설명한다. 도 14(a)는 전술의 실시예와 마찬가지의 방법에 의해, 기판(2)의 위에 CF막(9)을 성막 한 상태를 나타내고 있고, 이 CF막(9)은 예컨대, 상기 플라즈마 처리 장치에 있어서 성막 가스 예컨대, C4F8가스와 C2H4가스를 플라즈마화함으로써 형성된다.
계속해서, 도 14(b)에 도시한 바와 같이, CF막(9)의 상면으로의 예컨대, SlC막으로 이루어지는 하드 마스크(85)의 형성과, 레지스트(73)의 도포, 노광, 현상을 행한다. 여기서 하드 마스크(85)는 예컨대, 상기 플라즈마 처리 장치에 있어서, 성막 가스 예컨대, SiH4가스 및 C2H4가스를 플라즈마화함으로써 형성된다. 이후 도 14(c)에 도시한 바와 같이, CF계 가스를 에칭 가스로서 이용하여 하드 마스크(85)를 에칭하고, 계속해서 O2가스나 HS2 가스를 에칭 가스로서 이용하여 CF막(9)에 비어 홀(91)을 에칭한다.
다음에, 도 15(a)에 도시한 바와 같이, 하드 마스크(85)의 상면에 CF막(4)을성막하지만, 이 CF막(4)은 전술의 실시예와 마찬가지로, 예컨대 상기 플라즈마 처리 장치에 있어서, 플라즈마 가스 예컨대, Ar 가스와, 성막 가스 예컨대, C4F8가스와 C2H4가스를 각각 150 sccm, 40 sccm, 30 sccm의 유량으로 도입하고, 마이크로파 전력 2.7 kW, 바이어스 전력 0 kW, 기판 온도 300℃∼350℃ 하에서 성막 가스를 플라즈마화함으로써 형성된다. 이 성막에 의해 이미 전술한 바와 같이, 예컨대 비어 홀(91)의 바닥부나 측벽의 일부에 CF막(4)이 퇴적한 상태로 된다.
계속해서 도 15(b)에 도시한 바와 같이, 전술의 실시예와 마찬가지로, CF막(4)의 상면으로의 예컨대 SiC막으로 이루어지는 하드 마스크(83)의 형성과, 레지스트(72)의 도포, 노광, 현상을 행한 후, CF계 가스에 의한 하드 마스크(83)의 에칭과, O2가스나 H2가스에 의한 CF막(4)의 에칭을 행하고, 홈(41)을 형성한다(도 15(c) 참조). 이 때 CF막(4)의 에칭 시간은 CF막(4)의 에칭에 요하는 시간보다도 소정 시간 길게 설정한다.
이러한 오버 에칭을 행하면, 비어 홀(91) 내에 존재하는 CF막(4)도 에칭되어 제거된다. 이 때 하부 절연막과 상부 절연막은 모두 CF막에 의해 형성되어 있기 때문에 양자의 에칭 선택비는 동일하지만, 양자의 계면에 SiC막으로 이루어지는 하드 마스크(85)가 설치되고 있고, 이 하드 마스크(85)와 CF막은 에칭 선택비가 다르기 때문에 이 하드 마스크(85)에 의해 하방측의 CF막(9)의 에칭이 방해된다. 또한 CF막(4)은 수직성이 좋은 에칭이 행해지기 때문에, 비어 홀(91) 내의 CF막(4)의 에칭만이 진행하고, 비어 홀(91)의 측벽이 깎일 우려는 없다. 또한, 비어 홀(91)의 바닥부는 CF막과는 에칭 선택비가 다른 기판(2)이므로, 해당 비어 홀(91)의 바닥부가 에칭에 의해 깎일 우려는 없다.
따라서, 이 오버 에칭에 의해 비어 홀 형상이 변화시키는 일없이, 비어 홀(91) 내에 존재하는 CF막(4) 만을 제거할 수 있고, CF막(4)의 에칭 시간을 조정함으로써 비어홀(91) 내에 부착된 CF막의 제거량을 조정할 수 있다. 이 때문에 하부 절연막과 상부 절연막이 동일한 종류의 절연막인 경우에, 상부 절연막의 성막 시에 비어홀 내에 상부 절연막이 매립되었다고 해도 이중 상감 형상을 형성할 수 있다.
여기서, 전술의 예에서는 하부 절연막과 상부 절연막의 계면에 설치되는 이들 절연막과는 에칭 선택비가 다른 절연막으로서, 절연막의 하드 마스크를 이용했기 때문에 상기 에칭 선택비가 다른 절연막을 새롭게 형성하지 않아도 좋다고 하는 이점이 있지만, 이 실시예에서는 상기 에칭 선택비가 다른 절연막을 커버 막으로서 하드 마스크와 별개로 형성하도록 해도 좋다.
또한, 커버 막은 예컨대, 도 16(a)에 도시한 바와 같이, 하부 절연막인 CF막(9)의 표면 전체 즉 비어 홀(91)의 측벽이나 바닥부의 표면 전체를 덮도록 형성하도록 해도 좋다. 여기서 커버 막(200)은 예컨대, 하부 절연막인 CF막과는 에칭 선택비가 다른 SiN막이나 SiC막 등에 의해 형성되고, 예컨대 전술의 플라즈마 성막 장치에 있어서 소정의 성막 가스를 플라즈마화함으로써 형성된다. 이 때 소정의 바이어스 전력을 인가함으로써, 비어홀(91)의 측벽이나 바닥부로 커버 막(200)을 성막 할 수 있다.
이 경우에는, 이어서 도 16(b), (c)에 도시한 바와 같이, 전술의 실시예와 마찬가지로 상부 절연막인 CF막(4)을 커버 막(200)의 표면에 성막하고, 계속해서 CF막(4)의 오버 에칭을 행하여 홈(41)의 형성과 CF막(4)의 성막 시에 비어 홀(91)의 내부에 퇴적한 CF막(4)의 제거를 행한 후, 도 16(d)에 도시한 바와 같이, 에칭 가스 예컨대, CF4나 C4F8가스를 이용하여 커버 막(200)의 제거를 행한다.
본 실시예는 상부 절연막이 예컨대, SiLK막, BCB막, 플레어막, 유기 SOG막, HSQ막, MSQ막, 다공성 실리카 등의 도포막이나, 파릴렌, 메틸실란계의 막으로서, 하부 절연막이 상부 절연막과는 에칭 선택비가 동일한 경우에도 적용할 수 있다. 또한 상부 절연막과 하부 절연막의 종류가 다른 경우에도 적용해도 좋다.
여기서, 실제로 하부 절연막이 5000 옹스트롱의 두께인 CF막, 상부 절연막이 5000 옹스트롱의 두께인 CF막, 양자간에 500 옹스트롱의 두께인 하부 절연막의 하드 마스크가 설치되어 있음과 동시에, 비어 홀이 직경 0.5 μm, 홈의 폭이 0.4 μm인 반도체 장치를 CF막의 에칭 시간을 통상의 1.3배로 해서 전술의 프로세스로써 제조하고, SEM에 의해 에칭 전의 비어 홀과, 에칭 후의 비어 홀과 홈의 단면을 관찰한 바, 에칭 이전에는 비어 홀의 바닥부와 측벽에 CF막이 부착했었지만, 에칭 후에는 비어 홀 내로의 CF막의 매립이나 비어 홀의 변형은 보이지 않고, 이중 다마신 형상이 형성되어 있는 것이 확인되었다.
또한, 상부 절연막과 하부 절연막을 SiLK막, BCB막, 플레어막, 유기 SOG막, HSQ막, MSQ막, 다공성 실리카로 바꾸어 마찬가지로 반도체 장치를 제조한 바, 도포 조건을 바꿈으로써, 상부 절연막의 비어 홀로의 퇴적량이 다르지만 비어 홀의 대부분에 상부 절연막이 매립되고 있는 경우라도 상부 절연막의 에칭 시간을 길게 함으로써, 비어 홀의 형상의 변화를 억제하면서 비어 홀 내의 상부 절연막을 제거할 수 있어 이중 다마신 형상이 형성할 수 있는 것이 확인되었다.
이상에 있어서, 본 발명에서는 매립 특성이 나쁜 CF막의 성막 가스로서는 전술의 C6F6가스 이외에 C4F8가스, C5F8가스, C6F6가스, C6H5CF3가스 등을 이용할 수 있다. 또한 이 CF막은 ECR에 의해 플라즈마를 생성하는 것에 한정되지 않고, 예컨대 ICP(Inductive Coupled Plasma) 등으로 불리고 있다, 돔형의 용기에 감긴 코일로부터 전계 및 자계를 처리 가스에 부여하는 방법 등에 의해 플라즈마를 생성하는 장치를 이용해도 형성할 수 있다.
또한, 실리콘파(波) 플라즈마 등으로 불리고 있는 예컨대 13.56 MHz인 실리콘파와 자기 코일에 의해 인가된 자장과의 상호 작용에 의해 플라즈마를 생성하는 장치나, 마그네트론 플라즈마 등으로 불리고 있는 2장의 평행한 캐소드에 거의 평행을 이루도록 자계를 인가함으로써 플라즈마를 생성하는 장치, 평행 평판 등으로 불리고 있는 서로 대향하는 전극 사이에 고주파 전력을 인가하여 플라즈마를 생성하는 장치를 이용해도 형성할 수 있다.
또한, 또 비어 홀이 형성되는 SiO2막은 전술된 바와 같이 플라즈마 CVD에 의해 형성하는 외에, 열산화법이나 졸-겔법 등에 의해 형성할 수 있다. 여기서 졸-겔법이란 TEOS(테트라에톡시실란; Si(C2H5O)4)의 콜로이드를 에탄올 용액 등의 유기 용매에 분산시킨 도포액을 반도체 웨이퍼(W)의 표면에 도포하고, 그 도포막을 겔화한후 건조시켜 SiO2막을 얻는 방법이다. 또한 SiO2막과 CF막 사이에 형성되는 밀착층으로서는 SiN막은 SiO2막과의 밀착성이 크고, SiC막은 CF막과의 밀착성이 크기 때문에 이들의 막을 적층한 것을 이용하는 것은 유효하지만, 이들 막의 한쪽을 이용하도록 해도 좋다.
또한, 비어 홀이 형성되는 막으로서는, 이러한 SiO2막 외에, SiOF막이나 유기 SOG막, HSQ막, BCB막, 폴리이미드막, F첨가 폴리이미드막, 불화 폴리알릴에테르, 테플론, 사이톱 등의 도포막을 이용할 수 있다.
또한, 또 매립 특성이 나쁜 성막 재료를 이용하여 상부 절연막의 형성을 행한 경우라도, 상부 절연막에 홈을 형성하는 에칭을 행할 때에 소위 오버 에칭을 행하도록 해도 좋다.
이상과 같이, 본 발명에 따르면 반도체 장치를 간단한 방법의 이중 다마신 법으로 제조할 수 있다.

Claims (23)

  1. 피처리체 상에 절연막을 형성하는 공정과,
    상기 절연막에 비어 홀을 에칭하는 공정과,
    비어홀이 형성된 절연막의 표면에 매립 특성이 나쁜 성막 재료를 이용하여 상부 절연막을 형성하는 공정과,
    상기 상부 절연막에 금속을 매립함으로써 배선을 형성하기 위한 홈을 상기 비어홀의 적어도 일부에 접촉하도록 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 매립 특성이 나쁜 성막 재료를 이용하여 상부 절연막을 형성하는 공정은 탄소와 불소의 화합물로서 매립 특성이 나쁜 성막 재료를 이용하여 상기 상부 절연막으로서 불소 첨가 카본막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 탄소와 불소의 화합물로서 매립 특성이 나쁜 성막 재료는 C6F6, C4F8, C5F8, C6F10, C6F5CF3중 어느 것을 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 매립 특성이 나쁜 성막 재료를 이용하여 상부 절연막을 형성하는 공정은 탄소와 불소의 화합물로서 매립 특성이 나쁜 성막 재료를 플라즈마화하고, 그 플라즈마에 의해 상기 상부 절연막으로서 불소 첨가 카본막을 형성하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 탄소와 불소의 화합물로서 매립 특성이 나쁜 성막 재료는 C6F6, C4F8, C5F8, C6F10, C6F5CF3중 어느 것을 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 상부 절연막은 상기 비어 홀의 개구부를 넘도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 매립 특성이 나쁜 성막 재료는 소정의 성막 조건 하에서 매립 특성이 나빠지는 성막 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 소정의 성막 조건은 상기 성막 재료에 따라서 설정되는 성막 압력과 성막 온도에 의존하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 절연막은 다층 배선 구조를 갖는 반도체 장치에서의층간 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 상부 절연막은 불소 첨가 카본막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서. 상기 상부 절연막은 도포막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서. 상기 도포막은 유기 SOG(Spin on Glass)막, HSQ(Hydrogen Silsesquioxane)막, BCB(Bisbenzocyclobutene)막, 폴리이미드막, F첨가 폴리이미드막, 불화 폴리알릴에테르막, 테플론막, 혹은 사이톱막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 피(被) 처리체 상에 절연막을 형성하는 공정과,
    상기 절연막에 비어 홀을 에칭하는 공정과,
    비어 홀이 형성된 절연막상에, 비어 홀의 개구부를 넘도록, 해당 절연막과는 에칭 선택비가 다르고, 또한 레지스트와 에칭 선택비가 거의 같은 상부 절연막을 형성하는 공정과,
    상기 상부 절연막상에 레지스트(resist)를 소정의 패턴으로 형성하는 공정과,
    상기 상부 절연막에 금속을 매입하는 것에 의해 배선을 형성하기 위한 홈을 상기 비어 홀중 적어도 일부에 접촉하도록 에칭하고, 동시에 상기 레지스트를 탄화하는 공정과,
    상부 절연막의 에칭 종료후 연속되는 소정 시간동안 에칭을 행하는 것에 의해 비어 홀 내에 퇴적시킨 상부 절연막을 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 상부 절연막은 상기 비어 홀의 개구부를 넘도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 절연막은 다층 배선 구조를 갖는 반도체 장치에서의 층간 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 상부 절연막은 불소 첨가 카본막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제13항에 있어서, 상기 상부 절연막은 도포막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 피(被) 처리체 상에 절연막을 형성하는 공정과,
    상기 절연막에 비어 홀을 에칭하는 공정과,
    비어 홀이 형성된 절연막의 표면에 해당 절연막과는 에칭 선택비가 다른 박막을 형성하는 공정과,
    상기 박막의 표면에 상기 절연막 및 레지스트와 에칭 선택비가 거의 같은 상부 절연막을 형성하는 공정과,
    상기 상부 절연막상에 레지스트(resist)를 소정의 패턴으로 형성하는 공정과,
    상기 상부 절연막에 금속을 매입하는 것에 의해 배선을 형성하기 위한 홈을 상기 비어 홀중 적어도 일부에 접촉하도록 에칭하고, 동시에 상기 레지스트를 탄화하는 공정과,
    상부 절연막의 에칭 종료후 연속되는 소정 시간동안 에칭을 행하는 것에 의해 비어 홀 내에 퇴적시킨 상부 절연막을 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서. 상기 상부 절연막은 상기 비어 홀의 개구부를 넘도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 절연막은 다층 배선 구조를 갖는 반도체 장치에서의 층간 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서, 상기 상부 절연막은 불소 첨가 카본막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서. 상기 상부 절연막은 도포막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제4항에 있어서. 상기 불소 첨가 카본막을 형성할 때, 바이어스 전력을 인가하지 않고서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2001-7002791A 1998-09-02 1999-09-01 반도체 장치의 제조 방법 KR100400907B1 (ko)

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JP1998-264040 1998-09-02
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3604007B2 (ja) * 2000-03-29 2004-12-22 富士通株式会社 低誘電率被膜形成材料、及びそれを用いた被膜と半導体装置の製造方法
WO2001084626A1 (en) * 2000-04-28 2001-11-08 Tokyo Electron Limited Semiconductor device having a low dielectric film and fabrication process thereof
US6794311B2 (en) * 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US20020173079A1 (en) * 2000-12-28 2002-11-21 Erdem Kaltalioglu Dual damascene integration scheme using a bilayer interlevel dielectric
US6677680B2 (en) * 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
JP4568444B2 (ja) * 2001-03-27 2010-10-27 株式会社アルバック 基板上に堆積したポーラスシリカを含有する材料の薄膜のエッチング法
KR100460771B1 (ko) * 2001-06-30 2004-12-09 주식회사 하이닉스반도체 듀얼다마신 공정에 의한 다층 배선의 형성 방법
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
KR100459733B1 (ko) 2002-12-30 2004-12-03 삼성전자주식회사 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법
JP2005277375A (ja) * 2004-02-27 2005-10-06 Nec Electronics Corp 半導体装置の製造方法
JP2006013190A (ja) * 2004-06-28 2006-01-12 Rohm Co Ltd 半導体装置の製造方法
JP2007234719A (ja) * 2006-02-28 2007-09-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5053619B2 (ja) * 2006-10-27 2012-10-17 日本電信電話株式会社 微細構造体の製造方法
JP5082411B2 (ja) * 2006-12-01 2012-11-28 東京エレクトロン株式会社 成膜方法
US8158485B2 (en) * 2007-05-07 2012-04-17 Qimonda Ag Integrated circuit device having openings in a layered structure
US8021975B2 (en) * 2007-07-24 2011-09-20 Tokyo Electron Limited Plasma processing method for forming a film and an electronic component manufactured by the method
CN101359618B (zh) * 2007-08-05 2011-12-07 中芯国际集成电路制造(上海)有限公司 通孔填充方法、通孔填充结构及通孔制作方法
US20090061619A1 (en) * 2007-08-31 2009-03-05 Sang-Il Hwang Method of fabricating metal line
DE102010002451B4 (de) 2010-02-26 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Kontaktelementen von Halbleiterbauelementen
US9414445B2 (en) * 2013-04-26 2016-08-09 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
US10002785B2 (en) * 2014-06-27 2018-06-19 Microchip Technology Incorporated Air-gap assisted etch self-aligned dual Damascene
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL54107A (en) 1978-02-22 1981-06-29 Yeda Res & Dev Electromagnetic linear motion devices
CH663121A5 (de) 1983-10-03 1987-11-13 Mavilor Syst Sa Wechselstrom-synchron-servomotor.
JPH03198327A (ja) * 1989-12-26 1991-08-29 Fujitsu Ltd 半導体装置の製造方法
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
JPH0653161A (ja) * 1992-07-31 1994-02-25 Nec Corp セルフアラインコンタクト構造およびその製造方法
IL109267A (en) 1993-04-13 1998-02-22 Hughes Aircraft Co Linear compressor including reciprocating piston and machined double-helix piston spring
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
US5942328A (en) * 1996-02-29 1999-08-24 International Business Machines Corporation Low dielectric constant amorphous fluorinated carbon and method of preparation
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
JPH10261707A (ja) * 1997-03-18 1998-09-29 Sony Corp 半導体装置の製造方法
JP2900909B2 (ja) * 1997-04-07 1999-06-02 日本電気株式会社 半導体装置の製造方法
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure
JPH11176935A (ja) * 1997-12-08 1999-07-02 Sony Corp 半導体装置の製造方法
JP3382844B2 (ja) * 1998-04-07 2003-03-04 日本電気株式会社 半導体装置の製造方法
TW413896B (en) * 1999-01-06 2000-12-01 United Microelectronics Corp Manufacturing method for dual damascene structure
JP2000208622A (ja) * 1999-01-12 2000-07-28 Tokyo Electron Ltd 半導体装置及びその製造方法
US6159840A (en) * 1999-11-12 2000-12-12 United Semiconductor Corp. Fabrication method for a dual damascene comprising an air-gap

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