KR20010032312A - 강유전성 랜덤 억세스 메모리 캐패시터의 화학 및 기계적폴리싱 방법 - Google Patents

강유전성 랜덤 억세스 메모리 캐패시터의 화학 및 기계적폴리싱 방법 Download PDF

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Abstract

본 발명의 방법은 강유전성 캐패시터 제조 방법으로서, 바닥 전극 층(30), 강유전성 층(32) 및 상부 전극 층(34)을 기체(基體) 위에 순차적으로 침적하여, 선택적으로 바닥 전극 층 아래에 전도성 장벽 재료(28) 층을 침적하여, 캐패시터 선구 구조(capacitor precursor structure)를 형성하고, 화학 및 기계적 폴리싱에 의해 상기 캐패시터 선구 구조를 평탄화하여 상기 강유전성 캐패시터 구조, 예를 들어 스택 캐패시터 또는 트렌치 캐패시터를 형성한다. 이 공정은 강유전성 층의 건식 에칭 또는 전극 층의 건식 에칭 없이 수행되어, 상당히 작은 요부 크기, 예를 들어 0.10 내지 0.20 ㎛의 요부 크기를 갖는 강유전성 캐패시터를 형성한다.

Description

강유전성 랜덤 억세스 메모리 캐패시터의 화학 및 기계적 폴리싱 방법{CHEMICAL MECHANICAL POLISHING OF FeRAM CAPACITORS}
오늘날, 반도체 회사들은 세계적으로 고급 DRAM 및 강유전성 랜덤 억세스 메모리(FeRAM) 각각에 고유전율 및 강유전성의 박막을 상용화하고자 하는 데에 많은 노력을 기울이고 있다. 이들 재료로는 DRAM용의 BaSrTiO3(BST)와 FeRAM용의 PbZrTiO3(PZT) 및 SrBi2Ti2O9(SBT)가 있다.
이들 재료가 Pt, Ir, IrO2, Pt-Ru 등과 같은 귀금속 또는 귀금속 합금으로 제조된 전극을 필요로 하고, 귀금속과 강유전성 박막은 원소 성분(elemental constituents)에 대한 휘발 생성물이 없기 때문에 초미세 패터닝(sub-micron patterning)이 매우 어렵다는 것은 잘 알려져 있다. Pt 및 Ir에 대한 최신 기술의 건식 에칭 공정은 주로 물리적인(화학적인 것이 아님) 메카니즘 때문에 재료를 제거하기가 근본적으로 어려워, 전극의 연부에 바람직하지 못한 구조(종종 ″이어(ears)″라 칭함)의 형성을 초래한다는 것은 공지되어 있다.
이러한 형태의 초미세 캐패시터를 패터닝함에 있어서의 어려움 이외에도, 높은 메모리 밀도를 위하여, 메모리 셀의 면적을 감소시키도록 캐패시터를 트랜지스터와 접촉하게 전도성 플러그 위에 직접 형성하는 것 또한 중요하다. 이러한 형태(플러그 위에 캐패시터가 위치하는 것)는 또한 스택 캐패시터(stack capacitor) 구조로서 공지되어 있다.
통상적으로 채택되는 재료, 예컨대 플러그용의 폴리실리콘이나 텅스텐의 경우, 그 플러그의 산화와 귀금속 바닥 전극을 통한 플러그 재료(p-Si 또는 W)의 확산을 방지하기 위하여 장벽 층이 필요하다. 그러한 문제점을 극복하기 위하여, 플러그/장벽/전극 계면을 산화에 대한 노출로부터 보호하기 위한 기하학적 수단을 사용하는 것이 바람직하다.
스택 캐패시터에 대한 변형예는 트렌치 캐패시터(trench capacitor)인데, 이 트렌치 캐패시터는 도핑된 실리콘에 직접 에칭되는 트렌치의 벽에 표면적이 향상된 캐패시터를 사용한다. 그러한 트렌치 캐패시터에 있어서, 바닥 전극 접점은 전도성 플러그(p-Si 또는 W)가 아닌 전도성 기판 자체에 접촉되며, 장벽에 대한 필요 조건은 스택 캐패시터의 구조와 유사하다. 트렌치 캐패시터 아키텍처에 있어서, 메모리 셀의 트랜지스터는 웨이퍼 표면에서 트렌치 캐패시터의 정상부에 인접하게 형성된다.
또한, 화학 및 기계적 폴리싱을 사용하여 평탄화된 강유전성 캐패시터는 논리 IC를 갖는 강유전성 메모리 또는 다이나믹 랜덤 억세스 메모리(DRAM) (″매입형 메모리″)의 모놀리식 집적(monolithic integration)에 대하여 더욱 가변적인데, 그 이유는 논리 IC에 대하여 필요한 4 내지 6 레벨의 금속은 얼라이너가 정한 초점 깊이(alligner's specified depth of focus) 내의 적소에 체재하기 위하여, 고해상도 초미세 리소그래피에 있어서의 표면 편평도에 대한 필요성에 의해 배가되는 하부 구조의 평탄도(planarity)에 대한 추가적인 요건을 제기하기 때문이다.
추가로 구속되는 것은 경제성이다. 가급적 공정 단계의 수를 최소화하고, 제조되는 IC 소자의 수율을 가능한 가장 높이는 것이 필수적이다. 후술되는 본 발명의 설명에 대한 배경으로, 통상적인 CMP 공정 작업에 사용되는 기계, 그리고 화학 및 기계적인 공정에 사용되는 폴리싱 패드 및 슬러리 조성물에 대하여 이하에서 설명한다.
통상의 CMP 기계에 있어서는 3 가지 형태의 기계적인 회전 동작이 통상적으로 채용되고 있다. 그 한가지 형태는 회전형 웨이퍼 캐리어의 회전이다. 다른 하나는 연마 패드의 회전이다. 3 번째 형태는 웨이퍼 캐리어와 연마 패드를 동시에 회전시키는 것이다. 폴리싱 패드는 용액에 현탁된 여러 가지 입자로 구성되는 슬러리에 미리 침지되어, 계속해서 재습윤된다. 폴리싱 입자의 크기 범위는 30 내지 1100 나노미터 범위이다. 현탁 용액은 일반적으로 각기 산화물과 금속을 폴리싱하기 위한 묽은 염기 또는 산을 포함한다. 웨이퍼는 평탄화가 완료되면 후속 CMP 세정 공정으로 진행되는데, 이 공정에서는 슬러리에 의해 연마되어 잔류하는 산화물/금속 입자 및 기타의 잠재적 오염물이 제거된다. 대부분의 IC 생산자는 후속 CMP 오염물 제거를 달성하기 위하여 탈이온수(DI water) 린스와 질소 공기의 혼합물에 의한 건조 공정을 사용한다.
CMP의 2 가지 가정 일반적인 용도는 산화물과 금속(텅스텐) 플러그의 평탄화이다. CMP 공정에 있어서 가장 필수적인 2 가지 요소는 슬러리와 폴리싱 패드이다.
일반적으로 폴리우레탄계 재료인 폴리싱 패드는 2 가지 주요 기능을 수행한다. 패드의 중합 발포 셀 벽들은 웨이퍼 표면에서 반응 생성물을 제거할 때 공기를 불어넣으며, 그 패드 내의 기공들은 패드/웨이퍼 계면에 슬러리가 공급되는 것을 지원한다.
점진적으로 더 많은 연구 노력은 패드와 예비 평탄화 표면 사이의 긴밀한 접촉에 대한 경험적인 결과를 보다 더 이해하는 데 초점이 맞춰져 왔다. 본래, 재료 제거 속도(RR)에 있어서의 몇 가지 “특성”이 시간, 압력 및 속도의 함수로서 알려졌다. 많은 CMP 사용자들은 높은 처리량이 시도됨에 따라 RR이 굉장히 감소된다는 것을 알았다. 연구 결과, 패드의 변형은 IC 표면의 깨지기 쉬운 경질(硬質)의 표면으로부터 초래되는 것으로 밝혀졌다. 패드의 거칠기, 즉 패드 재료의 형태에 따른 표면 조도, ″포켓(pockets)”의 밀도, 연마 특성은 패드 층이 제거됨에 따라 열화되는 것으로 밝혀졌다. 소위 ″그레이징(glazing)”이라 불리는 이러한 문제를 경감시키기 위하여, 실험적으로 정해진 시간 범위 또는 웨이퍼 처리량(wafer runs) 후에 패드를 컨디셔닝하였다. 컨디셔너(conditioner)는 기재(금속), 다이아몬드 입자(절삭용) 그리고 입자 결합재(Ni 도금)로 구성되었다. 도금에 의해 다이아몬드 입자는 기재에 결합되었다. 그렇게 하면, 컨디셔너는 과잉의 바람직하지 못한 입자들을 제거하고, 패드의 공칭 표면 특성이 나타날 때까지 패드의 상부 층을 효과적으로 제거하였다. 비록 이러한 해결책이 같은 패드를 연장된 범위의 시간 동안 사용할 수 있게 하였지만, 그것 또한 다른 곤란한 문제를 야기한다.
구체적으로 말하면, 다이아몬드와 기재의 물리적 결합은 컨디셔닝 공정 중에 비교적 쉽게 파괴된다. 새로운 결합 방법에 대한 연구가 수행되었고 후속 컨디셔닝 세정 공정을 향상시켰다. 다이아몬드가 기재에 화학적으로 결합되는 경우, 추가적인 강도에 의해 격자 탈락(grid detachment)이 덜 현저해졌다. 새로운 결합 방법은 물리적으로 입자가 결합된 패드를 사용하여 폴리싱될 수 있는 웨이퍼의 수에 비하여 동일한 컨디셔닝 패드로 그 열배 이상의 웨이퍼가 폴리싱될 수 있게 하였다.
패드 컨디셔닝은 금속의 평탄화에 있어서보다는 산화물의 평탄화에 있어서 더 큰 역할을 하는데, 그 이유는 금속이 패드 재료에 관하여 더 높은 경도를 가지는 경향이 있기 때문이다.
슬러리를 패드/웨이퍼 계면으로 운반하는 것을 보조하기 위하여, 새로운 패드 구조가 설계되어 왔다. 카라키-도이(Karaki-Doi) 등의 개발자들은 전체 패드를 가로질러 동심 타원형의 연속된 홈을 갖는 폴리싱 패드를 설계하였다. 이러한 구조는 슬러리를 보다 균일하게 계면으로 공급하고 CMP 공정으로부터 초래되는 파편 제거량을 증대시키는 것으로 판명되었다. 결과적으로, 카라키-도이 등의 개발자들은 패드의 표면에 홈을 마련하였고, 일반적 형태의 패드에 비하여 그들이 개발한 패드의 컨디셔닝에서 컨디셔닝까지의 수명 증가를 보고하였다.
패드를 균일하게 평탄화할 여지에 있어서의 다른 한 가지 열쇠가 되는 요소는 CMP가 수행되는 구조의 상대적인 층 높이[임계 치수(critical dimensions, CD)] 및 IC 소자의 밀도이다. CMP는 더 크고 조밀하게 충전된 요부(要部;feature)보다는 더 작고 개별적인 요부를 더욱 빨리 폴리싱하는 경향이 있다. 폭 15 mm의 요부에 대한 산화물 제거 속도는 그 폭의 4 배의 폭에 걸친 요부에 대한 산화물 제거 속도보다 60 내지 80% 더 빠르다. 더 조밀하고 더 큰 요부들은 더 작은 요부들 보다는 인가된 하중 압력을 더 큰 면적에 걸쳐 분산시키는 경향이 있다. 제거 속도와 압력은 직접적인 접촉 모드에 직접적으로 관계가 있기 때문에, 그 제거 속도는 유효 국부 압력이 감소함에 따라 감소된다. 인접한 층이 반대로 더 큰 높이를 가지는 경우에도 같은 원리가 적용된다. ″더 높은(Taller)” 요부들은 다른 치수 및 다른 소자에 대한 인접도에 따라 더 신속하게 평탄화된다.
전술한 인자들은 IC 설계에 대하여 복잡성을 증가시킨다. IC 제조 공정이 CMP 과정을 필요로 하는 경우, 소자의 치수 및 밀도는 임계적이어서 면밀한 정사(精査)를 필요로 한다. CMP에 사용되는 슬러리 조성물은 용매 또는 용액에 현탁된 연마 입자를 함유한다. 슬러리의 효과에 열쇠가 되는 인자는 입자의 크기 및 형상, 용액의 pH, 슬러리 중의 고체의 중량 백분율, 공급되는 슬러리의 양 및 관련된 반응 시간을 포함한다.
슬러리의 목적은 단순하지만, 모든 기계 및 화학적 반응을 이해하고 모델링하는 것은 매우 어렵다. 필수적으로, 폴리싱되는 재료의 표면은 더 유연한 조성물(softer composition)로 화학적으로 변화되며, 그 조성물은 다시 패드 및 슬러리 연마재에 의하여 기계적으로 제거된다. 그러므로, 슬러리는 CMP 공정에서 화학적인 힘과 기계적인 힘 모두를 제공한다. 산화물 슬러리는 대개 훈연 실리카 연마재를 갖춘 KOH계 또는 NH4OH계(KOH- or NH4OH-based with a fumed silica abrasive)로서 pH 값이 높다. 금속 슬러리는 비교적 신규하며 거의 실험에 의한 것으로서, 대부분 알루미나 연마재를 구비한 철질산염으로 pH 값이 낮다. 몇 가지 폴리실리콘과 폴리이미드 슬러리가 존재하지만, 아직 시제품 형태의 개발 단계에 있다.
지금까지는, 슬러리 조성물의 개발에 쏟은 연구 개발이 금속 슬러리 대신에 산화물 슬러리에 초점이 맞춰져 왔다. 텅스텐 플러그의 많은 바람직한 특성 때문에, 선택적인 금속 슬러리의 개발에 더 많은 관심이 기울여지고 있다. IBM은 산화물 선택성이 120 : 1인 텅스텐을 구비한 금속 슬러리를 개발하였다. 이러한 평탄화 형태는 다중 레벨의 금속과 중간 레벨의 접속부들을 형성하는 데에 필수적이다. 이상적으로 말하면, 연구된 슬러리들은 높은 제거 속도, 고도의 선택성, 국부적 불균일성 및 양호한 평탄도를 유도할 것이다. '완벽한” 슬러리는 현재 존재하지 않기 때문에, 허용 가능한 상업적 슬러리 조성물을 개발함에 있어서 불가피한 절충(tradeoff)이 이루어져 왔다.
CMP의 화학적 특성 때문에, 여러 가지 연구는 웨이퍼/패드 계면에 도입되는 슬러리의 양을 달리하였을 때의 영향을 평가해 왔다. 산화물 슬러리의 경우, 용액중의 물이 다음과 같은 반응식으로 실리콘 산화물과 반응하는 것으로 믿어진다.
(-Si-O-Si-) + H2O ⇒ 2(-Si-OH)
상기 식은 단순화를 위하여 전체의 반복적인 화학 구조(...-Si-O-Si-Si-O-Si-..., OH-Si-...-Si-OH)의 기본적인 부분을 보여주고 있다. 계면에서의 반응은 웨이퍼의 표면 상에 있는 분자들과 슬러리 중의 실리카 입자 사이에서 주로 발생하는데, 그 이유는 물이 실리콘 산화물에서는 저확산성을 가지기 때문이다. 온도를 상승시키면, 물의 확산성(구체적으로 말하면 산화물 중에서의 물의 확산 상수)이 상승하기 때문에 곧바로 제거 속도가 상승된다. 산화물 평탄화를 위하여 가장 효과적인 pH 수준은 9.7 내지 11.4 사이에 있다.
금속 슬러리의 경우, 그 조성이 더욱 임계적이다. 전형적인 슬러리는 pH 수준을 조절하기 위하여 산화제 또는 자연적으로 용해된 산소 부가제 및 알루미나 또는 콜로이드 실리카 연마재를 함유하고 있다. 산화제는 금속의 산화 상태를 변화시키고, 결국은 금속 이온을 발생시킨다. 상부의 산화된 금속 층은 더 물러서 매입된 연마 입자로 쉽게 제거된다. 만일 산화 전위(oxidation potential)가 너무 크거나 또는 결과적인 금속 화합물의 용해성이 너무 크면, 습식 에칭의 결과 금속 부식이 발생할 수 있다. 습식 에칭 속도를 늦추고 금속 부식을 제한하기 위하여, 합금, 전기 작용 및 정밀한 산화 상태(산화제)가 채용된다.
슬러리의 선택과 관련한 다른 두 가지 열쇠가 되는 논점은 후속 CMP 세정 및 가동성 이온의 웨이퍼로의 도입과 관계가 있다. 화학적 반응에 종속하여, 산화물 슬러리는 여러 가지 오염물을 웨이퍼 표면에 도입시킬 수 있다.
입자의 크기와 관련하여, KOH계 슬러리는 NH4OH계 슬러리보다 더 많은 양의 2000 옹스트롬 크기의 입자를 도입시킨다. 그러한 차이는 KOH계 슬러리를 사용하는 경우, 웨이퍼 표면에 더 높은 스크래치 가능성(예컨대, 몇 가지 연구에 따르면 7배 이상 더 크다)으로 나타난다. NH4OH계 슬러리는 또한 KOH계 슬러리보다 더 낮은 농도의 가동 이온을 발생시키며, KOH계 슬러리로부터의 잔류물보다 제거하기가 쉬운 잔류막을 남긴다. 그러나 환경적으로는, KOH계 슬러리가 NH4OH계 슬러리보다 장점을 제공한다. KOH계 슬러리를 사용하는 경우, 암모니아 냄새가 없으며, KOH계 슬러리는 세정 탱크 및 CMP 기계 내에서 덜 굳기 쉬우며, KOH계 슬러리가 pH에 관하여 보다 안정적이고, NH4OH계 슬러리보다 덜 온도 종속적이다.
비록 CMP가 전세계의 평탄화 기술의 혁명을 이루어왔지만, 몇 가지 중요한 문제점이 존재한다. 주요 문제점 중의 하나는 웨이퍼 표면으로부터 제거되는 재료의 양을 현장에서 측정하는 것이다. CMP 기계의 많은 결과들은, 부정확한 모델에 기인하여 재현하기가 어렵고, 기계 자체는 정밀한 공정 제어능을 나타내지 않는다. 이는 공정의 문제를 경감시키기 위하여 적합하고 적절하게 공정을 변화시키기 위하여, 피드백 분석하거나 또는 현장에서 측정하는 것을 어렵게 만든다. 일부 CMP 슬러리 분석기는 슬러리의 연마 특성을 보다 정확하게 확인하기 위하여 크기를 측정 및 검출하도록 설계되어 있다. 제거 속도까지 모니터링 하기 위하여, 스타일러스 프로파일러(stylus profiler)와 같은 몇 가지 종점 검출 장치가 개발되었다. 그러한 노력으로 전체적인 CMP 공정을 더욱 정밀하게 제어하겠지만, 분석 기술 및 기구가 고도의 상업적인 수준의 정밀한 상태까지 발전되지는 않았다.
그러므로, 상업적인 CMP는 실질적인 개발 노력에 초점을 맞추고 있으나, 필수적으로 다음과 같은 단순한 입력 작업을 계속적으로 포함하고 있다.
1. 경도가 연마재의 경도보다 작고 기판에 대한 점착력이 본래의 예비 반응층 보다 작은 웨이퍼 침적 재료를 생성시키기 위한 노출된 재료 층(예컨대, 절연용 무기 금속 산화물 층 및/또는 귀금속)의 반응, 그리고
2. 폴리싱 슬러리(연마 매체)를 사용한 전술한 반응 생성물의 기판으로부터의 제거.
절연용 무기 금속 산화물용의 예시적인 CMP 슬러리 조성물(주요 반응 형태에 의함)은 다음과 같은 조성물을 포함한다.
A. 산성 또는 염기성 수용액:
HCL, H2SO40.01 M 이상
KOH, HaOH, NH4OH 0.01 M 이상
당해 기술 분야는 플루오르화 실리콘 산화물 입자의 수용액 또는 알콜 용액을 매개로 하여, 특히 H2SiF6를 사용하여 알칼리 함유 용액을 개량하는 것으로 지향되고 있다.
슬러리 조성물은 Al2O3및/또는 SiO2수용액을 포함한다.
B. 산화제(환원 전위 Eo가 1V 이상임):
H2O235 vol.% 이상
질화물, 크롬산염, 과망간산염, O3및 F2
슬러리 조성물은 Al2O3및/또는 SiO2수용액을 포함한다.
C. 할로겐화 또는 의사(擬似) 할로겐화 재료(불활성 분위기 중에서)
POCl3, SOCl2100% 또는 건조 용매와 조합됨
(용매: 톨루엔, 에테르류, 케톤류, DMPSO 등)
P(SCN)3, (SCN)2, S(SCN)2, Hg(NCS)220-100 vol.%
Hg(NCO)2, AgNCO, CH3NCO, C6H5NCO, BrCN
슬러리는 비수성 할로겐화 또는 의사 할로겐화 반응제를 함유하며, 바람직하게는 액체 유기 리간드 전구체(예컨대, 환식 화합물, 사슬식 화합물, 다환식 화합물 또는 방향족 화합물)를 포함하는데, 이 전구체는 할로겐화 또는 의사 할로겐화 재료와 반응하면 복소환식 금속-유기물 배위 복합체를 형성한다.
특히 Al, Cu 또는 Ag와 같은 연성 재료의 CMP를 사용한 경우, 디싱(dishing) 또는 폴리싱 흠집이 발생하는 것은 부분적으로는 폴리싱 슬러리를 그것의 응집 또는 침전이 최소화되는 낮은 온도에서 저장/공급함에 의해서 경감된다. 아울러, 폴리싱 휠/표면의 온도 및 속도 제어는 물론, 폴리싱 매체 저장 탱크를 교반하는 것(응집을 막기 위하여)은 CMP 균질성 향상으로 나타났다.
CMP 패드는 그것의 초기의 사용 중에는 지수함수적 비율로서 마모되고, 그 후에는 시간에 따라 1차 함수적으로 마모된다. 또한, CMP 패드는 패드가 계속 사용됨에 따라 재료를 균일하게 제거하지 못한다. 이들 인자는 CMP 작업에 있어서의 허용 가능한 제거 속도 및 균일성을 유지하기 어렵게 만든다.
전형적인 FeRAM에 있어서의 상부 전극/강유전성 재료/바닥 전극(TE/FE/BE) 캐패시터의 개별적인 공간 치수는 100 nm 정도이다. 이러한 층상 구조의 CMP 중에 손상/비균질성을 최소화하기 위하여, 최대의 연마 입자 크기는 소자의 최소 요부 치수보다 훨씬 작아야 한다.
당해 기술 분야는 CMP 공정 및 FeRAM과 같은 강유전성 소자의 제조에 있어서의 개선점을 지속적으로 찾고 있다.
본 발명은 강유전성 랜덤 억세스 메모리 캐패시터의 제조에 적용할 수 있는 화학 및 기계적 폴리싱(CMP) 방법에 관한 것이다.
도 1 내지 도 8은 0.35 ㎛ 미만의 요부 크기를 위해 바람직한 강유전성 층, 전극 층 및 장벽 층의 CVD와 함께, 본 발명에 따른 CMP를 사용하여 스택 캐패시터 구조의 초미세 강유전성 캐패시터를 패터닝하는 개략적인 공정 흐름을 보여주고 있다.
도 9 내지 도 16은 0.35 ㎛ 미만의 요부 크기 또는 높은 종횡비를 위하여 바람직한 강유전성 층, 전극 층 및 장벽 층의 CVD와 함께, 본 발명에 따른 CMP를 사용하여 트렌치 캐패시터 구조의 초미세 강유전성 캐패시터를 형성하는 개략적인 공정 흐름을 보여준다.
본 발명은 강유전성 또는 고유전율의 캐패시터를 리소그래피의 해상도 및 박막 침적 공정의 정합성(conformality)에 의해서만 제한되어, 귀금속 또는 강유전성 층을 건식 에칭하지 않고 0.18 ㎛ 또는 0.12 ㎛ 구조가 가능한 기하학적 형태로 윤곽을 형성하기 위하여(to delineate) 화학 및 기계적 폴리싱을 사용하는데, 이는 이러한 형식의 캐패시터는 상부 전극과 바닥 전극을 위한 별도의 패터닝 단계를 필요로 하지 않고 측벽 영역이 상당한 기여를 한다고 하는 장점을 갖고 있어, 본 발명의 방법은 큰 경제적인 장점을 갖고 있다. 또한, 본 발명의 해결책은 산화에 대한 노출로부터 플러그-장벽-바닥 전극 계면을 보호하는 고유한 장점을 갖고 있다.
패터닝되지 않은 장벽 층, 전극 및 강유전성 박막을 침적한 후 이어서 CMP를 사용하여 평탄화하는 본 발명은 스택 캐패시터 형태 뿐만 아니라 트렌치 캐패시터 형태에도 적용된다.
일 태양에서, 본 발명은 강유전성 캐패시터 제조 방법으로서, 바닥 전극 층, 강유전성 층 및 상부 전극 층을 기체(基體) 위에 순차적으로 침적하고, 선택적으로 바닥 전극 층 아래에 전도성 장벽 재료 층을 침적하며 또한 선택적으로 상부 전극 상에 유전체 버퍼 층을 침적하여, 캐패시터 선구 구조(capacitor precursor structure)를 형성하고, 화학 및 기계적 폴리싱에 의해 상기 캐패시터 선구 구조를 평탄화하여 강유전성 캐패시터, 예를 들어 스택 캐패시터 또는 트렌치 캐패시터를 형성하는 그러한 강유전성 캐패시터 제조 방법에 관한 것이다. 이러한 본 발명의 제조 공정은 전극 층의 건식 에칭 또는 강유전성 층의 건식 에칭 없이 수행되며, 이렇게 형성된 강유전성 캐패시터는 요부 크기가 약 0.035 ㎛ 미만이고, 이 경우 요부 크기의 하한은 구성 층에 의해 얻을 수 있는 그리고 구성 층의 작은 치수와 관련한 다른 물리적 제한점에 의해 얻을 수 있는 정지 범위에 의해 결정된다. 상부 전극 상에 형성되는 임의의 유전체 버퍼 층은 후속하는 화학 및 기계적 폴리싱 공정 중에 상부 전극용 버퍼로서 사용된다. 유전체 버퍼 층은 또한 캐패시터 층의 두께 및 깊이의 허용 오차를 완화시키는 역할을 한다.
강유전성 재료를 사용하여 캐패시터 구조를 형성하는 종래 기술과 대조적으로, 본 발명의 방법은 캐패시터 구조의 모든 구성 층, 즉 바닥 전극 층과, 강유전성의 또는 고유전율 층과, 상부 전극 층, 그리고 이 상부 전극 표면 상의 임의의 전도성 장벽 층을 단일 CMP 공정으로 패터닝하며, 이에 따라 종래의 RIE 또는 기타 건식 에칭에 의해 전극 또는 강유전성 층을 패터닝하여야 하는 필요성을 배제하고 후속 금속화 층에 적절한 평탄화된 표면을 생성하는 캐패시터 윤곽 형성 공정(a capacitor delineation)을 제공한다. 이렇게 이루어지는 본 발명의 공정은 강유전성 캐패시터 또는 기타 유사한 형태의 캐패시터를 제조하는 데에 극히 비용 효율적이다.
또한, 본 발명의 공정은 에칭 정지부로서 유리하게 사용되는 접착/장벽 층을 이용하는데, 그러한 요부는 우리가 알고 있는 종래 기술에서는 찾아 수 없다.
또한, 본 발명의 공정은 폴리싱 중에 각 층의 제거 단계의 일시적 분리에 의해, 또는 적절한 슬러리 재료를 사용하여 연속하여 또는 동시에 상이한 층 유형을 제거함으로써 바닥 전극 및 강유전성 재료 층 모두를 하나씩 연속하여 제거하기에 적당한 CMP 폴리싱 작업을 고려하고 있다.
보다 상세히 후술하는 바와 같이, 본 발명의 CMP 공정은, 유리하게는 캐패시터 형성 층의 일부 또는 전부를 CVD로 형성하는 것을 포함하는 공정 흐름으로 수행될 수도 있다.
이전의 DRAM 기술은 본 발명의 방식의 CMP 용법에 대한 특출한 가이드를 제공하지 않았다. 통상 Pb 또는 Bi를 재료 성분으로서 함유하는 강유전성 재료는 이 강유전성 재료와 화학 반응하는 기타 재료 및 SiO2와의 접촉으로부터 캐패시터의 강유전성 재료 층을 유지하기 위해 DRAM IC 집적과 관련하여 상이하고 더 복잡한 구조를 필요로 한다.
따라서, 본 발명의 방법은 당업계의 상당한 진보를 의미한다.
본 발명의 다른 태양, 특징 및 실시예가 아래의 설명 및 도면으로부터 보다 분명해질 것이다.
당 업계에 본 발명의 방법과 유사한 방법을 사용한 바닥 전극의 윤곽 형성이 개시되어 있긴 하지만, 본 발명의 방법에서와 같은 단일 CMP 단계에서 전체 캐패시터 구조가 제안되거나 알려진 적이 없다. 예를 들어, 코야마(Koyama) 등의 ″완전히 인쇄 가능한 자가 정렬식의 평탄화된 1 Gbit 이상용의 스택 캐패시터 DRAM 셀 기술(A fully printable, self-aligned and planarized stacked capacitor DRAM cell technology for 1 Gbit and beyond)″[1995 Symp. on VLSI Technology Diegest of Tech. Papers, 17-18 페이지]에는 바닥 전극 바로 아래에 장벽 층 또는 접착 층을 사용하지 않고 노출된 전도성 플러그 바로 위에 및 리세스 바로 위에 직접 그 플러그 표면과 캐패시터 리세스의 표면과 접촉하는 상태로 루테늄 층을 침적하는 것이 개시되어 있다. 장벽 층/접착 층이 없기 때문에, 코야마 등의 이 특정한 구조 및 해결책은 특히, 비스무트 또는 납을 함유한 강유전성 캐패시터에 대해서는 적용할 수 없다.
본 발명의 방법에서 채택되고 있는 바와 같은 장벽 층은 후술하는 바와 같이 5가지의 주요 장점을 갖고 있다.
첫째, 코야마 등의 해결책에서는, 스퍼터링을 사용하여 루테늄 박막의 적당한 측벽 피복을 허용하기 위해 캐패시터 리세스가 테이퍼 에칭될 필요가 있다. 본 발명의 방법에서는 캐패시터를 구성하는 층, 즉 장벽 층과, 전극 층, 그리고 유전체[강유전성 또는 고유전율] 층 중 하나 이상을, 바람직하게는 이들 층 모두를 침적하는 데에 CVD가 사용될 수도 있다. 이러한 화학적 증착의 사용은 테이퍼 에칭된 측벽에 대한 필요성을 배제한다.
둘째, 소정의 재료 시스템(예를 들어, 루테늄-폴리실리콘)의 경우에 바닥 전극 플러그 계면을 가로질러 적절한 전기적 연속성을 유지하는 것이 가능할 수도 있지만, 일반적으로 장벽-접착 층이 요구되며, 이러한 층을 사용함으로써 바닥 전극과 전도성 플러그 사이에, 통상 전기 누전 특성을, 그리고 FeRAM의 경우에는 강유전성을 향상시키는 데에 요구되어지는 절연 산화물을 형성하는 일이 없이 캐패시터 구조의 후속 어닐링 중에 처리 조건(고온 및 산화)의 보다 폭넓은 범위에 접근할 수도 있다.
장벽 층이 없음으로 인해 야기되는 후속 공정 중의 제한된 범위 외에도, 장벽 층은 통상 바닥 전극 층과 바닥 전극 리세스의 표면 사이의 접착을 향상시키며, 통상 통상 SiO2로 형성된다. 따라서, 본 발명의 방법에서와 같은 접착 촉진 장벽 층의 사용은 본 명세서의 구조의 화학 및 기계적 평탄화에 필요한 우수한 기계적 강고성을 초래한다.
장벽/접착 층은 또한 기계적인 강고성 외에도, 화학적 강고성을 증진하는데, 이러한 화학적 강고성은 종래 기술에서는 그러한 층이 없음으로 인해 결여되어 있었던 것이다. 코야마 등이 설명한 구조가 BST와 같은 일부 유전체에 사용될 수도 있긴 하지만, PZT(PbZrTiO3) 및 SBT(SrBi2Ta2O9)와 같은 기타 유전체는 반응성이 높은 성분(각각 Pb 및 Bi)을 갖고 있으며, 이러한 층이 본 발명에서와 같이 SiO2와 접촉하게 된다면 허용 불가능한 화학적 반응이 일어난다. 따라서, 장벽-접착 층은 이러한 화학적으로 상호 반응하는 재료 사이의 접촉을 방지하는 작용을 하며, 이들 층이 폴리싱 공정에 의해 아이솔레이션 산화물 위의 영역에서 제거될 때까지 이들 층의 화학적 완전성을 유지한다.
다섯째, 장벽 층은 또한 전극 층과 강유전성 층을 제거하는 데에 사용되는 CMP 구성이 장벽 층에 대해 상당히 낮은 제거 속도를 갖도록 설계되어 있는 경우 폴리싱 정지 층으로서 작용된다. 이러한 방식으로 전체 웨이퍼에 걸친 폴리싱 공정의 균일성이 정확하게 제어되므로, 일부 영역에서의 과도한 에칭이 방지된다. 이 경우에 폴리싱 정지 층으로서 작용하는 장벽-접착 층은 그 후 적절한 건식 에칭을 사용하거나, 또는 선택적으로 상이한 CMP 공정에 의해 제거된다.
파잔(Fazan) 등의 미국 특허 제5,392,189호에 개시된 바와 같은 당 업계의 다른 사상에는 전술한 코야마 등의 특허에서와 유사한 형태의 CMP를 사용하여 바닥 전극을 형성하는 것이 기술되어 있다. 파잔 등은 바닥 전극의 윤곽을 형성하기 위해 평탄화를 수행하였다. 고유전율 층과 상부 전극이 패터닝되지 않은 채로 유지되는 것을 교시하고 있는 코야마 등과는 달리, 파잔 등은 고유전율 층과 상부 전극 층이 종래의 RIE 방법을 사용하여 패터닝되는 것을 교시하고 있다.
본 발명은 강유전성 및 귀금속 전극의 경우 빈약하게 전개되는 건식 에칭의 사용을 필요로 하지 않으며, Pt, Ir, Pd 등과 같은 금속에 현재 이용 가능한 보다 상당히 경제적이면서 훌륭한 공정 흐름을 제공한다. 상부 전극과 고유전율(또는 강유전성) 층을 패터닝하는 통상적인 방법을 사용하는 종래 기술의 해결책의 다른 단점은, 특히 상당수의 층을 금속화하는 경우에 강고한 금속화를 위해 후속 평탄화 작업이 필요하다는 것이다. 파잔 등은 CMP를 사용하여 형성되는 평탄화된 캐패시터 바닥 전극을 설명하고 있으며, 전술한 단점을 이미 설명하였다. 종래의 상부 전극과 고유전율 층의 패터닝의 사용에 추가하여, 파잔 등은 Pt와 같은 산화 불가능한 금속의 사용으로 그 개시된 구조를 제한하고 있다. 본 발명에는 이러한 제한이 없으며, 본 발명은 단일형의 또는 귀금속 합금, 또는 귀금속을 함유한 다층 ″하이브리드(hybrid)″ 구조의 IrO2및 RhO2와 같은 전도성 산화물을 구비하지 않는다. 파잔 등은 또한 캐패시터 리세스의 내측 및 인접 표면 전체를 따라 형성되는 연속적인 장벽 층을 사용하지 않고 있는데, 그로 인해 본 명세서에서 앞서 설명한 단점을 갖고 있다. 본 발명은 장벽 층을 사용함으로써 강고한 화학 및 기계적 완전성을 제공하며, 폴리싱 정지 층이 순차적으로 제거될 수 있다.
산드후(Sandhu) 등의 미국 특허 제5,318,927호에는 BST, PZT 등과 같은 절연 무기 산화물 재료의 CMP에 유용한 광범위한 각종 폴리싱 슬러리 구성이 개시되어 있으며, 이러한 구성은 본 발명을 실시하는 데에 유리하게 사용될 수도 있다. 본 발명의 실시에 유리하게 사용될 수도 있는 기타 슬러리는 1996년 6월 18일자로 허여된 매튜 네빌(Matthew Neville) 등의 미국 특허 제5,527,423호에 개시된 고순도의 정밀 금속 산화물 수성 슬러리 조성물이 있다. 산드후 등 및 네빌 등의 명세서는 전체적으로 본원에 참조되어 있다.
이제 도면을 참조하면, 도 1 내지 도 8에는 스택 캐패시터에 적용될 때의 본 발명의 공정 흐름이 개략적으로 도시되어 있다. 도 1 내지 도 8에 도시된 단계는 이하의 상응하여 참조 부호가 매겨진 연속적인 단계 A 내지 단계 H를 참조하여 후술된다.
도 1(단계 A)에 도시된 바와 같이, 기판(10)[통상 실리콘으로 형성되지만, GaAs와 같은 다른 구조의 기판 재료도 가능하다]에는 종래의 제조 기술에 따라 웨이퍼 표면(12) 아래에 사전 제작된 트랜지스터 및 다른 회로(도시 생략)가 제공된다. 실리콘 회로는 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B 및 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, B 및 P가 도핑된 SiOxFy(식에서 x + y = 2)와 같은 유전체 절연 층(아이솔레이션 유전체)(14)에 의해 덮여 있다. Si 회로의 비아(via;16)는 포토리소그래피 및 건식 에칭을 사용하여 개방되며, 도핑된 실리콘, 예를 들어 붕소, 인 또는 비소가 도핑되어 n-Si, 또는 p-Si 또는 텅스텐을 형성하는 바와 같은 적당한 재료의 플러그(18)가 CVD를 사용하여 비아에 형성되며, 표면(20)은 건식 에칭 또는 CMP를 사용하여 평탄화된다.
단계 B(도 2)에서, SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B 및 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, B 및 P가 도핑된 SiOxFy(여기서 x + y = 2)와 같은 재료의 캐패시터 리세스 유전체(22)가 CVD, 스퍼터링 또는 습식 침적법을 사용하여 플러그(18)와 절연 유전체(14)의 표면 위에 형성된다.
단계 C(도 3)에서, 캐패시터 리세스(24)가 포토리소그래피 및 건식 에칭을 사용하여 절연 층(22)의 표면에 형성된다. 그 후, 전도성 플러그의 상면(26)이 단계 D에서의 전도성 장벽 침적 이전까지 깨끗한 표면으로 유지되도록 스퍼터 에칭되거나 가열될 수도 있다.
캐패시터 리세스(24)의 형태는 일반적으로, 층의 균열(회로 단락을 유발할 수 있는) 또는 불규칙한 미세구조, 두께 불균일성 등을 방지하기 위하여 3차원 캐패시터 구조의 모서리에서의 예각이 최소가 되도록 설계된다. 따라서, 최적의 형태는 원형 또는 선택적으로는 곡선형 모서리를 구비하는 다각형일 수도 있으며, 리세스 바닥(25)에서 연부는 재료의 반응성 이온 에칭(RIE)으로 당업자에게 공지되어 있는 기술을 사용하여 곡선형으로 된다.
리세스 내면의 예각을 최소화하는 것 외에도, 특히 스퍼터링 또는 진공 증착과 같은 CVD 이외의 기술에 의해 캐패시터 층(28, 30, 32, 34)이 침적되는 경우 이들 층의 측벽의 피복률을 개선하기 위하여 경사진 측벽이 사용될 수도 있다.
캐패시터 층을 이루는 전도성 층과 절연 층은 단계 D(도 4)에서 침적된다. 이들 층은 적당한 전도성 장벽 층(28)과, 바닥 전극(30)(BE)과, 강유전성 층(32)(FF), 그리고 상부 전극(34)(TE)을 포함하며, 이들 층은 순차적으로 침적된다. 전도성 장벽 층은 TaWN, TaN, TiWN, TaSiN, TaAIN, NbN, ZrN, TaTiN, TiN, TiSiN, TiAIN, IrO2, SiC 또는 산화에 견디며 Si의 확산을 방지하기에 적당한 기타 재료일 수도 있다. 전도성 장벽 층(28)은 CMP 또는 건식 에칭법에 의해 추후 제거되는 폴리싱 정지 층을 제공하도록 사용될 수도 있다. BE 층과 TE 층은 통상 Pt나 Ir과 같은 귀금속, 또는 유사한 재료의 합금이지만, 이들 층은 일반적으로 귀금속, 귀금속/비귀금속 합금, 귀금속/비귀금속 산화물의 혼합물, 다층 귀금속, 그리고 다층 귀금속/비귀금속과 같은 어떤 적당한 재료로 형성될 수도 있다. 몇몇 예에서, TE는 이것이 심한 산화물 침적 환경에 견딜 필요가 없을 때에는 귀금속일 필요는 없다.
FE 층의 재료는 통상 PZT 또는 SBT이지만, 비스무트 티탄산염 또는 몇몇 다른 강유전성의 박막 조성물일 수도 있다(선택적으로, 이것은 정전 용량이 높은 경우에는 BST와 같은, 자성저항의 경우에는 LaCaMnO3와 같은 유사한 복합성분 산화물일 수도 있다). 전술한 재료의 공유 또는 비공유 치환물에 의해 형성되는 전술한 FE 종의 유도체와 같은 다른 FE 재료가 사용될 수도 있다.
이들 층의 일부 측벽이 피복(coverage)될 필요가 있는데, 여러 층은 서로 다른 이유로 측벽의 피복을 필요로 함이 증명되었다. 장벽은 BE와 캐패시터 리세스 유전체 사이의 양호한 접착을 위해 측벽을 덮어야 하는데, 그 이유는 단계 E에서의 폴리싱에 우수한 기계적 강고성이 요구되기 때문이다. BE는 캐패시터 구조의 측벽 부분이 선정된 응용에 사용되는 경우 전기적 연속성을 위해 적당한 두께를 달성하도록 측벽을 덮어야 한다. 유전체는 TE와 BE 사이의 회로 단락을 방지하며 캐패시터의 균일한 전기 특성을 달성하기 위하여 적당히 측벽을 피복하여야 한다. 0.5 ㎛보다 큰 경우, 전도성 층은 스퍼터링을 사용하여 침적될 수 있으며, 이것은 적당한 측벽 피복을 초래한다. 캐패시터 리세스의 형태가 작거나 종횡비가 높은 경우, 전도성 층의 CVD가 필요할 수도 있다. 선택적으로, 이온화된 PVD, 조준형 스퍼터링, 저압 PVD 또는 전기 도금과 같은 기타 정합성이 높은 침적법이 CVD 대신 사용될 수도 있다. 일반적으로, FE 층의 CVD는 TE와 BE 사이의 단락을 방지하는 데에 필요하지만, FE가 만족스러운 결과로 스퍼터링될 수 있도록 할 수 있다.
상부 전극(34)의 침적에 이어, 유전체 버퍼 층(35)이 단계 E에 도시된 바와 같이 후속 CMP 처리 중에 상부 전극에 버퍼로서 사용되도록 침적될 수도 있다. 유전체 버퍼 층은 또한, 캐패시터의 층(28, 30, 32, 34) 및 캐패시터 리세스 각각의 두께 및 깊이의 허용 오차를 완화하도록 사용된다.
예를 들어, 캐패시터 리세스의 깊이는 0.5 ㎛이며, 캐패시터 층의 총 두께는 0.35 ㎛으로, 상부 전극 및 바닥 전극의 두께가 각각 0.1 ㎛이고 강유전성 층의 두께가 0.1 ㎛일 수도 있다. 그 후, 유전체 버퍼 층이 0.15 ㎛보다 큰 두께로 침적된다. 이러한 방식으로, 상부 전극은 (그 연부를 제외하고) 폴리싱 공정에 노출되기 전에 CMP 공정이 종결될 수도 있으며, 상부 전극의 표면의 대부분에 직접 폴리싱되는 것으로부터 초래할 수 있는 손상이 방지된다. 캐패시터 층 구조(28, 30, 32, 34)의 대부분은 또한 사용된 후속 CMP 청정 작업으로부터 차폐된다. 층의 두께가 전술한 바와 같이 주어진 경우, 유전체 버퍼 층이 없는 경우 CMP 공정 중에 폴리싱 매체의 불만적스러운 수집이 초래된다. 유전체 버퍼 층은 SiO2, B가 도핑된 SiO2, P가 도핑된 SiO2, B 및 P가 도핑된 SiO2, 저유전율의 유기 절연체, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, B 및 P가 도핑된 SiOxFy(여기서 x + y = 2)로 조성되거나, 또는 CMP를 사용하여 용이하게 제거될 수도 있는 Si3N4, TiO2등과 같은 기타 적당한 절연 재료로 조성될 수도 있다.
리세스 형태의 다른 중요한 태양은 종횡비(깊이/폭)이다. 캐패시터의 바닥으로 인해 전기 분극(신호)이 송신 회로에 의해 즉각적으로 인식 가능할만큼 충분히 크지 않은 경우에, 3차원 캐패시터의 측벽의 장전을 활용하기 위하여 보다 큰 종횡비(예를 들어, 1/3보다 큰)가 사용될 수도 있다. 일반적으로, 이것은 메모리 밀도가 16 Mb보다 큰 고레벨의 경우이다. 충분한 캐패시터 면적( 및 전기 분극)이 3차원 캐패시터의 바닥 층에 의해서만 달성되는 경우 유사한 종횡비 수치(＜1/3)가 사용된다.
단계 E(도 5)에서, 캐패시터 리세스의 3차원 캐패시터를 형성하는 CMP를 사용하여 박막 스택이 평탄화된다. CMP 공정은 통상, 장벽, TE, FE 및 BE의 선택적인 제거를 촉진하도록 존재하는 화학적 부가제, 그리고 실리카, 알루미나, 산화 세륨과 같은 제거할 재료보다 경도가 높은 금속 산화물, 금속 탄화물, 또는 금속 질화물과 같은 연마제를 함유하는 슬러리에 의한 기계적인 폴리싱으로 구성된다. 캐패시터의 상이한 재료를 제거하기 위해 2개 이상의 별개의 CMP 공정(또는 슬러리)을 연속하여 적용하는 것이 필요할 수도 있는데, 즉 Pt는 예를 들어, SBT와는 다른 CMP 공정을 필요로 할 수도 있다. CMP에 의해 부분적으로 제거되는 중에 기계 및 화학적 교반을 받는 강유전성 박막에 대한 물리적 또는 화학적 손상을 제거하기 위해 필요하다면, 산화 환경에서의 후속 CMP 어닐링이 수행될 수도 있다. CMP 공정은 적어도 부분적으로 버퍼 층(35)을 제거할 수도 있으며, 이러한 층은 예시 및 설명을 위해 후속 공정에서 생략된다.
단계 F(도 6)는 절연성 부동화 층(36)과 레벨간 유전체(ILD)(38)를 이전 단계에서 형성된 캐패시터 위에 연속하여 침적하는 것을 포함한다. 이 절연성 부동화 층은 CVD, 스퍼터링 또는 습식 침적법을 사용하여 침적되며, 그 용도는 통상 Si 또는 SiO2를 함유하는 중첩 ILD 층과, 강유전성 박막이나 전극의 상부 연부와의 사이의 상호 확산과 바람직하지 못한 화학 반응을 방지하는 것이다. 특히 PZT, 및 SBT는 각각 Pb 및 Bi의 상당한 화학 반응성의 가동 종(species)을 함유하며, 이것은 ILD 층과 이들 또는 유사 종의 상호 확산을 방지하는 데에 중요하다. 부동화 층은, 예를 들어 TiO2, HfO2, Nb2O5, ZrO2, Ta2O5, Si3N4및 이들의 혼합물, 또는 역시 이들 재료의 혼합물을 포함하는 다른 유사한 유전체 재료일 수도 있다. ILD는 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B 및 P가 도핑된 SiO2, 유전성이 적고 일정한 유기 절연체, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, B 및 P가 도핑된 SiOxFy(여기서 x + y = 2)와 같은 재료로 형성되며, CVD, 스퍼터링 또는 습식 침적법을 사용하여 침적된다.
단계 G(도 7)에서, 비아(40)는 포토리소그래피 및 건식 에칭을 사용하여 장벽 층 및 ILD에 개방된다.
마지막으로, 단계 H(도 8)에서, Ta, TaN, TiN, WN과 같은 재료 또는 다른 적당한 재료의 확산 장벽(42)이 CVD 또는 스퍼터링을 사용하여 침적되며, 금속화 층(44)이 장벽 위에 침적되어, 비아가 적합하게 충전된다. 금속화 층은 고온에서 스퍼터링되거나 재유동되는 CVD 수행된 W 또는 Al이거나, 또는 Cu, 또는 Al-Cu 합금, 또는 기타 전도성 재료일 수도 있다. 그 후, 금속화 층은 포토리소그래피 및 건식 에칭을 사용하여 패터닝된다. 선택적으로, 이러한 금속화 층은 당업계에 널리 공지되어 있는 다마신(damascene) 또는 이중 다마신 공정을 사용하여 패터닝될 수도 있다.
CMP를 사용하여 스택 캐패시터 구성의 초미세 강유전성 캐패시터를 패터닝하는 도 1 내지 도 8의 공정 흐름에서, 강유전체, 전극 및 배리어 층의 화학적 증착(CVD)은 0.35 ㎛ 미만의 요부 크기로 사용되는 것이 바람직하다.
도 9 내지 도 16에는 트렌치 캐패시터에 적용되는 바와 같은 본 발명의 방법에 대한 공정 흐름이 도시되어 있다. 도 9 내지 도 16에 도시된 단계는 상응하여 참조 부호가 매겨진 연속적인 단계 A 내지 단계 H를 참조하여 후술된다.
단계 A(도 9)에서, 기판(100)[통상 실리콘과 같은 재료로 형성되지만, GaAs와 같은 다른 재료가 잠재적으로 유용하게 사용된다]에는 웨이퍼 표면에 제조된 트랜지스터 및 기타 회로(도시 생략)가 제공된다. 선택적으로, 기판은 캐패시터 형성 시에 그 내부에 트랜지스터가 조립되어 있지 않은 P형일 수도 있다.
단계 B(도 10)에서, 캐패시터 리세스(102)가 포토리소그래피 및 건식 에칭을 사용하여 Si의 표면에 형성된다.
다음[단계 B, 도 10]에, 캐패시터 층을 구성하는 전도성 층과 절연 층이 침적된다. 이들 층은 전도성 장벽 층(104)과, 바닥 전극(106)(BE)과, 강유전성 층(108)(FF), 그리고 상부 전극(110)(TE)을 포함하며, 이들 층은 순차적으로 침적된다). 장벽은 TiN, TiSiN, TiAIN, IrO2, SiC, 또는 산화에 견디며 Si의 확산을 방지하기에 적당한 기타 재료일 수도 있다. BE 층과 TE 층은 통상 Pt나 Ir과 같은 귀금속, 또는 유사한 재료의 합금이지만, 이들 층은 일반적으로 귀금속, 귀금속/비귀금속 합금, 귀금속/비귀금속 혼합 산화물, 다층 귀금속, 그리고 다층 귀금속/비귀금속과 같은 어떤 적당한 재료로 형성될 수도 있다. TE는 심한 산화 침적 환경에 견딜 필요가 없는 경우에는 귀금속일 필요는 없다. FE 층의 재료는 통상 PZT 또는 SBT이지만, 비스무트 티탄산염 또는 몇몇 다른 강유전성의 박막 재료로 형성되거나, 또는 선택적으로 정전 용량이 높은 경우에는 BST와 같은, 자성저항의 경우에는 LaCaMnO3와 같은 유사한 복합성분 산화물일 수도 있다. 전술한 재료의 공유 또는 비공유 치환물에 의해 형성되는 전술한 FE 종의 유도체와 같은 다른 FE 재료가 유리하게 사용될 수도 있다. 측벽을 피복한다고 하는 사상은 전술한 바와 유사하며, Si 기판의 트렌치의 높은 종횡비(깊이/폭)에 의해 CVD는 모든 캐패시터 형성 층의 제조에 상당히 바람직하다.
단계 D(도 12)에서, 박막 스택은 캐패시터 리세스의 3차원 캐패시터를 형성하는 CMP를 사용하여 평탄화된다. CMP 공정은 통상, 장벽 TE, FE 및 BE의 선택적인 제거를 촉진하도록 존재하는 화학적 부가제와, 제거되는 재료보다 경도가 높은 실리카, 알루미나, 세륨과 같은 연마제, 즉 산화금속, 탄화금속, 질화금속을 함유하는 슬러리에 의한 기계적인 폴리싱으로 이루어진다. 전술한 바와 같이 하나 이상의 별개의 CMP 공정(또는 슬러리)을 후속하여 적용하며, 산화 환경에서 캐패시터 구조를 후속 어닐링하는 것이 필요할 수도 있다.
다음(단계 E, 도 13)에, 절연성 부동화 층(112)과 레벨간 유전체(ILD)(114)를 전술한 바와 같이 이전 단계에서 형성된 캐패시터 위에 순차적으로 침적한다.
그 후 단계 F(도 14)에서, 비아는 포토리소그래피 및 건식 에칭을 사용하여 절연성 부동화 층 및 ILD 층을 포함하는 장벽에서 개방된다. Ta, TaN, TiN, WN과 같은 재료 또는 기타 적당한 재료로 된 확산 장벽 층(116)이 CVD 또는 스퍼터링을 사용하여 침적된다.
단계 G(도 15)에서, 이전에 침적된 장벽 층은 CMP 또는 건식 에칭을 사용하여 패터닝되며, 다마신 또는 이중 다마신 공정이 이러한 패터닝을 위해 사용될 수도 있다.
비아(120, 122)는 각각 단계 H(도 16)에서 형성된 도핑 영역(124, 126)에 개방되며, p-Si 또는 일부 기타 적당한 전도체(128)가 침적 및 패터닝되어, 메모리 셀용 회로의 일부를 형성한다. 아이솔레이션 유전체 재료(130)가 그 후, 패터닝된 p-Si 워드선과 판 위에 형성되며, 비아(132)가 트랜스퍼 트랜지스터(Si 도핑 영역)에 개방되고, 비트선(134)이 Si 계면에 적당한 장벽 층을 구비한 상태로 Al 또는 몇몇 다른 적당한 전도체의 침적 및 패터닝에 의해 형성된다.
CMP를 사용하여 트렌치 캐패시터 구성의 초미세의 강유전성 캐패시터를 형성하는 전술한 방법에서, CVD를 사용하여 강유전성 층, 전극 층 및 장벽 층을 형성하는 것이 바람직하며, 이 때 이들의 치수는 0.35 ㎛보다 작고 종횡비는 높다.
본 발명은 트렌치 캐패시터 구조용의 스택 캐패시터와 같은 강유전성 또는 고유전율의 캐패시터의 윤곽을 형성하는 데에 유용한 화학 및 기계적 폴리싱 방법을 제공한다. 본 발명의 방법론은 평탄화된 마이크로전자 구조가 전극 층 또는 강유전성 층의 건식 에칭 없이 생성된다는 점에서, 종래 기술의 실질적인 진보를 실현한다. 따라서, 상당히 작은 요부 크기, 예를 들어 0.10 내지 0.20 ㎛ 의 크기를 갖는 강유전성 캐패시터와 같은 마이크로전자 구조가 효과적으로 제조될 수 있다.

Claims (69)

  1. 강유전성 캐패시터 제조 방법으로서, 바닥 전극 층, 강유전성 층 및 상부 전극 층을 기체(基體) 위에 순차적으로 침적하여 캐패시터 선구 구조(capacitor precursor structure)를 형성하고, 화학 및 기계적 폴리싱에 의해 상기 캐패시터 선구 구조를 평탄화하여 상기 강유전성 캐패시터 구조를 형성하는 것으로 이루어지는 것을 특징으로 하는 강유전성 캐패시터 제조 방법.
  2. 제1항에 있어서, 상기 캐패시터 구조는 스택 캐패시터와 트렌치 캐패시터로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 강유전성 캐패시터 제조 방법.
  3. 제1항에 있어서, 상기 캐패시터 선구 구조를 화학 및 기계적 폴리싱에 의해 평탄화하기 전에 상기 캐패시터 선구 구조 위에 유전체 버퍼 층을 침적하는 단계를 또한 포함하는 것을 특징으로 하는 강유전성 캐패시터 제조 방법.
  4. 제1항에 있어서, 전극 층의 건식 에칭 또는 강유전성 층의 건식 에칭 없이 수행되며, 상기 강유전성 캐패시터가 1 ㎛ 미만의 요부 치수를 갖는 것을 특징으로 하는 강유전성 캐패시터 제조 방법.
  5. 제1항에 있어서, 상기 강유전성 캐패시터가 0.35 ㎛ 미만의 요부 치수를 갖는 것을 특징으로 하는 강유전성 캐패시터 제조 방법.
  6. 아이솔레이션 유전체 재료에 의해 덮인 매입형 회로를 포함하는 기판에 스택 캐패시터를 형성하는 방법으로서,
    아이솔레이션 유전체 재료에 상기 기판의 매입형 회로에 대한 제1 비아(via)를 형성하는 단계와,
    상기 제1 비아에 플러그를 침적하는 단계와,
    상기 아이솔레이션 유전체 재료와 플러그를 평탄화하는 단계와,
    상기 평탄화된 플러그 위에 아이솔레이션 유전체 재료를 침적하는 단계와,
    상기 아이솔레이션 유전체 재료의 표면에 캐패시터 리세스를 형성하는 단계와,
    상기 아이솔레이션 유전체 재료 위에, 바닥 전극 층, 강유전성 층 및 상부 전극 층을 순차적으로 침적하고, 선택적으로 상기 아이솔레이션 유전체 재료와 상기 바닥 전극 층 사이에 전도성 장벽 재료 층을 침적하고, 또한 선택적으로 상기 상부 전극층 위에 유전체 버퍼 층을 침적하여 순차적으로 침적된 층들의 박막 스택(film stack)을 형성하는 단계와,
    상기 박막 스택을 화학 및 기계적 폴리싱으로 평탄화하여 상기 캐패시터 리세스에 3차원 스택 캐패시터를 형성하는 단계와,
    절연성 부동화 층과 레벨간 유전체 층을 순차적으로로 침적하여 상기 캐패시터 리세스 내의 3차원 스택 캐패시터 위에 장벽 구조를 형성하는 단계와,
    상기 장벽 구조에 제2 비아를 형성하는 단계와,
    상기 장벽 구조 및 제2 비아 위에, 확산 장벽 층 및 금속화 층을 순차로 침적하여 장벽 구조 내에서 제2 비아에 정합되게 충전하는 단계, 그리고
    상기 금속화 층을 패터닝하여 3차원 스택 캐패시터용의 선 구조를형성하는 단계
    를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  7. 제6항에 있어서, 상기 기판은 실리콘과 갈륨 비소화물로 이루어지는 군으로부터 선택된 것을 특징으로 하는 스택 캐패시터 제조 방법.
  8. 제6항에 있어서, 상기 기판이 실리콘으로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  9. 제6항에 있어서, 상기 아이솔레이션 유전체 재료는 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B와 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, 그리고 B와 P가 도핑된 SiOxFy(식 중, x + y = 2)로 구성되는 군으로부터 선택된 재료인 것을 특징으로 하는 스택 캐패시터 제조 방법.
  10. 제6항에 있어서, 상기 비아는 포토리소그래피 및 상기 아이솔레이션 유전체 재료의 비아 영역으로부터의 아이솔레이션 유전체 재료의 건식 에칭 제거에 의해 상기 아이솔레이션 유전체 재료에 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  11. 제6항에 있어서, 상기 플러그는 B, P, As 및 이들의 조합으로 구성되는 군으로부터 선택된 도판트로 도핑된 Si와 W로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  12. 제6항에 있어서, 상기 기판과 플러그는 건식 에칭과 화학 및 기계적 폴리싱으로 이루어지는 군으로부터 선택된 평탄화 방법을 사용하여 평탄화되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  13. 제6항에 있어서, 상기 아이솔레이션 유전체 재료는 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B와 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, 그리고 B와 P가 도핑된 SiOxFy(식 중, x + y = 2)로 구성되는 군으로부터 선택된 재료인 것을 특징으로 하는 스택 캐패시터 제조 방법.
  14. 제6항에 있어서, 상기 아이솔레이션 유전체 재료는 CVD, 스퍼터링 및 습식 침적법으로 이루어지는 군으로부터 선택된 방법에 의해 플러그 위에 침적되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  15. 제6항에 있어서, 상기 캐패시터 리세스는 포토리소그래피 및 건식 에칭에 의해 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  16. 제6항에 있어서, 아이솔레이션 유전체 재료와 바닥 전극 층 사이에 전도성 장벽 층을 구비하며, 전도성 플러그의 상면은 전도성 장벽 층의 침적 이전에 스퍼터 에칭 및 가열 처리로 이루어지는 군으로부터 선택된 방법에 의해 세정되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  17. 제6항에 있어서, 상기 전도성 장벽 층은 TaWN, TaN, TiWN, TaSiN, TaAIN, NbN, ZrN, TaTiN, TiN, TiSiN, TiAIN, IrO2및 SiC로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  18. 제6항에 있어서, 상기 바닥 전극은 귀금속, 귀금속/비귀금속 합금, 귀금속/귀금속 산화물의 혼합물, 다층 귀금속, 그리고 다층 귀금속/비귀금속으로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  19. 제6항에 있어서, 상기 상부 전극은 귀금속, 귀금속/비귀금속 합금, 귀금속/귀금속 산화물의 혼합물, 다층 귀금속, 그리고 다층 귀금속/비귀금속으로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  20. 제6항에 있어서, 상기 강유전성 재료 층은 PZT, SBT, 비스무트 티탄산염, BST, LaCaMnO3, 그리고 강유전성 재료의 공유 또는 비공유 치환물에 의해 형성되는 재료로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  21. 제6항에 있어서, 상기 상부 전극, 강유전성 층 및 바닥 전극 각각의 침적 단계는 스퍼터링 및 화학적 증착으로 이루어지는 군으로부터 선택된 방법에 의해 독립적으로 수행되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  22. 제6항에 있어서, 상기 상부 전극, 강유전성 층 및 바닥 전극 각각의 침적 단계는 화학적 증착에 의해 수행되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  23. 제6항에 있어서, 상기 박막 스택의 화학 및 기계적 폴리싱은, (i) 금속 산화물, 금속 질화물 및 금속 탄화물로 이루어지는 군으로부터 선택된 연마 재료와, (ii) 전도성 장벽 층, 바닥 전극 층, 강유전성 층 및 상부 전극 층의 제거를 위한 화학적 부가제를 포함하는 슬러리에 의한 기계적 폴리싱을 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  24. 제23항에 있어서, 상기 슬러리는 실리카, 알루미나 및 산화세륨으로 이루어지는 군으로부터 선택된 연마 재료를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  25. 제23항에 있어서, 상기 슬러리는 금속 질화물 및 금속 탄화물로 이루어지는 군으로부터 선택된 연마 재료를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  26. 제6항에 있어서, 상기 박막 스택의 화학 및 기계적 폴리싱은 여러 번의 화학 및 기계적 폴리싱 단계를 포함하며, 이들 각 단계는 상이한 슬러리 재료에 의해 수행되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  27. 제6항에 있어서, 아이솔레이션 유전체 재료와 바닥 전극 층 사이에 전도성 장벽 층을 구비하며, 전도성 장벽 층은 폴리싱 정지 층을 포함하며, 이 폴리싱 정지 층은 화학 및 기계적 폴리싱과 건식 에칭으로 이루어지는 군으로부터 선택된 제거 기술에 의해 연속하여 순차적으로 제거되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  28. 제6항에 있어서, 박막 스택의 평탄화 후에, 습식 에칭 또는 건식 에칭에 의해 3차원 스택 캐패시터의 연부에서 전도성 잔류물을 제거하는 단계를 또한 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  29. 제6항에 있어서, 박막 스택의 화학 및 기계적 폴리싱 후에, 후속 화학 및 기계적 폴리싱 어닐링을 수행하여, 화학 및 기계적 폴리싱 중에 강유전성 층에 대한 물리적 및/또는 화학적 손상을 제거하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  30. 제6항에 있어서, 절연성 부동화 층과 레벨간 유전체 층을 포함하는 장벽 구조는 CVD, 스퍼터링 및 습식 침적법으로 이루어지는 군으로부터 선택된 방법에 의해 침적되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  31. 제6항에 있어서, 상기 절연성 부동화 층은 TiO2, HiO2, Nb2O5, ZrO2, Ta2O5, Si3N4및 그 혼합물로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  32. 제6항에 있어서, 상기 레벨간 유전체 층은 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B와 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, 그리고 B와 P가 도핑된 SiOxFy(식 중, x + y = 2)로 구성되는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  33. 제6항에 있어서, 상기 비아는 포토리소그래피 및 건식 에칭에 의해 장벽 구조에 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  34. 제6항에 있어서, 유전체 버퍼 층은 상기 박막 스택을 화학 및 기계적 폴리싱에 의해 평탄화하기 전에 상기 상부 전극 층 위에 침적되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  35. 제6항에 있어서, 상기 금속화 층은 W, Al, Cu 및 Al-Cu 합금으로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  36. 제6항에 있어서, 상기 금속화 층은 포토리소그래피 및 건식 에칭에 의해 패터닝되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  37. 제6항에 있어서, 상기 금속화 층은 다마신 또는 이중 다마신 공정에 의해 패터닝되는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  38. 제6항에 있어서, 상기 3차원 스택 캐패시터는 0.035 ㎛ 미만의 요부 크기를 갖는 것을 특징으로 하는 스택 캐패시터 제조 방법.
  39. 소자 영역을 포함하는 기판 상에 트렌치 캐패시터를 형성하는 방법으로서,
    기판 상에 캐패시터 리세스를 형성하는 단계와,
    상기 캐패시터 리세스 위에, 바닥 전극 층, 강유전성 층 및 상부 전극 층을 순차적으로 침적하고, 선택적으로 상기 캐패시터 리세스와 상기 바닥 전극 층 사이에 전도성 장벽 재료 층을 침적하고, 또한 선택적으로 상기 상부 전극층 위에 유전체 버퍼 층을 침적하여 순차적으로 침적된 층들의 박막 스택(film stack)을 형성하는 단계와,
    상기 순차적으로 침적된 층으로 이루어진 박막 스택을 화학 및 기계적 폴리싱으로 평탄화하여 상기 캐패시터 리세스에 트렌치 캐패시터를 형성하는 단계와,
    절연성 부동화 층과 레벨간 유전체 층을 순차적으로 침적하여 상기 캐패시터 리세스 내의 트렌치 캐패시터 위에 장벽 구조를 형성하는 단계와,
    상기 장벽 구조에 제1 비아를 형성하는 단계와,
    상기 장벽 구조 및 제1 비아 위에 확산 장벽 층을 침적하는 단계와,
    선정된 패턴으로 확산 장벽 층을 패터닝하는 단계와,
    상기 기판의 소자 영역에 대해 제1 비아를 형성하는 단계와,
    트렌치 커패시터용의 워드선 및 비트선 구조의 제1 선 요소, 그리고 판을 포함하는 기판 상에 회로 구조를 형성하는 단계와,
    판과 선 요소 위에 아이솔레이션 유전체 재료를 침적하는 단계와,
    기판의 소자 영역에 제2 비아를 형성하는 단계와,
    금속화 층을 침적하여 장벽 구조 내에 제2 비아를 정합되게 충전하는 단계, 그리고
    상기 금속화 층을 패터닝하여 트렌치 캐패시터용의 워드선 및 비트선 구조의 상보형 선 요소(complementary line element)를 형성하는 단계
    를 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  40. 제39항에 있어서, 상기 기판은 실리콘과 갈륨 비소화물로 이루어지는 군으로부터 선택된 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  41. 제39항에 있어서, 상기 기판이 실리콘으로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  42. 제39항에 있어서, 상기 아이솔레이션 유전체 재료는 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B와 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, 그리고 B와 P가 도핑된 SiOxFy(식 중, x + y = 2)로 구성되는 군으로부터 선택된 재료인 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  43. 제39항에 있어서, 상기 비아는 상기 아이솔레이션 유전체 재료의 비아 영역으로부터의 아이솔레이션 유전체 재료의 건식 에칭 제거 및 포토리소그래피에 의해 상기 아이솔레이션 유전체 재료에 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  44. 제39항에 있어서, 상기 캐패시터 리세스는 포토리소그래피 및 건식 에칭에 의해 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  45. 제39항에 있어서, 상기 전도성 장벽 층은 TaWN, TaN, TiWN, TaSiN, TaAIN, NbN, ZrN, TaTiN, TiN, TiSiN, TiAIN, IrO2및 SiC로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  46. 제39항에 있어서, 상기 바닥 전극은 귀금속, 귀금속/비귀금속 합금, 귀금속/귀금속 산화물의 혼합물, 다층 귀금속, 그리고 다층 귀금속/비귀금속으로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  47. 제39항에 있어서, 상기 상부 전극은 귀금속, 귀금속/비귀금속 합금, 귀금속/귀금속 산화물의 혼합물, 다층 귀금속, 그리고 다층 귀금속/비귀금속으로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  48. 제39항에 있어서, 상기 강유전성 재료 층은 PZT, SBT, 비스무트 티탄산염, BST, LaCaMnO3, 그리고 강유전성 재료의 공유 또는 비공유 치환물에 의해 형성되는 재료로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  49. 제39항에 있어서, 상기 상부 전극, 강유전성 층 및 바닥 전극 각각의 침적 단계는 스퍼터링 및 화학적 증착으로 이루어지는 군으로부터 선택된 방법에 의해 독립적으로 수행되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  50. 제39항에 있어서, 상기 상부 전극, 강유전성 층 및 바닥 전극 각각의 침적 단계는 화학적 증착에 의해 수행되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  51. 제39항에 있어서, 상기 박막 스택의 화학 및 기계적 폴리싱은, (i) 금속 산화물, 금속 질화물 및 금속 탄화물로 이루어지는 군으로부터 선택된 연마 재료와, (ii) 전도성 장벽 층, 바닥 전극 층, 강유전성 층 및 상부 전극 층의 제거를 위한 화학적 부가제를 포함하는 슬러리에 의한 기계적 폴리싱을 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  52. 제51항에 있어서, 상기 슬러리는 실리카, 알루미나 및 산화 세륨으로 이루어지는 군으로부터 선택된 연마 재료를 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  53. 제38항에 있어서, 상기 박막의 화학 및 기계적 폴리싱은 여러 번의 화학 및 기계적 폴리싱 단계를 포함하며, 이들 단계는 각기 상이한 슬러리 재료에 의해 수행되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  54. 제39항에 있어서, 바닥 전극 층 아래에 전도성 장벽 층을 구비하며, 이 전도성 장벽 층은 폴리싱 정지 층을 포함하고, 이 폴리싱 정지 층은 화학 및 기계적 폴리싱과 건식 에칭으로 이루어지는 군으로부터 선택된 제거 기술에 의해 순차적으로 제거되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  55. 제38항에 있어서, 박막 평탄화 후에, 습식 에칭 또는 건식 에칭에 의해 3차원 트렌치 캐패시터의 연부에서 전도성 잔류물을 제거하는 단계를 또한 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  56. 제39항에 있어서, 절연성 부동화 층과 레벨간 유전체 층을 포함하는 장벽 구조는 CVD, 스퍼터링 및 습식 침적법으로 이루어지는 군으로부터 선택된 방법에 의해 침적되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  57. 제39항에 있어서, 상기 절연성 부동화 층은 TiO2, HiO2, Nb2O5, ZrO2, Ta2O5, Si3N4및 그 혼합물로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  58. 제39항에 있어서, 상기 레벨간 유전체 층은 SiO2, Si3N4, B가 도핑된 SiO2, P가 도핑된 SiO2, B와 P가 도핑된 SiO2, 저유전율의 유기 절연체 재료, SiOxFy, B가 도핑된 SiOxFy, P가 도핑된 SiOxFy, 그리고 B와 P가 도핑된 SiOxFy(식 중, x + y = 2)로 구성되는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  59. 제39항에 있어서, 상기 비아는 포토리소그래피 및 건식 에칭에 의해 장벽 구조에 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  60. 제39항에 있어서, 유전체 버퍼 층은 상기 박막 스택을 화학 및 기계적 폴리싱에 의해 평탄화하기 전에 상기 상부 전극 층 위에 침적되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  61. 제39항에 있어서, 상기 금속화 층은 W, Al, Cu 및 Al-Cu 합금으로 이루어지는 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  62. 제39항에 있어서, 상기 금속화 층은 포토리소그래피 및 건식 에칭에 의해 패터닝되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  63. 제39항에 있어서, 상기 금속화 층은 다마신 또는 이중 다마신 공정에 의해 패터닝되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  64. 제39항에 있어서, 상기 기판은 매입형 회로를 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  65. 제39항에 있어서, 상기 기판은 P형 실리콘 재료를 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  66. 제39항에 있어서, 상기 회로 구조는 적어도 부분적으로 폴리실리콘의 침적에 의해 형성되는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  67. 제39항에 있어서, 상기 트렌치 캐패시터는 0.035 ㎛ 미만의 요부 크기를 갖는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  68. 제6항에 있어서, 상기 박막 스택을 화학 및 기계적 폴리싱에 의해 평탄화하기 전에 상기 박막 스택의 위에 유전체 버퍼 층을 침적하는 단계를 또한 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
  69. 제39항에 있어서, 상기 박막 스택을 화학 및 기계적 폴리싱에 의해 평탄화하기 전에 순차적으로 침적된 상기 박막 스택 위에 유전체 버퍼 층을 침적하는 단계를 또한 포함하는 것을 특징으로 하는 트렌치 캐패시터 제조 방법.
KR1020007005522A 1997-11-20 1998-11-17 강유전체 랜덤 액세스 메모리 캐패시터의 화학 및 기계적 폴리싱 방법 KR100643061B1 (ko)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729267B1 (ko) * 2006-03-08 2007-06-15 삼성전자주식회사 화학 기계적 연마 방법, 상기 화학 기계적 연마 방법을이용한 강유전 커패시터 제조 방법 및 상기 화학 기계적연마 방법을 이용한 강유전 메모리 장치 제조 방법
US7842990B2 (en) 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor
KR101502663B1 (ko) * 2012-05-31 2015-03-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 인터포저를 위한 캐패시터 및 그 제조방법
RU2760864C1 (ru) * 2019-12-02 2021-12-01 Плэстик Лоджик Хк Лимитед Способ изготовления структур на подложках при использовании мокрого осаждения

Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970340A (en) * 1997-06-24 1999-10-19 Micron Technology, Inc. Method for making semiconductor device incorporating an electrical contact to an internal conductive layer
US6511877B2 (en) * 1997-07-17 2003-01-28 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for manufacturing the same
FR2766294B1 (fr) * 1997-07-18 2001-01-19 St Microelectronics Sa Procede de fabrication d'une capacite metal-metal au sein d'un circuit integre, et circuit integre correspondant
DE19733391C2 (de) * 1997-08-01 2001-08-16 Siemens Ag Strukturierungsverfahren
US6018065A (en) 1997-11-10 2000-01-25 Advanced Technology Materials, Inc. Method of fabricating iridium-based materials and structures on substrates, iridium source reagents therefor
US6846424B2 (en) 1997-11-10 2005-01-25 Advanced Technology Materials, Inc. Plasma-assisted dry etching of noble metal-based materials
US6346741B1 (en) * 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100506513B1 (ko) * 1997-12-27 2007-11-02 주식회사 하이닉스반도체 강유전체 캐패시터 형성 방법
KR100436056B1 (ko) * 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
US6150706A (en) 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US7034353B2 (en) 1998-02-27 2006-04-25 Micron Technology, Inc. Methods for enhancing capacitors having roughened features to increase charge-storage capacity
US6682970B1 (en) 1998-02-27 2004-01-27 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6441419B1 (en) * 1998-03-31 2002-08-27 Lsi Logic Corporation Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same
US6417535B1 (en) 1998-12-23 2002-07-09 Lsi Logic Corporation Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit
KR100464305B1 (ko) * 1998-07-07 2005-04-13 삼성전자주식회사 에챈트를이용한pzt박막의청소방법
JP2000091539A (ja) * 1998-07-16 2000-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US6358810B1 (en) * 1998-07-28 2002-03-19 Applied Materials, Inc. Method for superior step coverage and interface control for high K dielectric capacitors and related electrodes
US6204166B1 (en) * 1998-08-21 2001-03-20 Micron Technology, Inc. Method for forming dual damascene structures
US6362526B1 (en) * 1998-10-08 2002-03-26 Advanced Micro Devices, Inc. Alloy barrier layers for semiconductors
US6278153B1 (en) * 1998-10-19 2001-08-21 Nec Corporation Thin film capacitor formed in via
KR100275752B1 (ko) * 1998-11-18 2000-12-15 윤종용 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법
US6433993B1 (en) * 1998-11-23 2002-08-13 Microcoating Technologies, Inc. Formation of thin film capacitors
US6261895B1 (en) 1999-01-04 2001-07-17 International Business Machines Corporation Polysilicon capacitor having large capacitance and low resistance and process for forming the capacitor
US6358790B1 (en) * 1999-01-13 2002-03-19 Agere Systems Guardian Corp. Method of making a capacitor
US6281535B1 (en) * 1999-01-22 2001-08-28 Agilent Technologies, Inc. Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell
JP3048567B1 (ja) * 1999-02-18 2000-06-05 沖電気工業株式会社 半導体装置の製造方法
US6297086B1 (en) * 1999-03-11 2001-10-02 International Business Machines Corporation Application of excimer laser anneal to DRAM processing
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
US6303496B1 (en) * 1999-04-27 2001-10-16 Cypress Semiconductor Corporation Methods of filling constrained spaces with insulating materials and/or of forming contact holes and/or contacts in an integrated circuit
JP2002280528A (ja) * 1999-05-14 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
DE19926501A1 (de) 1999-06-10 2000-12-21 Siemens Ag Verfahren zur Herstellung eines Halbleiterspeicherbauelements
US6281092B1 (en) * 1999-07-02 2001-08-28 Lsi Logic Corporation Method for manufacturing a metal-to-metal capacitor utilizing only one masking step
TW417293B (en) * 1999-08-27 2001-01-01 Taiwan Semiconductor Mfg Formation of DRAM capacitor
US6504202B1 (en) 2000-02-02 2003-01-07 Lsi Logic Corporation Interconnect-embedded metal-insulator-metal capacitor
DE19950540B4 (de) * 1999-10-20 2005-07-21 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
TW501270B (en) * 1999-11-30 2002-09-01 Hitachi Ltd Semiconductor device and its manufacturing method
DE19959711A1 (de) * 1999-12-10 2001-06-21 Infineon Technologies Ag Verfahren zur Herstellung einer strukturierten Metallschicht
DE10001118A1 (de) * 2000-01-13 2001-07-26 Infineon Technologies Ag Verfahren zur Herstellung einer nicht-flüchtigen DRAM-Speicherzelle
US6498364B1 (en) * 2000-01-21 2002-12-24 Agere Systems Inc. Capacitor for integration with copper damascene processes
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
US6271136B1 (en) 2000-04-04 2001-08-07 Taiwan Semiconductor Manufacturing Company Multi-step plasma process for forming TiSiN barrier
JP2001308287A (ja) * 2000-04-26 2001-11-02 Sharp Corp 半導体装置、及びその製造方法
DE10022656B4 (de) * 2000-04-28 2006-07-06 Infineon Technologies Ag Verfahren zum Entfernen von Strukturen
DE10022655C2 (de) * 2000-04-28 2002-03-07 Infineon Technologies Ag Verfahren zur Herstellung von Kondensatorstrukturen
US6368953B1 (en) * 2000-05-09 2002-04-09 International Business Machines Corporation Encapsulated metal structures for semiconductor devices and MIM capacitors including the same
US6341056B1 (en) 2000-05-17 2002-01-22 Lsi Logic Corporation Capacitor with multiple-component dielectric and method of fabricating same
US6566186B1 (en) 2000-05-17 2003-05-20 Lsi Logic Corporation Capacitor with stoichiometrically adjusted dielectric and method of fabricating same
US6372574B1 (en) * 2000-06-02 2002-04-16 Micron Technology, Inc. Method of forming a capacitor container electrode and method of patterning a metal layer by selectively silicizing the electrode or metal layer and removing the silicized portion
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6352903B1 (en) * 2000-06-28 2002-03-05 International Business Machines Corporation Junction isolation
KR20020011009A (ko) * 2000-07-31 2002-02-07 박종섭 강유전체 캐패시터 상부에 하프늄 산화막을 구비하는강유전체 메모리 소자
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
DE10048477B4 (de) 2000-09-29 2008-07-03 Qimonda Ag Verfahren zum chemisch-mechanischen Polieren von Schichten aus Metallen der Platingruppe
US6737728B1 (en) * 2000-10-12 2004-05-18 Intel Corporation On-chip decoupling capacitor and method of making same
US6436814B1 (en) * 2000-11-21 2002-08-20 International Business Machines Corporation Interconnection structure and method for fabricating same
US6650000B2 (en) * 2001-01-16 2003-11-18 International Business Machines Corporation Apparatus and method for forming a battery in an integrated circuit
KR100395765B1 (ko) * 2001-02-02 2003-08-25 삼성전자주식회사 강유전체 기억 소자 및 그 형성 방법
KR100410716B1 (ko) * 2001-03-07 2003-12-18 주식회사 하이닉스반도체 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법
US6576525B2 (en) 2001-03-19 2003-06-10 International Business Machines Corporation Damascene capacitor having a recessed plate
DE10164741A1 (de) * 2001-06-12 2003-06-26 Infineon Technologies Ag Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
US6338999B1 (en) * 2001-06-15 2002-01-15 Silicon Integrated Systems Corp. Method for forming metal capacitors with a damascene process
US6436787B1 (en) * 2001-07-26 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of forming crown-type MIM capacitor integrated with the CU damascene process
DE10142580B4 (de) * 2001-08-31 2006-07-13 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenstrukturkondensatoreinrichtung
US6559497B2 (en) 2001-09-06 2003-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic capacitor with barrier layer
US7256089B2 (en) * 2001-09-24 2007-08-14 Intel Corporation Top electrode barrier for on-chip die de-coupling capacitor and method of making same
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
US7049237B2 (en) 2001-12-21 2006-05-23 Micron Technology, Inc. Methods for planarization of Group VIII metal-containing surfaces using oxidizing gases
US7121926B2 (en) 2001-12-21 2006-10-17 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using a fixed abrasive article
US20030119316A1 (en) * 2001-12-21 2003-06-26 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using oxidizing agents
US6884723B2 (en) * 2001-12-21 2005-04-26 Micron Technology, Inc. Methods for planarization of group VIII metal-containing surfaces using complexing agents
US6730592B2 (en) * 2001-12-21 2004-05-04 Micron Technology, Inc. Methods for planarization of metal-containing surfaces using halogens and halide salts
US20030122175A1 (en) * 2001-12-28 2003-07-03 Buskirk Peter Van Integrated passive devices formed by demascene processing
US7524346B2 (en) 2002-01-25 2009-04-28 Dupont Air Products Nanomaterials Llc Compositions of chemical mechanical planarization slurries contacting noble-metal-featured substrates
US6638813B1 (en) 2002-01-29 2003-10-28 Taiwan Semiconductor Manufacturing Company Method of forming a composite spacer to eliminate polysilicon stringers between elements in a pseudo SRAM cell
US6576941B1 (en) * 2002-02-20 2003-06-10 Samsung Electronics Co., Ltd. Ferroelectric capacitors on protruding portions of conductive plugs having a smaller cross-sectional size than base portions thereof
US6858482B2 (en) 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
FR2839811A1 (fr) * 2002-05-15 2003-11-21 St Microelectronics Sa Condensateur en tranchees dans un substrat avec deux electrodes flottantes et independantes du substrat
KR100474537B1 (ko) * 2002-07-16 2005-03-10 주식회사 하이닉스반도체 산화막용 ｃｍｐ 슬러리 조성물 및 이를 이용한 반도체소자의 제조 방법
US6841458B2 (en) * 2002-09-12 2005-01-11 Intel Corporation Dopant interface formation
US6830971B2 (en) * 2002-11-02 2004-12-14 Chartered Semiconductor Manufacturing Ltd High K artificial lattices for capacitor applications to use in CU or AL BEOL
DE10255841A1 (de) * 2002-11-29 2004-06-17 Infineon Technologies Ag Kondensator mit ruthenhaltigen Elektroden
KR100454254B1 (ko) * 2002-12-30 2004-10-26 주식회사 하이닉스반도체 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법
KR100508861B1 (ko) * 2003-01-30 2005-08-17 동부아남반도체 주식회사 박막 커패시터 및 그 제조 방법
US6943039B2 (en) * 2003-02-11 2005-09-13 Applied Materials Inc. Method of etching ferroelectric layers
US7883739B2 (en) * 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
WO2006020565A2 (en) * 2004-08-09 2006-02-23 Blue29, Llc Barrier layer configurations and methods for processing microelectronic topographies having barrier layers
JP2006210511A (ja) * 2005-01-26 2006-08-10 Oki Electric Ind Co Ltd 半導体装置
WO2006133249A2 (en) * 2005-06-06 2006-12-14 Advanced Technology Materials, Inc. Integrated chemical mechanical polishing composition and process for single platen processing
US7586158B2 (en) * 2005-07-07 2009-09-08 Infineon Technologies Ag Piezoelectric stress liner for bulk and SOI
TW200714696A (en) * 2005-08-05 2007-04-16 Advanced Tech Materials High throughput chemical mechanical polishing composition for metal film planarization
CN100381609C (zh) * 2005-11-03 2008-04-16 上海交通大学 铜互连阻挡层材料TaWN薄膜
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
FR2897467B1 (fr) * 2006-02-15 2009-04-03 St Microelectronics Crolles 2 Condensateur mim
US7968967B2 (en) * 2006-07-17 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable anti-fuse formed using damascene process
TWI509690B (zh) 2006-12-21 2015-11-21 Entegris Inc 選擇性移除氮化矽之組合物及方法
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
JP5076543B2 (ja) * 2007-02-21 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2008111188A1 (ja) 2007-03-14 2008-09-18 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US20100112728A1 (en) * 2007-03-31 2010-05-06 Advanced Technology Materials, Inc. Methods for stripping material for wafer reclamation
US8008202B2 (en) * 2007-08-01 2011-08-30 Cabot Microelectronics Corporation Ruthenium CMP compositions and methods
US7767572B2 (en) * 2008-02-21 2010-08-03 Applied Materials, Inc. Methods of forming a barrier layer in an interconnect structure
US7618893B2 (en) * 2008-03-04 2009-11-17 Applied Materials, Inc. Methods of forming a layer for barrier applications in an interconnect structure
SG10201508015RA (en) 2010-10-06 2015-10-29 Entegris Inc Composition and process for selectively etching metal nitrides
JP5933950B2 (ja) 2011-09-30 2016-06-15 アドバンスド テクノロジー マテリアルズ，インコーポレイテッド 銅または銅合金用エッチング液
TWI645511B (zh) * 2011-12-01 2018-12-21 美商應用材料股份有限公司 用於銅阻障層應用之摻雜的氮化鉭
US8916434B2 (en) 2012-05-11 2014-12-23 Cypress Semiconductor Corporation Enhanced hydrogen barrier encapsulation method for the control of hydrogen induced degradation of ferroelectric capacitors in an F-RAM process
WO2014089196A1 (en) 2012-12-05 2014-06-12 Advanced Technology Materials, Inc. Compositions for cleaning iii-v semiconductor materials and methods of using same
US9012296B2 (en) * 2012-12-11 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned deep trench capacitor, and method for making the same
EP2964725B1 (en) 2013-03-04 2021-06-23 Entegris, Inc. Compositions and methods for selectively etching titanium nitride
KR102338550B1 (ko) 2013-06-06 2021-12-14 엔테그리스, 아이엔씨. 질화 티타늄의 선택적인 에칭을 위한 조성물 및 방법
EP3027709A4 (en) 2013-07-31 2017-03-29 Entegris, Inc. AQUEOUS FORMULATIONS FOR REMOVING METAL HARD MASK AND POST-ETCH RESIDUE WITH Cu/W COMPATIBILITY
SG11201601158VA (en) 2013-08-30 2016-03-30 Advanced Tech Materials Compositions and methods for selectively etching titanium nitride
TWI654340B (zh) 2013-12-16 2019-03-21 美商恩特葛瑞斯股份有限公司 Ｎｉ：ＮｉＧｅ：Ｇｅ選擇性蝕刻配方及其使用方法
WO2015095726A1 (en) 2013-12-20 2015-06-25 Entegris, Inc. Use of non-oxidizing strong acids for the removal of ion-implanted resist
WO2015103146A1 (en) 2013-12-31 2015-07-09 Advanced Technology Materials, Inc. Formulations to selectively etch silicon and germanium
WO2015116818A1 (en) 2014-01-29 2015-08-06 Advanced Technology Materials, Inc. Post chemical mechanical polishing formulations and method of use
WO2015119925A1 (en) 2014-02-05 2015-08-13 Advanced Technology Materials, Inc. Non-amine post-cmp compositions and method of use
US9159829B1 (en) * 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
CN113497186A (zh) 2020-04-01 2021-10-12 联华电子股份有限公司 并联的电容结构及其制作方法
US11270911B2 (en) 2020-05-06 2022-03-08 Applied Materials Inc. Doping of metal barrier layers
US11289511B2 (en) * 2020-07-02 2022-03-29 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices with reduced edge leakage and methods for forming the same
CN115843390A (zh) * 2020-11-30 2023-03-24 华为技术有限公司 一种铁电存储器及电子设备

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
CA2074848C (en) * 1992-07-29 1998-02-10 Joseph P. Ellul Method of forming electrodes for trench capacitors
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
EP0606758B1 (en) * 1992-12-30 2000-09-06 Samsung Electronics Co., Ltd. Method of producing an SOI transistor DRAM
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
US5318927A (en) * 1993-04-29 1994-06-07 Micron Semiconductor, Inc. Methods of chemical-mechanical polishing insulating inorganic metal oxide materials
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
CA2106713C (en) * 1993-09-22 1999-06-01 Ismail T. Emesh Structure and method of making a capacitor for an integrated circuit
US5340370A (en) * 1993-11-03 1994-08-23 Intel Corporation Slurries for chemical mechanical polishing
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
US5416042A (en) * 1994-06-09 1995-05-16 International Business Machines Corporation Method of fabricating storage capacitors using high dielectric constant materials
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
US5527423A (en) * 1994-10-06 1996-06-18 Cabot Corporation Chemical mechanical polishing slurry for metal layers
US5691571A (en) * 1994-12-28 1997-11-25 Nec Corporation Semiconductor device having fine contact hole with high aspect ratio
US5614444A (en) * 1995-06-06 1997-03-25 Sematech, Inc. Method of using additives with silica-based slurries to enhance selectivity in metal CMP
US5661064A (en) * 1995-11-13 1997-08-26 Micron Technology, Inc. Method of forming a capacitor having container members
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing
KR0170308B1 (ko) * 1995-12-05 1999-02-01 김광호 강유전체 캐패시터의 제조방법
KR0184064B1 (ko) * 1995-12-22 1999-03-20 문정환 반도체 소자의 캐패시터 제조방법
US5639697A (en) * 1996-01-30 1997-06-17 Vlsi Technology, Inc. Dummy underlayers for improvement in removal rate consistency during chemical mechanical polishing
KR100215867B1 (ko) * 1996-04-12 1999-08-16 구본준 반도체 소자의 커패시터 구조 및 제조 방법
US5757612A (en) * 1996-04-23 1998-05-26 International Business Machines Corporation Structure and fabrication method for non-planar memory elements
KR100230422B1 (ko) * 1997-04-25 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
JP2000349249A (ja) * 1999-06-08 2000-12-15 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法
US6531324B2 (en) * 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7842990B2 (en) 2006-02-17 2010-11-30 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device including trench capacitor
KR100729267B1 (ko) * 2006-03-08 2007-06-15 삼성전자주식회사 화학 기계적 연마 방법, 상기 화학 기계적 연마 방법을이용한 강유전 커패시터 제조 방법 및 상기 화학 기계적연마 방법을 이용한 강유전 메모리 장치 제조 방법
KR101502663B1 (ko) * 2012-05-31 2015-03-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 인터포저를 위한 캐패시터 및 그 제조방법
US9660016B2 (en) 2012-05-31 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor
US10153338B2 (en) 2012-05-31 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor
RU2760864C1 (ru) * 2019-12-02 2021-12-01 Плэстик Лоджик Хк Лимитед Способ изготовления структур на подложках при использовании мокрого осаждения

Also Published As

Publication number Publication date
EP1040518A4 (en) 2001-03-21
AU1589399A (en) 1999-06-15
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US5976928A (en) 1999-11-02
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EP1040518A1 (en) 2000-10-04

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