KR20010031020A - 집적 회로 패키지용 칩 스케일 볼 그리드 어레이 - Google Patents

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KR20010031020A
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란돌프 디. 슈엘러
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스프레이그 로버트 월터
미네소타 마이닝 앤드 매뉴팩춰링 캄파니
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Abstract

본 발명은 반도체 다이와 기판 사이에 위치한 비중합체 층 또는 지지 구조물을 갖는 집적 회로 패키징용 칩 스케일 볼 그리드 어레이에 관한 것이다. 비중합체 지지 구조물은 열 변형력 효과를 감소시키고 및/또는 집적 회로 패키지 내에서 공극의 형성을 감소시키거나 제거함으로써 회로 신뢰성을 증가시키는 역할을 한다. 비중합체 지지 구조물은 구리 호일과 같이, 스트립 포맷에서 칩 스케일 패키지의 프로세싱이 가능한 충분한 강도를 갖는 재료일 수 있다.

Description

집적 회로 패키지용 칩 스케일 볼 그리드 어레이{CHIP SCALE BALL GRID ARRAY FOR INTEGRATED CIRCUIT PACKAGE}
전자 부품의 사이즈가 감소하고, 정교화가 증가하는 것을 요구함에 따라 더 작고 복잡한 집적 회로(ICs)를 생산하게 되었다. 이러한 동일한 추세에 따라 IC 패키지의 크기는 더 작아지고, 높은 리드 카운트와 더 나은 전기적/열적 성능을 가지게 되었다. 이와 동시에, IC 패키지는 용인된 신뢰성 표준과 일치하도록 요구되었다.
디바이스의 크기가 작아지고 이에 대응하여 회로의 복잡성이 증가함에 따라, 집적 회로 패키지의 크기는 더 작아지고, 높은 리드 카운트와 더 나은 전기적/열적 성능을 가지게 되었다. 이와 동시에, 집적 회로 패키지는 용인된 신뢰성 표준과 일치하도록 요구된다.
볼 그리드 어레이(BGA) 패키지가 개발되어, 높은 리드 카운트와 작은 크기를 갖는 집적 회로 패키지의 요구와 일치하게 되었다. BGA 패키지는 전형적으로 터미널을 갖는 사각형의 패키지 구조로서, 일반적으로 패키지의 하부로부터 뻗어나오는 솔더볼 어레이 형태이다. 이들 터미널들은 프린트된 회로 보드(PCB) 또는 다른 적절한 기판의 표면 상에 배치된 복수의 본딩 패드 상에 장착되도록 디자인된다.
최근, 전형적으로 박막 폴리이미드 기판 상의 구리 트레이스로 구성된 테이프 자동화 본딩(TAB) 프로세스 및 가요성 회로(종종 TAB 테이프로 언급됨)를 이용한 BGA 패키지가 제조되었다. 전기적 도전성 리드가 TAB 테이프의 한 쪽 또는 양 쪽에 라미네이트될 수 있다. 이러한 BGA 디자인은 일반적으로 테이프 BGA(TBGA)로 언급된다. TBGA 디자인에서, 테이프 상의 회로는 와이어 본딩, 열압축 본딩, 또는 플립 칩과 같은 종래의 방법 중 하나를 통해 반도체 다이에 접속된 리드를 갖는다. 회로가 테이프의 양쪽 상에 존재하는 경우, 전기 도전성 바이어스가 회로의 하나의 층으로부터 다른 층으로 테이프를 통해 확장될 수 있다.
휴대용 전자 부품(셀룰러 폰, 디스크 드라이버, 페이저, 등)과 같은 몇가지 어플리케이션에서, BGA 패키지의 크기가 너무 크다. 따라서, 솔더 범프가 종종 IC 의 표면 그 자체 상에 직접 용착되어, PCB(공통적으로, 직접 칩 부착 또는 플립 칩으로 언급됨)의 부착시 사용된다. 그러나, 이러한 접근과 관련하여 몇가지 문제점이 발생한다. 먼저, 솔더볼의 용착은 다양한 고가의 프로세스 단계를 요구한다. 또한, PCB로의 플립플롭의 부착을 수용할 수 있는 신뢰성을 이루기 위해, 전형적으로 다이 하부에 중합체 언더필(underfill)을 용착하는 것이 필요하다. 전형적으로 높은 팽창을 갖는 PCB("열적 부정합 압력")에 비해 낮은 열 팽창을 갖는 다이의 열 변형력을 감소시키기 위해 언더필이 요구된다. 이러한 언더필에서의 용착은 부품을 재생하기 위한 능력을 제거하는 고가의 프로세스이다. 따라서, 결점이 발생되는 경우, 고가의 PCB가 쓸모없게 된다.
플립 칩 프로세싱과 관련된 문제점을 나열하기 위해, 다른 종류의 BGA 패키지가 개발되었다. 이러한 종류의 BGA 패키지는 칩 스케일 볼 그리드 어레이 또는 칩 스케일 패키지(CSP)로서 언급된다. 칩 스케일 패키지가 이렇게 불리는 이유는 전체 패키지 사이즈가 IC 그 자체의 크기와 유사하거나 크지 않기 때문이다. 쳅 스케일 패키지에서, 솔더볼 터미널은 패키지 사이즈를 감소시키기 위해 전형적으로 반도체 다이 하부에 배치된다. CSP의 하나의 일례는 TESSERA 사에 의해 개발된 "MICRO BGA"가 있다. 이러한 생산물은 다이와 회로 사이에 소프트 컴플라이언트 탄성 중합체 층(또는 탄성 중합체 패드)를 갖는 가요성 회로로 구성된다. 이러한 탄성 중합체 부재는 실리콘과 같은 중합체 물질로 구성되어, 전형적으로 125㎛ 내지 175㎛(5∼7mils)의 두께를 갖는다. 탄성 중합체의 하나의 목적은 고가의 언더필 물질을 사용하지 않으면서 다이와 PCB 사이의 열적 부정합 스트레스를 최소화함으로써 적절한 신뢰성을 얻기 위한 것이다.
현재의 칩 스케일 패키지 디자인은 보드 스페이스 사용의 향상과 표면 장착 어셈블리의 용이함을 제공하나, 이러한 생산물에는 여러 가지 단점이 있다. 먼저, 낮은 수분 흡착, 낮은 가스 배출, 및 산업시 일반적으로 사용되는 내압 클리닝 용액의 능력과 같은 산업적 요구 조건을 만족하는 적절한 탄성 중합체 물질을 발견하는 것이 어렵다. 예를 들면, 실리콘은 전형적으로 수분을 흡착하고 배출하는데 사용되는 클리닝 용매 및 일반적인 중합체 재료로 공지되어 있다. 수분 흡착이 너무 높은 경우, 리플로우 온도에서의 이러한 수분의 빠른 배출이 부품 인터페이스에서 공극의 형성과 패키지의 버스팅을 야기시시킨다. 예를 들면, 테이프에서 중합체 재료로부터 수분이 방출되어, 다이 부착 접착제 내에서 트랩될 수 있다. 다음, 이렇게 트랩된 수분이 보드 어셈블리 히팅 동작시 확장될 때 공극이 형성되어, 크랙킹과 패키지 오차를 야기시킨다. PCB로의 리플로우 부착시 이러한 공극의 형성은 특히 예리할 수 있다.
칩 스케일 패키지 디자인의 다른 명백한 방법으로서 탄성 중합체를 플렉스 테이브에 부착하기 위한 프로세스가 있다. 일반적으로 사용되는 하나의 방법은 탄성 중합체를 피크하여 개개의 사이트에 배치시키는 것이고, 다른 방법은 유체 중합체를 스크린 프린팅한 후 경화하는 방법이다. 각각의 경우, CSP 어플리케이션에서 요구하는 빈틈없는 공차를 만족시키는 것이 어렵다. 다른 방법은 패키지의 평탄도이다. 전형적인 CSP 디자인에서는, 패키지 평면도(동일 평면상)는 25㎛ 이하(1mil)로서, 리플로우시 PCB와 접속하는 모든 솔더볼을 확실하게 보호한다. 마침내, 다이가 패키지의 다른 부분으로부터 적절하게 분리되지 않으면, 솔더볼 접합점의 때 아닌 부족이 회로 보드와 같이 어셈블된 다이와 기판 사이에서 발생된 열 변형력에 따라 발생할 수 있다.
이러한 구성을 취급하기 위해서는 다양한 장치가 존재하므로, 스트립 포맷으로 IC 패키지를 다루는 것이 종종 바람직하다. 예를 들면, 쿼드 플랫 팩용 리드 프레임은 전형적으로 4 내지 8의 스트립 단위에서 프로세스된다. 플라스틱 BGA 및 몇몇의 TGBA 패키지도 어슴블리 프로세스를 통해 용이하게 취급되도록 스트립 포맷에서 생성되었다. 이러한 스트립은 다이 부착, 와이어 본딩, 오버몰딩/캡슐화, 솔더볼 부착, 및 다른 프로세싱 단계용 어셈블리 장치를 피드하기 위해 사용된 매거진에 로드된다. 소정의 어셈블러는 릴 투 릴 패션(reel to reel fashion)에서 이러한 프로세스를 수행하는 것이 바람직하나, 다수는 종래의 스트립 포맷을 선호한다. 그러나, 탄성 중합체 패드를 사용한 종래의 CSP 디자인은 종래의 스트립 포맷 프로세싱에 대한 충분한 강도가 결여되어 있다. 예를 들면, TESSERA사의 "MICRO BGA" 디자인은 별도의 강도 소스가 없는 스트립 포맷 프로세싱을 허용하기 위해 스트립의 외부 에지에 부착된 금속 프레임을 사용한다. 각각의 프레임을 사용하는 것은 편리하지 않으며, 최종 생산물 단가에 부가되는데, 이는 테이프 프로세싱 디자인시 복잡성 및 부품의 수를 증가시킬 뿐 아니라 프로세싱 동안 프레임을 부착하고 제거하기 위한 부가적인 단계를 필요로 하기 때문이다. 따라서, 스트립 포맷 프로세싱이 집적 회로 패키징시 사용되었으나, 편리한 스트립 포맷 칩 스케일 패키지 디자인이 현재에는 존재하지 않는다.
다른 CSP 디자인시, 탄성 중합체 패드는 부착층에서의 공극의 형성을 제거하기 위한 부착제의 층을 사용하지 않고 회로 및 접착 반도체 다이에 직접 라미네이트되었다. 그러나, 이러한 디자인은 여전히 열 변형력에 관한 문제를 갖고 있고, 스트립 포맷 프로세싱시 충분한 강도를 가지고 있지 않다는 어려움을 가지고 있다.
다른 CSP 디자인에서, TEXAS INSTRUMENTS사의 "MICRO STAR BGA"와 같은 IC가 복합체 또는 탄성 중합체 패드를 사용하지 않고 직접 플렉스 회로의 표면에 부착된다. 이러한 구조는 PCB로부터 다이를 분리시키지 않으므로, 솔더 결합점에서 원하는 신뢰성을 얻기 위해서는 고가의 언더필 물질이 요구된다. 또한, 이러한 디자인에서 사용된 중합체 물질로부터 수분이, 접착제에 부착된 다이를 처리하는 동안 배출된다는 것을 알게되었다.
따라서, 충분한 공면을 갖고, 이러한 문제와 관련된 수분 및 열 변형력에 의한 문제를 갖지 않는 낮은 단가의 용매 저항성 칩 스케일 패키지의 필요가 발생하게 되었다. 또한, 스트립 포맷에서 용이하게 생성될 수 있는 칩 스케일 패키지의 필요가 발생하게 되었다.
본 발명은 일반적으로 집적 회로 패키징에 관한 것으로서, 구체적으로 볼 그리드 어레이에 관한 것이다. 특히, 본 발명은 비중합체 지지 구조물을 갖는 플렉스 테이프를 이용한 칩 스케일 볼 그리드 어레이 디자인에 관한 것이다.
도 1은 종래의 전형적인 칩 스케일 패키지 디자인을 나타내는 단면도.
도 2는 종래의 전형적인 칩 스케일 패키지의 다른 디자인을 나타내는 단면도.
도 3은 하나의 실시예에 개시된 방법 및 장치에 따른 다른 칩 스케일 패키지 디자인을 나타내는 단면도.
도 3A는 하나의 실시예에 개시된 방법 및 장치에 따른 다른 칩 스케일 패키지의 디자인을 나타내는 단면도.
도 3B는 하나의 실시예에 개시된 방법 및 장치에 따른 다른 칩 스케일 패키지의 디자인을 나타내는 단면도.
도 3C는 하나의 실시예에 개시된 방법 및 장치에 따른 다른 칩 스케일 패키지의 디자인을 나타내는 단면도.
도 3D는 하나의 실시예에 개시된 방법 및 장치에 따른 다른 칩 스케일 패키지의 디자인을 나타내는 단면도.
도 4는 하나의 실시예에 개시된 방법 및 장치에 따라 접착제 층을 박막 비중합체 물질에 라미네이트하는 것을 도시하는 단면도.
도 5는 하나의 실시예에 개시된 방법 및 장치에 따라 접착제로 라미네이트되고 펀치되는 비중합체 재료의 시트의 상측도.
도 6은 하나의 실시예에 개시된 방법 및 장치에 라미네이트된 플렉스 회로를 갖는 도 5의 비중합체 재료의 시트의 상측도.
도 6A는 하나의 실시예에 개시된 방법 및 장치에 따라 부착된 와이어 본드된 다이를 갖는 도 5의 비중합체 시트를 도시하는 상측도.
도 7은 하나의 실시예에 개시된 방법 및 장치에 따라 결합하기 위한 장착물에 위치한 칩 스케일 패키지 스트립을 나타내는 단면도.
도 8은 하나의 실시예에 개시된 방법 및 장치에 따라 오버몰딩시 장착물에 위치한 칩 스케일 패키지 스트립을 나타내는 단면도.
도 9는 하나의 실시예에 개시된 방법 및 장치에 따라 캡슐화하기 위해 장착물 상에 다이쪽 상향으로 배열된 칩 스케일 패키지 스트립을 나타내는 단면도.
도 10은 하나의 실시예에 개시된 방법 및 장치에 따른 완전한 칩 스케일 패키지를 나타내는 단면도.
개시된 방법 및 장치는 집적 회로 패키징용 칩 스케일 볼 그리드 어레이에 관한 것이다. 이러한 생산물은 향상된 신뢰성과 용이한 프로세싱을 제공할 수 있는 낮은 단가의 칩 스케일 패키지를 제공하는데 사용될 수 있다.
개시된 실시예에서, 비중합체 층 또는 지지 구조물이 반도체 다이 및 이에 따른 회로 사이에서 사용된다. 지지 구조물로서 사용되는 경우, 비중합체 층은 실질적으로 견고한 평면을 제공할 뿐 아니라 프린트된 회로 보드(PCB)와 같이 기판으로부터 다이를 분리하는데 사용될 수 있다. 전형적인 실시예에서도, 접착제 물질이 비중합체 지지 구조물과 칩 스케일 패키지 어셈블리의 콘택트 부품 사이에 사용되어, 다이와 기판을 부착한 후 더 나아가 분리한다. 다이와 기판을 분리함으로써, 비중합체 지지 구조물은 열 변형력을 감소시킨다. 지지 구조물이 비중합체이므로, 지지 구조물과 다이 사이의 공극의 생성이 실질적으로 제거된다. 또한, 비중합체 지지 구조물은 스트립 포맷에서 집적 회로 프로세싱을 허용하는데 충분한 공극을 제공한다. 지지 구조물층보다 얇고, 낮은 강도를 갖는 층으로서 사용되는 경우, 비중합체 물질은 실질적으로 다른 물질 중에서 공극의 형성을 제거하도록 동작한다.
한 양태에서, 본 발명은 전기 접속 어레이, 및 제1 측면 및 제2 측면을 갖는 적어도 하나의 비중합체 층을 갖는 중간 회로를 포함하는 집적 회로용 패키지이다. 비중합체 층의 제1 측면은 집적 회로에 구조적으로 결합되고, 비중합체 층의 제2 측면은 중간 회로에 구조적으로 결합된다.
다른 양태에서, 본 발명은 전기 접속 어레이를 포함하는 중간 회로를 제공하는 단계, 및 집적 회로로의 구조적 결합에 적당한 제1 측면을 갖는 적어도 하나의 비중합체 층을 제공하는 단계를 포함하는 집적 회로용 패키지를 형성하는 방법이다. 본 방볍은 또한 비중합체 층의 제2 측면을 중간 회로에 구조적으로 결합하는 단계를 포함한다.
다른 양태에서, 본 발명은 패턴화된 도전층과 적어도 하나의 패턴화된 유전체 층을 갖는 가요성 테이프를 갖는 전자 패키지이다. 본 패키지는 또한 제1 측면 및 제2 측면을 갖는 적어도 하나의 비중합체 지지 구조물을 포함한다. 지지 구조물의 제1 측면은 가요성 테이프의 도전층의 제2 측면에 구조적으로 결합된다.
다른 양태에서, 본 발명은 패턴화된 제1 측면 및 제2 측면을 갖는 도전층 및 외부 측면 경계부를 포함하는 전자 패키지이다. 도전층을 패턴화한 후, 외부 측면 경계부의 주위에 주변 도전성 피쳐(feature)를 갖는 전기 도전성 영역을 형성하여, 반도체 디바이스를 전기적으로 접속한다. 또한, 패키지는 제1 측면과 제2 측면, 및 패턴화된 도전층의 영역보다 작은 영역의 외부 측면 경계부를 갖는 패턴화된 유전체 층을 포함한다. 유전체 층이 패턴화되어, 유전체층을 통해 연장되는 복수의 개구를 형성하는데, 각각의 개구는 솔더볼을 수용하도록 구성된다. 도전층의 제1 측면이 유전체 층의 제2 측면에 결합되어, 유전체 층 내의 복수의 개구가 도전층의 전기적 도전 영역의 적어도 일부분과 정렬되므로, 도전층의 주변 도전성 피쳐가 유전체 멤버의 외부 경계부를 넘어서 연장된다. 또한, 제1 측면 및 제2 측면을 갖고, 6.89×106kPA 이상의 탄성 계수를 갖는 실질적으로 단단한 비중합체 지지 구조물이 제공된다. 지지 구조물의 제1 측면은 도전층의 제2 측면에 구조적으로 결합된다. 반도체 디바이스의 제1 측면은 비중합체 지지 구조물의 제2 측면에 구조적으로 결합된다. 반도체 디바이스는 복수의 전기적 콘택트 사이트를 포함하는데, 적어도 하나의 콘택트 사이트가 도전층의 주변 도전성 피쳐에 전기적으로 결합된다. 복수의 솔더볼이 유전체 층의 제1 측면 상에 배치되는데, 각각의 솔더볼은 유전체 층의 복수의 개구 중 하나에 배치되고, 도전층의 도전 영역에 전기적으로 접속된다.
도 1은 반도체 다이(12)와 2조각 가요성 회로 테이프(18) 사이에 위치한 탄성 중합체 패드(10)를 갖는 종래의 칩 스케일 패키지 집적 회로 패키지 디자인을 나타낸다. 탄성 중합체 패드(10)가 종종 테이프의 일부로서 응용되어, 각 측면 상에 배치된 접착제 층(16, 24)을 갖는다. 3 이상의 층을 갖는 테이프도 또한 사용될 수 있으나, 대개 2조각 테이프가 사용된다. 하나의 방법으로, 2조각 가요성 회로 테이프(18)가 접착체 층(16)에 의해 탄성 중합체 패드(10)에 부착되어, 패턴화된 유전체 층(전형적으로 폴리이미드층)(20)과 패턴화된 도전층(21)을 포함한다. 또 다른 방식으로, 접착제 층(16 및/또는 24)이 결여될 수 있고, 스크린 프린팅과 같은 방법에 의해 탄성 중합체 패드(10)가 테이프(18) 상에 인가될 수 있다. 2조각 가요성 테이프(18)는 예를 들면 도전성 금속층(21)을 유전체 층(20) 상에 직접 플레이팅 또는 스퍼터링함으로써 형성될 수 있다. 도전체 층(21)은 선택적 플레이팅 또는 플레이트 에칭 방법에 의해 패턴화될 수 있다. 도전체 층(21)은 도전성 금속을 유전체 층(20) 상에 직접 스퍼터링함으로써 형성될 수 있다. 유전체 층(20)은 솔더볼(또는 범프)(14)을 수용하기 위해 개구(또는 바이어스)(22)로 패턴화되어, 솔더볼(14)을 패턴화된 도전체 층(21)과 접촉시킨다.
도 1에 도시된 바와 같이, 접착제 층(16)은 패턴화된 도전체 재료층(21)과 탄성 중합체 패드(10) 사이에서 변형(또는 압착)될 수 있고, 이와 동시에 패턴화된 도전체 재료가 존재하지 않는 영역에서 탄성 중합체 패드(10)와 유전체 층(20) 사이의 공간을 채운다. 예를 들면, 접착제 층(16)은 변형 이전에 50㎛(2mils)의 두께를 가지고, 패턴화된 도전체 층(21)과 탄성 중합체 패드(10) 사이에서 12.5㎛(0.5mil) 내지 37.5㎛(1.5mils)의 두께로 압착된다. 접착체 층(24)에 의해 반도체 다이(12)가 탄성 중합체 패드(10)에 부착된다. 도 1에 도시된 칩 스케일 패키지 디자인시, 내부 리드 본딩이 회로 리드(42)와 다이 패드(44) 사이에 제공된다. 내부 리드 본딩 영역을 포함하는 반도체 다이(12)의 에지가 캡슐화된 댐(48) 내에 포함된 캡슐(46)로 캡슐화된다.
도 1에 도시된 종래의 칩 스케일 패키지 디자인에서, 탄성 중합체 패드(10)는 전형적으로 솔더 접합점 상의 스트레스를 감소시키고 열적 사이클링 주기 동안 회로 신뢰성을 증가시키기 위해, PCB 또는 다른 기판에서의 솔더 접합점으로부터 집적 회로를 분리시키거나 "차단"하는데 사용되는 상대적으로 낮은 계수를 갖는 탄성 중합체이다. 그러나, 도 1에 도시된 바와 같은 종래의 칩 스케일 패키지 디자인에서, 대개 적절한 탄성 중합체를 선택하는 것이 어렵다. 이는 집적 회로 패키징의 엄격한 요구 조건을 만족하는 탄성 중합체 재료를 찾는 것이 어렵기 때문이다. 또한, 전형적으로 탄성 중합체 패드를 다른 회로 부품에 부착하기 위한 프로세스로는 전형적으로 스크린 프린팅과 교정의 지저분함에 의한 정확한 위치의 달성 및 처리와 같이 무수히 많다. 전형적인 탄성 중합체 재료는 실리콘 베이스 재료 및 낮은 계수의 에폭시를 포함한다.
도 2는 3층 가요 회로 테이프 및 "펀치된" 바이어스를 이용한 다른 종래의 칩 스케일 패키지 집적 회로 디자인을 도시한다. 도 2에서, 상대적으로 두꺼운 유전체 층(220)은 3층 테이프를 형성하기 위해 접착제층(217)을 이용하여 패턴화된 도전체 회로층(216)에 결합된다. 상대적으로 두꺼운 중합체 커버코트층(211)이 3층 테이프(218) 상에 직접 용착되고, 반도체 다이(212)와 접착제 층(224)을 부착시킨다. 커버코트층(211)은 전형적으로 얇은 단면(약 25㎛)을 갖으나, 도 1에 도시된 탄성 중합체 패드(10) 보다 높은 계수를 갖는 폴리메릭 재료이다. 전형적으로, 커버코트(211)는 에폭시 베이스 재료이다. 이러한 종래의 어플리케이션에서, 3층 테이프/플렉스 회로 결합은 전형적으로 "스트립"으로 구성되어 단단하게 고정되어 있으므로, 트랜스퍼 스텝에서 본드 와이어(240)를 구부리지 않으면서 다이를 오버몰딩하기 위해, 스트립을 제거하여 장착물 내에 배치할 수 있다.
도 2를 참조하면, 다이에 부착된 접착제(224)를 처리하는 동안(전형적으로 약 150℃에서 수행됨), 유전체 층(전형적으로 폴리이미드)(220)과 커버코트(211)와 같은 중합체 층으로부터 분리된 수분에 의해 접착제 층(224)에 공극이 형성될 수 있다. 또한, 솔더볼(214)이 PCB 보드(236)와 같은 기판에 솔더 리플로우 부착되는 동안, 전형적으로 공극의 생성이 발생한다. 또한, 솔더볼(214)에 형성된 열적 크랙을 형성하는 것이 가능하다. 열적 크랙은 전형적으로 다이(212)와 부착된 기판(236) 사이에 발생된 열 변형력에 의해 생성된다. 이러한 열적 크랙은 솔더볼 접합점(238)의 조급한 실패의 원인일 수 있다.
비중합체 지지 구조물을 갖는 칩 스케일 패키지 어셈블리
개시된 방법 및 장치의 실시예에서, 실질적으로 단단하고 평면인 표면을 제공하고, PCB와 같은 기판으로부터 다이를 격리 또는 분리하기 위해, 비중합체 지지 구조물(또는 패드)이 반도체 디바이스 또는 집적 회로(반도에 다이와 같은)와 이에 따른 회로 사이에서 사용된다. 전형적인 실시예에서, 비중합체 지지 구조물과 칩 스케일 패키지 어셈블리의 인접한 부품 사이에서 부착제 재료가 사용되어, 이들을 부착시키고 더 나아가 기판과 다이를 분리시킨다. 전형적으로, 기판의 열 팽창 계수(CTE)와 유사한 열 팽창 계수를 갖는 비중합체 지지 구조물이 사용되어, 솔더 접합점 상의 열 변형적 효과를 최소화한다.
도 3은 반도체 다이(52), 및 2층 가요성 회로 테이프(또는 플렉스 회로 또는 TAB 테이프)(58)를 포함하는 중간 회로 사이에 배치된 비중합체 지지 구조물(50)을 갖는 개시된 방법 및 장치의 하나의 실시예에 따른 칩 스케일 패키지 디자인의 단면도를 도시한다. 본 실시예에서, 비중합체 지지 구조물(50)은 접착제층(64)에 의해 다이(52)에 구조적으로 결합된다. 여기에 사용된 바와 같이, "구조적으로 결합된다"라는 것은 2개의 부품이 다른 적절한 수단(예를 들면, 부착에 의한 용착, 또는 다른 형태의 본딩)을 사용하여 직접 또는 간접적으로 결합(예를 들면, 삽입층 또는 이들 사이에 배치된 다른 부품으로)된다는 것을 의미한다. 도 3에 도시된 바와 같이, 반도체 다이(52)는 전형적으로 다이 본드 패드 또는 접촉부(84)를 갖는다. 제2 접착제 층(560은 비중합체 패드(50)를 가요성 테이프(58)에 부착시킨다. 도 3이 2층 가요성 회로 테이프를 이용한 칩 스케일 패키지 디자인의 하나의 실시예를 도시하나, 다른 형태의 중간 회로를 이용한 실시예, 예를 들면 3층 이상을 갖는 비가요성 회로 스트립 또는 가요성 회로 테이프가 또한 가능하다는 본 개시의 이점이 자명하다. 예를 들면, 3층 테이프(19) 및 와이어 본딩을 이용한 하나의 실시예가 도 3C에 도시되어 있다. 본 실시예에서, 3층 테이프(19)는 유전체 층(60), 도전층(59), 및 제2 유전체 층(전형적으로 폴리이미드)(60a)를 포함한다. 접착제 층(60b)이 층(59, 60a) 사이에서 사용된다.
중간 회로는 전형적으로 PCB과 같은 기판에 전기적으로 접속하기 위한 상호 접속 어레이를 포함한다. 도 3에 도시된 실시예에서, 2층 가요성 회로 테이프(58)는 전형적으로 패턴화된 유전체 층(60), 및 개개의 도전성 본딩 패드(59a)를 갖는 패턴화된 평면 도전층(59)을 포함한다. 솔더볼 도전성 패드(59a)는 그 지름이 전형적으로 200 마이크론 내지 600 마이크론이고, 300 마이크론 내지 1250 마이크론 사이의 피치를 갖는다. 패턴화된 도전층(59)은 실리콘, 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 알루미늄 베이스 금속, 구리, 및 합금(예를 들면 알루미늄 합금)과 이들의 결합과 같은 금속 또는 도전체를 포함하는 실질적으로 평면 회로를 형성하는데 적절한 다른 패턴화 가능 도전성 재료로 구성되나 이에 제한되지는 않는다(본 명세서에서 "금속"은 금속, 내화 금속, 중금속 등 및 이들의 합금을 포함하도록 정의됨). 가장 전형적으로 패턴화된 도전층(59)은 구리이다. 패턴화된 유전체 층(60)은 폴리이미드 또는 폴리에스테르를 포함하나 이에 제한되지 않는 도전층(59)을 절연하기에 적절한 패턴화 가능 유전체 재료로 구성된다. 가장 전형적인 유전체 층(60)은 "DuPont KAPTON" 또는 "UBE UPILEX"와 같은 폴리이미드이다. 패턴화된 도전층(59)은 전형적으로 12.5㎛ 내지 37.5㎛의 두께를 갖는다. 패턴화된 유전체 층(60)은 전형적으로 25㎛ 내지 75㎛의 두께를 갖는다.
볼 그리드 어레이(57)를 형성하기 위해, 가요성 테이프(58)에 도전성 솔더볼(또는 범프)(54)가 부착되어, 유전체 층(60)에 패턴화된 개구(또는 바이어스)(62)를 통해 개개의 패드(59a)와 전기적으로 접촉시킨다. 개구(62)가 도전성 패드(59a)와 보완적인 방식으로 패턴화되어, 각각의 개구(60)는 각각의 도전성 패드(59a)를 오버레이한다. 솔더볼(54)은 개구(62)를 통해 본딩 패드(59a)와의 접속을 생성하기에 적절한 형태와 치수를 갖는다. 전형적으로, 솔더볼(54)은 실질적으로 그 형태가 구형이고, 250 마이크론 내지 750 마이크론의 지름을 갖는데, 전형적으로 300 마이크론 내지 600 마이크론이다. 솔더볼은 전형적으로 IR, 컨백션, 또는 증기 위상과 같은 종래의 오븐을 이용하여 부착된 리플로우이다. 개구(62)의 사이즈와 형태는, 본딩 패드(59a)와의 전기 접속이 형성되는 방식으로 솔더볼(54)을 수용할 수 있어야 한다. 전형적으로 개구(62)는 원형이고, 250 마이크론 내지 600 마이크론의 지름을 갖고, 더 전형적으로 300 마이크론 내지 500 마이크론이다. 도전성 솔더볼은 금, 솔더, 또는 구리를 포함하나 이에 제한되지 않는 어떠한 적절한 도전성 재료로 구성될 수 있다.
도 3의 실시예에서, 패턴화된 도전층(59)은 전형적으로 복수의 본딩 리드(82)를 갖는데, 이들 각각은 도전성 패드(59a)에 전기적으로 결합된다. 전형적으로, 본딩 리드(82)의 폭은 25 마이크론 내지 100 마이크론이다. 본링 리드(82)는 다이 패드(84)에서 예를 들면 내부 리드 본딩에 의해 반도체 다이(52)로의 전기적 접속을 형성하기 위한 것이므로, 다이 패드(84)와 같이 유사한 피치, 및 리드(82)와 패드(84) 사이를 일치시키기에 충분한 길이를 갖도록 구성된다. 그러나, 리드(82)는 도 3A에 도시된 바와 같이 와이어 본드(82a)를 이용하여 반도체 다이(52)로 와이어 본딩하기 위한 패드(83)를 갖도록 형성될 수 있다. 각각의 경우, 각각의 본딩 리드(82)가 각각의 다이 패드(84)에 전기적으로 접속할 때, 각각의 솔더볼(54)과 대응하는 다이 패드(84) 사이에서 회로가 완성된다. 볼 그리드 어레이를 형성하기 위해 구성될 때, 개별적인 다이 패드(84)를 기판(76) 상의 대응하는 기판 본딩 패드(75)에 전기적으로 접속하기 위해 각각의 솔더볼(54)이 개별적인 "핀"으로서 사용되도록 디자인된다. 도 6에 도시된 볼 그리드 어레이(57)의 피치 및 대응하는 기판 본딩 다이 패드(75)는 전형적으로 300 마이크론 내지 1250 마이크론이다. 전형적으로 기판은 프린트된 회로 보드("PCB")이나, 플렉스 회로, 실리콘, 웨이퍼 등을 포함하는 다른 회로일 수 있으며, 이에 제한되지는 않는다.
도 3에 도시된 바와 같이, 다이(52)의 에지와 내부 리드 접속 영역은 전형적으로 캡슐화 댐(88)에 포함된 캡슐(86)에 의해 캡슐화된다. 캡슐(86)은 당업자에게 공지된 에폭시 수지 및 실리콘을 포함하는 어떠한 적절한 캡슐일 수 있으나, 이에 제한되지 않는다. 캡슐 댐(88)은 에폭시, 접착 테이프 등을 포함하는 어떠한 적절한 캡슐화된 격납 구조일 수 있으나, 이에 제한되지 않는다. 도 3에 도시된 실시예가 단일 패턴화된 도전층(59)을 이용한 칩 스케일 패키지 디자인을 나타내나, 본 설명의 이점이 2 이상의 패턴화된(또는 패턴화되지 않은) 도전층을 갖는 실시예에서도 가능하다는 것이 자명하다.
도 3의 실시예에서, 비중합체 패드(50)는 프로세싱을 용이하게 하고 및/또는 솔더 접합점 상의 스트레스를 최소화하기 위해 기판의 열 팽창 계수와 유사한 열 팽창 계수를 갖는 적절한 강도의 재료일 수 있다. 이러한 비중합체 패드 구성을 사용함으로써, 다이 부착 접착제(64)에서 공극의 형성이 감소하거나 실질적으로 제거된다. 이는 다이(52)가 접착제(64)로 비중합체 패드(60)에 직접 본딩하므로, 중합체 재료로부터의 수분이 존재하지 않게 되어 이들 2개의 부품 사이의 인터페이스에 들어갈 수 없게 되기 때문이다.
열 변형력 및 공극의 형성을 감소할 뿐 아니라, 개시된 방법 및 장치의 비중합체 패드 구성은 다른 명백한 이점을 제공한다. 예를 들면, 비중합체 지지 구조물(10)을 포함하는 칩 스케일 패키지 스트립은, 개선된 평면도를 갖는 표면 또는 종래의 탄성 중합체 패드 이상의 표면 균일성을 제공한다. 공극 어레이 지지 구조물 표면의 평면도는 모든 솔더볼(54)이 기판(76) 상의 패드(75)를 접촉한다는 것을 보증하는 중요한 요소이다. 바람직하게는, 칩 스케일 패키지 지지 구조물은 50㎛(2mils) 이하의 동일 평면성을 갖으나, 25㎛(1mil) 이하가 가장 바람직하다. 종래의 소프트 탄성 중합체 패드를 이용하여 이러한 동일 평면성을 달성하는 것은 어렵다. 비중합체 지지 구조물은 솔더볼을 부착하기 위해 더 평평한 평면을 제공하므로, 반도체 다이와 기판 사이에 더 신뢰성 있는 접속을 허용한다.
상술된 이점 뿐 아니라, 도 3에 도시된 반도체 다이(52)의 표면으로부터(또는 도 3A에 도시된 반도체 다이(52)의 후면으로부터) 열 손실시 양호한 열 경로를 제공하기 위해, 열 도전성 비중합체(금속 시트 또는 호일과 같은)가 비중합체 지지 구조물(50)로서 사용될 수 있다. 이러한 열 도전성 비중합체 지지 구조물(50)는 또한 솔더볼(54)에 열 효율성을 전도할 수 있다.
전형적으로 사용된 한 종류의 열 도전성 비중합체로서 이러한 목적을 달성하기 위해 구체적으로 잘 적응된 금속인 구리를 갖는 금속 시트 또는 호일이 있다. 열 도전성 뿐 아니라, 금속 시트가 또한 제공되어, 도전층(59)의 전기 실딩을 향상시켜 크로스토크를 최소화할 수 있다. 또한, 금속 시트는 접지면으로서 사용하기에 적절한 표면을 제공한다. 따라서, 도 3B에 도시된 솔더볼(54a)의 금속 시트(53)로의 직접 전기적 접속에 의해 금속 시트가 또한 편리한 접지면(원하는 경우, 파워면)을 제공하는데 사용될 수 있다. 이는 예를 들면 도전성 패드(59b) 내의 비아(55) 및 언더라잉 접착제층(56)을 통해 이루어질 수 있으므로, 선택된 접지 접속 솔더볼(54a)이 금속 시트(53)에 전기적으로 접속될 수 있다. 또한, 다이 상의 접지 패드가 도 3B에 도시된 내부 리드를 통해 또는 와이어 본드(82b)에 의해 접지 솔더볼(54a)에 접속될 수 있다. 유리하게, 구리 호일과 같은 금속 시트가 사용될 때, 이러한 이점들이 상대적으로 최소 단가에 의해 이루어질 수 있다. 적절한 금속 시트는 충분한 강도 및/또는 열 팽창 품질을 제공하는 구리, 스테인레스 스틸, 합금 42, 텅스텐, 티타늄, 알루미늄, 알루미늄 베이스 금속(알루미늄 합금), 합금, 및 이들의 결합물로 구성된 금속 호일에 제한되지 않는다. 구리 호일은 본딩하기 위한 박막 플레이팅에 의해 코팅되어, 양호한 접합력, 낮은 단가, 및/또는 감소된 산화 작용을 제공할 수 있다. 적절한 코팅의 일례로서, 도금된 니켈의 표면 코팅, 니켈/보론, 블랙 구리 산소, 틴/리드(36% 이상의 리드를 갖는 높은 리드 컨텐트 틴/리드 합금과 같은), 또는 은 또는 구리와 같은 고가의 금속을 포함하나, 이에 제한되지 않는다. 가장 전형적으로, 비중합체 지지 구조물은 100㎛ 내지 250㎛ 사이의 두께, 더 전형적으로 125㎛ 내지 175㎛ 사이의 두께를 갖는 패턴화된 지지 구조물이다. 구리 합금은 전형적으로 194와 같이 리드 프레임용으로 사용되고, 이러한 어플리케이션에 적절하다.
유리하게, 적절한 강도의 비중합체 패드가 사용될 대, 칩 스케일 패키지 스트립이 리드 프레임용으로 일반적으로 사용된 전형적 매거진 피딩 장치로 다루어진다. "적절한 강도"는 6.89×106kPA 이상의 계수를 의미한다(1×106pounds per square inch 또는 1Mpsi). 적절한 강도를 갖는 비중합체 패드의 일례는 세라믹, 및 상술된 바와 같은 금속 호일을 포함한다. 그러나, 개시된 방법 및 장치가 6.89×106kPA 이하의 계수를 갖는 비중합체 재료를 이용함으로써 구현될 수 있다는 것이 자명하다. 이러한 이점들은 상술된 다른 경우도 포함한다.
도 3을 참조하여, 접착제 층(56, 64)은 비중합체 패드(50)를 가요성 테이프(58)와 반도체 다이(52)로 보호할 수 있는 임의의 접착제일 수 있다. 전형적으로, 접착제 층(56, 64)은 비중합체 패드(50)와 함께 동작하는 유전재로부터 선택되어, 기판(또는 PBC)으로부터 다이(52)를 고립 또는 "분리"하므로, 솔더 접합점 상의 스트레스로부터 해방되어, 향상된 신뢰성을 제공한다. 이러한 접착제는 소량의 소케팅용 Z-축 컴플라이언스를 제공하는 역할을 한다. 적절한 접착제의 일례는 아크릴의 PSA, 열가소성 폴리이미드(DuPont "KJ" 재료와 같은), 폴리올레핀, DuPont "PYRALUX", 에폭시 수지, 및 이들의 혼합물을 포함할 수 있으나, 이에 제한되지 않는다. 가장 전형적으로, 열가소성 폴리이미드가 접착제 층(56, 64)로서 사용된다.
접착제는 다이 또는 회로 트레이싱과 같이 탄성 중합체 패드와 접착제면 사이의 본드를 형성하는데 적절한 임의의 두께로 비중합체 패드에 인가될 수 있다. 전형적으로, 접착제층(56, 64)은 25㎛ 내지 75㎛ 사이의 두께를 가지나, 가장 전형적으로 25㎛ 내지 50㎛ 사이이다.
상술된 실시예에서는 단일 비중합체 지지 구조물을 사용하였으나, 하나 이상의 비중합체 지지 구조물이 라미네이트된 칩 스케일 패키지 테이프 어셈블리에서 사용될 수 있다는 이점이 자명하다. 예를 들면, 2 이상의 전기적으로 고립된 금속 지지 구조물이 사용되어, 분리된 회로 경로를 형성하는데 사용될 수 있거나, 에폭시 프린트된 회로 보드 재료와 같은 금속과 비금속 비중합체 지지 구조물의 결합물이 또한 가능하다.
도 3D에 도시된 또 다른 실시예에서, 장착층(351)이 비중합체 재료(350)에 용착되고, 반도체 다이(352)와 이에 따른 회로 사이에서 사용된 층에 의해 패턴화될 수 있다. 예를 들면, 장착층(351)이 2층 가요성 회로 테이프(318) 또는 접착제 층(356)을 갖는 다른 중간 회로에, 또는 접착제 층(364)을 갖는 반도체 다이(352)에 부착될 수 있다. 상술된 실시예에서의 비중찹제 지지 구조물 대신에 사용될 때, 비중합체 층(350)의 실시예는 다이 부착 접착제(364)로 벗어나는 수분을 실질적으로 보호함으로써 공극의 형성을 감소시키거나 실질적으로 제거한다. 유리하게, 비중합체 재료로 패턴화된 장착층이 분리된 테이프 부품, 또는 TAB 테이프로의 부착을 포함하는 다양한 방식으로 제조되나, 이에 제한되지 않는다. 어떠한 경우에는, 비중합체 재료로 패턴화된 장착 층을 사용하는 것이 상술된 비중합체 지지 구조물의 실시예에서보다 덜 비쌀수 있다.
도 3D를 참조하여, 비중합체 층은 접착제 층(364)으로의 수분의 이동을 방지하는데 적절한 임의의 비중합체 재료로 구성될 수 있고, 비중합체 지지 구조물로서 사용된 리스트된 재료를 포함한다. 장착층(351)은 비중합체 층(350)을 패턴화하거나 용착하는데 적절한 임의의 재료일 수 있으며, 패턴 가능한 유전재로서 사용된 리스트된 재료를 포함한다. 이와 같이, 접착제 층(356, 364)은 임의의 적절한 접착제 또는 부착 수단일 수 있으며, 비중합체 지지 구조물에서 사용된 리스트된 재료를 포함한다. 전형적인 비중합체 층(350)은 1㎛ 내지 50㎛의 두께를 갖는 구리층이고, 장착층(351)은 25㎛ 내지 75㎛의 두께를 갖는 폴리이미드층이다. 더 전형적으로, 비중합체 층(350)은 5㎛ 내지 10㎛의 두께를 갖는 구리층이고, 장착층(351)은 50㎛의 두께를 갖는 폴리이미드층이다.
도 3D는 비중합체 지지 구조물용으로 도 3A에 도시된 바와 유사한 어플리케이션에서 비중합체 층(350)으로 패턴화된 장착층(351)의 사용을 도시한다. 비중합체 지지 구조물에서, 도 3D에 도시된 구성의 다양한 변형이 가능하다. 예를 들면, 도전성 비중합체 층(350)이 접지면, 파워면으로서 사용될 수 있고, 비중합체 지지 구조물용 도 3B에 도시된 바와 유사한 방식으로 다른 형태의 회로 경로를 완료할 수 있다. 장착층(351) 및 비중합체 층(350)은 도 3C에 도시된 실시예와 유사한 방식으로 비중합체 지지 구조물을 위한 3 이상의 층을 갖는 중간 회로에 사용될 수 있다. 또한, 하나 이상의 비중합체 층(350)이 사용될 수 있다.
칩 스케일 패키지 부품의 제조 및 어셈블리
비중합체 지지 구조물(또는 "패드")을 갖는 개시된 방법 및 장치의 칩 스케일 패키지 디바이스가 다양한 방식으로 형성될 수 있고, 다수의 상이한 어플리케이션에서 사용될 수 있다. 예를 들면, 비중합체 패드를 갖는 칩 스케일 패키지 테이프를 구성하는 하나의 방법은, 접착제를 비중합체 재료의 롤 상에 라미네이트하는 단계(금속 호일과 같이); 원하는 형태로 비중합체 재료를 펀칭 또는 스탬핑하는 단계; 및 플렉스된 회로를 비중합체로 정렬 또는 부착하여 (스트립 형태의)칩 스케일 패키지 테이프를 형성하는 단계를 포함한다. 또 다른 방식으로, 칩 스케일 패키지 테이프가 (금속 호일과 같은) 비중합체 재료를 원하는 형태로 펀칭하고, 접착제 막을 동일한 형태로 펀칭하며, 막과 호일을 회로 트레이싱으로 정렬한 후, 구조를 라미네이트함으로써 형성될 수 있다. 각각의 경우, 비중합체 지지 구조물로의 회로 트레이싱의 정렬이 정확하나, 아직은 상대적으로 비싸다. 칩 스케일 패키지 스트립 또는 칩 스케일 패키지 디바이스를 형성하기 위해 상술된 테이프를 이용함으로써 다양한 형태의 상이한 단계가 수행될 수 있다. 이러한 단계들은 다이 부착, 와이어 및/또는 내부 리드 본딩, 오버몰딩, 및/또는 솔더볼 부착 단계를 포함할 수 있다. 유리하게, 이러한 프로레스에 따른 칩 스케일 패키지 디바이스의 어셈블리가 상대적으로 효과적이며, 간단하고, 단가가 유효하다.
도 4는 구리 시트(또는 호일)(50)의 얇은 롤 양쪽에 접착제 층(56, 64)이 라미네이트되는 것을 도시한다. 전형적으로, 커버 시트(또는 해제 라이너)를 갖는 접착제 라미네이트이 사용되고, 해제 라이너는 구리 호일(50)을 향하지 않고 접착제 층(56, 64)의 측면의 좌측에 있다. 해제 라이너와 결합된 적절한 부착 라미네이트는 아크릴 PSA 형 접착제를 포함한다. 도 4에 도시된 접착제 층(56, 64)을 형성하기 위해 사용된 라미네이트 접착제는 전형적으로 롤 라미네이트(100)를 이용하여 응용된다. 그러나, 상술된 바와 같이 본 발명에서 사용된 접착제가 스크린 프린팅 및 스프레이 용착과 같은 임의의 적절한 방법을 사용함으로써 응용될 수 있다는 것이 자명하다.
도 5는 접착제 층(56, 64)으로 라미네이트된 비중합체 시트(50)의 상측도이다. 도 5에서, 비중합체 시트(50)가 접속 슬롯 영역(110)에 의해 둘러싸인 다이 스퀘어(51)를 갖는 패턴을 형성하도록 펀치 또는 스탬프된다. 다이 스퀘어(51)는 반도체 다이(52)와 상보적인 형태를 갖도록 구성되고, 접속 슬롯 영역(110)에서 다이 패드(84)에 리드(82)를 결합하는 것을 정리하도록 작은 영역이다. 접속 슬롯(110)은 내부 리드 본딩, 와이어 본딩 또는 다른 적절한 접속 방법을 이용하여 다이 패드(84)를 접속하기 위한 스페이스를 제공한다. 이와 함께, 다이 스퀘어(51) 및 접속 슬롯(110)의 치수는 반도체 다이(52)에 대한 개별적인 플랫폼을 제공한다.
개시된 방법에서 스탬핑 또는 펀칭 동작이 집적 회로 패키징에 적절한 임의의 펀칭 또는 스탬핑 방법을 이용함으로써 수행될 수 있다는 이점이 자명하다. 비중합체 시트도 또한 스틸 룰 다이를 이용한 화학적 에칭 또는 화학적으로 에칭된 다이에 의해 패턴화될 수 있다. 시트(50) 내의 툴링 홀(112)도 또한 펀치되어, 회로의 정확한 정렬을 돕는다.
다음, 도 6에 도시된 바와 같이, 솔더볼을 받아들일 수 잇는 바이어스(62)를 갖는 가요성 테이프(58)가 톨링 홀(112)을 사용하여 정렬되어, 구리 시트(50)의 한 측면 상에 라미네이트된다. 회로의 라미네이션은 롤-투-롤 프로세스(예를 들면, 스프로켓 홀을 이용한 롤-투-롤 프로세스) 또는 프레스를 포함하는 다양한 방식으로 수행될 수 있다. 본 실시예에서, 라미네이션 하기 전에, 해제 라이너는 전형적으로 접착제 층(56)을 풀 오프하고, 회로의 패널 또는 스트립이 정렬시 사용되는 툴링 홀(112)을 이용하여 시트에 라미네이트된다. 그러나, 상술된 바와 같은 다른 접착제 및 라미네이트 방법이 사용될 수 있다.
이 때, 집적 회로 다이의 부착 및 본딩이 방해되지 않고 계속될 수 있으며, 또는 비중합체 시트(50) 및 부착된 가요성 테이프(58)가 더 나은 어셈블리를 위해 사용될 수 있다. 후자의 경우, 비중합체 시트(50) 및 부착된 가요성 테이프(58)가 전형적으로 사용되기 전에 스트립 포맷이 된다. 스트립 포맷에서, 단일 칩 스케일 패키지 스트립은 전형적으로 다수의 개별적인 다이 스퀘어(51)를 갖는다. 각각의 경우, 어셈블리는 전형적으로 다이를 비중합체 시트(50) 상에 장착하기 위한 준비시 접착제 층(64)으로부터 제2 해제 라이너의 제거에 관한 것이다. 다음, 다이는 전형적으로 비중합체 스트립의 접착제측 상에 배치되고(회로의 대향측), 필요한 경우 처리된다. 그러나, 다이가 선택되어 비중합체 시트의 롤 상에 배치될 수 있으며(스트립에 대향하여), 이러한 반도체 다이가 비중합체 시트에 인접한 또는 대향하는 회로 레벨로 배치될 수 있다는 이점이 자명하다. 비중합체 스트립의 다이 측도 또한 접합제의 좌측 베어 및 다이를 부착하는데 사용된 다이 부착 접착제(전형적으로 에폭시 베이스 재료)일 수 있다.
다음, 스트립(회로 및 하나 이상의 다이를 포함함)이 전형적으로 플립되어 예를 들면 와이어 본드 머신 또는 열압축 본드 머신에 로드된 표준 매거진에 배치된다. 도 7에 도시된 바와 같이, 각각의 테이프로부터의 리드(120)가 예를 들면 본딩 툴(124)을 사용하여 다이 패드(122)에 본드된다. 테이프를 지지하기 위해 고정구(126)가 사용되어, 본딩 프로세스시 약한 부분(또는 노치)에서 리드(120)가 깨지는 것을 허용한다. 도 8에 도시된 바와 같이, 다음 스트립은 슬롯을 캡슐(132)로 채워서 오버몰드될 수 있다. 전형적으로 캡슐은 탬 피쳐(130)에 의해 포함되어, 예를 들면, UV 또는 열적 방법과 같은 적절한 처리 방법을 이용하여 처리된다. 또 다른 방식으로, 도 9에 도시된 바와 같이, 스트립이 고정구 표면(140) 및 캡슐 댐 피쳐를 필요로 하지 않는 스트립의 다이 측으로부터 캡슐(132)로 채워진 슬롯(110) 상으로 플립 오버될 수 있다. 도 3A 및 도 3B에 도시된 바와 같이, 다이(52)가 또한 예를 들면 반도체 다이가 플립되어 반도체 다이의 회로층 및 다이 패드가 지지 구조물을 바라보지 않는 방향으로 정렬될 때와 같이, 와이어 본드(82a)를 이용하여 회로 트레이스층(59)에 접속될 수 있다. 이러한 실시예의 상측도가 도 6A에 도시되어 있다.
도 10에 도시된 바와 같이, 솔더볼(또는 범프)(54)이 다음 예를 들면 폴리이미드 층(60) 내의 개구를 에칭함으로써 개구(또는 바이어스)(62) 내에서 장착될 수 있다. 솔더볼(54)은 예를 들면, IR, 컨백션, 또는 증기 위상과 같은 임의의 종래의 수단을 이용한 히팅 및 리플로우를 포함하는 볼(54)과 도전성 본딩 패드(59a) 사이에서 보안 전기 접속을 형성하기 위한 다른 적절한 방법을 이용함으로써 스트립에 부착될 수 있다. 도시되지는 않았으나, 바이어스(62)가 플레이트 스루 홀(PTH)로서 프로세스되고, 및/또는 솔더볼 부착 이전에 분리된 도전성 필터 재료로 채워질 수 있다.
이 때, 스트립 또는 롤이 단일 또는 다중 다이 칩 스케일 패키지로 나누어질 수 있다. 이는 예를 들면 펀칭, 커팅, 또는 다른 유사한 프로세스와 같은 임의의 적절한 방법을 이용하여 수행될 수 있다.
도 11에 도시된 바와 같이, 집적 회로(158)의 액티브 회로측이 비중합체 삽입물(50)을 바라보고 상기 삽입물에 접착제(150a)로 접착된다. 본 실시예에서, 집적 회로(158)가 상술된 바와 같은 주변 도전성 피쳐 대신 중심 도전성 피텨(본드 패드)(153)에 제공된다. 슬롯(154)이 비중합체 삽입물(50)에 형성되어, 슬롯 개구가 집적 회로(158)의 중심부를 약하게 하는 본드 패드(153)로 정렬한다. 이러한 종류의 회로 구성은 예를 들면, 다이나믹 랜덤 액시스 메모리(DRAM) 집적 회로로서 전형적으로 다양한 회로의 하나이다. 비전기적 도전 베이스 기판(161) 상에 배치된 적어도 하나의 패턴화된 도전층(160)으로 구성된 회로 멤버(190)가 접착제(150b)에 의해 비중합체 삽입물(50)에 인접한 슬롯(154)에 부착된다. 이러한 회로 멈버 상의 제1 세트의 본드 패드(162)가 비중합체 삽입물(50)의 슬롯(154)에 인접하여 배치된다. 집적 회로(158)와 제1 세트의 본드 패드(162) 사이의 전기적 상호 접속부가 예를 들면 플렉스 회로(도시되지 않음)로부터의 리드의 내부 리드 본딩으로 와이어 본드(152)에 의해 수행된다. 제1 세트의 본드 패드(162)가 도전성 회로 트레이스(156)를 통해 슬롯 영역(154) 외부의 어레이에 배치된 더 큰 제2 세트의 본드 패드(155)에 접속된다. 솔더볼(157)과 같은 도전성 부재가 제2 세트의 본드 패드(155)에 부착된다. 이러한 패키지가 도전성 멤버를 통해 최종 프린트된 회로 보드에 부착된다.
하나 이상의 반도체 다이를 포함하는 다른 칩 스케일 패키지 구성이 이러한 방법을 이용하여 제조될 수 있다는 이점이 자명하다. 또한, 종래의 BGA 패키지와 같은 논-칩 스케일 패키지 구성이 상술된 방법 및 장치의 컨셉을 이용하여 제조될 수 있다. 상술되고 설명된 방법이 스트립 포맷을 이용한 집적 회로의 제조를 위한 것으로서, 이러한 방법의 이점이 롤-투-롤(릴-투-릴) 포맷을 이용하여 형성된 집적 회로를 포함하나 이에 제한되지 않는 다른 프로세스 및 포맷을 이용한 집적 회로의 제조에서 사용될 때에도 얻어질 수 있다는 것이 자명하다. 개시된 방법 및 장치의 이러한 방식의 이점이 현존하는 산업 하부 구조와 호환성 있는 포맷 및 현재 사용되거나 개발되는 새로운 포맷으로 구현될 수 있다. 또한, 상술된 패키지 프로세스가 여전히 웨이퍼 형태의 다이에 의해 수행될 수 있다라는 것이 자명하다. 예를 들면, 비중합체 시트가 배열되여 직접 웨이퍼에 부착되어 칩 본딩이 수행될 수 있다. 이전에, 슬롯(154)이 다음 캡슐(151), 부착된 솔더볼(157), 및 펀치되거나 톱질된 개별적인 패키지 조각으로 채워질 수 있다.
본 발명이 다양한 변형 및 다른 형태로 적용될 수 있으나, 구체적인 실시예가 일례로서 설명되고 도시되었다. 그러나, 본 발명이 개시된 특정한 형태에 제한되는 것을 의도하지 않는다는 것이 자명하다. 반면, 본 발명은 모든 변형, 장치, 및 청구 범위에 의해 제한된 본 발명의 사상 및 정신 내에서 또 다른 범위를 포함할 수 있다.

Claims (12)

  1. 전자 패키지에 있어서,
    집적 회로의 제1 측면 상의 중심에 배치된 적어도 하나의 전기적 콘택트 사이트를 갖는 집적 회로;
    전기 접속 어레이를 포함하는 가요성 중간 회로(intermediate circuit);
    제1 및 제2 측면을 갖는 적어도 하나의 비중합체 층 - 상기 비중합체 층의 상기 제1 측면은 상기 집적 회로의 상기 제1 측면에 구조적으로 결합되고, 상기 비중합체 층의 상기 제2 측면은 상기 중간 회로에 구조적으로 결합됨 - ; 및
    상기 중간 회로와 상기 비중합체 층의 중심부로 연장되는 슬롯 - 상기 슬롯은 상기 집적 회로의 적어도 하나의 전기적 콘택트 사이트로 정렬됨 -
    을 포함하되, 상기 IC의 적어도 하나의 중심에 배치된 전기적 콘택트 사이트는 와이어 본딩 및 열압축 본딩으로 구성된 그룹으로부터 선택된 도전 피쳐(feature)에 의해 상기 중간 회로의 적어도 하나의 전기적 상호 접속부에 전기적으로 결합되는 전자 패키지.
  2. 제1항에 있어서, 상기 비중합체 층이 도전체이고, 상기 집적 회로에 전기적으로 결합되어 파워 또는 접지면을 형성하는 전자 패키지.
  3. 제1항에 있어서, 상기 비중합체 층은 6.89×106kPA 이상의 탄성 계수를 갖는 비중합체 지지 구조물인 전자 패키지.
  4. 제1항에 있어서, 상기 비중합체 층은 100㎛ 내지 250㎛ 사이의 두께를 갖는 금속 호일로 이루어지는 비중합체 지지 구조물인 전자 패키지.
  5. 제1항에 있어서, 상기 비중합체 층은 구리 호일로 이루어지는 비중합체 지지 구조물인 전자 패키지.
  6. 제1항에 있어서, 제1 측면 및 제2 측면을 갖는 장착층을 더 포함하되, 상기 장착층의 상기 제1 측면은 상기 비중합체 층의 상기 제2 측면에 구조적으로 결합되고, 상기 장착층의 상기 제2 측면은 상기 중간 회로에 구조적으로 결합되는 전자 패키지.
  7. 제6항에 있어서, 상기 장착층은 25㎛ 내지 75㎛의 두께를 갖는 폴리이미드 층이고, 상기 비중합체 층은 1㎛ 내지 50㎛의 두께를 갖는 구리층인 전자 패키지.
  8. 제1항에 있어서, 상기 중간 회로는 제1 측면 및 제2 측면을 갖는데, 상기 중간 회로의 상기 제1 측면은 상기 비중합체 층의 상기 제2 측면에 구조적으로 접속되고,
    상기 중간 회로에 전기적으로 결합된 복수의 솔더볼 또는 범프 - 상기 솔더볼 또는 범프는 상기 중간 회로의 상기 제2 측면에 구조적으로 결합됨 -
    를 더 포함하는 전자 패키지.
  9. 전자 패키지에 있어서,
    패턴화된 도전층 및 적어도 하나의 패턴화된 유전체 층을 포함하는 가요성 회로 - 상기 각각의 층은 제1 측면과 제2 측면을 가짐 - ;
    제1 및 제2 측면을 갖는 비중합체 지지 구조물 - 상기 지지 구조물의 상기 제2 측면은 상기 가요성 회로의 상기 도전층의 상기 제1 측면에 구조적으로 결합됨 - ; 및
    상기 비중합체 지지 구조물의 상기 제1 측면에 구조적으로 결합된 제1 측면을 갖는 반도체 디바이스 - 상기 반도체 디바이스는 중심에 배치되는 복수의 전기 콘택트 사이트를 포함하고, 상기 콘택트 사이트는 상기 가요성 회로의 상기 도전층에 전기적으로 결합됨 - ;
    를 포함하는 전자 패키지.
  10. 제9항에 있어서, 상기 도전층은 패턴화되어 전기 도전성 영역을 형성하고, 상기 유전체 층은 패턴화되어 상기 유전체 층을 통해 연장되는 복수의 개구를 형성하는데, 상기 각각의 개구는 솔더볼을 수용하도록 구성되고, 상기 도전층의 상기 제2 측면이 상기 유전체 층의 상기 제1 측면에 결합되어, 상기 유전체 층 내의 상기 복수의 개구가 상기 도전층의 상기 전기적 도전 영역의 적어도 일부분과 정렬되는 전자 패키지.
  11. 제9항에 있어서, 상기 가요성 테이프의 상기 유전체 층의 상기 제2 측면 상에 배치된 복수의 솔더볼 또는 범프 - 상기 각각의 솔더볼 또는 범프는 상기 유전체 층 내의 상기 복수의 개구 중 하나에 배치되고, 상기 가요성 회로의 상기 도전층의 상기 도전 영역에 전기적으로 접속됨 - 를 더 포함하는 전자 패키지.
  12. 제9항에 있어서, 상기 비중합체 지지 구조물은 100㎛ 내지 250㎛의 두께를 갖는 구리 호일인 전자 패키지.
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