KR20000077055A - 다층 커패시터 - Google Patents

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Abstract

등가 직렬 인덕턴스를 최소화하고, 공진 주파수를 증가시키고, 커패시터의 크기를 줄이고, 커패시터의 실장의 용이성을 매우 향상시켜 다층 커패시터를 구성한다. 커패시터 몸체의 길이 방향의 치수 및 폭 방향의 치수는 실질적으로 동일하고, 대향하는 제 1 및 제 2 내부 전극의 패턴은 실질적으로 사각형을 가진다. 제 1 내부 전극의 제 1 인출부 및 제 2 내부 전극의 제 2 인출부는 두 측면 및 두 단면으로 연장된다. 제 1 인출부에 접속된 제 1 외부 전극 단자 및 제 2 인출부에 접속된 제 2 외부 전극 단자는, 대향하는 극성을 가지는 외부 전극 단자에 대향하게 배치되고, 번갈아가면서 인접하도록 배열된다.

Description

다층 커패시터{Multi-layer capacitor}
본 발명은 다층 커패시터에 관한 것으로, 보다 상세하게는 고주파 회로에서 유리하게 적용될 수 있는 다층 커패시터에 관한 것이다.
종래 이용되던 가장 일반적인 다층 커패시터는, 예를 들면 세라믹 절연 재료로 구성되며, 그 사이에 내부 전극이 적층된 복수의 유전체층을 포함한다. 복수의 커패시터를 구성하기 위해, 복수의 제 1 및 제 2 내부 전극의 쌍이 적층 방향으로 샌드위치된 특정의 유전층을 가지고 적층된다. 커패시터는 이러한 방법으로 구성된다.
커패시터 몸체의 제 1 및 제 2 단면에 각각 제 1 및 제 2 외부 전극 단자이 배치된다. 제 1 내부 단자는 커패시터 몸체의 제 1 단면으로 연장되는 리드를 가지며, 리드는 제 1 외부 전극 단자에 전기적으로 접속된다. 제 2 내부 전극은 커패시터의 제 2 단면으로 연장되는 리드를 가지며, 리드는 제 2 외부 전극 단자에 전기적으로 접속된다.
그러한 다층 커패시터에서, 전류는 제 2 외부 전극 단자에서 제 1 외부 전극 단자으로 흐른다. 보다 상세하게는, 제 2 외부 전극 단자에서 제 2 내부 전극으로 흐르고, 제 2 내부 전극으로부터 유전층을 통해 제 1 내부 전극으로 흐른다.
커패시터의 등가 회로는 C, L 및 R이 순서대로 접속되어 있으며, C는 커패시터의 커패시턴스를 나타내고, L은 등가 직렬 인덕턴스(ESR)를 나타내고, R은 주로 전극의 저항인 등가 저항(ESR)을 나타낸다.
커패시터의 등가 회로는 f0=1/[2π(LC)1/2]의 공진 주파수를 가지며, 상기 공진 주파수의 주파수 범위내에서 커패시터로서 작용할 수 없다. 다시 말하면, 인덕턴스 L, 더욱 상세하게는 ESL이 작을수록 공진 주파수 f0가 높아져, 따라서 커패시터는 고주파에서는 작용할 수 없다. ESR을 감소시키기 위한 구리 내부 전극의 제조를 예상하였지만, 마이크로파 범위에서는 ESL이 작은 커패시터가 요구된다.
워크 스테이션 또는 PC에 사용되는 마이크로프로세싱 유니트(MPU) 칩에 에너지를 제공하는 전원 공급 회로에 접속된 결합 회로로서 사용되는 커패시터에 낮은 ESL이 요구된다.
도 15는 상술한 MPU(31) 및 전원(32)의 형태의 예를 나타내는 블록도이다.
도 15를 참조하면, MPU(31)는 MPU 칩(33) 및 메모리(34)를 포함한다. 전원(32)은 MPU 칩(33)에 전력을 공급한다. 감결합 커패시터(35)는, 전원(32)에서 MPU 칩(33)으로 연장되는 전선에 접속된다. MPU 칩(33) 및 메모리 회로(34)의 사이에 신호선이 형성된다.
통상의 감결합 커패시터와 같이, MPU(31)와 연결된 감결합 커패시터(35)는 전원 전압에서 노이즈 및 매끄러운 움직임을 흡수하는데 사용된다. 최근, MPU 칩(33)은 500㎒ 이상의 작동 주파수를 가지며, 1㎓의 작동 주파수에 이르는 일부의 칩은 현재 개발중에 있다. MPU 칩(33)과 같은 고속 적용 유지 속도로, 커패시터의 빠른 전원 기능이 요구된다. 빠른 전원 기능은, 개시동안과 같이, 전원이 순간적으로 요구될 때, 10억분의 몇 초내에서 커패시터내에 전기적으로 적층되어 전원을 제공하는 것이다.
따라서, MPU(31)는, 예를 들면 10pH 이하와 같이, 가능한한 낮은 인덕턴스를 가지는 감결합 커패시터(35)를 필요로 한다. 따라서, 그렇게 낮은 인덕턴스를 가지는 커패시터가 그런 감결합 커패시터에 요구된다.
MPU 칩(33)은 1.5볼트∼2.0볼트(DC)에 450㎒가 공급된 작동 클럭 주파수를 가지며, 그 전력 소모는 즉, 12A drawn의 전류를 가진 23W이다. 전력 소모를 감소시키기 위해, 1W의 전력 소모에서 MPU(31)가 사용되지 않을 때는 수면 모드로 설정된다. MPU(31)가 수면 모드에서 활성 모드로 변환될 때, MPU 칩(33)이 몇 클럭 펄스내에서 시작하는 활성 모드에 충분한 전력을 공급할 필요가 있다. 450㎒의 클럭 주파수를 조정하는데, 수면 모드가 활성 모드로 스위치될 때, 10억분의 4에서 7초내로 전력이 공급되어야 한다.
전원(32)으로부터 제공되는 전력이 충분히 빠르지 않기 때문에, 감결합 커패시터(35)에 쌓이는 부하는, 전원(32) 시작으로부터 전원이 공급될 때까지 MPU 칩(33)에 전력이 공급되도록 MPU 칩(33)의 근처에 배치된다.
1㎓의 클럭 주파수를 작동하는데, 감결합 커패시터(35)의 ESL은, 상술한 방법으로 기능하는 감결합 커패시터(35)를 위해 10pH 이하의 MPU 칩(33)의 근처에 위치한다.
전형적인 다층 커패시터의 ESL은, 상술한 10pH의 값에서 먼 500∼800pH의 범위내에 있다. 그러한 인덕턴스 부품은, 마그네틱 플럭스 및 다층 커패시터를 통해 흐르는 전류에 의해 결정된 방향이 생성되고, 마그네틱 플럭스에 의해 셀프 인덕턴스(self inductance)가 생성되기 때문에, 다층 커패시터로 제작된다.
이러한 상황하에서, 낮은 ESL을 향상시킬 수 있는 다층 커패시터의 구조가, 미국 특허 제5,880,925호, 일본국 특허 공개공보 2-159008 및 7-201651호에 개시되어 있다.
상술한 낮은 ESL를 달성하기 위한 방법은 다층 커패시터에 포함된 마그네틱 플럭스의 상쇄에 따른다. 마그네틱 플럭스를 상쇄하기 위해, 다층 커패시터에서 전류가 흐르는 방향은 다양해진다. 전류의 방향을 다양하게 하기 위해, 커패시터 몸체의 외면상에 배치된 전극 단자의 수가 증가되어, 각각의 외부 전극 단자에 접속된 내부 전극의 리드의 수가 증가한다. 동시에, 내부 전극의 리드는 여러 방향으로 정렬된다.
다층 커패시터에서 낮은 ESL을 달성하는 제안된 방법의 효과는 충분하지 못하다.
예를 들면, 미국 특허 제5,880,925호 및 일본국 특허 공개공보 2-159008에는, 내부 전극의 리드가 커패시터 몸체의 대향하는 측면으로 연장되는 구조를 개시하고 있다. 그러한 구조는 어림잡아 약 100pH의 낮은 ESL을 달성한다.
상술한 문제점을 해결하기 위해, 본 발명의 바람직한 구현예는, ESL의 효과적인 감소를 향상시키고, 높은 공진 주파수를 달성하고, 소형화된 장치를 달성하고, 종래 장치에서 이미 가능하던 고용량을 얻고, 커패시터의 실장을 용이하게 향상시킨 다층 커패시터를 제공한다.
이들과 그 외의 이점들은 본 발명의 여러가지 바람직한 구현예에 의해 달성된다.
예를 들면, 본 발명의 바람직한 구현예에 따르면, 다층 커패시터는 실질적으로 동일한 치수를 가지는 네 변을 포함하는 실질적으로 사각형 형상의 세라믹 몸체와, 그 실질적으로 사각형 형상의 세라믹 몸체의 네 변 각각에 배치된 복수의 외부 전극 단자를 가진다.
실질적으로 사각형 형상의 세라믹 몸체와, 각 네 변에 대칭으로 외부 전극 단자의 형상에서, 인쇄 회로 기판상에 형성된 전극 패턴의 어느 방향으로도 커패시터를 실장할 수 있다는 점에 주목해야 한다. 그 결과, 인쇄 회로 기판위의 정확한 위치 및 방향으로 할 필요가 없고, 따라서, 커패시터의 실장이 매우 간단해진다.
본 발명의 다른 바람직한 구현예에 따르면, 실질적으로 사각형 형상의 세라믹 몸체의 각각의 네 변에, 적어도 두 개의 외부 전극 단자가 형성된다.
실질적으로 사각형 형상의 몸체의 각각의 네 변에는 둘 이상의 외부 전극 단자가 배치된다.
더욱이, 몇 개의 바람직한 구현예에서, 실질적으로 사각형 형상의 세라믹 몸체의 대향하는 측의 한 쌍 또는 두 쌍에만 짝수의 외부 단자를 가질 수 있다. 또한, 실질적으로 사각형 형상의 세라믹 몸체의 대향하는 측의 한 쌍 또는 두 쌍에만 홀수의 외부 단자를 가질 수 있다.
실질적으로 사각형 형상의 네 변은, 짝수나 홀수로 동일한 수의 외부 전극을 가질 수 있다는 점에 주목하여야 한다. 또한, 실질적으로 사각형 형상의 세라믹 몸체의 대향하는 제 1 쌍은 홀수의 외부 전극을 가질 수 있고, 실질적으로 사각형 형상의 세라믹 몸체의 대향하는 측의 다른 쌍은 짝수의 외부 전극을 가질 수 있다.
이하, 보다 상세히 설명하는 바와 같이, 하나의 외부 전극 단자에 직접 대향하게 배치된 각각의 외부 전극 단자는, 대향하는 실질적으로 사각형 형상의 세라믹 몸체에 위치하는 것이 바람직하며, 각각의 쌍의 직접 대향하는 외부 전극 단자를 형성한다. 또한, 직접 대향하게 배치된 외부 전극 단자의 각각의 쌍이, 제 1 극성 되부 전극 단자 및 제 2 극성 외부 전극 단자를 포함하는 것도 바람직하다.
상술한 바람직한 구현예에 관해, 외부 전극 단자들은 각각의 내부 전극으로부터 연장되는 각각의 인출부에 전기적으로 접속되는 것을 주목한다. 그들 사이에 절연층이 배치된 실질적으로 사각형 형상의 세라믹 몸체에서 내부 전극들은 서로 대향하게 위치한다.
내부 전극들은, 각각 하나의 제 1 극성 인출부를 포함하는 제 1 극성 전극과, 제 2 극성 인출부를 포함한 제 2 극성 전극으로 형성하여 배열된다. 제 1 극성 인출부는, 주면에서 실질적으로 사각형 형상의 단부로 연장되며, 제 1 극성 외부 전극 단자의 각각의 하나에 전기적으로 접속된다. 제 2 극성 인출부는 주면에서 실질적으로 사각형 형상의 세라믹 몸체로 연장되며, 제 2 극성 외부 전극 단자의 각각의 하나에 전기적으로 접속된다.
제 1 및 제 2 극성 인출부의 배열은, 제 1 및 제 2 극성 외부 전극 단자에 대응하는 하나의 상술한 배열에 상응하는 점을 주목한다.
또한, 제 1 극성 인출부 및 제 2 극성 인출부는 길이 및 폭을 포함한 동일한 치수를 가지는 것이 바람직하다. 더욱이, 제 1 및 제 2 극성 내부 전극의 주요부의 길이 및 폭을 포함하는 치수는 동일한 모양 및 형상을 가지는 것이 바람직하다.
본 발명의 또 다른 바람직한 구현예에 따르면, 다층 커패시터는, 길이 방향의 치수, 폭 방향의 치수 및 두께 방향의 치수로 형성되는 실질적으로 사각형 몸체를 가지는 커패시터 몸체를 포함하며, 길이 방향 치수와 폭 방향 치수는 실질적으로 동일하고, 커패시터 몸체는, 길이 방향의 치수 및 폭 방향의 치수로 형성되는 대향하는 제 1 및 제 2 측면과, 길이 방향 치수 및 두께 방향 치수로 형성되는 대향하는 제 1 및 제 2 단면을 가지며, 대향하는 제 1 및 제 2 단면은 폭 방향의 치수 및 두께 방향의 치수에 의해 형성된다.
커패시터 몸체에는, 주면을 향해 연장되는 복수의 유전체층과, 커패시터 유니트를 형성하는 특정한 하나의 유전체층을 통해 서로 대향하는 적어도 한 쌍의 제 1 및 제 2 내부 전극이 형성된다.각각의 제 1 및 제 2 내부 전극은, 커패시터 몸체의 제 1 및 제 2 측면과, 제 1 단면 및 제 2 단면에 각각 실질적으로 평행하게 연장되는 측면을 포함한 실질적으로 사각형 패턴을 가진다.
제 1 내부 전극은 제 1 및 제 2 측면, 및 제 1 및 제 2 단면으로 연장되는 제 1 인출부를 가진다. 제 1 인출부에 전기적으로 접속되는 제 1 외부 전극 단자는, 제 1 및 제 2 측면 및 제 1 및 제 2 단면에 각각 형성되며, 제 1 인출부는 연장되고 노출된다.
더욱이, 제 2 내부 전극은 제 1 및 제 2 측면, 및 제 1 및 제 2 단면으로 연장되는 제 2 인출부를 가진다. 제 2 인출부에 전기적으로 접속되는 제 2 외부 전극 단자는, 제 1 및 제 2 측면 및 제 1 및 제 2 단면에 각각 형성되며, 제 2 인출부는 연장되고 노출된다.
제 1 외부 전극 단자와 제 2 외부 전극 단자는, 각각 제 1 및 제 2 측면, 및 제 1 및 제 2 단면상에서 번갈아 배치되고, 대향하는 극성 단면들은 커패시터 몸체를 통해 서로 직접 대향하도록 배치되어 배열된다.
본 발명의 바람직한 구현예에서, 각각의 제 1 및 제 2 측면, 및 제 1 및 제 2 단면에는, 복수의 제 1 및 제 2 인출부, 및 제 1 및 제 2의 외부 전극 단자이 형성되어 있다.
본 발명의 다른 바람직한 구현예에서, 각각의 제 1 및 제 2 측면, 및 제 1 및 제 2 단면에는, 합계가 4 이하인 제 1 및 제 2 인출부, 및 제 1 및 제 2 외부 전극 단자가 형성되어 있다.
본 발명의 또 다른 바람직한 구현예에서, 제 1 및 제 2 외부 전극 단자에 의해 병렬 접속된 복수의 커패시터 유니트를 형성하도록, 복수의 대향하는 제 1 내부 전극과 제 2 내부 전극의 위치가 배열된다.
이하, 도면을 참조하여, 본 발명의 바람직한 구현예의 상세한 설명에서, 본 발명의 다른 형상, 요소, 이점 및 양상들에 대해 설명하며, 동일 참조 보호는 동일 요소를 가리킨다.
도 1은 본 발명의 바람직한 구현예에 따른 다층 커패시터의 사시도이다.
도 2a 및 도 2b는 도 1에 도시한 다층 커패시터의 내부 구조를 나타내는 평면도이며, 도 2a는 제 1 내부 전극을 포함하는 단면도이고, 도 2b는 제 2 내부 전극을 포함하는 단면도이다.
도 3은 도 1에 도시한 다층 커패시터를 통과하는 전형적인 전류 및 그 방향을 도해적으로 나타내는 상부 평면도이다.
도 4는 본 발명의 이점을 입증하기 위한 실험에서 제조된 본 발명의 바람직한 구현예에 따른 다층 커패시터를 나타낸다.
도 5는 도 4의 실험 장치와 비교하는 비교예를 제공하는 다층 커패시터를 나타낸다.
도 6은 도 4의 실험 장치와 비교하는 다른 비교예를 제공하는 다층 커패시터를 나타낸다.
도 7은 도 4의 실험 장치와 비교하는 또 다른 비교예를 제공하는 다층 커패시터를 나타낸다.
도 8은 본 발명의 더욱 바람직한 구현예를 나타낸다.
도 9는 본 발명의 더욱 바람직한 구현예를 나타낸다.
도 10은 본 발명의 또 다른 바람직한 구현예를 나타낸다.
도 11은 본 발명의 다른 바람직한 구현예를 나타낸다.
도 12는 도 9의 다층 커패시터에서 전류가 어떻게 흐르는지를 나타내는 도이다.
도 13은 본 발명의 바람직한 구현예의 다층 커패시터가, MPU에 포함된 감결합 커패시터를 정의하는 MPU의 구조를 나타내는 단면도이다.
도 14는 본 발명의 다른 바람직한 구현예의 다층 커패시터가, MPU에 포함된 감결합 커패시터를 정의하는 MPU의 구조를 나타내는 단면도이다.
도 15는 MPU와 전원의 접속 구조를 나타내는 블록도이다.
도 16은 본 발명의 또 다른 바람직한 구현예를 나타낸다.
*도면의 주요 부분을 나타내는 부호의 설명*
1 : 다층 커패시터 2 : 커패시터 몸체
5 : 제 1 측면 6 : 제 2 측면
7 : 제 1 단면 8 : 제 2 단면
9 : 유전체층 10 : 제 1 내부 전극
11 : 제 2 내부 전극 12 : 제 1 인출부
13 : 제 1 외부 전극 단자 14 : 제 2 인출부
15 : 제 2 외부 전극 단자
도 1 내지 도 3은, 본 발명의 한 바람직한 구현예에 따른 다층 커패시터(1)를 설명하기 위해 사용된다. 도 1은 다층 커패시터(1)의 외관을 나타내는 사시도이다. 도 2a 및 도 2b는 도 1의 다층 커패시터의 다른 단면을 제공한다. 도 3은 다층 커패시터(1)를 통해 흐르는 전류의 전형적인 경로 및 방향을 화살표로 나타내는 평면도이다.
다층 커패시터(1)는 네 개의 실질적으로 동일한 변을 포함한 실질적으로 사각형 형상을 가지는 커패시터 몸체(2)를 포함하는 것이 바람직하다. 실질적으로 사각형 형상은, 크기가 감소되고 외형이 소형화되고, 또한 커패시터에서 발생한 ESL을 실질적으로 소형화하고, 커패시터의 공진 주파수 및 커패시턴스를 상당히 증가시킨 사실을 포함하는 많은 이점을 가진다는 사실에 주목하여야 한다.
더욱이, 이하, 도 1∼3을 참조하면, 커패시터 몸체(2)는, 실질적으로 사각형의 형상을 가지며, 외부 전극 단자(13, 15)의 대칭 배열을 포함하고, 커패시터(1)는 인쇄회로기판 등의 전기 회로 패턴의 어느 방향에서도 실장될 수 있다. 그 결과, 커패시터는 인쇄 회로 기판의 특별한 방향을 따라 배열될 필요는 없으며, 그로 인해, 실장의 어려움이나 처리 단계를 매우 감소시키게 된다.
커패시터 몸체(2)의 실질적으로 사각형 모양은, 길이 방향 치수 L, 폭 방향 치수 W 및 두께 방향 치수 T에 의해 형성된다. 커패시터 몸체(2)는, 길이 방향 치수 L 및 폭 방향 치수 W에 의해 형성되며, 서로 대향하는 제 1 주면(3) 및 제 2 주면(4)을 가진다. 커패시터 몸체(2)는 또한, 길이 방향 치수 L 및 두께 방향 치수 T에 의해 각각 형성되며, 서로 대향하게 배치되는 제 1 측면(5) 및 제 2 측면(2)을 가진다. 더욱이, 커패시터 몸체(2)는, 각각 폭 방향의 치수 W 및 두께 방향 치수 T에 의해 형성되며, 서로 대향하게 배치되는 제 1 단면(7) 및 제 2 단면(8)을 포함한다.
커패시터 몸체(2)는, 유전체층(9)과, 커패시터 유니트를 형성하도록 특정한 유전체층(9)를 통해 서로 대향하는 제 1 내부 전극(10) 및 제 2 내부 전극(11)의 적어도 한 쌍을 포함한다.
도 2a는 제 1 내부 전극(10)을 포함하는 단면도이고, 도 2b는 제 2 내부 전극(11)을 포함하는 단면도이다.
이 다층 커패시터(1)에서, 길이 방향 치수 L과 폭 방향 치수 W는 실질적으로 동일하다. 제 1 내부 전극(10) 및 제 2 내부 전극(11)은, 각각 커패시터 몸체(2)의 제 1 측면(5)과 제 2 측면(6), 및 제 1 단면(7)과 제 2 단면(8)에 실질적으로 평행하게 연장되는 변을 가지는 실질적으로 정사각형의 패턴을 가지는 주요부를 가진다. 제 1 내부 전극(10)은 제 1 극성 내부 전극을 형성한다. 제 2 내부 전극(11)은 제 2 극성 내부 전극을 형성한다.
더욱이, 도 2a를 참조하면, 제 1 내부 전극(10)은, 제 1 측면(5)과 제 2 측면(6), 및 제 1 단면(7)과 제 2 단면(8)으로 연장되는 제 1 인출부(12)을 가진다.
제 1 인출부(12)에 전기적으로 접속된 제 1 외부 전극 단자(13)는, 제 1 측면(5) 및 제 2 측면(6)과, 제 1 단면(7) 및 제 2 단면(8)의 각각 위에 형성된다. 제 1 외부 전극 단자(13)는 제 1 극성 외부 전극 단자를 형성한다.
도 2b를 참조하면, 제 2 내부 전극(11)에는, 제 1 측면(5) 및 제 2 측면(6)과, 제 1 단면(7) 및 제 2 단면(8) 위로 인출되는 제 2 인출부(14)가 형성된다. 제 2 인출부는 제 2 극성 인출부를 형성한다.
제 2 인출부(14)에 전기적으로 접속된 제 2 외부 전극 단자(15)는, 제 1 측면(5)과 제 2 측면(6), 및 제 2 인출부(14)가 연장되고 노출된 제 1 단면(7)과 제 2 단면(8)의 각각 위에 형성된다. 제 2 외부 전극 단자(13)은 제 2 극성 외부 전극 단자를 형성한다.
이러한 다층 커패시터(1)의 바람직한 구현예에서, 제 1 인출부(12)와 제 2 인출부(14), 및 제 1 외부 전극 단자(13)와 제 2 외부 전극 단자(15)의 바람직한 배열 특징에 대해 이하에 설명한다.
먼저, 이 바람직한 구현예에서, 제 1 측면(5) 및 제 2 측면(6)과, 제 1 단면(7) 및 제 2 단면(8)이, 각각 적어도 두 개의 제 1 인출부(12) 및 제 2 인출부(14)와, 제 1 외부 전극 단자(13) 및 제 2 외부 전극 단자(15)를 형성한다.
그러나, 제 1 및 제 2 인출부(12, 14)와, 제 1 및 제 2 외부 전극 단자(13, 15)는, 2보다 큰 수의 홀수 및 짝수, 그리고 그 요소의 어떤 조합도 포함한다.
또한, 커패시터 몸체(2)를 제 1 측면(5), 제 1 단면(7), 제 2 측면(6), 제 2 단면(8)의 순서로 한 방향으로 관찰하였을 때, 제 1 인출부(12)와 제 2 인출부(14)는 교대로 위치한다. 따라서, 제 1 외부 전극 단자(13)와 제 2 외부 전극 단자(15)는, 각각 제 1 및 제 2 측면(5, 6) 및 제 1 및 제 2 단면(7, 8) 위에 교대로 인접하게 배열된다.
또한, 제 1 외부 전극 단자(13)와 제 2 외부 전극 단자(15)는, 그들 사이에 배치된 커패시터 몸체(2)에 서로 대향하도록 배열된다.
즉, 각각의 제 1 외부 전극 단자(13)는, 실질적으로 사각형 형상의 세라믹 몸체를 가로질러, 실질적으로 사각형 형상의 세라믹 몸체의 대향하는 측에 위치한 제 2 외부 전극 단자(15)의 직접 대향하는 하나에 배치하여, 외부 전극 단자에 직접 대향하게 배치된 각각의 쌍을 형성하는 것이 바람직하다. 또한, 외부 전극 단자에 직접 대향하게 배치된 각각의 쌍은 제 1 극성 외부 전극 단자(13) 및 제 2 극성 외부 전극 단자(15)를 포함하는 것이 바람직하다. 즉, 세라믹 몸체를 가로질러 서로 직접 대향하는 외부전극 단자는 대향하는 극성을 가지는 것이 바람직하다.
상술한 바와 같이 제 1 및 제 2 인출부(12, 14)와, 제 1 및 제 2 외부 전극 단자(13, 15)의 형태는, 다층 커패시터(1)를 통과하는 전류에 의해 발생한 마그네틱 플럭스를 효과적으로 상쇄함으로써, 상술한 종래 장치에 의해 달성되는 이하의 레벨로 더욱 소형화한다.
더욱이, 본 발명자들은, 인출부의 길이와 폭 사이의 관계가, 도 1, 도 2a, 도 2b 에 도시한 바람직한 구현예에 의해 달성되는 결과에 서로 영향을 미치는 사실을 발견하였다.
도 2a 및 도 2b에서, 인출부의 길이 및 폭은 각각 참조 부호 a 및 b로 나타낸다. 본 발명의 각 바람직한 구현예에서, 제 1 내부 전극 및 제 2 내부 전극의 주요부에서의 전류는 서로 다른 방향으로 흐르고, 마그네틱 플럭스의 발생을 방지할 수 있다. 그러나, 각각의 인출부에서, 전류는 동일한 방향으로 흐른다. 그 결과, 마그네틱 플럭스가 발생되고, 그 마그네틱 플럭스에 따라 인덕턴스 부품이 발생된다. 더욱이, 인출부의 길이 및 폭에 따라, 제 1 내부 전극 및 제 2 내부 전극의 각각의 주요부에 흐르는 전류의 상태가 변화된다. 따라서, 리드 전극의 길이 및 폭은 ESL 값에 영향을 미친다.
이 발견을 뒷받침하기 위해, 도 1에 도시한 바람직한 구현예의 모든 인출부의 길이 a 및 폭 b를 변경하였다. 이 바람직한 구현예의 한 예에서, 커패시터(1)는, 네 개의 인출부(12, 14)가 각각 제 1 측면(5), 제 2 측면(6), 제 1 단면(7) 및 제 2 단면(8)으로 연장되는 총합 16개의 인출부를 포함한다.
표 1에 그 결과를 나타낸다.
L=0.1㎜ L=0.2㎜ L=0.3㎜ L=0.5㎜
W=0.08㎜ 16pH 28pH 45pH 60pH
W=0.16㎜ 12pH 15pH 21pH 38pH
W=0.24㎜ 11pH 13pH 15pH 26pH
표 1에 나타낸 수치는 종래의 공진 방법에 의해 얻어진 ESL의 측정된 값이다. 표 1의 결과로부터 알 수 있듯이, 복수의 인출부를 가지는 커패시터에서, ESL값은 a/b의 비율에 따라 바뀐다. a/b의 비율이 약 3 이하이면, ESL의 값은 약 30pH 미만이다. a/b의 비율이 약 1.3 이하이면, ESL의 값은 약 20pH 미만이다.
상술한 a/b 비율의 바람직한 범위는, 상술한 바람직한 구현예에 한정이 없이, 한 쌍의 대향하는 측면으로 연장되는 복수의 인출부가 짝수이고, 남은 쌍의 대향하는 측면으로 연장되는 인출부의 수가 짝수인 구조에 적용할 수 있다. 또한, 상술한 a/b의 바람직한 범위는, 한 쌍의 대향하는 측면으로 연장되는 인출부의 수가 짝수이고, 남은 쌍의 대향하는 측면으로 연장되는 인출부의 수가 홀수인 구조에도 적용할 수 있다. 더욱이, 상술한 a/b의 바람직한 범위는, 한 쌍의 대향하는 측면으로 연장되는 인출부의 수가 홀수이고, 남은 쌍의 대향하는 측면으로 연장되는 인출부의 수가 홀수인 구조에도 적용할 수 있다.
따라서, 상술한 어떤 가능한 형태에서도, a/b의 값이 3이하인 경우, 넓은 유용성 및 우수한 특성을 가지는 낮은 ESL 커패시터를 달성할 수 있다.
a/b의 비율이 1.3이하인 것이 바람직하다. 일반적으로, 인출부가 넓어지면, 부하가 축적된 커패시터 부위, 즉 제 1 내부 전극 및 제 2 내부 전극의 각각의 주요부로부터 인출부로 전류가 원활하게 흐를 수 있다. 그 이유는, a/b가 0.4 이하인 경우, 인출부의 길이 a는 작고, 그리고/또는 폭 b는 크기 때문이며, 따라서 커패시터의 전기적 절연 및 습도-검사 특성을 무시할 수 없다.
더욱이, 다른 바람직한 구현예에서, 제 1 내부 전극 및 제 2 내부 전극의 각 외부 치수는 실질적으로 서로 동일하며, 모든 인출부의 길이는 실질적으로 서로 동일하다. 이 바람직한 구현예에서, 모든 인출부의 길이는 실질적으로 동일한 것이 바람직하고, 가능한 한 많이 감소할 수 있다. 또한 정전 용량은 가능한 한 크게 만들 수 있다. 한 편, 제 1 내부 전극의 외부 치수가 제 2 내부 전극보다 작은 경우, 제 1 내부 전극에 접속된 인출부의 길이는, 제 2 내부 전극과 비교하여 상대적으로 길어지고, 이는 본 발명의 바람직한 다른 구현예에서의 ESL 값에 비교하여, ESL 값을 증가시킨다. 다시 말하면, 본 발명의 바람직한 구현예의 다층 커패시터는, 제 1 및 제 2 내부 전극의 외부 치수가 서로 다른 구조를 가지는 커패시터보다 많이 낮은 ESL을 가진다.
도 3을 참조하면, 전류는, 도 3의 화살표로 표시한 방법으로, 제 2 외부 전극 단자(15)에서 제 1 외부 전극 단자(13)로 흐른다. 또한, 도 3에서, 제 1 외부 전극 단자(13)을 까맣게 나타내고, 제 2 외부 전극 단자(15)는 하얗게 나타낸다.
제 1 및 제 2 외부 전극 단자(13, 15)의 바람직한 배열로, 도 3에서 알 수 있듯이, 서로 실질적으로 평행하게 통과하는 인접하는 전류는, 서로 대향하는 방향으로 흐른다. 또한, 제 1 측면(5)과 제 2 측면(6) 사이에서 흐르는 전류와, 제 1 단면(7)과 제 2 단면(8) 사이에서 흐르는 전류는 서로 각각 직교하여 있다. 따라서, 이들 전류에 의해 발생한 마그네틱 플럭스는 효과적으로 상쇄되고, 따라서 ESL을 낮추어, 종래 달성된 레벨을 최소화할 수 있다.
더욱이, 상술한 바와 같이, 커패시터 몸체(2)의 길이 방향 치수 L과 폭 방향 치수 W가 실질적으로 동일하고, 각 내부 전극(10, 11)은 실질적으로 사각형의 패턴을 가진다. 따라서, 도 3에 도시한 전류의 경로 길이에 대해 말하면, 제 1 및 제 2 측면(5, 6)을 연결하는 전류와, 제 1 및 제 2 단면(7, 8)을 연결하는 전류는 서로 실질적으로 동일한 경로 길이를 공유한다. 그러므로, 서로 실질적으로 직교하고, 실질적으로 동일한 길이가 되도록 전류의 경로를 배열함으로써, 마그네틱 플럭스의 상쇄 효과가 더 높아지고, 그 결과, 종래 가능했던 것보다 낮게 저감된 ESL을 달성할 수 있다.
또한, 상술한 본 발명의 바람직한 구현예에서의 상술한 독특한 배열은, 종래의 장치와 비교하여 더 높은 공진 주파수를 달성한다. 그렇게 높은 공진 주파수의 결과로서, 본 발명의 바람직한 구현예에 따른 커패시터는 공진 없이 더 높은 주파수에서 수행되고, 따라서 고주파수를 위해 설계된 전기적 회로를 사용하는데 우수하게 된다.
더욱이, 도 1∼3에서 알 수 있듯이, 커패시터 몸체(2)의 실질적인 사각형 형상 및 외부 전극 단자(13, 15)의 대칭 배열은, 커패시터(1)가 인쇄 회로 기판 등의 전기 회로 기판상에 어떤 방향으로도 실장되게 한다. 이는 커패시터를 기판상에 실장하는데 걸리는 시간 및 비용을 매우 저감시키고, 위에서 바라는대로 커패시터를 전기 회로 패턴에 접속시킨다.
이러한 이점 및 현저한 발전을 입증하기 위해, 다음의 실험이 진행되었다.
도 4∼도 7은, 도 3과 유사한 도로서, 실험에 제작된 다층 커패시터(21∼24)를 나타내고 있다. 도 4∼도 7에서, 모든 커패시터 몸체를 참조 부호 25로 나타내고, 제 1 측면을 26, 제 2 측면을 27로 나타내고, 제 1 단면은 28, 제 2 단면은 29로 나타내고, 제 1 외부 전극 단자를 30, 제 2 외부 전극 단자는 31로 나타낸다.
본 실험에서, 도 4에 도시한 다층 커패시터(21)는, 본 발명의 바람직한 구현예를 나타낸다. 도 5∼도 7에 도시한 다층 커패시터(22∼24)는 도 4에 도시한 바람직한 구현예의 예와 비교하기 위한 비교예이다.
도 4에 도시한 다층 커패시터(21)에서, 커패시터 몸체(25)의 길이 방향 치수 L 및 폭 방향 치수 W는, 양쪽 모두 약 2.23㎜으로 설정된다. 도 5∼도 7에 도시한 다층 커패시터(22∼24)에서는, 커패시터 몸체(25)의 길이 방향 치수 L을 약 3.2㎜로 설정하고, 폭 방향 치수 W를 1.6㎜로 설정하였다.
모든 다층 커패시터(21∼24)에 대해서, 커패시터 몸체(25)의 두께 방향 치수를 약 0.5㎜로 설정하였다.
도시하지 않았지만, 모든 다층 커패시터(21∼24)의 각 내부 전극은 4층을 형성하고, 중복 면적을 서로 동일하게 하여, 8.9㎊의 정전 용량을 제공한다. 모든 다층 커패시터(21∼24)의 유전체층의 두께는 약 0.1㎜로 설정된다. 유전체층은 비유전율이 10인 유전체로 구성된다.
모든 다층 커패시터(21∼24)에서, 제 1 및 제 2 외부 전극 단자(30, 31)의 폭은 약 0.2㎜로 설정된다. 제 1 및 제 2 외부 전극 단자(30, 31)는 서로 번갈아 근접하도록 배치한다.
다층 커패시터(21∼23)에, 합계가 8인 제 1 및 제 2 외부 전극 단자(30, 31)를 형성하고, 다층 커패시터(24)에는 합계가 12인 제 1 및 제 2 외부 전극 단자(30, 31)를 형성하였다.
상술한 바와 같이 제작된 각 다층 커패시터(21∼24)의 ESL 값을 결정하였다. 도 4에 도시한 본 발명의 바람직한 구현예의 예에 따른 다층 커패시터(21)에서, 측정된 공진 주파수는 약 8.9㎓, ESL는 약 36pH였다.
도 5에 도시한 비교예로서의 다층 커패시터(22)에서, 공진 주파수는 5.0㎓, ESL은 114pH이다.
도 6에 도시한 비교예로서의 다층 커패시터(23)에서, 공진 주파수는 6.2㎓, ESL은 74pH이다.
도 7에 도시한 비교예로서의 다층 커패시터(24)에서, 공진 주파수는 8.0㎓, ESL은 45pH이다.
따라서, 길이 방향 치수 L과 폭 방향 치수 W가 실질적으로 동일한 커패시터 몸체(25)를 구비한 다층 커패시터(21)는, 길이 방향 치수 L이 폭 방향 치수 W보다 긴 커패시터 몸체(25)를 구비하는 다층 커패시터(22∼24)의 어느 하나에 대해서도, ESL을 낮게 할 수 있는 것을 알 수 있다. 특히, 다층 커패시터(21)와 다층 커패시터(24)를 비교했을 때, 커패시터(24)가 더 많은 외부 전극 단자(30, 31)를 가지는데도 불구하고, 커패시터(21)가 커패시터(24)보다 낮은 ESL을 제공하는 점에 특히 주목할 만하다.
결과적으로, 커패시터 몸체의 길이 방향 치수와 폭 방향 치수를 서로 동일하게 하면서, 커패시터 몸체의 길이 방향 치수와 폭 방향 치수, 즉, 커패시터 몸체의 평면, 표면으로 연장되는 내부 전극의 인출부의 수, 및 인출부의 폭을 여러 종류로 변화시킨 경우의 ESL값을 결정하였다. 그 결과는 이하의 표 2에 나타낸다.
샘플번호 커패시터 몸체의평면 치수 표면상 내부 전극의인출부의 수 인출부 폭 ESL
1 1.5㎜ 2 0.1㎜ 63.6pH
2 1.5㎜ 2 0.2㎜ 47.6pH
3 2.0㎜ 2 0.5㎜ 36.1pH
4 2.0㎜ 3 0.1㎜ 28.4pH
5 2.0㎜ 3 0.2㎜ 19.7pH
6 2.0㎜ 4 0.05㎜ 20.1pH
표 2로부터 다음의 사실을 알 수 있다.
먼저, 내부 전극의 표면으로의 연장되는 인출부의 수와 ESL의 관계에 대해 말하면, 인출부의 수가 증가하는데 따라 ESL이 감소한다. 이는 인출부의 수 또는 외부 전극 단자의 수가 증가하는데 따라, 전류의 분산 정도가 증가하고, 전계를 상쇄하는 부분의 수가 증가하기 때문이다.
그러나, 표 2에서의 샘플 5 및 6을 비교하면 알 수 있듯이, 각 내부 전극의 인출부의 수가 4인 경우, 인출부의 수가 3인 경우와 비교하여, ESL의 감소는 동일하다. 이는 인출부가 많을수록 인출부의 폭이 반드시 좁아지고, 좁아진 인출부에 전계가 집중하게 된다. 그 결과, ESL가 증가되고, 따라서, 인출부의 수를 증가하는데 의해 높아진다고 기대되는 효과를 상쇄하고 있기 때문이다.
인출부의 폭과 ESL의 관계를 보면, 표 2의 샘플 1과 2를 비교하거나, 또는 샘플 4와 5를 비교하면 알 수 있듯이, 인출부의 수가 동일하면, 인출부의 폭이 넓어지기 때문에, ESL을 낮게 할 수 있다. 이는 인출부가 넓을수록, 인덕턴스 성분이 작아지고, 전계 집중의 정도가 약해지기 때문이다.
따라서, 인출부의 폭을 고려했을 때, 내부 전극의 표면상의 인출부의 수는 이들 바람직한 구현예에서 4개 이하이다.
도 8∼10에 도시한 다른 바람직한 구현예도 가능하다. 보다 상세하게는, 도 8은 도 1에 나타내는 것과 유사한 커패시터 장치의 바람직한 구현예를 나타내지만, 그러나, 도 8에 도시한 커패시터는 커패시터 몸체의 각 네 변 위에 단지 두 개의 외부 전극 단자을 가진다. 도 8은 상술한 도 4에 도시한 바람직한 구현예에 따른 실험 장치와 유사하다. 도 1 및 도 8에 도시한 배열에 주목하면, 커패시터 몸체의 각 네 변 위에 짝수의 외부 전극 단자가 형성되어 있고, 또한 커패시터 몸체의 네 변 위에는 동일한 수, 즉 두 개의 외부 전극 단자가 형성되어 있다.
도 9 및 도 10은 2보다 큰 홀수의 외부 전극 단자가, 실질적으로 사각형인 세라믹 몸체의 각 네 변에 형성된 본 발명의 또 다른 바람직한 구현예를 나타낸다. 도 9로부터 알 수 있듯이, 총합 3개의 외부 전극 단자가 실질적으로 사각형인 커패시터 몸체의 각 네 변에 형성되고, 도 10에서는 총합 5개의 외부 전극 단자가 실질적으로 사각형 형상인 커패시터 몸체의 각 네 변에 형성된다.
도 11은 실질적으로 사각형인 세라믹 몸체의 대향하는 측의 제 1 쌍은 2보다 큰 홀수의 외부 전극 단자를 가지고, 실질적으로 사각형인 세라믹 몸체의 대향하는 측의 제 2 쌍은 2보다 큰 짝수의 두 외부 전극 단자를 가지는 더 바람직한 구현예를 나타낸다. 도 11의 경우, 실질적으로 사각형인 커패시터 몸체의 네 변 중 두 변에는 세 개의 외부 전극 단자가 형성되고, 실질적으로 사각형인 커패시터 몸체의 네 변 중 남은 두 변에는 네 개의 외부 전극 단자가 형성된다. 그러나, 실질적으로 사각형 커패시터 몸체의 네 변에는, 홀수와 짝수의 어떤 조합의 외부 전극 단자라도 형성될 수 있다.
상술한 설명은 본 발명의 바람직한 구현예를 묘사하면서 제공되었다. 본 발명의 범위 내에서, 내부 전극의 인출부의 숫자 또는 위치는 바뀔 수 있고, 외부 전극 단자의 숫자 또는 위치도 따라서 바뀔 수 있다.
더욱이, 커패시터 몸체의 제 1 및 제 2 측면으로 연장되는 인출부의 수, 및 그에 대응하는 외부 전극 단자의 수는, 커패시터 몸체의 제 1 및 제 2 단면상에 연장되는 인출부의 수, 및 그에 대응하는 외부 전극 단자의 수와 동일할 필요는 없다. 예를 들면, 커패시터 몸체의 제 1 및 제 2 측면은 네 개의 인출부와 네 개의 외부 전극 단자를 가지지만, 제 1 및 제 2 단면은 두 개의 인출부와 두 개의 외부 전극 단자를 가진다.
더욱이, 도시하지 않았지만, 제 1 내부 전극과 제 2 내부 전극의 복수의 대향하는 부분은, 큰 커패시턴스를 얻기 위한 복수의 커패시터 유니트를 형성하는데 사용될 수 있다. 제 1 내부 전극 및 제 2 내부 전극의 복수의 대향하는 부분이 형성될 때, 결과적인 복수의 커패시터 유니트는 외부 전극 단자에 의해 평행하게 접속된다.
도 12는 상술한 매우 낮은 ESL의 바람직한 구현예를 어떻게 구성하는지를 도시하는 설명도이다. 보다 상세하게는, 도 12는 예를 들면 도 9에서 도시한 것과 같이 다층 커패시터의 내부 전극에서 전기적 전류가 흐르는 것을 도시한다. 외부 전극 단자의 극성은 기호 ″+″와 ″-″로 나타낸다.
도 12에서 화살표로 나타내는 것과 같이, 전류는 양의 단자에서 음의 단자로 흐른다. 전류는 직류에 한정되는 것은 아니며, 대향하는 전류 흐름이 발생하는 교류일 수도 있다는 점에 주목해야 한다.
이미 알려져 있듯이, 전류가 흐르는 경우, 전류의 방향에 의해 결정된 마그네틱 플럭스가 유도되고, 따라서, 자기 인덕턴스 부품이 발생하게 된다. 도 12에서, 내부 전극의 중심부 ○에서, 전기적 전류는 여러 방향으로 흐른다. 따라서, 전기적 전류에 의해 유도된 마그네틱 플럭스는 상쇄되고, 마그네틱 플럭스가 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 구현예에 따른 다층 커패시터에서, 자기 인덕턴스 전류는 최소화되어 매우 낮은 ESL을 달성한다.
본 발명의 바람직한 구현예에 따른 다층 커패시터는, 도 15에 도시한 MPU 칩(33)을 위한 감결합 커패시터(35)로서 유용하다. 감결합 커패시터로서 다층 커패시터를 포함하는 MPU의 구조는 도 13 및 14를 참조하여 설명한다.
도 13을 참조하면, MPU(36)는 그 하면에 캐버티(37)를 가지는 다층 배선 기판(38)을 포함한다. MPU 칩(39)은 배선 기판(38) 위에 표면 실장된다. 감결합 커패시터로서 기능을 하는 본 발명의 바람직한 구현예에 따른 다층 커패시터(40)는 배선 기판(38)의 캐버티(37)내에 수용된다.
도식적으로 나타낸 것과 같이, MPU(36)에 요구되는 배선 도체가 배선 기판(38)의 표면상 또는 내면에 형성된다. 이들 배선 도체를 통해, 도 15에 도시한 접속이 달성된다.
여기서, 전형적인 접속을 설명한다. 배선 기판(38)의 내부에는 전원을 공급하는 핫 전극(42 : hot electrode)과 접지 전극(43)이 형성된다.
전원을 공급하는 핫 전극(42)은, 관통홀 도체(44)를 통해 다층 커패시터(40)의 특정 측 전극 단자(46)에 전기적으로 접속되고, 관통홀 도체(47)를 통해 MPU 칩(39)의 특정 단자(48)에 전기적으로 접속되고, 더욱이 관통홀 도체(47)를 통해 마더보드(41)의 핫 도체 랜드(50 : hot conductor land)에 전기적으로 접속된다.
접지 전극(43)은, 관통홀 도체(51)를 통해 다층 커패시터(40)의 특정 측 단부 전극(46)에 전기적으로 접속되고, 관통홀 도체(54)를 통해 MPU 칩(39)의 특정 단자(55)에 전기적으로 접속되고, 더욱이 관통홀 도체(56)를 통해 마더보드(41)의 접지 도체 랜드(57)에 전기적으로 접속된다.
도 15에 도시한 메모리(34)에 대응하는 메모리는 도 13에 도시하지 않는다.
도 14에 도시한 MPU(58)과 도 13에 도시한 MPU(36)은 몇 개의 공통 부품을 가진다. 동일한 부품은 동일한 부호로 설명하였고, 이들 부품의 설명의 반복은 생략되었다.
전원이 공급되는 전류가 흐르는 전극(42)이 접속되는 랜드(101)에, 측단자(46)가 솔더 결합(100)을 통해 전기적으로 접속된다. 접지 전극(43)이 접속되는 랜드(103)에, 측단자(53)가 솔더 결합(102)을 통해 전기적으로 접속된다. 다층 배선 기판(38)의 아래쪽에 배열되는 핀(104)을 통해, MPU(58)가 마더 보드(41)에 전기적으로 접속된다.
도 15에 도시한 메모리에 대응하는 메모리는 도 14에 도시하지 않았다. 더욱이, 도 16에 도시한 극성의 배열은 또한 가능한다.
상술한 바와 같이, 본 발명의 바람직한 구현예에 따른 다층 커패시터에서, 커패시터 몸체의 길이 방향 치수와 폭 방향 치수가 실질적으로 동일하고, 또한, 내부 전극은 실질적으로 사각형의 패턴을 가지는 것이 바람직하다. 제 1 내부 전극은 커패시터 몸체의 두 측면 및 두 단면상에 각각 연장되는 제 1 인출부를 가지며, 또한 제 2 내부 전극도 커패시터 몸체의 두 측면 및 두 단면상에 각각 연장되는 제 2 인출부를 가진다. 제 1 인출부에 각각 전기적으로 접속되는 제 1 외부 전극 단자와 제 2 인출부에 각각 전기적으로 접속되는 제 2 외부 전극 단자는, 커패시터 몸체의 측면 및 단면상에서 번갈아가며 이웃하도록 배열되고, 대향하는 극성 단자들이 커패시터 몸체를 통해 서로 직접 대향하도록 배치되어 있다.
따라서, 본 발명의 바람직한 구현예에 따른 다층 커패시터에서, 제 1 및 제 2 외부전극 단자 사이에서 흐르는 전류에 대해 말하면, 두 측면을 접속하는 두 인접하는 전류와, 두 단면을 접속하는 두 인접하는 전류를, 서로 직교하는 방향으로 향하도록 할 수 있다. 게다가, 두 측면을 접속하는 전류와 두 단면을 접속하는 전류를, 서로 실질적으로 수직인 방향으로 연장되도록 배열할 수 있다. 더욱이, 두 측면을 접속하는 전류 경로의 길이와, 두 단면을 접속하는 전류 경로의 길이는 실질적으로 동일할 수 있다.
따라서, 이들 전류에 의해 발생한 마그네틱 플럭스를 효과적으로 상쇄시킬 수 있고, 다층 커패시터의 ESL을 매우 작게 할 수 있다. 그 결과, 다층 커패시터의 공진 주파수를 높일 수 있다. 이 사실은 다층 커패시터의 커패시터로서 기능하는 주파수역을 고주파화할 수 있음을 의미하고, 이와 같은 다층 커패시터가 적용되는 전자 회로의 고주파화에 충분히 대응할 수 있게 된다.
본 발명의 바람직한 구현예에 따르면, 커패시터 몸체의 두 측면 및 두 단면의 각각에 관하여, 복수의 제 1 및 제 2 인출부와, 제 1 및 제 2 외부 전극 단자을 구비함으로써, ESL를 더욱 저감시킬 수 있다.
또한, 커패시터 몸체의 두 측면 및 두 단면의 각각에, 네 개 이하의 제 1 및 제 2 인출부와, 제 1 및 제 2 외부 전극 단자를 구비함으로써, 인출부의 폭을 좁게 하지 않고 ESL을 보다 확실하게 낮출수 있고, 이는 인출부에 발생하는 전계 집중을 약화시킬 수 있는 것을 의미한다.
더욱이, 본 발명의 바람직한 구현예에서, 제 1 및 제 2 외부 전극 단자에 의해 병렬 접속된 복수의 커패시터 유니트를 형성하도록, 제 1 내부 전극과 제 2 내부 전극의 대향하는 복수의 부분을 형성함으로써, 다층 커패시터의 소형화 및 고용량화를 효과적으로 달성할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였지만, 비록 특정 용어들이 사용되었으나, 이는 단지 일반적이고 서술적인 의미에서 사용되었으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기서 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 본 발명의 범위는 다음의 특허 청구의 범위에 나타난다.

Claims (39)

  1. 실질적으로 동일한 길이를 가지는 네 변을 포함하고, 복수의 유전체층, 및 커패시터 유니트를 형성하는 상기 유전체층의 하나를 통해 서로 대향하는 적어도 한 쌍의 제 1 및 제 2 내부 전극을 포함하며, 상기 제 1 내부 전극은 상기 커패시터 몸체의 각 네 변으로 연장되는 제 1 인출부를 가지며, 상기 제 2 내부 전극은 상기 커패시터 몸체의 각 네 변으로 연장되는 제 2 인출부를 가지며, 상기 제 1 및 제 2 인출부는 서로 깍지끼워지듯이 배열되는 실질적으로 사각형의 커패시터 몸체와;
    상기 제 1 인출부에 전기적으로 접속되며, 상기 제 1 인출부가 형성된 위치에서 상기 커패시터 몸체의 상기 각 네 변에 배열되는 제 1 극성 외부 전극 단자; 및
    상기 제 2 인출부에 전기적으로 접속되며, 상기 제 2 인출부가 형성된 위치에서 상기 커패시터 몸체의 상기 각 네 변에 배열되는 제 2 극성 외부 전극 단자; 를 구비하는 것을 특징으로 하는 다층 커패시터.
  2. 제 1 항에 있어서, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체를 가로질러 서로 직접 대향하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  3. 제 1 항에 있어서, 적어도 하나의 상기 제 1 극성 외부 전극 단자 및 적어도 하나의 상기 제 2 극성 전극 단자는, 상기 커패시터 몸체의 각 네 변을 따라 서로 이웃하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  4. 제 1 항에 있어서, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자는, 각각의 제 1 극성 외부 전극 단자가 한 쌍의 제 2 극성 외부 전극 단자 사이에 위치하고, 각각의 제 2 극성 외부 전극 단자가 한 쌍의 제 1 극성 외부 전극 단자 사이에 위치하도록, 상기 커패시터 몸체의 네 변을 따라 서로 이웃하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  5. 제 1 항에 있어서, 적어도 두 개의 제 1 극성 외부 전극 단자 및 적어도 두 개의 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  6. 제 1 항에 있어서, 상기 네 개의 제 1 극성 외부 전극 단자 및 상기 네 개의 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  7. 제 1 항에 있어서, 짝수의 상기 제 1 극성 외부 전극 단자 및 짝수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  8. 제 1 항에 있어서, 홀수의 상기 제 1 극성 외부 전극 단자 및 홀수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  9. 제 1 항에 있어서, 짝수의 상기 제 1 극성 외부 전극 단자 및 홀수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  10. 제 1 항에 있어서, 홀수의 상기 제 1 극성 외부 전극 단자 및 짝수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  11. 제 1 항에 있어서, 상기 커패시터 몸체의 네 변에 각각 형성된 상기 제 1 극성 외부 전극 단자의 수는, 상기 커패시터 몸체의 네 변에 각각 형성된 상기 제 2 극성 외부 전극 단자의 수와 동일함을 특징으로 하는 다층 커패시터.
  12. 제 1 항에 있어서, 상기 각각의 제 1 및 제 2 내부 전극은, 상기 커패시터 몸체의 네 변에 실질적으로 평행하게 연장되는 변을 가지는 실질적으로 사각형 패턴을 가지는 것을 특징으로 하는 다층 커패시터.
  13. 제 1 항에 있어서, 상기 제 1 극성 인출부 및 상기 제 2 극성 인출부는, 길이 및 폭을 포함하여 실질적으로 동일한 사이즈 및 치수를 가짐을 특징으로 하는 다층 커패시터.
  14. 제 1 항에 있어서, 상기 제 1 및 제 2 극성 내부 전극의 주요부의 길이 및 폭을 포함하는 상기 치수는, 실질적으로 동일한 모양 및 형태를 가짐을 특징으로 하는 다층 커패시터.
  15. 제 1 항에 있어서, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 대칭으로 배열되는 것을 특징으로 하는 다층 커패시터.
  16. 제 1 항에 있어서, 상기 다층 커패시터는 멀티프로세싱 유니트(MPU)에 감결합 커패시터를 형성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  17. 제 1 항에 따른 다층 커패시터의 적어도 하나가 그 위에 실장된 것을 특징으로 하는 배선 기판.
  18. 제 17 항에 있어서, 그 위에 실장된 MPU 칩을 더 포함하는 것을 특징으로 하는 배선 기판.
  19. 제 1 항에 따른 다층 커패시터의 적어도 하나를 포함하는 것을 특징으로 하는 고주파 회로.
  20. 제 1 항에 있어서, 상기 제 1 및 제 2 인출부는 길이 a 및 폭 b를 가지며, 각 제 1 및 제 2 인출부의 비율 a/b는 약 3 이하임을 특징으로 하는 다층 커패시터.
  21. 제 1 항에 있어서, 상기 제 1 및 제 2 인출부는 길이 a 및 폭 b를 가지며, 각 제 1 및 제 2 인출부의 비율 a/b는 약 1.3 이하임을 특징으로 하는 다층 커패시터.
  22. 실질적으로 동일한 길이를 가지는 네 변을 포함하고, 복수의 유전체층, 및 커패시터 유니트를 형성하는 상기 유전체층의 하나를 통해 서로 대향하는 적어도 한 쌍의 제 1 및 제 2 내부 전극을 포함하며, 상기 제 1 내부 전극은 상기 커패시터 몸체의 각 네 변으로 연장되는 제 1 인출부를 가지며, 상기 제 2 내부 전극은 상기 커패시터 몸체의 각 네 변으로 연장되는 제 2 인출부를 가지며, 상기 제 1 및 제 2 인출부는 서로 깍지끼워지듯이 배열되는 실질적으로 사각형의 커패시터 몸체와;
    상기 제 1 인출부에 전기적으로 접속되며, 상기 제 1 인출부가 형성된 위치에서 상기 커패시터 몸체의 상기 각 네 변에 배열되는 복수의 제 1 극성 외부 전극 단자; 및
    상기 제 2 인출부에 전기적으로 접속되며, 상기 제 2 인출부가 형성된 위치에서 상기 커패시터 몸체의 상기 각 네 변에 배열되는 복수의 제 2 극성 외부 전극 단자; 를 구비하는 다층 커패시터로서,
    상기 제 1 극성 외부 전극 단자가, 상기 커패시터 몸체를 가로질러 상기 제 2 극성 외부 전극 단자의 하나에 직접 대향하도록 배치되는 것과 같이, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자가 상기 커패시터 몸체를 가로질러 직접 대향하도록 배열되고, 상기 커패시터 몸체의 네 변 각각에, 상기 제 1 극성 전극 단자가 적어도 하나의 제 2 극성 외부 전극 단자에 인접하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  23. 제 22 항에 있어서, 상기 네 개의 제 1 극성 외부 전극 단자 및 상기 네 개의 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  24. 제 22 항에 있어서, 짝수의 상기 제 1 극성 외부 전극 단자 및 짝수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  25. 제 22 항에 있어서, 홀수의 상기 제 1 극성 외부 전극 단자 및 홀수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  26. 제 22 항에 있어서, 짝수의 상기 제 1 극성 외부 전극 단자 및 홀수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  27. 제 22 항에 있어서, 홀수의 상기 제 1 극성 외부 전극 단자 및 짝수의 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 각각 형성되는 것을 특징으로 하는 다층 커패시터.
  28. 제 22 항에 있어서, 상기 커패시터 몸체의 네 변에 각각 형성된 상기 제 1 극성 외부 전극 단자의 수는, 상기 커패시터 몸체의 네 변에 각각 형성된 상기 제 2 극성 외부 전극 단자의 수와 동일함을 특징으로 하는 다층 커패시터.
  29. 제 22 항에 있어서, 상기 각각의 제 1 및 제 2 내부 전극은, 상기 커패시터 몸체의 네 변에 실질적으로 평행하게 연장되는 변을 가지는 실질적으로 사각형 패턴을 가지는 것을 특징으로 하는 다층 커패시터.
  30. 제 22 항에 있어서, 상기 제 1 극성 인출부 및 상기 제 2 극성 인출부는, 길이 및 폭을 포함하여 실질적으로 동일한 사이즈 및 치수를 가짐을 특징으로 하는 다층 커패시터.
  31. 제 22 항에 있어서, 상기 제 1 및 제 2 극성 내부 전극의 주요부의 길이 및 폭을 포함하는 상기 치수는, 실질적으로 동일한 모양 및 형태를 가짐을 특징으로 하는 다층 커패시터.
  32. 제 22 항에 있어서, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 변에 대칭으로 배열되는 것을 특징으로 하는 다층 커패시터.
  33. 제 22 항에 있어서, 상기 다층 커패시터는 멀티프로세싱 유니트에 감결합 커패시터를 형성하도록 배열되는 것을 특징으로 하는 다층 커패시터.
  34. 제 1 항에 따른 다층 커패시터의 적어도 하나가 그 위에 실장된 것을 특징으로 하는 배선 기판.
  35. 제 34 항에 있어서, 그 위에 실장된 MPU 칩을 더 포함하는 것을 특징으로 하는 배선 기판.
  36. 제 22 항에 따른 다층 커패시터의 적어도 하나를 포함하는 것을 특징으로 하는 고주파 회로.
  37. 제 22 항에 있어서, 상기 제 1 및 제 2 인출부는 길이 a 및 폭 b를 가지며, 각 제 1 및 제 2 인출부의 비율 a/b는 약 3 이하임을 특징으로 하는 다층 커패시터.
  38. 제 22 항에 있어서, 상기 제 1 및 제 2 인출부는 길이 a 및 폭 b를 가지며, 각 제 1 및 제 2 인출부의 비율 a/b는 약 1.3 이하임을 특징으로 하는 다층 커패시터.
  39. 제 22 항에 있어서, 상기 제 1 극성 외부 전극 단자 및 상기 제 2 극성 외부 전극 단자는, 상기 커패시터 몸체의 네 측면을 따라 서로 인접하도록 배열되는 것을 특징으로 하는 다층 커패시터.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691145B1 (ko) * 2004-12-16 2007-03-09 삼성전기주식회사 적층형 칩 커패시터
KR100884902B1 (ko) * 2004-12-24 2009-02-19 가부시키가이샤 무라타 세이사쿠쇼 적층 커패시터 및 그 실장구조
KR100983122B1 (ko) * 2008-08-08 2010-09-17 삼성전기주식회사 적층형 칩 커패시터
KR100983121B1 (ko) * 2008-08-07 2010-09-17 삼성전기주식회사 적층형 칩 커패시터
KR101018181B1 (ko) * 2010-08-02 2011-02-28 삼성전기주식회사 적층형 칩 커패시터
KR101301093B1 (ko) * 2011-01-26 2013-08-27 가부시키가이샤 무라타 세이사쿠쇼 세라믹 전자부품의 제조방법 및 세라믹 전자부품

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507476B1 (en) * 1999-11-01 2003-01-14 International Business Machines Corporation Tuneable ferroelectric decoupling capacitor
US6346743B1 (en) * 2000-06-30 2002-02-12 Intel Corp. Embedded capacitor assembly in a package
US6590762B2 (en) * 2001-08-06 2003-07-08 Intel Corporation Layered polymer on aluminum stacked capacitor
TWI266342B (en) 2001-12-03 2006-11-11 Tdk Corp Multilayer capacitor
US6606237B1 (en) 2002-06-27 2003-08-12 Murata Manufacturing Co., Ltd. Multilayer capacitor, wiring board, decoupling circuit, and high frequency circuit incorporating the same
US20040022038A1 (en) * 2002-07-31 2004-02-05 Intel Corporation Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
US6819543B2 (en) * 2002-12-31 2004-11-16 Intel Corporation Multilayer capacitor with multiple plates per layer
JP3988651B2 (ja) 2003-01-31 2007-10-10 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2004253425A (ja) 2003-02-18 2004-09-09 Tdk Corp 積層コンデンサ
US7365963B2 (en) 2003-03-17 2008-04-29 Tdk Corporation Capacitor element, solid electrolytic capacitor, processes for their production and capacitor element combination
US6906907B2 (en) * 2003-04-15 2005-06-14 Kemet Electronics Corporation Monolithic multi-layer capacitor with improved lead-out structure
JP4354227B2 (ja) * 2003-07-23 2009-10-28 Ｔｄｋ株式会社 固体電解コンデンサ
EP1538639B1 (en) * 2003-12-05 2007-02-28 NGK Spark Plug Co., Ltd. Capacitor and method for manufacturing the same
US7068490B2 (en) * 2004-04-16 2006-06-27 Kemet Electronics Corporation Thermal dissipating capacitor and electrical component comprising same
CN101031987B (zh) 2004-06-25 2011-06-08 不伦瑞克卡罗洛-威廉明娜工业大学 多层电容器和集成电路模块
KR100568305B1 (ko) 2004-07-21 2006-04-05 삼성전기주식회사 적층형 세라믹 캐패시터
JP4961818B2 (ja) * 2004-12-24 2012-06-27 株式会社村田製作所 積層コンデンサ
US7212395B2 (en) * 2004-12-28 2007-05-01 Intel Corporation Capacitor design for controlling equivalent series resistance
US7355836B2 (en) * 2005-06-07 2008-04-08 Intel Corporation Array capacitor for decoupling multiple voltage rails
KR20070002654A (ko) * 2005-06-30 2007-01-05 삼성전기주식회사 적층형 칩 커패시터
US7599166B2 (en) * 2005-11-17 2009-10-06 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
JP4049181B2 (ja) * 2005-11-22 2008-02-20 株式会社村田製作所 積層コンデンサ
JP4049182B2 (ja) * 2005-11-22 2008-02-20 株式会社村田製作所 積層コンデンサ
US8643532B1 (en) 2005-12-12 2014-02-04 Nomadics, Inc. Thin film emitter-absorber apparatus and methods
WO2007149121A2 (en) * 2005-12-12 2007-12-27 Irina Puscasu Selective reflective and absorptive surfaces and method for resonantly coupling incident radiation
WO2007070540A2 (en) * 2005-12-12 2007-06-21 Irina Puscasu Thin film emitter-absorber apparatus and methods
JP5268276B2 (ja) * 2006-05-22 2013-08-21 株式会社村田製作所 積層セラミックコンデンサおよびその実装構造
KR100900673B1 (ko) * 2007-01-31 2009-06-01 삼성전기주식회사 적층형 칩 커패시터
KR100887124B1 (ko) * 2007-08-06 2009-03-04 삼성전기주식회사 적층형 칩 커패시터
US8159813B2 (en) * 2008-04-01 2012-04-17 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor, motherboard apparatus having the same, and power distribution network
KR100935994B1 (ko) * 2008-04-01 2010-01-08 삼성전기주식회사 적층형 칩 커패시터
KR100992311B1 (ko) 2008-08-13 2010-11-05 삼성전기주식회사 적층형 칩 커패시터 및 이를 구비한 회로기판 장치
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
KR101376921B1 (ko) 2012-12-11 2014-03-20 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
US9196586B2 (en) * 2014-02-13 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including an embedded surface mount device and method of forming the same
JP2016149479A (ja) * 2015-02-13 2016-08-18 株式会社村田製作所 積層コンデンサ
JP2018093164A (ja) * 2016-12-02 2018-06-14 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
TWI776290B (zh) 2020-11-27 2022-09-01 財團法人工業技術研究院 電容器以及包含所述電容器的濾波器與重佈線層結構

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3308359A (en) 1965-03-12 1967-03-07 Bruce R Hayworth Low-inductance capacitor
FR1464631A (fr) 1965-07-27 1967-01-06 Thomson Houston Comp Francaise Perfectionnements à la fabrication de condensateurs
US3612693A (en) 1970-05-15 1971-10-12 Gc Optronics Inc Method for measurement of surface profile change using a vernier scale in hologram interferometry
US3822397A (en) 1973-05-07 1974-07-02 Sprague Electric Co A capacitor package with a split metal-plate terminal cover
US3971970A (en) 1974-11-27 1976-07-27 P. R. Mallory & Co., Inc. Electrical component with low impedance at high frequency
DE2545672C3 (de) 1975-10-11 1978-05-03 Draloric Electronic Gmbh, 8500 Nuernberg Mehrschichtkondensator und Verfahren zu dessen Herstellung
US4074340A (en) 1976-10-18 1978-02-14 Vitramon, Incorporated Trimmable monolithic capacitors
US4295183A (en) 1979-06-29 1981-10-13 International Business Machines Corporation Thin film metal package for LSI chips
US4274124A (en) 1979-12-26 1981-06-16 International Business Machines Corporation Thick film capacitor having very low internal inductance
US4328530A (en) 1980-06-30 1982-05-04 International Business Machines Corporation Multiple layer, ceramic carrier for high switching speed VLSI chips
US4346429A (en) 1980-07-09 1982-08-24 Union Carbide Corporation Multilayer ceramic capacitor with foil terminal
FR2507379A1 (fr) 1981-06-05 1982-12-10 Europ Composants Electron Bloc de condensateurs en serie et multiplicateur de tension utilisant un tel bloc de condensateurs
US4419714A (en) 1982-04-02 1983-12-06 International Business Machines Corporation Low inductance ceramic capacitor and method for its making
US4430690A (en) 1982-10-07 1984-02-07 International Business Machines Corporation Low inductance MLC capacitor with metal impregnation and solder bar contact
DE3669614D1 (de) 1985-01-17 1990-04-19 Eurofarad Keramischer hochfrequenzmehrschichtkondensator mit hoher kapazitaet.
US4706162A (en) 1985-01-22 1987-11-10 Rogers Corporation Multilayer capacitor elements
US4814940A (en) 1987-05-28 1989-03-21 International Business Machines Corporation Low inductance capacitor
US4830723A (en) 1988-06-22 1989-05-16 Avx Corporation Method of encapsulating conductors
US4831494A (en) 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
US4853826A (en) 1988-08-01 1989-08-01 Rogers Corporation Low inductance decoupling capacitor
US4852227A (en) 1988-11-25 1989-08-01 Sprague Electric Company Method for making a multilayer ceramic capacitor with buried electrodes and terminations at a castellated edge
US4862318A (en) 1989-04-04 1989-08-29 Avx Corporation Method of forming thin film terminations of low inductance ceramic capacitors and resultant article
JPH0442910A (ja) 1990-06-06 1992-02-13 Marcon Electron Co Ltd 積層セラミックコンデンサ
JP2878919B2 (ja) 1991-12-30 1999-04-05 韓國電子通信研究院 高周波ノイズ除去用チップ型キャパシター
US5517385A (en) 1992-11-19 1996-05-14 International Business Machines Corporation Decoupling capacitor structure
JPH06260364A (ja) 1993-03-08 1994-09-16 Masusaku Okumura チップ部品
FR2707123B1 (fr) 1993-06-29 1995-09-01 Europ Composants Electron Condensateur céramique multicouches quadripole.
JPH07201651A (ja) 1993-12-28 1995-08-04 Sumitomo Metal Ind Ltd 積層コンデンサ
JPH08172026A (ja) 1994-12-19 1996-07-02 Sumitomo Metal Ind Ltd コンデンサ
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
JP2991175B2 (ja) * 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
JP3309813B2 (ja) * 1998-10-06 2002-07-29 株式会社村田製作所 積層コンデンサ
US6282079B1 (en) * 1998-11-30 2001-08-28 Kyocera Corporation Capacitor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691145B1 (ko) * 2004-12-16 2007-03-09 삼성전기주식회사 적층형 칩 커패시터
KR100884902B1 (ko) * 2004-12-24 2009-02-19 가부시키가이샤 무라타 세이사쿠쇼 적층 커패시터 및 그 실장구조
KR100983121B1 (ko) * 2008-08-07 2010-09-17 삼성전기주식회사 적층형 칩 커패시터
KR100983122B1 (ko) * 2008-08-08 2010-09-17 삼성전기주식회사 적층형 칩 커패시터
KR101018181B1 (ko) * 2010-08-02 2011-02-28 삼성전기주식회사 적층형 칩 커패시터
KR101301093B1 (ko) * 2011-01-26 2013-08-27 가부시키가이샤 무라타 세이사쿠쇼 세라믹 전자부품의 제조방법 및 세라믹 전자부품

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