KR20000076932A - 반도체 장치 및 반도체 장치의 실장 구조물 - Google Patents

반도체 장치 및 반도체 장치의 실장 구조물 Download PDF

Info

Publication number
KR20000076932A
KR20000076932A KR1020000014623A KR20000014623A KR20000076932A KR 20000076932 A KR20000076932 A KR 20000076932A KR 1020000014623 A KR1020000014623 A KR 1020000014623A KR 20000014623 A KR20000014623 A KR 20000014623A KR 20000076932 A KR20000076932 A KR 20000076932A
Authority
KR
South Korea
Prior art keywords
semiconductor device
solder
component
melting point
electrode
Prior art date
Application number
KR1020000014623A
Other languages
English (en)
Other versions
KR100642229B1 (ko
Inventor
이마이가즈나리
와따나베쇼지
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR20000076932A publication Critical patent/KR20000076932A/ko
Application granted granted Critical
Publication of KR100642229B1 publication Critical patent/KR100642229B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10992—Using different connection materials, e.g. different solders, for the same connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

도전성 패드를 갖는 실장 기판상에 전극을 가지는 반도체 장치를 실장하는 실장 구조물이 제공된다. 금속 범프는 반도체 장치의 전극을 도전성 패드에 전기 접속한다. 제 1 공정 땜납(eutectic solder)은 금속 범프와 반도체 장치의 전극 사이에서 납땜하는데 사용된다. 제 2 공정 땜납은 금속 범프와 기판의 도전성 패드 사이에서 납땜하는데 사용된다. 금속 범프의 용융점은 공정 땜납의 용융점보다 더 높고 제 1 공정 땜납의 내피로성은 제 2 공정 땜납의 내피로성보다 더 높다. 제 1 공정 땜납은 질량 63%의 Sn 성분, 질량 34.3%의 Pb 성분, 질량 1%의 In 성분, 질량 0.7%의 Sb 성분 및 질량 1%의 Ag 성분으로 구성된다.

Description

반도체 장치 및 반도체 장치의 실장 구조물{SEMICONDUCTOR DEVICE AND MOUNTING STRUCTURE OF A SEMICONDUCTOR DEVICE}
발명의 분야
본 발명은 반도체 장치를 인쇄 회로 보드와 같은 실장 기판에 실장하는 구조물 및 그 반도체 장치에 관한 것이다.
관련 기술의 설명
반도체 장치를 인쇄 회로 보드에 실장하는 종래의 구조의 기본 개념은 도 4를 참조하여 하기에 설명될 것이다.
첫째로, 반도체 장치(10) 및 인쇄 회로 보드(12)의 일반적인 구조가 설명된다.
전극(14)은 반도체 장치(10)의 표면상에 노출되도록 형성된다.
금속 범프(16)는 전극(14)의 표면상에 미리 부착된다. 금속 범프(16)는 일반적인 구형이나 원주형의 모양을 갖도록 공정 땜납(eutectic solder)로 구성된다.
반도체 장치(10)상에 형성된 전극(14)의 표면 부위에 대응하는 위치에 반도체 장치(10)가 실장되는 인쇄 회로 보드(12)의 표면 부위상에 패드(18)가 형성된다.
다음으로, 반도체 장치(10)를 (인쇄 회로 보드(12)상에) 실장하는 구조가 설명된다.
반도체 장치(10)의 각 전극(14)에 부착된 각 금속 범프(16)가 인쇄 회로 보드(12)의 대응하는 패드(18)상에 위치하도록 반도체 장치(10)가 인쇄 회로 보드(12)의 실장 부위상에 배치된다.
이 위치 관계를 유지하면서, 공정 땜납의 금속 범프(16)를 용융하도록 열이 가해진다.
따라서, 반도체 장치(10)는 인쇄 회로 보드(12)상에 실장된다.
상기 종래의 반도체 장치를 실장하는 구조물에서, 공정 땜납의 구형 또는 원주형 금속 범프(16)가 용융되어 인쇄 회로 보드(12) 상의 패드(12) 전체에 걸쳐 유동화된다. 그것에 의해서, 금속 범프(16)는 도 4에 도시된 바와 같은 모양으로 붕괴되어 높이(H)를 감소시킨다.
특히, 도 5에 도시된 참조번호(10)로 표시된 바와 같이, 알루미늄의 전극 단자(26)가 노출되는 패시베이션 막(28)상에 절연 보호막(30)이 형성되고 전극 단자(26)에 전기 접속된 회로 패턴(32)이 보호막(30)상에 형성되며, 이 회로 패턴(32)상에 (도 5에서의 원주형 모양의) 전극(14)이 형성되고, 이 전극(14)에는 금속 범프(16)가 부착되며, 몰딩 수지(36)는 각 전극(14)의 선단만이 노출되도록 회로 패턴(32)상에 몰딩되는 반도체 장치나, 또는 도 6에 도시된 바와 같이, 반도체 칩(24)의 능동 소자 표면상에 형성된 전극(14)에 금속 범프(16)가 직접 부착되는 반도체 장치와 같이, 크기가 작은 반도체 장치의 경우에는, 전극(14)의 배열 피치가 작기 때문에 금속 범프(16)의 직경을 최소화시킬 필요가 있다. 일례로서, 대략 0.45 mm 직경의 구형 금속 범프(16)가 형성되는 경우, 용융후의 그 높이는 대략 0.3 내지 0.32 mm의 범위내에 있다.
그렇지만, 반도체 장치(10)가 인쇄 회로 보드(12)에 실장된 상태로 열 충격을 받는 접속 신뢰성 평가 시험에서, 인쇄 회로 보드(12)에 실장된 후 금속 범프(16)의 높이가 높을수록 시험 결과는 더 양호해지는 경향이 있다는 것이 밝혀졌다. 따라서, 금속 범프(16)의 높이를 가능한 한 크게 유지하여 높은 신뢰성을 실현하는 것이 바람직하다.
또한, 반도체 장치가 열 충격을 받는 경우, 반도체 장치(10) 상의 금속 범프(16)의 단부 또는 인쇄 회로 보드(12) 상의 단부의 부근에 피로(fatigue)(예컨대, 크래킹(cracking))가 발생하여 접속 불량을 초래할 수 있다. 따라서, 낮은 강도를 갖는 단부 영역의 강도를 증가시켜 높은 신뢰성을 실현하는 것이 바람직하다.
특히, 도 5 또는 도 6에 도시된 반도체 장치(10)에서 금속 범프(16)의 본래의 높이가 낮기 때문에, 본래의 높이를 가능한 한 크게 유지하여 접속 신뢰성을 높이는 것이 가장 중요하다.
본 발명의 목적은 반도체 장치와 인쇄 회로 보드 사이의 접속을 더욱 안정화시킬 수 있는, 반도체 장치를 인쇄 회로 보드에 실장하는 구조물 및 그 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 종래 기술에서의 상기 문제점들을 해결하는 것이다.
도 1은 본 발명의 반도체 장치용 실장 구조물의 한 실시태양을 설명하는 도면.
도 2는 본 발명에 따른 칩 사이즈 반도체 장치의 한 실시태양뿐만 아니라 이 반도체 장치가 인쇄 회로 보드에 실장되는 구조물을 설명하는 도면.
도 3은 본 발명에 따른 칩 사이즈 반도체 장치의 또 다른 실시태양뿐만 아니라 이 반도체 장치가 인쇄 회로 보드에 실장되는 구조물을 설명하는 도면.
도 4는 종래의 반도체 장치용 실장 구조물의 일례를 설명하는 도면.
도 5는 종래의 반도체 장치의 일례를 설명하는 도면.
도 6은 종래의 반도체 장치의 또 다른 실례를 설명하는 도면.
도 7은 종래 기술에 대하여 본 발명에 의한 비교 실험 데이터를 보여주는 그래프.
도 8은 도 7의 실험에서 사용된 고온 땜납 볼을 보여주는 개략적인 단면도.
본 발명은 도전성 패드를 갖는 실장 기판상에 전극을 가지는 반도체 장치를 실장하는 실장 구조물로서, 반도체 장치의 전극을 도전성 패드에 전기 접속하는 금속 범프; 금속 범프와 반도체 장치의 전극 사이를 납땜하는 제 1 공정 땜납; 금속 범프와 기판의 도전성 패드 사이를 납땜하는 제 2 공정 땜납을 포함하며, 상기 금속 범프의 용융점은 상기 제 1 및 제 2 공정 땜납의 용융점보다 더 높고 상기 제 1 공정 땜납의 내피로성은 상기 제 2 공정 땜납의 내피로성보다 더 높은 반도체 장치의 실장 구조물을 제공한다.
상기에 한정된 바와 같은 본 발명에 따라, 금속 범프가 제 1 및 제 2 공정 땜납의 용융점보다 더 높은 용융점을 갖는 금속 재료로 구성되기 때문에, 실장중에 반도체 장치가 가열되는 경우 금속 범프는 용융되지 않으므로 본래의 높이를 유지한다. 이것에 의해서, 반도체 장치가 인쇄 회로 보드에 실장된 상태로 열 충격을 받는 접속 신뢰성 평가 시험에서 만족할 만한 결과가 얻어질 수 있다. 또한, 반도체 장치 또는 인쇄 회로 보드 상의 금속 범프의 단부 중 어느 하나를 접속시키기 위해, 열 충격에 노출되는 경우 크래킹과 같은 피로가 발생하기 쉬운 곳에, 다른 한 단부를 접속하는데 사용되는 것과 비교하여 보다 높은 내피로성을 갖는 공정 땜납이 사용됨으로써, 열 충격에 대한 내구성이 전체적으로 높아져 고 신뢰성을 초래한다.
보다 높은 내피로성을 갖는 공정 땜납의 일례는 주로 Sn 성분과 Pb 성분으로 구성되고 또한 Ag 성분, In 성분, Sb 성분 및 Cu 성분 중 적어도 2개로 구성된다. 질량 63%의 Sn 성분, 질량 14.3%의 Pb 성분, 질량 1%의 In 성분, 질량 0.7%의 Sb 성분 및 질량 1%의 Ag 성분으로 구성된다.
보다 높은 내피로성을 갖는 공정 땜납의 기타 다른 실례들은 하기의 표 I에 나타나 있다: (1) Sn과 Pb에 첨가된 (Ag, In 및 Sb 중에서) 2개의 금속; (2) Sn과 Pb에 첨가된 3개의 금속(Ag, In 및 Sb); 및 (3) Sn과 Pb에 첨가된 4개의 금속(Ag, In, Sb 및 Cu).
표 I (질량비 %)
Sn Pb Ag In Sb Cu
2개의 금속 첨가 63 잔부 1.0 1.0 0 0
〃 63 잔부 1.0 0 0.7 0
〃 63 잔부 0 1.0 0.7 0
〃 63 잔부 1.0 0 1.0 0
3개의 금속 첨가 63 잔부 1.0 1.0 0.7 0
4개의 금속 첨가 63 잔부 1.0 1.0 1.0 0.1
금속 범프용 재료의 일례는 공정 땜납보다 더 높은 용융점을 갖는 고 용융점 땜납 Cu 또는 Ni이다.
본 발명의 반도체 장치의 한 실시예로서, 전극 단자가 형성되는 반도체 칩의 표면상에 절연 보호막이 형성되고, 이 전극 단자에 전기 접속된 회로 패턴이 절연 보호막상에 형성되며, 회로 패턴상에 형성된 전극에 금속 범프가 부착되는 실시예에 따라, 금속 범프와 전극 사이에 사용되는 공정 땜납은 질량 63%의 Sn 성분, 질량 34.3%의 Pb 성분, 질량 1%의 In 성분 및 질량 1%의 Ag 성분으로 구성되어 높은 내피로성을 가지며, 금속 범프는 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 구성된다.
본 발명의 반도체 장치의 또 다른 실시예로서, 반도체 장치상에 형성된 전극 단자에 금속 범프가 부착되는 실시예에 따라, 금속 범프와 전극 사이에 사용되는 공정 땜납은 질량 63%의 Sn 성분, 질량 14.3%의 Pb 성분, 질량 1%의 In 성분, 질량 0.7%의 Sb 성분 및 질량 1%의 Ag 성분으로 구성되어 높은 내피로성을 가지며, 금속 범프는 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 구성된다.
이러한 반도체 장치는 열 충격에 대한 고 내구성을 가지므로, 인쇄 회로 보드에 실장된 후 열 충격을 받는 접속 신뢰성 평가 시험에서 고 신뢰성을 초래하는데, 그 이유는 크래킹과 같은 피로를 발생시키기 쉬운 것으로 보통 여겨지는 반도체 장치 상의 금속 범프의 단부에서 사용되는 공정 땜납이 인쇄 회로 보드 상의 금속 범프의 단부에서 사용되는 또 다른 공정 땜납보다 더 높은 내피로성을 갖기 때문이다.
본 발명을 실행하는 가장 양호한 형태는 첨부된 도면을 참조하여 하기에 상세히 설명된다.
우선적으로, 반도체 장치를 실장하는 구조물은 도 1을 참조하여 설명된다. 이 전후 관계에서, 반도체 장치 및 인쇄 회로 보드의 기본 구조가 종래 기술을 참조하여 이미 설명된 것과 실질적으로 동일하기 때문에, 본 도면에서 유사한 부품에는 동일한 참조 번호가 사용되고 그 상세한 설명은 생략된다.
반도체 장치(10)의 전극(14)은 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 형성된 금속 범프(16)를 통해 인쇄 회로 보드(12)상의 패드(18)에 전기 접속된다. 금속 범프(16)가 일례로서 도 1에서의 구형 윤곽을 갖도록 형성되지만, 범프는 원주형 모양일 수 있다.
본 발명에 따른 반도체 장치용 실장 구조물의 제 1 특징은, 금속 범프(16)가 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 구성됨으로써, 금속 범프(16)를 반도체 장치(10)의 전극(14)에 그리고 후술하는 바와 같은 인쇄 회로 보드(12)의 패드(18)에 납땜하는데 사용되는 공정 땜납이 용융되지 않더라도, 금속 범프(16)는 원래의 모양과 높이(H)를 유지한다는데 있다. 예를 들면, 이 금속 재료는 공정 땜납(질량 61.9%의 Sn 성분, 질량 38.1%의 Pb 성분으로 구성되고 183℃의 용융점을 가짐) Cu 또는 Ni보다 더 높은 용융점을 갖는 고 용융점 땜납일 수 있다. 이러한 관점에서, 고 용융점 땜납은 질량 90% 내지 97% 범위내의 Pb 성분을 갖는 Pb-Sn 합금으로 구성될 수 있다. 이 용융점은 대약 300℃이다. 금속 범프(16)가 소정의 바람직한 높이(H)를 유지할 수 있기 때문에, 인쇄 회로 보드(12)에 실장된 후 금속 범프(16)의 높이가 클수록 시험 결과는 더 양호해지는 접속 신뢰성 평가 시험에서 만족할 만한 결과를 성취하는 것이 가능하다.
금속 범프(16)를 반도체 장치(10)의 전극(14)에, 그리고 인쇄 회로 보드(12)의 패드(18)에 납땜하는데 공정 땜납(20, 22)을 사용하면서, 본 발명의 제 2 특징은, 금속 범프(16)를 반도체 장치(10)의 전극(14)에 접속하는데 사용되는 공정 땜납(20)과 금속 범프(16)를 인쇄 회로 보드(12)의 패드(18)에 접속하는데 사용되는 공정 땜납(22) 중 하나가 다른 하나의 공정 땜납보다 더 높은 내피로성을 갖는다는데 있다.
보다 높은 내피로성을 갖는 공정 땜납의 일례는 기본적으로 Pb-Sn 합금에 구조물내의 금속간 화합물(intermetallic compound)을 결정화하는 특정 원소(element)를 더하여 구성된 일 화합물로서, Pb의 마이그레이션(migration) 및 성장을 억제하여 더 긴 수명 또는 더 높은 내피로성을 실현한다. 그 전형적인 조성은 질량 63%의 Sn 성분, 질량 14.3%의 Pb, 질량 1%의 In 성분, 질량 0.7%의 Sb 성분 및 질량 1%의 Ag 성분으로 183℃의 용융점을 가진다.
높은 내피로성을 갖는 이러한 공정 땜납으로 납땜될 부분들은 인쇄 회로 보드(12)에 미리 실장된 반도체 장치(10)가 열 충격을 받는 접속 신뢰성 평가 시험의 결과에 의해 결정된다.
일반적으로 기술하면, 전극(14)의 표면적을 인쇄 회로 보드(12)상에 제공된 패드(18)의 표면적보다 더 작게 만들 필요가 있기 때문에, 금속 범프(16)와 반도체 장치(10)의 전극(14) 사이의 땜납된 부분(예컨대, 반도체 장치(10) 상의 금속 범프(16)의 단부를 땜납하는 공정 땜납(20))의 단면적은 금속 범프(16)와 인쇄 회로 보드(12)의 패드(18) 사이의 다른 한 땜납된 부분(예컨대, 인쇄 회로 보드(12) 상의 금속 범프(16)의 단부를 땜납하는 공정 땜납(22))의 단면적보다 더 작다. 접속 신뢰성 평가 시험에서 반도체 장치(10) 상의 금속 범프(16)의 단부를 땜납하는 공정 땜납(20)내에서 크래킹과 같은 피로가 발생되기 더 쉽다고 여겨진다. 따라서, 보다 높은 내피로성을 갖는 공정 땜납은 공정 땜납(20)으로서 사용된다.
반대로, 반도체 장치(10)상에 제공된 전극(14)의 표면적이 인쇄 회로 보드(12)상에 제공된 패드(18)의 단면적보다 더 크고 인쇄 회로 보드(12) 상의 금속 범프(16)의 단부를 납땜하는데 사용되는 공정 땜납이 접속 신뢰성 평가 시험에서 크래킹과 같은 피로를 발생시키기 더 쉬운 경우, 보다 높은 내피로성을 갖는 공정 땜납이 사용되어야 한다.
이러한 구조에 따라, 반도체 장치(10) 그리고 열 충격을 받는 경우 크래킹과 같은 피로를 발생시키기 더 쉬운 것으로 여겨지는 인쇄 회로 보드(12) 상의 금속 범프(16)의 단부 중 하나를 접속하는데 사용되는 공정 땜납이 내구성이 향상되기 때문에, 열 충격에 대하여 전체적으로 반도체 장치(10)용 실장 구조물의 내구성을 높이는 것이 가능하다.
종래의 공정 땜납에 특정 원소를 미리 첨가하여 얻어진 보다 더 높은 내피로성을 갖는 공정 땜납이 상기 실시예에서 사용되지만, 공정 땜납을 사용하여 반도체 장치(10)의 전극(14)에 금속 범프(16)가 땜납되거나 또는 금속 범프(16)를 지지하는 반도체 장치(10)가 인쇄 회로 보드(12)에 실장되는 경우, 전극(14) 또는 패드(16)가 미리 플럭스(flux)로 피복된 후 공정 땜납 페이스트로 피복되는 방법, 또는 땜납층이 전극(14) 또는 패드(18)의 표면상에 도금되고 플럭스가 그 상부에 피복되는 방법을 채택하는 것이 일반적이다.
이러한 경우에서, 상기의 특정 원소들은 최초에 공정 땜납에 첨가되지 않고 플럭스에 첨가된다. 공정 땜납이 가열 및 용융되는 경우, 플럭스에 함유된 특정 원소는 공정 땜납과 혼합된다. 결과적으로, 특정 원소들과 미리 혼합된 플럭스가 종래의 공정 땜납을 높은 내피로성을 갖는 공정 땜납으로 변환시키는 것이 가능하다.
다음으로, 상기의 실장 구조물에 적합한 반도체 장치가 도 2 및 도 3을 참조하여 설명된다.
이후부터 설명되는 반도체 장치는 도 5 및 도 6에 도시된 종래 기술을 참조하여 이미 설명된 소위 칩 사이즈 윤곽을 갖는 반도체 장치이다.
우선적으로, 도 2에 도시된 반도체 장치(10)가 설명된다. 이 반도체 장치(10)가 도 5에 도시된 반도체 장치(10)와 기본적으로 동일하기 때문에, 유사한 부품을 표시하는데 동일한 참조 번호가 사용된다.
이 구조에서, 알루미늄 등으로 구성된 전극 단자(26)가 노출되는 반도체 칩(24)의 전극 단자 형성 표면상의 패시베이션 막(28)에 형성된다. 패시베이션 막(28)이 없는 구조 등이 있음을 주목해야 한다.
전극 단자(26)에 전기 접속된 회로 패턴(32)은 보호막(30)상에 형성되며, (도 2에서의 원주형 모양의) 전극(14)은 회로 패턴(32)상에 형성되고, 몰딩 수지(36)로 몰딩되어 전극(14)의 상단만을 노출시킨다. 금속 범프(16)는 공정 땜납(20)을 통해 전극(14)의 노출된 상단에 본딩된다.
이 배열의 특징은, 금속 범프(16)가 고 용융점 땜납 Cu 또는 Ni와 같은 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 형성되고, 공정 땜납(20)은 고 내피로성을 갖는 상기의 공정 땜납이라는데 있다.
이러한 이유는, 앞서 기술된 바와 같이, 반도체 장치(10)가 인쇄 회로 보드(12)에 실장되는 경우 금속 범프(16)가 용융되지 않아 충분한 높이(H)를 보장하고, 접속 신뢰성 평가 시험에서 크래킹과 같은 피로를 발생시키기 쉬운 것으로 실험적으로 여겨지는 반도체 장치(10) 상의 금속 범프(16)의 단부를 접속시키는데 사용되는 공정 땜납(20)의 내피로성이 향상되기 때문이다.
반도체 장치(10)가 인쇄 회로 보드(12)에 실장되는 경우 인쇄 회로 보드(12)의 패드(18)(도 1에 도시되지 않았지만, 도 1에 도시된 것과 유사함)에 금속 범프(16)를 접속시키는데 사용되는 다른 한 공정 땜납(22)은 종래의 구성요소이다.
다음으로, 도 3에 도시된 반도체 장치(10)가 설명된다. 도 2에 도시된 반도체 장치(10)의 유사한 부품을 표시하는데 동일한 참조 번호가 사용된다.
절연 보호막(30)(예컨대, 폴리이미드 막)은 반도체 칩(26)의 전극 단자가 노출되는 패시베이션 막(28)상에 형성되고, 회로 패턴(32)은 전극 단자(26)와 접속시키기 위한 보호막(30)상에 형성된다.
제 2 절연 보호막(38)(예컨대, 폴리이미드 막)은 회로 패턴(32)이 제공되는 표면 전반에 형성된다. 금속 범프(16)가 부착되는 회로 패턴(32)의 위치에 대응되는 제 1 보호막(38)의 부분들은 제거되어 전극(14)을 형성한다.
금속 범프(16)는 공정 땜납(20)으로 전극(14)에 본딩된다.
도 2에 도시된 반도체 장치(10)에서와 동일한 방법으로, 금속 범프(16)는 고 용융점 땜납 Cu 또는 Ni와 같은 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 구성되고, 공정 땜납(20)은 상기 기술된 높은 내피로성을 갖는 공정 땜납이다.
반도체 장치(10)가 인쇄 회로 보드(12)에 실장되는 경우, 종래와 같은 구성의 공정 땜납이 금속 범프(16)를 인쇄 회로 보드(12)의 패드(18)에 접속시키는 공정 땜납으로서 사용된다.
도 6을 참조하여 종래 기술로서 이미 기술된 반도체 장치(10)에서, 금속 범프(16)는 반도체 칩(24)의 능동 소자 표면 등에 형성된 전극(14)에 직접 부착되고, 또한 이 금속 범프(16)는 공정 땜납보다 더 높은 용융점을 갖는 고 용융점 땜납 Cu 또는 Ni와 같은 금속 재료로 구성될 수 있으며, 전극(14)을 금속 범프(16)에 접속시키는데 사용되는 공정 땜납(20)은 상기에 기술된 높은 내피로성을 갖는 공정 땜납일 수 있다.
도 7에서, 본 발명의 효과의 비교 실험 데이터 및 비교 실례의 데이터가 도시되고 도 8은 도 7의 실험에서 사용된 고온 땜납 볼을 나타내는데, 여기서 참조 번호(40)는 반도체 소자, 41은 폴리이미드 막, 42는 금속 포스트(Cu), 43은 공정 땜납, 44는 고온 땜납 볼, 45는 배선 패턴, 46은 캡슐봉입제를 나타낸다.
도 8에 도시된 반도체 장치가 열 충격을 받은 접속 신뢰성 평가 시험에 따라, 온도 사이클은 -40℃ 내지 +125℃였다. 도7의 비교 데이터는 도 8(도 2 또는 도 3)에 도시된 본 발명의 반도체 장치 및 도 5 또는 도 6에 도시된 종래 기술의 반도체 장치에서 1 퍼센트의 만족스럽지 못한 제품이 발생하는 사이클을 보여준다. 도 7에 도시된 바와 같이, 종래 기술의 공정 땜납이 사용되는 비교 실례에 따라, 발생 빈도(CDF)는 대략 600 사이클이다. 이와 대조적으로, 고온 땜납 범프가 사용된 본 발명에 따라, 발생 빈도(CDF)는 대략 900 사이클이다.
도 7에 도시된 비교 데이터에서, 본 발명은 표 I에서의 "3개의 금속 첨가"의 땜납 사용을 나타내며 비교 실례는 종래의 공정 땜납 사용을 나타낸다.
따라서, 본 발명에 따라, 열 충격에 대한 고 내구성을 갖는 반도체 장치가 얻어질 수 있다.
본 발명의 반도체 장치를 실장하는 구조물에 따라 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 금속 범프가 구성되기 때문에, 반도체 장치의 실장중에 가열되는 경우 금속 범프가 용융되는 것을 방지하고 그 본래의 높이를 유지하는 것이 가능하다. 따라서, 반도체 장치가 인쇄 회로 보드에 실장된 상태로 열 충격을 받는 접속 신뢰성 평가 시험에서 만족할 만한 결과가 얻어진다. 열 충격을 받는 경우 크래킹과 같은 피로가 발생하기 쉬운, 반도체 기판 또는 인쇄 회로 보드 상의 금속 범프의 단부 중 어느 하나를 접속시키는데 사용되는 공정 땜납이 다른 한 단부를 접속시키는데 사용되는 다른 공정 땜납보다 더 높은 내피로성을 갖기 때문에, 열 충격에 대하여 전체적으로 내구성을 향상시키고 고 신뢰성을 성취하는 것이 가능하다.
또한, 본 발명의 반도체 장치에 따라, 금속 범프는 공정 땜납보다 더 높은 용융점을 갖는 금속 재료로 구성되기 때문에, 반도체 장치가 실장되는 경우 열을 가하여도 용융되지 않아 원래의 높이를 유지한다. 반도체 장치가 열 충격을 받는 경우 크래킹과 같은 피로가 발생하기 쉬운 것으로 실험적으로 여겨지는 반도체 장치 상의 금속 범프의 단부를 접속시키는데 사용되는 공정 땜납이 인쇄 회로 보드 상의 다른 한 단부를 접속시키는데 사용되는 다른 공정 땜납보다 더 높은 내피로성을 갖기 때문에, 반도체 장치가 실장된 후 가해진 열 충격에 대하여 내구성이 향상되어 고 신뢰성을 가져오는 것이 가능하다.
전기의 설명이 개시된 본 발명의 단지 몇 가지 바람직한 실시예들에 관한 것이며, 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에 여러 변경 및 개량이 이루어질 수 있다는 것을 당업자들은 이해해야 한다.

Claims (8)

  1. 도전성 패드를 갖는 실장 기판상에 전극을 가지는 반도체 장치를 실장하는 실장 구조물에 있어서,
    상기 반도체 장치의 전극을 상기 도전성 패드에 전기 접속하는 금속 범프와;
    상기 금속 범프와 상기 반도체 장치의 전극 사이에 납땜하는 제 1 공정 땜납과;
    상기 금속 범프와 상기 기판의 도전성 패드 사이를 납땜하는 제 2 공정 땜납
    을 포함하며,
    상기 금속 범프의 용융점은 상기 제 1 및 제 2 공정 땜납의 용융점보다 더 높고, 상기 제 1 공정 땜납의 내피로성은 상기 제 2 공정 땜납의 내피로성보다 더 높은 것을 특징으로 하는 반도체 장치의 실장 구조물.
  2. 제 1항에 있어서, 상기 제 1 공정 땜납은 주로 Sn 성분 및 Pb 성분으로 구성되고, 또한 In 성분, Sb 성분, Ag 성분 및 Cu 성분 중 적어도 2개로 구성되는 것을 특징으로 하는 반도체 장치의 실장 구조물.
  3. 제 1항에 있어서, 상기 금속 범프는 상기 제 1 및 제 2 공정 땜납보다 더 높은 용융점을 갖는 고 용융점 땜납 Cu 또는 Ni인 것을 특징으로 하는 반도체 장치의 실장 구조물.
  4. 도전성 패드를 갖는 실장 기판상에 전극을 가지는 반도체 장치를 실장하는 실장 구조물에 있어서,
    상기 반도체 장치의 전극을 상기 도전성 패드에 전기 접속하는 금속 범프와;
    상기 금속 범프와 상기 반도체 장치의 전극 사이를 납땜하는 제 1 공정 땜납과;
    상기 금속 범프와 상기 기판의 도전성 패드 사이를 납땜하는 제 2 공정 땜납
    을 포함하며,
    상기 금속 범프의 용융점은 상기 제 1 및 제 2 공정 땜납의 용융점보다 더 높고, 상기 제 2 공정 땜납의 내피로성은 상기 제 1 공정 땜납의 내피로성보다 더 높은 것을 특징으로 하는 반도체 장치의 실장 구조물.
  5. 제 3항에 있어서, 상기 제 2 공정 땜납은 주로 Sn 성분 및 Pb 성분으로 구성되고, 또한 In 성분, Sb 성분, Ag 성분 및 Cu 성분 중 적어도 2개로 구성되는 것을 특징으로 하는 반도체 장치의 실장 구조물.
  6. 제 3항에 있어서, 상기 금속 범프는 상기 제 1 및 제 2 공정 땜납보다 더 높은 용융점을 갖는 고 용융점 땜납 Cu 또는 Ni인 것을 특징으로 하는 반도체 장치의 실장 구조물.
  7. 제 1 전극 단자 및 절연 보호막이 형성되는 전극 형성 표면을 갖는 반도체 소자와;
    상기 제 1 전극 단자에 전기 접속되도록 상기 보호막상에 형성된 배선 패턴과;
    제 2 전극 단자에 의해 상기 배선 패턴에 전기 접속된 금속 범프와;
    상기 금속 범프와 상기 제 2 전극 단자 사이를 납땜하는 공정 땜납으로서, 높은 내피로성을 가지며 질량 63%의 Sn 성분, 질량 34.3%의 Pb 성분, 질량 1%의 In 성분, 질량 0.7%의 Sb 성분 및 질량 1%의 Ag 성분으로 구성된 공정 땜납
    을 포함하며,
    상기 금속 범프의 용융점은 상기 공정 땜납의 용융점보다 더 높은 것을 특징으로 하는 반도체 장치.
  8. 전극을 갖는 반도체 소자와;
    상기 전극에 전기 접속된 금속 범프와;
    상기 금속 범프와 상기 전극 사이에 납땜하는 공정 땜납으로서, 높은 내피로성을 가지며, 주로 Sn 성분 및 Pb 성분으로 구성되고, 또한 In 성분, Sb 성분, Ag 성분 및 Cu 성분 중 적어도 2개로 구성된 공정 땜납
    을 포함하며,
    상기 금속 범프의 용융점은 상기 공정 땜납의 용융점보다 더 높은 것을 특징으로 하는 반도체 장치.
KR1020000014623A 1999-03-24 2000-03-22 반도체 장치 및 반도체 장치의 실장 구조물 KR100642229B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7873299 1999-03-24
JP99-78732 1999-03-24

Publications (2)

Publication Number Publication Date
KR20000076932A true KR20000076932A (ko) 2000-12-26
KR100642229B1 KR100642229B1 (ko) 2006-11-02

Family

ID=13670069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000014623A KR100642229B1 (ko) 1999-03-24 2000-03-22 반도체 장치 및 반도체 장치의 실장 구조물

Country Status (4)

Country Link
US (1) US6285083B1 (ko)
EP (1) EP1039527A3 (ko)
KR (1) KR100642229B1 (ko)
TW (1) TW455960B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690245B1 (ko) * 2005-04-06 2007-03-12 삼성전자주식회사 저융점 솔더를 이용한 솔더 접합 방법 및 이를 이용한 볼그리드 어레이 패키지의 수리 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
DE10114897A1 (de) * 2001-03-26 2002-10-24 Infineon Technologies Ag Elektronisches Bauteil
US6622380B1 (en) * 2002-02-12 2003-09-23 Micron Technology, Inc. Methods for manufacturing microelectronic devices and methods for mounting microelectronic packages to circuit boards
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US9706662B2 (en) * 2015-06-30 2017-07-11 Raytheon Company Adaptive interposer and electronic apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6187396A (ja) * 1984-10-05 1986-05-02 株式会社日立製作所 電子回路装置とその製造方法
JPS63211639A (ja) * 1987-02-27 1988-09-02 Hitachi Ltd 電子回路装置の製造方法
US4938924A (en) * 1990-02-16 1990-07-03 Ag Communication Systems Corporation Copper doping of eutectic solder
CA2078538C (en) * 1991-10-28 1998-10-06 Boon Wong Fatigue resistant eutectic solder
US5616520A (en) * 1992-03-30 1997-04-01 Hitachi, Ltd. Semiconductor integrated circuit device and fabrication method thereof
US5591941A (en) * 1993-10-28 1997-01-07 International Business Machines Corporation Solder ball interconnected assembly
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
JPH09270477A (ja) * 1996-03-29 1997-10-14 Sumitomo Kinzoku Electro Device:Kk セラミック基板
US5761048A (en) * 1996-04-16 1998-06-02 Lsi Logic Corp. Conductive polymer ball attachment for grid array semiconductor packages
JP3201957B2 (ja) * 1996-06-27 2001-08-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属バンプ、金属バンプの製造方法、接続構造体
JP3038644B2 (ja) * 1996-07-17 2000-05-08 日本特殊陶業株式会社 中継基板、その製造方法、中継基板付き基板、基板と中継基板と取付基板とからなる構造体、その製造方法およびその構造体の分解方法
JP3719806B2 (ja) * 1997-01-20 2005-11-24 日本特殊陶業株式会社 配線基板
US6002172A (en) * 1997-03-12 1999-12-14 International Business Machines Corporation Substrate structure and method for improving attachment reliability of semiconductor chips and modules

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100690245B1 (ko) * 2005-04-06 2007-03-12 삼성전자주식회사 저융점 솔더를 이용한 솔더 접합 방법 및 이를 이용한 볼그리드 어레이 패키지의 수리 방법

Also Published As

Publication number Publication date
TW455960B (en) 2001-09-21
EP1039527A3 (en) 2002-03-06
US6285083B1 (en) 2001-09-04
KR100642229B1 (ko) 2006-11-02
EP1039527A2 (en) 2000-09-27

Similar Documents

Publication Publication Date Title
KR970005526B1 (ko) 납땜 도금된 회로에 납땜 범프 상호 접속부를 형성하는 방법
JP4051893B2 (ja) 電子機器
JP2751912B2 (ja) 半導体装置およびその製造方法
JP3311215B2 (ja) 半導体装置
JP4731495B2 (ja) 半導体装置
JPH09134934A (ja) 半導体パッケージ及び半導体装置
KR20070077613A (ko) 저온에서의 접합 방법, 이를 이용한 반도체 패키지 실장방법, 및 이에 의한 기판 접합 구조체
KR19980054344A (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
US6812570B2 (en) Organic packages having low tin solder connections
JP3851797B2 (ja) ボールグリッドアレーパッケージとそれに用いられる回路基板
JP2001085470A (ja) 半導体装置及びその製造方法
JP2007251053A (ja) 半導体装置の実装構造及びその実装構造の製造方法
KR100642229B1 (ko) 반도체 장치 및 반도체 장치의 실장 구조물
JP3002965B2 (ja) 電子部品の面実装用接続部材
JP3180041B2 (ja) 接続端子及びその形成方法
JPH10209591A (ja) 配線基板
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
JPH0888297A (ja) 電子部品および電子部品接続構造体
JP2004241594A (ja) 半導体パッケージ
JP3859963B2 (ja) 半導体装置及びその製造方法
JP3270753B2 (ja) 半導体装置の実装構造と半導体装置
JPH09270477A (ja) セラミック基板
JP2000133680A (ja) 面実装用接合部材
JP2633745B2 (ja) 半導体装置の実装体
JP3780088B2 (ja) 電子部品の面実装用接合部材

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee