KR20000064823A - 다른 전송 속도를 사용할 수 있는 통신 버스 - Google Patents

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요트.게.아. 롤페즈
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Abstract

통신 버스는 두 개의 부분으로 나누어져 있다. 한쪽 부분에 연결된 스테이션이 한쪽 부분을 경유하여 보통의 속도보다 고속으로 정보를 교환하고자 한다는 것을 지시하면, 브리지 스테이션이 두 개의 부분을 분리하고, 다른 부분으로 메시지의 내용 부분을 전송하는 것을 인터럽트한다. 그리고 다른 부분에는 메시지의 더미 내용 부분을 대체한다.

Description

다른 전송 속도를 사용할 수 있는 통신 버스
위와 같은 전자 장치는 1994년 필립스 반도체에 의해 발행된 "데이터 핸드북 IC20: 80C51에 기반한 8 비트 마이크로 컨트롤러"의 1141 - 1159 쪽에 서술되어 있으며 상업적으로 입수할 수 있는 I2C 버스 시스템으로부터 알려져 있다.
I2C 버스는 두 개의 신호 컨덕터를 사용하는데, 하나는 클락 신호를 전달하는 클락 신호 컨덕터(clocksignal conductor)(SCL)이고, 다른 하나는 데이터 신호를 전달하는 데이터 신호 컨덕터(datasignal conductor)(SDA)이다. 버스는 하나의 클락 신호 컨덕터와 데이터 신호 컨덕터를 포함하는 하나의 부분으로 이루어져 있을 수 있으며, 각 부분이 모두 클락 신호 컨덕터와 데이터 신호 컨덕터를 포함하고 있는 복수 개의 부분으로 이루어져 있을 수도 있다. 이 때, 각 부분은 각 부분 사이에서 클락 신호와 데이터 신호를 전달하는 브리지 회로에 의해 서로 연결되어 있다. 알려진 브리지 스테이션은 주로 I2C 버스의 최대 길이를 늘리기 위하여 사용된다.
I2C 버스에 의한 메시지 전송은 각 스테이션이 신호 프로토콜에 따라 여러 가지 동작에 관여할 것을 요구한다. 어떤 스테이션이 메시지 전송을 초기화하기를 원하는 경우, 맨 먼저 버스가 사용 가능(free)한지 즉, 신호 프로토콜에 따라 다른 메시지 전송이 시작되지 않았거나 먼저 시작된 모든 메시지 전송이 소위 "종료-조건"에 의해 종료되었는지를 결정하여야 한다. 이는 클락 신호가 유효한 데이터(valid data)를 지시하는 수준에 있을 때 데이터 신호 내의 논리 수준의 변화를 수반한다. 버스가 사용가능한 때에 스테이션은 전송을 시작할 수 있다. 이러한 경우에는 다른 모든 스테이션은 소위 "시작-조건"(이것도 역시 클락 신호가 유효한 데이터를 지시하는 수준에 있을 때 데이터 신호 내의 논리 수준의 변화를 수반한다)의 전송과 이와 같은 시작 조건 뒤에 소정 위치에서 전송된 주소를 모니터하여 메시지 전송에 관여하기 위하여 호출되었는지를 결정해야 한다.
이는 I2C 버스에 의한 전송에 속도 제한을 가하게 된다. 만일 전송 속도가 너무 빨라서 어느 한 스테이션이 그 전송을 모니터하기에는 너무 느리다면, 그러한 스테이션이 시작이나 종료 조건을 놓치거나 잘못된 시작 또는 종료 조건을 검출할 수 있고 이에 따라 잘못된 전송이나 전송 억제를 시도할 수 있기 때문에 오류가 발생할 수 있다.
일정한 속도에 이르기까지 기능할 수 있는 많은 집적 회로가 I2C 버스에 부착된 스테이션으로 사용 가능하다. 원칙적으로는 이러한 집적 회로보다 고속으로 메시지를 전송할 수 있는 부가 집적 회로를 설계하는 것도 가능하다. 그러나, 이러한 고속의 부가 회로가 종래의 I2C 버스에 존재하는 집적 회로와 결합되면 아무런 소용이 없게 된다. 이는 실질적으로 특정한 메시지의 전송에 관여하는 스테이션이 고속에서 그 특정한 메시지를 전송할 수 있는 경우에라도 느린 스테이션 내에서 누락되거나 잘못된 시작 및 종료 조건으로 인한 오류가 고속 전송 중에 일어날 수 있기 때문이다.
본 발명은,
스테이션,
상기 스테이션을 서로 연결하며 신호 프로토콜을 만족시키는 메시지의 교환을 위한 버스로서, 상기 메시지는 연속적으로 시분할 다중화된(time division multiplexed) 헤더 신호와 내용 신호 및 상기 메시지의 종료를 지시하는 신호를 포함하고, 상기 버스는 제1 및 제2 부분을 포함하는 버스 및
상기 제1 및 제2 부분을 서로 연결하는 브리지 스테이션을 포함하는 전자 장치에 관한 것이다.
본 발명은 또한 위와 같은 전자 장치에 사용되는 브리지 스테이션에 관한 것이다.
도 1은 본 발명에 따른 장치를 나타낸 것이고,
도 2는 메시지 전송의 신호 도표이고,
도 3은 제어 회로의 동작을 나타내는 흐름도이고,
도 4는 본 발명의 다른 실시예에 따른 장치를 나타낸 것이고,
도 5는 메시지 전송의 실시예의 신호를 나타낸 것이고,
도 6은 마스터 스테이션의 실시예를 나타낸 것이다.
본 발명의 목적은 전문에 따른 통신 버스 전송 시스템 내에서 일어날 수 있는 메시지 전송 속도를 오류 없이 증가시키는 것이다.
본 발명에 따른 전자 장치는 적어도 하나의 스테이션이 헤더(header) 신호에 의하여 상대적으로 빠른 클락 속도에서의 전송의 지시를 내린 후에 내용(content) 신호를 헤더 신호에 비해 상대적으로 빠른 클락 속도로 전송하도록 배열되며, 상대적으로 빠른 속도로 내용 신호를 갖는 메시지를 수신할 수 있는 적어도 하나의 스테이션과 스테이션의 부분 집합이 제1 부분을 경유하여 버스로 연결되어 있고, 브리지 스테이션(bridge station)은 제1 및 제2 부분 사이에서 헤더 신호를 전달하고, 지시의 검출에 응답하여 버스의 제2 부분에 내용 신호 대신 내용 신호와 무관한 대체(substitute) 신호를 대체하고, 메시지의 완료를 지시하는 신호에 응답하여 제1 및 제2 부분 사이에서 신호의 전달을 재개(resumption)하기 위하여 배열되며, 헤더 신호, 대체 신호 및 재개 이후에 전달된 신호는 모두 상대적으로 빠른 클락 속도보다 상대적으로 느린 클락 속도에서의 신호 프로토콜을 만족하는 것을 특징으로 한다. 이와 같은 전자 장치는 "저속" 및 "고속" 스테이션, 즉 어떤 (더 빠른) 속도에서 오류를 발생시키는 경향이 있는(error-prone) 스테이션과 오류가 없는(error-free) 스테이션을 함께 포함할 수 있다. 모든 "저속" 스테이션은 버스의 제2 부분으로부터 클락 신호를 수신한다.
신호 프로토콜의 운용을 위하여 모든 스테이션에 관련된 어떤 신호도 브리지 스테이션에 의해 전달되며 모든 스테이션에 도달한다. 그러나 높은 속도의 내용 신호는 브리지 스테이션에 의해 제1 클락 신호 컨덕터로 제한된다. 내용 신호의 고속 전송이 일어날 수 있는 시간 간격 동안 브리지 스테이션은 저속 스테이션에 고속 전송을 수반하지 않는 대체 신호를 나타낸다. 예를 들면 제2 부분의 클락 신호를 불활성 상태로 유지함으로써 정지 버스(quiet bus)의 상황을 전달한다. 이리하여 저속 스테이션은 고속 메시지 전송으로 인한 오류를 범하지 않게 된다.
본 발명에 따른 전자 장치는 버스 접근권(access right)의 중재(arbitration)를 위한 헤더를 사용하도록 배열된 스테이션을 갖는 실시예를 가질 수 있다. 중재 처리를 위하여 예를 들면, 표준 I2C 중재 프로토콜이 사용될 수 있다. 이와 같이 제1 부분으로부터 신호를 수신하는 스테이션과 제2 부분으로부터 신호를 수신하는 스테이션 모두가 중재에 관여하여 버스에 의한 메시지 전송을 제어하는 권리를 얻을 수 있다. 적어도 하나의 스테이션이 고속 전송을 원한다는 신호를 보내는 경우에 그 스테이션이 중재를 얻었는지는 헤더가 전송된 후에 분명해진다. 그 후 버스의 제2 부분에 연결된 것을 포함하여 다른 모든 스테이션은 수동적인 상태로 남아 있게 되며 대체 신호 동안 아무런 행동을 취하지 않는다. 이와 같이 버스의 양 부분에 걸치는 단순한 전체 중재 프로토콜이 사용될 수 있으며, 이와 동시에 내용 신호의 전송 중에 버스의 두 부분이 서로 분리되어야 하는지를 브리지 스테이션에 전달한다.
본 발명에 따른 전자 장치는 적어도 헤더 신호 동안 배선 논리 함수(wired logic function)로 집합적으로 신호를 수립하기 위해 배열된 다른 실시예를 가지고 있다. 여기서 브리지 스테이션은 헤더 신호의 전송 동안과 재개 후에 버스의 제1 부분에서 수립된 배선 논리 결과를 버스의 제2 부분으로 전달하고 또 그 반대로 하며, 또한 브리지 스테이션은 제2 부분을 위해 배선 논리 구동 신호를 발생시켜 제2 부분에 대체 신호를 구동한다. 배선 논리의 사용은 버스 배선을 최소화하고 중앙 집중화된 버스 제어 회로를 없애는 것을 가능하게 한다. 브리지 스테이션을 사용하는 것에 의해 배선 논리는 버스의 제2 부분을 통한 메시지 전송 동안 내내 사용될 수 있다.
본 발명에 따른 전자 장치는 제1 부분이 제1 및 제2 신호 컨덕터를 포함하고, 제 2 부분이 제3 및 제4 신호 컨덕터를 포함하는 다른 실시예를 가지고 있다. 신호 프로토콜은 메시지의 완료가 제2 및 제4 신호 컨덕터의 포텐셜이 소정의 논리 수준을 갖고 있을 때 제1 및 제3 신호 컨덕터의 포텐셜이 제1 수준으로부터 제2 수준으로 논리적으로 변화하는 것에 의해 지시될 것을 요구한다. 브리지 스테이션은 제1 부분의 내용 신호의 전송 동안 제3 및 제4 신호 컨덕터를 제1 수준과 소정 논리 수준으로 각각 유지하며, 브리지 스테이션은 제2 신호 컨덕터의 포텐셜이 소정 논리 수준에 있을 때 제1 신호 컨덕터의 포텐셜이 제1 수준으로부터 제2 수준으로 논리적으로 변화하는 것을 검출하는 것에 응답하여 제3 신호 컨덕터의 포텐셜을 제1 수준으로부터 제2 수준으로 이르게 한다. 메시지의 완료를 지시하는 신호는 예를 들면 I2C 버스 내의 종료 조건(stop-condition)이 될 수 있다. 이는 클락 신호 컨덕터(SCL)가 유효한 데이터(valid data)를 지시할 때 데이터 신호 컨덕터(SDA)가 낮은 수준에서 높은 수준으로 변화하는 것을 수반한다. 본 발명에 따르면, 단지 제1 부분의 메시지의 완료를 지시하는 신호의 뒤에 따라오는 논리 수준을 제2 부분으로 전달하는 것에 의해 메시지의 완료를 지시하는 신호를 제2 부분으로 전달할 수 있다. 제2 부분은 대체 신호 뒤와 이러한 전달 전에는 아무런 변화를 겪는 것이 요구되지 않으며, 그러므로 제1 부분과 매우 빨리 통신을 시작할 수 있다.
본 발명에 따른 전자 장치는 제3 및 제4 신호 컨덕터 중 적어도 하나의 포텐셜이 대체 신호의 전송 중에 스테이션의 부분 집합에 의해 영향을 받는 배선 논리 함수에 의해 수립되는 다른 실시예를 가질 수 있다. 브리지 스테이션은 제3 및 제4 신호 컨덕터 중 적어도 하나의 포텐셜을 모니터하며, 브리지 스테이션은 상기 제3 및 제4 신호 컨덕터의 포텐셜 내의 변화를 검출하는 것에 응답하여 제1 및 제2 부분 사이의 신호 전달을 다시 시작한다. 버스 장애(hang-up)의 경우에는 제2 부분에 연결되어 있는 스테이션은 제1 부분으로의 연결을 재개하도록 브리지 스테이션을 강제할 수 있다. 이러한 스테이션은 예를 들어 타임아웃(time-out) 간격이 끝날 때까지 대체 신호만이 수신되면 이와 같이 할 수 있다. 신호 전달이 다시 시작된 이후에는 스테이션은 예를 들면 버스 통신 시스템 내의 다른 스테이션의 리셋(reset)을 강제할 수 있다.
본 발명에 따른 전자 장치는 적어도 하나의 스테이션이 버스의 제1 부분을 구동하는 배선 논리 구동 회로와 푸시풀(push-pull) 구동 회로를 포함하며, 적어도 하나의 스테이션이 헤더 신호의 전송 중과 메시지의 완료를 지시하는 신호의 전송이 끝난 후에 배선 논리 구동 회로에 의해 제1 부분을 구동하고, 적어도 하나의 스테이션이 내용 신호의 전송 동안 푸시풀 구동 회로에 의하여 제1 부분을 구동한다. 여기에서 언급된 푸시풀 연산에 의한이라는 것은 전류를 공급할 수 있는 각각의 요소가 포텐셜 수준 내의 서로 반대되는 변환의 각각을 시작하도록 능동적으로 스위치되는 모든 동작을 의미한다. 푸시풀 구동은 고속을 사용하는 것을 가능하게 하지만 배선 논리와는 호환되지 않는다. 브리지 스테이션은 제1 부분의 내용 신호를 위한 푸시풀 구동을 제2 부분의 배선 논리와 결합시키는 것을 가능하게 한다.
푸시풀 구동은 특히 클락 신호에 있어서 바람직한데, 왜냐하면 이 신호는 일반적으로 데이터 신호에 비해(특히 I2C 버스 내에서) 높은 주파수를 갖기 때문이다. 이와 같이 메시지의 대부분 동안, 즉 내용 신호 동안의 클락 신호에 대하여 푸시풀 구동을 하는 다중 클락 소스가 사용될 수 있다.
본 발명에 따른 전자 장치는 적어도 하나의 스테이션이 각각 상대적으로 빠른 클락 속도를 갖는 전송과 그렇지 않은 전송을 지시하는 적어도 두 가지 형태의 헤더 신호를 전송할 수 있는 다른 실시예를 가지고 있다. 여기서, 브리지 스테이션은 상대적으로 빠른 클락 속도를 갖지 않는 전송을 지시하는 헤더 신호의 형태에 응답하여 제1 및 제2 부분 사이에서 계속해서 신호를 전달한다. 이와 같이, 적어도 하나의 스테이션이, 예를 들면 버스의 제2 부분에 연결되어 있는 스테이션과의 통신을 위하여, 브리지 스테이션이 열린 상태로 있는지 또는 내용 신호의 고속 전송을 위하여 버스의 두 부분을 분리시키는지를 선택할 수도 있다.
본 발명에 따른 전자 장치는 적어도 하나의 스테이션이 상대적으로 빠른 클락 속도로 내용 신호보다 앞서며 헤더 신호의 뒤에 따라오는 주소 신호를 전송하도록 배열된 다른 실시예를 가지고 있다. 여기에서 부분 집합의 스테이션의 각 특정한 스테이션은 주소 신호가 스테이션의 특정한 하나의 주소와 일치하는지에 의존하여 메시지에 대해 선택적으로 응답한다. 이와 같이, 고속을 지시하고 중재의 목적을 위해 사용될 수 있는 헤더만이 저속으로 전송될 필요가 있다. 주소 지정, 즉 제1 부분에 연결된 여러 스테이션 중 하나를 선택하는 것도 역시 고속으로 행해질 수 있다.
본 발명에 따른 전자 장치는 적어도 하나의 스테이션이 상대적으로 빠른 클락 속도로 메시지의 완료를 지시하는 신호보다 앞서는 다른 내용 신호보다 앞서며 내용 신호의 뒤에 따라오는 다른 주소 신호를 전송하도록 배열된 다른 실시예를 가지고 있다. 다른 주소 신호와 다른 내용 신호는 상대적으로 빠른 클락 속도에서 전송되며 부분 집합의 스테이션의 각 특정한 스테이션은 다른 주소 신호가 스테이션의 특정한 하나의 주소와 일치하는 지에 의존하여 다른 내용 신호에 대해 선택적으로 응답한다. 브리지 스테이션은 다른 주소 신호와 다른 내용 신호의 전송 동안 제2 부분에 대체 신호를 유지한다. 이와 같이 제2 부분이 분리된 채로 여러 다른 스테이션에 대해 고속으로 주소가 지정될 수 있다. 이는 예를 들면 해당하는 주소 뒤에 I2C 프로토콜에 따라 제1 부분으로 공급되는 반복되는 시작 조건을 사용함으로써 가능하다.
이와 같은 장점의 대부분은 브리지 스테이션에 의해 가능하다. 본 발명은 느린 스테이션을 제2 부분에 연결하여 이와 같은 특성을 이용하는 것을 가능하게 한다. 이는 비록 느린 스테이션이 버스로의 연결이 완전히 임의적인 종래의 I2C 스테이션인 경우에도 마찬가지이다.
도 1은 본 발명에 따른 장치와 제1 및 제2 부분(12a, 12b)을 포함하는 통신 버스(12a, 12b)를 나타내고 있다. 장치는 통신 버스(12a, 12b)에 연결되어 있는 다수의 스테이션(10a - 10e)과 통신 버스의 두 부분(12a, 12b)에 연결되어 있는 브리지 스테이션(14)을 포함하고 있다. 버스의 각 부분은 클락 신호 컨덕터(SCL, SCLH)와 데이터 신호 컨덕터(SDA, SDAH)를 포함하고 있다. 스테이션(10a - 10e)은 저항(Rs)을 경유하여 컨덕터(12a, 12b)에 연결되어 있는데, 저항은 간섭 펄스와 과도하게 빠른 신호 에지로 인한 링잉(ringing)을 억제하는 일을 한다.
스테이션(10a - 10e)은 각각 버스의 제1 및 제2 부분(12a, 12b)에 대응하는 제1 및 제2 부분 집합(10a - 10c, 10d - 10e)으로 나뉘어져 있다. 부분 집합에 소속되어 있는 각 스테이션(10a - 10e)은 그 부분 집합(10a - 10c, 10d - 10e)에 대응하는 부분(12a, 12b)의 클락 신호 컨덕터(SCL, SCLH)와 데이터 신호 컨덕터(SDA, SDAH)로 연결되어 있다.
각 스테이션(10a - 10e)에서 데이터 신호 컨덕터(SDA, SDAH)로의 연결부는 입력 필터(도시하지 않음)로의 커플링(102a - 102e)을 가지고 있다. 각 스테이션에서 데이터 신호 컨덕터(SDA, SDAH)로의 연결부는 트랜지스터(100a - 100e)의 채널을 경유하여 제1 전원 연결부(Vss)로 연결되어 있다. 각 부분(12a, 12b)의 데이터 신호 컨덕터(SDA, SDAH)는 각 컨덕터(SDA, SDAH)의 저항(Rp)을 경유하여 각각의 제2 전원 연결부(Vdd1, Vdd2)로 연결되어 있다.
각 스테이션(10a - 10e)에서 클락 신호 컨덕터(SCL, SCLH)로의 연결부는 다른(further) 입력 필터(도시하지 않음)로의 커플링(104a - 104e)을 가지고 있다. 스테이션의 일부(10c, 10d)에서 클락 신호 컨덕터(SCL, SCLH)로의 연결부는 트랜지스터(106c, 106d)의 채널을 경유하여 제1 전원 연결부(Vss)로 연결되어 있다. 이와 같은 트랜지스터(106a, 106b, 106e)는 다른 스테이션(100a, 100b, 100e)에서는 임의적이다. 각 부분(12a, 12b)의 클락 신호 컨덕터(SCL, SCLH)는 각 컨덕터의 저항(Rp)을 경유하여 각각의 제2 전원 연결부(Vdd1, Vdd2)로 연결되어 있다.
제1 부분(12a)에 연결되어 있는 적어도 하나의 스테이션(10c)은 제1 부분(12a)의 클락 신호 컨덕터(SCLH)와 제2 전원 연결부(Vdd1) 사이에 연결되어 있으며 스위칭할 수 있는 전류 소스(108)를 포함한다. 스위칭할 수 있는 전류 소스로는 예를 들면 드레인이 클락 신호 컨덕터(SCLH)에 연결되어 있는 MOS 트랜지스터(도시하지 않음)가 사용될 수 있다. 이 MOS 트랜지스터는 오류로 인하여 전류 소스(108)가 트랜지스터(106a - 106e)에 전류가 흐르도록 동시에 전류를 공급하는 경우에도 장치에 손상을 입히지 않도록 작게 만들어지는 것이 바람직하다.
브리지 스테이션(14)은 채널이 버스의 두 부분(12a, 12b)의 데이터 신호 컨덕터(SDA, SDAH)를 연결하고 있는 제1 트랜지스터(DBT)를 포함한다. 브리지 스테이션(14)은 채널이 버스의 두 부분(12a, 12b)의 클락 신호 컨덕터(SCL, SCLH)를 연결하고 있는 제2 트랜지스터(CBT)를 포함한다. 브리지 스테이션(14)은 채널이 버스(12a, 12b)의 제2 부분(12b)의 데이터 신호 컨덕터(SDA)를 제1 전원 연결부(Vss)로 연결시키는 제3 트랜지스터(DPT 149)를 포함한다. 브리지 스테이션(14)은 버스의 두 부분(12a, 12b) 모두의 데이터 신호 컨덕터(SDA, SDAH)와 클락 신호 컨덕터(SCL, SCLH)로부터 입력 신호를 수신하는 제어 회로를 포함한다. 제어 회로(148)는 제1, 제2 및 제3 트랜지스터(DBT, CBT, 149)의 제어 전극에 각각 연결된 출력을 가지고 있다.
또한, 스테이션의 첫 번째 부분 집합(10a - 10c)과 같이, 브리지 스테이션(14)은 제1 부분(12a)의 데이터 신호 컨덕터(SDAH)와 클락 신호 컨덕터(SCLH)로부터 입력 필터(도시하지 않음)와 다른 입력 필터(도시하지 않음)로 각각 향하는 커플링(142)을 포함하고 있다. 브리지 스테이션(14)은 또한 그 채널이 제1 부분(12a)의 데이터 신호 컨덕터(SDAH)와 클락 신호 컨덕터(SCLH)를 제1 전원 연결부(Vss)로 연결하고 있는 트랜지스터(140, 146)를 포함하고 있다. 브리지 스테이션(14)은 또한 제1 부분(12a)의 클락 신호 컨덕터(SCLH)와 제2 전원 연결부(Vdd1) 사이에 연결되어 있는 스위칭할 수 있는 전류 소스(147)를 포함하고 있다.
동작 중에 장치는 제1 및 제2 모드로 기능할 수 있다. 제1 모드에서, 장치는 완전히 종래의 I2C 프로토콜에 따라 기능한다. 제1 모드에서, 브리지 스테이션(14) 내의 제어 회로(148)는 제1 및 제2 트랜지스터(CBT, DBT)의 제어 전극을 두 개의 제2 전원 전압(Vdd1, Vdd2) 중 가장 낮은 포텐셜 수준으로 구동하여 제1 및 제2 트랜지스터(CBT, DBT)가 버스의 제1 부분(12a)으로부터 제2 부분(12b)으로 신호를 전달하고, 또 그 반대로 할 수 있도록 한다. 한 부분(12a, 12b)의 컨덕터(SCL, SCLH, SDA, SDAH)의 포텐셜이 제1 전원 포텐셜로 끌리면, 다른 부분(12a, 12b)의 해당하는 컨덕터(SCL, SCLH, SDA, SDAH)의 포텐셜도 역시 낮게 끌린다. 그렇지 않으면, 컨덕터의 포텐셜은 저항(Rp)에 의하여 관련된 제2 전원 연결부(Vdd1, Vdd2)의 포텐셜까지 끌어올려진다. 원칙적으로는 브리지 스테이션(14)은 버스를 제1 전원 연결부(Vss)와 스위칭할 수 있는 전류 소스(148)로 연결하고 있는 트랜지스터(140, 144, 149)를 제1 모드에서 (브리지 스테이션이 통상의 스테이션으로 I2C 프로토콜에 관여하고 있지 않은 한) 도통하지 않은 상태로 남겨 둔다.
제2 전원 포텐셜(Vdd1, Vdd2)은 예를 들면 제1 전원 연결부(Vss)에 비해 3.3 V 및 5 V 높게 정할 수 있다. 다른 제2 전원 포텐셜(Vdd1, Vdd2)이 또한 사용될 수도 있다. 이렇게 하면 버스의 각 부분(12a, 12b)이 다른 전원에서 동작할 수 있다. 이리하여, 제1 및 제2 트랜지스터(CBT, DBT)는 다른 전원 전압에서 동작하는 스테이션(10a - 10e)의 부분 집합의 사용을 허용하는 버스의 두 부분(12a, 12b) 사이의 전압 수준 쉬프트를 제공하는 것과 제1 부분에서 고속 메시지 전송이 이루어질 때 두 부분을 분리하는 두 가지 목적을 수행할 수 있다. (고속 메시지 전송이 가능한) 제1 부분(12a)의 제2 전원 포텐셜(Vdd1)은 제2 부분(12b)의 그것에 비해 낮은 것이 바람직하다. 특히 이는 고주파수로 인한 늘어나는 전력 소비의 효과를 상쇄시킬 수 있다. 그러나, 포텐셜(Vdd1, Vdd2)은 서로 동일하게 선택될 수도 있다. 이러한 경우에는 제1 및 제2 트랜지스터(CBT, DBT)는 버스의 두 부분(12a, 12b)을 연결하거나 연결을 끊는 스위치로서만 기능한다.
제1 모드에서 스테이션들은 I2C 프로토콜을 사용하여 서로 통신할 수 있다. 이 프로토콜은 1994년에 필립스 반도체에 의해 발행된 "데이터 핸드북 IC20:80C51에 기반한 8비트 마이크로 컨트롤러"의 1141 - 1159 쪽에 설명되어 있다. 요약하면, 이 프로토콜은 버스의 정지 상태(quiet state), 즉 모든 컨덕터(SDA, SDAH, SCL, SCLH)가 관련된 제2 전원의 포텐셜(Vdd1, Vdd2)을 갖는 상태로부터 시작한다. 통신을 시작하고자 하는 하나의 스테이션(예를 들면 10c)이 (트랜지스터(100c)의 채널을 도통하게 함으로써) 데이터 신호 컨덕터(SDA, SDAH)의 포텐셜을 제1 전원 포텐셜(Vss)로 끌어옴으로써 시작 조건을 발생시킨다. 클락 신호 컨덕터(SCL, SCLH)의 포텐셜은 (트랜지스터(106c)의 채널을 도통하지 않은 상태로 둠으로써) 제2 전원 포텐셜(Vdd1, Vdd2) 수준으로 유지된다. 컨덕터(SDA, SDAH, SCL, SCLH)의 신호의 이러한 조합이 시작 조건이라고 불린다. 그 다음, 스테이션(10c)이 버스를 제1 전원(Vss)과 연결하고 있는 트랜지스터(100c, 106c)를 도통하게 하거나 도통하지 않게 함으로써 클락 신호 펄스와 데이터 신호 수준의 열(series)을 발생시킨다. 데이터는 클락 신호 컨덕터(SCL, SCLH)가 제2 전원 포텐셜(Vdd1, Vdd2)로 끌리는 것을 허용함으로써 유효하게 된다. 다른 스테이션(10a - 10e)은 (클락 신호 컨덕터(SCL, SCLH)를 제1 전원 연결부(Vss)로 연결하고 있는 트랜지스터(106a - 106c)를 사용하여) 클락 신호 컨덕터가 제1 전원 포텐셜(Vss)로 끌리도록 유지함으로써 클락 펄스를 지연시킬 수 있다. 이는 다른 스테이션(10a - 10e)이 데이터를 운용하는데 요구되는 충분한 시간을 갖도록 해 준다.
통신을 시작하고자 하는 스테이션(10c)("마스터(master) 스테이션"이라고 한다)은 데이터로서 헤더를 버스(12a, 12b)에 공급하고, 이어 통신하고자 하는 "슬레이브(slave)" 스테이션의 주소와 마스터 스테이션과 슬레이브 스테이션 중 어느 쪽이 버스에 데이터를 쓰는지를 지시하는 1비트의 데이터(읽기/쓰기 비트)를 공급한다. 각 스테이션(10a - 10e)은 스파이크(spike)와 같은 잡음을 제거하는 입력 필터(도시하지 않음)를 경유하여 데이터 신호와 클락 신호를 버스(12a, 12b)로부터 수신한다. 각 스테이션(10a - 10e)은 수신된 신호가 자신의 주소를 갖고 있는지와 읽기 또는 쓰기가 요구되는지를 결정하고 이에 따라 통신에 관여하기 시작한다.
다음으로 마스터 스테이션(10c)이나 슬레이브 스테이션(10a - 10e)이 버스(12a, 12b)로 데이터를 공급한다. 이러한 데이터 교환이 있은 후에 마스터 스테이션(10c)은 다른 슬레이브 스테이션(10a - 10e)과의 데이터 교환을 위하여 갱신된 시작 조건을 발령할 수 있으며 이어서 슬레이브 스테이션(10a - 10e)의 다른 주소와 읽기/쓰기 비트가 뒤따른다. 마지막으로, 마스터 스테이션은 클락 신호 컨덕터(SCL, SCLH)의 포텐셜이 제2 전원 포텐셜(Vdd1, Vdd2) 수준으로 남아 있는 때에 데이터 신호 컨덕터(SDA, SDAH)의 포텐셜이 제1 전원 포텐셜(Vss)로부터 제2 전원 포텐셜(Vdd1, Vdd2)로 끌리도록 함으로써 소위 "종료 조건"을 발생시킨다.
I2C 프로토콜에서, 데이터는 8개의 연속적인 비트를 단위로 전송된다. 각 단위 다음에는 데이터를 수신하는 스테이션(10a - 10e)이 데이터 신호 컨덕터(SDA, SDAH)의 포텐셜을 제1 전원 포텐셜로 끌고 클락 신호 컨덕터(SCL, SCLH)의 포텐셜이 제2 전원 포텐셜(Vdd1, Vdd2)로 끌리는 것을 허용함으로써 수령 승인(acknowledge reception)을 할 수 있는 승인 비트(acknowledge bit)가 전송된다. 수신 스테이션(10a - 10e)이 단위를 빠뜨리거나 단위를 운용할 수 없는 경우에는 수신 스테이션(10a - 10e)은 승인 비트의 클락 신호 펄스 동안 데이터 컨덕터(SDA, SDAH)의 포텐셜이 제2 전원(Vdd1, Vdd2)으로 끌린 채로 유지되도록 허용한다. 이에 응답하여, 단위를 전송한 스테이션(10a - 10e)은 예를 들면 전송을 재시도하거나 전송을 중단한다.
하나 이상의 스테이션(10a - 10e)이 시작 조건과 그 후의 데이터를 발생시킴으로써 마스터 스테이션이 되려고 시도할 수도 있다. 이러한 스테이션(10a - 10e)이 버스(12a, 12b)가 사용중(busy)(시작 조건이 전송되고 그에 따르는 종료 조건이 아직 전송되지 않은 경우)인 것을 알아차리게 되면, 버스(12a, 12b)가 정지(quiet) 상태로 될 때까지 기다린다. 이는 두 스테이션(10a - 10e)이 실질적으로 동일한 시간에 시작 조건을 발생시킬 가능성을 남겨두고 있다. 이러한 문제점을 해결하기 위하여 스테이션(10a - 10e)은 데이터 신호 컨덕터(SDA, SDAH)의 포텐셜을 모니터한다. 만일, 데이터 신호 컨덕터(SDA, SDAH)의 포텐셜이 제2 전원 포텐셜(Vdd1, Vdd2)로 끌리도록 허용하기 위하여 스테이션(10a - 10e)이 그 트랜지스터(106a - 106c)를 도통하지 않은 상태로 두었을 때 (승인을 제외한) 어떤 클락 펄스 동안, 이 포텐셜이 제1 전원 포텐셜(Vss)로 끌린다면, 스테이션(10a - 10e)은 다른 스테이션(10a - 10e)이 또한 마스터 스테이션이 되기를 시도하고 있다고 결론짓고 다음 종료 조건이 지날 때까지 전송을 중단한다(물론 자신의 주소가 지정되지 않은 경우에 한한다). 이러한 과정은 중재라고 불리며, 전송을 중단한 스테이션(10a - 10e)은 중재를 잃었다고 한다.
동작의 제2 모드("고속 모드")에서는, 제1 부분(12a)의 클락 신호 컨덕터(SCLH)의 포텐셜이 제2 전원 연결부(Vdd1)로 끌리는 것과 함께 능동적으로 속도를 증가시키기 위하여 스위칭할 수 있는 전류 소스(108, 147)가 사용된다. 이는 클락 신호 내에 상승 에지를 발생시키고, 트랜지스터와 같이 능동적으로 스위치가 켜지고 뒤따르는 반대 에지 전에만 다시 스위치가 꺼지는 소자의 하강 에지를 발생시키기 위한 푸시풀 단계를 형성한다. 이는 단지 하나의 에지만이 능동적으로 발생되고, 다른 스테이션이 클락 신호 컨덕터(SCL)를 구동하지 않으면 다른 에지가 저항을 통해 충전함으로써 일어나는 제1 모드의 배선 논리 구동과는 대조적이다.
제1 모드에서, 클락 신호의 주파수는 일반적으로 400 kbit/sec이하이고, 제2 모드에서 클락 신호의 주파수는 3.4 Mbit/sec까지 올라간다. 즉, 400 kbit/sec에 비해서는 아주 크고, 일반적으로 1 Mbit/sec를 넘는다. 본 발명의 목적은 이와 같은 제2 모드의 동작이 이러한 모드에 대한 배려 없이 설계된(예를 들면 이러한 고주파수를 걸러내기 위한 입력 필터(도시하지 않음)를 포함하고 있는) 스테이션(10a - 10e)도 포함하는 장치 내에서도 가능하도록 하는 것이다. 본 발명의 다른 목적은 이와 같은 제2 모드를 I2C 프로토콜의 중재 및 승인 과정과 결합시키는 것이다.
도 2는 제2의, 고속 모드를 사용한 메시지 전송의 신호 도표를 보여준다. tH 시간 전까지 메시지 전송은 제1 모드(종래의 I2C)에서 시작 조건 S와 함께 시작하며, 이어서 헤더 비트 1-9가 뒤따른다. 이는 버스의 양쪽 부분(12a, 12b)의 컨덕터(SDA, SDAH, SCL, SCLH)를 사용하여 이루어진다. 중재는 제1 모드의 헤더 전송 중에 일어나고 따라서 제1 모드는 중재 모드가 된다. 중재는 고속 모드의 정보 교환을 원하는 스테이션(10a - 10e)이 자신이 중재를 잃었거나 또는 다른 모든 스테이션(10a - 10e)이 중재를 잃었다는 사실을 검출한 것을 확인하게 하도록 하기 위해 사용된다. 이는 장치 내의 고속 모드 전송이 가능한 각 스테이션에 고유한 헤더를 할당함으로써 얻어진다(즉, 이와 같은 각 스테이션에 대해 고유한 헤더는 모두 다르다). 이런 고유한 헤더는 종래의 I2C 메시지 전송에 사용되는 어떤 헤더보다 "낮은" 값을 갖는다(버스(12a, 12b)에서 종래의 I2C 메시지 전송에 사용되는 헤더를 갖는 스테이션(10a - 10e)은 버스(12a, 12b)에서 고유한 헤더를 갖는 스테이션(10a - 10e)에 대해서는 항상 중재를 잃는다는 의미에서 낮은 값이다).
고유한 헤더는 예를 들면 00001xxx(전송 순서에서, 0은 데이터 신호 컨덕터(SDA, SDAH)를 제1 전원 연결부로 연결하는 트랜지스터(100a - 100e)에 의해 데이터 신호 컨덕터(SDA, SDAH)가 제1 전원 포텐셜(Vss)로 끌리는 것을 지시하고, 1은 트랜지스터(100a - 100e)를 도통하지 않은 상태로 유지하는 것을 지시하며, "x"는 특정한 스테이션의 고유한 코드에 특유한 트랜지스터(100a - 100e)의 상태를 지시한다)의 범위에 있을 수 있다. 표준 I2C 헤더는 앞쪽 네 비트 중에서 적어도 하나의 "1"비트를 가지고 있다. 이와 같이 고유한 헤더를 선택하면 다른 범위의 헤더 00000xxx를 사용할 수 있게 되고, 스테이션(10a - 10e)에 의해 이러한 헤더가 사용되면 예를 들면 I2C로부터 알려진 소위 일반적인 신호와 같은 특별한 목적을 갖는 고유한 헤더에 대한 중재의 획득을 보증하도록 할 수 있다.
스테이션(10a - 10e)은 예를 들면 통신 상대방이 그러한 고속 모드에서 동작 가능하지 않다는 것이 알려져 있기 때문에 고속 모드에서의 통신을 원하지 않는 경우에는 종래의 I2C 헤더를 사용하거나 고속 모드를 사용하기를 원하는 경우에는 고유한 헤더를 사용하는 옵션을 갖는다. 제1 모드(종래의 I2C)에서 헤더의 전송은 모든 스테이션이 중재에 관여하도록 허용한다. 헤더 뒤에는 선택적으로 승인 비트가 뒤따르며, 이는 승인되어서는 안 된다.
예를 들면 제2 고속 모드에서 통신하기를 원하는 스테이션(10c)이 중재를 얻어 마스터 스테이션이 되면, tH 시간에 고속 모드로 전환된다. tH 시간 이후에 마스터 스테이션은 데이터 전송 모드로 들어간다. 이 모드에서 마스터 스테이션(10c)은 갱신된 시작 조건 Sr에 이어 슬레이브 스테이션의 주소(1 - 7 비트)와 읽기/쓰기 비트(8)를 전송한다. 주소는 I2C 버스를 위해 정의된 것과 같이 확장될 수 있다. 다음에는 승인 비트와 각각의 승인 비트를 갖는 다수의 데이터 단위가 전송된다. 제2의, 고속 모드 또는 데이터 전송 모드에서는 마스터 스테이션은 클락 신호 컨덕터(SCLH)를 제1 전원 연결부(Vss)에 연결시키는 트랜지스터(100c)를 도통하지 않게 함으로써 정상적으로 클락 신호(SCLH)의 상승 에지를 발생시키고, 스위칭할 수 있는 전류 소스(108)를 활성화하여 클락 신호 컨덕터(SCLH)로 전류를 공급한다. 이는 도 2에서 직선의 상승 에지를 사용하여 나타나 있으며, 스위칭할 수 있는 전류 소스가 활성화되지 않고 상승 에지가 저항(Rs)에 의해 일어난 경우에 나타난 지수 함수로 상승하는 에지를 대신하는 것이다.
선택적으로, 마스터 스테이션(10c)은 데이터 단위의 각 첫 번째 비트에 대하여 클락 신호 컨덕터(SCLH)의 클락 신호의 상승 에지에서 스위칭할 수 있는 전류 소스(108)를 불활성 상태로 둔다. 이 경우에는 클락 신호 컨덕터(SCLH)의 포텐셜은 제2 전원 연결부(Vdd1)에 연결된 저항(Rs)에 의하여 충전되어 상승하도록 된다. 이는 슬레이브 스테이션(10a, 10b)이 마스터 스테이션(10c)과의 통신에 관여하도록 허용하여 클락 신호 컨덕터(SCLH)를 제1 전원 연결부(Vss)로 연결하는 트랜지스터(106a, 106b)를 도통하도록 유지함으로써 클락 신호의 상승 에지를 지연시킨다. 마스터 스테이션은 클락 신호 컨덕터(SCLH)의 포텐셜이 올라간 후에만 클락 신호 펄스의 발생을 다시 시작한다. 이와 같이 슬레이브 스테이션(10a, 10b)은 그 데이터 단위를 운용할 수 있는 준비가 될 때까지 다음 데이터 단위의 전송을 지연시킬 수 있다.
하나의 슬레이브 스테이션(10a, 10b)과의 데이터 교환이 완료된 후에, 마스터 스테이션(10c)은 갱신된 시작 조건 Sr*(대시 선으로 나타난)을 발생시킬 수 있다. 이 다음에는 새로운 슬레이브 스테이션의 주소와 새로운 읽기/쓰기 비트가 부가적인 데이터 교환을 위해 뒤따른다. 이는 얼마든지 반복될 수 있다. 갱신된 시작 조건 Sr* 대신 마스터 스테이션은 메시지 전송의 완료와 갱신된 중재를 위한 준비가 되었음을 지시하는 종료 조건 P를 발생시킬 수도 있다. 이는 제2 고속 모드를 끝내며, tFS 시간에 제1의, 종래의 I2C 모드로 돌아간다.
브리지 스테이션(14)은 제2 고속 모드 동안 버스의 제2 부분(12b)을 제1 부분(12a)으로부터 분리시킨다. 이러한 목적을 위하여 제어 회로(148)는 버스(12a, 12b)에서의 전송을 모니터한다.
도 3은 제어 회로(148)의 동작을 보여주는 흐름도이다. 초기에, 제어 회로(148)는 두 개의 전원 포텐셜(Vdd1, Vdd2) 중 낮은 쪽을 제1 및 제2 트랜지스터(CBT, DBT)의 제어 전극에 공급하여 이 트랜지스터(CBT, DBT)가 데이터 신호와 클락 신호를 버스(12a, 12b)의 한 부분으로부터 다른 부분으로 보내고 또 반대로 하도록 한다. 제어 회로(148)는 제3 트랜지스터(DPT)에 제1 전원 포텐셜(Vss)을 공급하여 트랜지스터가 도통하지 않은 상태를 유지하게 한다. 이 상태에서, 제어 회로(148)는 시작 조건에 대하여 버스를 모니터한다. 이는 흐름도의 단계(30)에 의해 나타나 있다. 이는 제어 회로(148)가 시작 조건을 검출할 때까지 계속된다. 제어 회로(148)는 다음으로 시작 조건에 뒤따르는 메시지의 헤더로부터 전송이 제2 고속 모드에서 일어날 것인지를 결정하는 두 번째 단계를 실행한다. 이는 그 헤더가 고속 모드의 전송을 할 수 있는 스테이션(10a - 10c)에 지정된 고유한 헤더 중 하나와 일치하는지를 결정함으로써 이루어진다. 바람직하게는 이 고유한 헤더는 중단되지 않는 범위를 형성한다. 이 경우에는 제어 회로(148)는 각 개별 고유 헤더를 저장할 필요가 없다.
만일 헤더가 고유한 헤더 중 어떤 것과도 일치하지 않는다면 고속 모드에서의 전송은 일어나지 않으며, 제어 회로는 세 번째 단계(34)를 실행한다. 세 번째 단계는 제어 회로가 종료 조건에 대하여 버스를 모니터하는 것이다. 이 종료 조건에 의하여 제어 회로는 제1 단계로 돌아간다.
만일 헤더가 고유한 헤더 중 어떤 것과 일치하면 고속 모드에서의 전송이 일어나게 되고, 제어 회로는 네 번째 단계(36)를 실행한다. 이 단계에서 제어 회로(148)는 두 부분의 데이터 신호 컨덕터(SDA, SDAH)를 연결하는 제1 트랜지스터(DBT)의 제어 전극의 포텐셜을 제1 전원 수준(Vss)으로 이르게 하여 제1 트랜지스터(DBT)를 도통하지 않은 상태로 만든다. 제어 회로(148)는 제2 전원 포텐셜 중 하나를 제3 트랜지스터(DPT)에 공급하여 제2 부분(12b)의 데이터 신호 컨덕터(SDA)를 제1 전원 포텐셜로 연결하고 있는 제3 트랜지스터(DPT)를 도통하게 한다. 다음, 제어 회로(148)는 클락 신호 컨덕터(SCL, SCLH)가 갱신된 시작 조건 Sr보다 먼저 헤더와 임의의 승인 비트 후에(모든 스테이션이 중재 결과를 받았다는 것이 확인되는 시간에) 올라갈 때까지 기다리고, 그 즉시 제어 회로(148)가 제1 전원 포텐셜(Vss)을 버스의 두 부분(12a, 12b)의 클락 신호 컨덕터(SCL, SCLH) 사이에 연결되어 있는 제2 트랜지스터(CBT)의 제어 전극에 공급한다. 이는 버스의 두 부분(12a, 12b)의 클락 신호 컨덕터(SCL, SCLH)를 분리시킨다.
다음, 제어 회로(148)는 종료 조건에 대하여 버스의 제1 부분을 모니터하는 흐름도의 다섯 번째 단계(38)를 실행한다. 그러한 종료 조건에 응답하여, 제어 회로(148)는 여섯 번째 단계(39)를 실행하는데, 여섯 번째 단계(39)에서는 제3 트랜지스터(DPT)를 도통하지 않게 만든다. 이는 버스의 제2 부분의 데이터 신호 컨덕터(SDA)의 포텐셜을 올라가게 하며, 버스의 제2 부분에도 종료 조건을 발생시킨다. 제어 회로(148)는 두 개의 제2 전원 포텐셜(Vdd1, Vdd2) 중에서 낮은 쪽을 제1 트랜지스터(DBT)의 제어 전극에 공급함으로써 제1 트랜지스터(DBT)를 도통시킨다. 제2 트랜지스터(CBT)의 제어 전극에도 두 개의 제2 전원 포텐셜(Vdd1, Vdd2) 중에서 낮은 쪽이 공급된다. 여섯 번째 단계(39) 후에 제어 회로(148)는 흐름도의 첫 번째 단계(30)로 돌아간다.
이러한 방법으로, 버스의 제2 부분(12b)의 신호가 버스의 제1 부분(12a)에서의 메시지 전송이 완료되었을 때 중재 후에 데이터는 없고 종료 조건이 따라오는 것으로 I2C 버스의 상태를 흉내낸다. 이와 같이, 버스의 제2 부분(12b)으로부터 데이터 신호와 클락 신호를 수신하는 스테이션(10d, 10e)은 제1 부분(12a)으로부터의 고주파수 신호에 노출되지 않는다. 그렇지만 버스의 제1 부분에서의 메시지 전송이 완료될 때까지 이 스테이션(10d, 10e)이 새로운 메시지를 시작하려고 시도하는 것을 허용하지 않는 정지하고 있지만 사용중인 버스(quiet but busy bus) 신호에 노출된다.
원칙적으로는, 브리지 스테이션(14)이 버스의 제1 부분(12a)을 통해 메시지가 교환되는 시간 동안 제2 부분(12b)을 경유하여 자신의 데이터를 교환하기 위하여 버스의 제2 부분(12b)으로 신호를 공급하도록 할 수 있다. 즉, 브리지 스테이션은 그 시간 동안 제2 부분에서 중재가 가능하도록 할 수도 있다. 그렇지만, 그런 경우에는 브리지 스테이션(14)은 두 부분(12a, 12b) 사이의 접촉을 재형성하기 전에 두 부분이 개별적으로 종료 조건 직후 또는 종료 조건 직전의 상태로 돌아간다는 것을 보증할 수 있어야 한다.
선택적으로, 제어 회로(148)는 버스의 제2 부분(12b) 역시 모니터할 수 있다. 이는 버스의 제1 부분의 메시지가 완료되지 않거나(never completed) 버스간의 연결이 오류로 인하여 재수립되지 않는 경우에 이러한 장애(hang-up)를 중단시키는 것을 가능하게 하므로 유리하다. 버스의 제2 부분(12b)에 연결되어 있는 스테이션(10d, 10e)은 이와 같은 장애를 검출하기 위한 감시(watchdog) 기능을 수행할 수 있다. 만일 시작 조건 후에 소정의 감시 시간 간격 내에 종료 조건이 검출되지 않으면, 버스의 제2 부분(12b)의 클락 신호 컨덕터(SCL)의 포텐셜을 수 회(한 번 또는 그 이상) 끌어내림으로써 버스의 제2 부분(12b)에 연결되어 있는 스테이션은 브레이크업(break-up) 신호를 발생시킬 수 있다. 제어 회로(148)는 선택적으로 버스의 제2 부분(12b)의 클락 신호 컨덕터(SCL)의 포텐셜 내의 결과적인 강하(dip)를 검출하고 이에 응답하여 제어 회로(148)가 두 개의 제2 전원 포텐셜(Vdd1, Vdd2) 중 낮은 쪽을 제1 및 제2 트랜지스터(CBT, DBT)의 제어 전극으로 공급하여 이 트랜지스터(CBT, DBT)가 버스(12a, 12b)의 한 부분으로부터 다른 부분으로 데이터 신호와 클락 신호를 보내고 또 그 반대로 하는 초기 상태(단계 30)로 돌려보낸다. 강하의 검출에 응답하여 제어 회로(148)는 또한 제1 전원 포텐셜(Vss)을 제3 트랜지스터(DPT)로 공급하여 이를 도통하지 않은 상태로 유지시킨다. 이는 스테이션(10d, 10e)이 장애에 관련된 어떤 스테이션을 리셋하기 위하여 버스의 두 부분(12a, 12b)에 신호(예를 들면 종료 조건)를 강제로 보낼 수 있게 한다.
도 1에서 브리지 스테이션에는 예를 들면 10c와 같은 다른 스테이션과 같이 버스의 제1 부분(12a)에 대한 표준 인터페이스가 제공된다. 이는 브리지 스테이션(14)이 표준 스테이션(10a - 10c)과 같은 기능을 하도록 허용한다. 각 스테이션(10a - 10e)은 별도의 IC 패키지 내에 포함되어 있다. 이 경우에 브리지 스테이션과 표준 스테이션의 기능은 버스(12a, 12b)와의 연결을 위하여 4개의 핀(SDA, SDAH, SCL, SCLH)을 필요로 하는 단일 IC 패키지 내에서 결합될 수 있다. 이러한 핀의 용도는 프로그램할 수 있도록 만들어질 수 있으며, 따라서 제2 부분(12b)으로의 연결을 위하여 사용되는 핀(SDA, SCL)을 적절히 프로그래밍하여 IC 패키지가 브리지 스테이션으로 사용되지 않는다면 이 핀이 다른 목적에도 사용될 수 있도록 할 수 있다. 이는 스테이션 중 하나(10c)에서 *로 표시가 된 두 개의 핀이 이와 같은 다른 목적(필요한 경우에)을 위해 사용되지만, 또한 버스 연결부(SDA, SDAH)로도 사용되는 경우이다.
물론 장치 내에 제2의 고속 모드만을 운용할 수 있는 스테이션이 있는 경우에는, 브리지 기능은 필수적이지는 않으며, 버스의 제2 부분(12b)은 생략될 수도 있다. 이 경우에는 버스의 제2 부분(12b)으로의 연결부는 다른 목적을 위해서도 사용될 수 있다.
도 1에 나타난 바와 같이, 스위칭할 수 있는 전류 소스는 제1 부분(12a)의 데이터 신호 컨덕터(SDAH)를 위해서는 사용되지 않는다. 대신 풀 업(pull-up) 저항(Rp)이 이 컨덕터의 포텐셜을 끌어올리기 위해 사용된다. 이는 스위칭할 수 있는 전류 소스(108)와 함께 발생된 빠른 클락 신호와 결합될 수 있다. 왜냐 하면, 데이터 신호는 클락 신호의 주파수의 절반만을 가질 것이 요구되기 때문이다. 물론 더 빠른 속도를 위해서는 스위칭할 수 있는 전류 소스가 클락 신호에 대해서와 마찬가지로 데이터 신호에 대해서도 사용될 수 있다. 그러나, 이는 구동 충돌을 피하기 위해서 더 정확한 타이밍을 요구한다.
도 4는 본 발명의 다른 실시예에 따른 장치를 보여 준다. 이 장치는 다수의 스테이션(40a - 40f)을 포함한다. 스테이션(40a - 40f)은 각각 클락 신호 컨덕터 (SCLm, SCLk)를 포함하는 두 개의 부분을 포함하고 있는 통신 버스를 경유하여 연결되어 있다. 데이터 신호 컨덕터(SDA)가 두 부분에 의해 공유된다. 또한, 장치는 공급 전압(Vdd)을 위한 공급 컨덕터(42)를 포함하고 있다. 공급 컨덕터(42)는 데이터 신호 컨덕터(SDA)와 두 개의 클락 신호 컨덕터(SCLk, SCLm)로 각각의 저항(Rp)을 경유하여 연결되어 있다. 스테이션 중 두 개(40a, 40b)는 데이터 신호 컨덕터(SDA)와 클락 신호 컨덕터 중 하나(SCLm)에 연결된 것으로 나타나 있다. 두 개의 다른 스테이션(40e, 40f)은 데이터 신호 컨덕터(SDA)와 클락 신호 컨덕터 중 하나(SCLk)에 연결된 것으로 나타나 있다. 나머지 스테이션(40c, 40d)은 데이터 신호 컨덕터와 두 개의 클락 신호 컨덕터 모두(SCLm, SCLk)에 연결된 것으로 나타나 있다. 예를 들면, 장치는 데이터 신호 컨덕터(SDA)와 두 개의 클락 신호 컨덕터(SCLm, SCLk)가 컨덕터 트랙으로 구현된 인쇄 회로 기판을 포함할 수 있다. 각 스테이션(40a - 40f)은 인쇄 회로 기판 위에 고정된 개별 집적 회로에 대응하며, 데이터 신호 컨덕터(SDA)와 하나 또는 그 이상의 클락 신호 컨덕터(SCLm, SCLk)에 전기적으로 연결되어 있다.
동작 중에, 정보는 버스(SDA, SCLk, SCLm)를 경유하여 스테이션 사이에서 전송된다. 정보 전송은 데이터 신호 컨덕터(SDA)와 하나의 클락 신호 컨덕터(SCL)를 포함하는 버스에 대한 필립스 데이터북 IC12a에 기술된 I2C 버스 설명서의 확장에 따라 수행된다. 정보 전송 동안, 정보의 한 비트가 데이터 신호 컨덕터(SDA)에 놓이고, 그 유효성이 관련된 클락 신호 컨덕터(SCLk, SCLm)의 포텐셜을 높게 만듦으로써 신호화된다. 정보의 다음 비트를 준비할 때는 클락 신호 컨덕터(SCLk, SCLm)의 포텐셜이 다시 낮아진다. 이어서 과정은 다음 비트에 대해서 반복된다. 정보 전송은 클락 신호가 적어도 제1 클락 신호 컨덕터(SCLk)를 경유하여 제공되는 경우에는 느린 속도(예를 들면, 초당 100k - 400k 클락 펄스의 클락 주파수)로 수행될 수도 있다. 정보 전송은 클락 신호가 제1 클락 신호 컨덕터(SCLk)를 경유하지 않고 제2 클락 신호 컨덕터(SCLm)를 경유하여 제공되는 경우에는 빠른 속도(예를 들면, 초당 4M 클락 펄스의 클락 주파수)로 수행될 수도 있다. 빠른 클락 속도에서 동작할 수 없는 스테이션(40c, 40d)은 이와 같이 고속 클락 신호에 노출되지 않는다.
메시지의 끝에서 버스에 대한 제어를 갖고 있는 마스터 스테이션(예를 들면 40c, 40d)이 적어도 제1 클락 신호 컨덕터(SCLk)(모든 스테이션이 제1 클락 신호 컨덕터(SCLk)에 연결되어 있지는 않은 경우에는 제1 및 제2 클락 신호 컨덕터(SCLk, SCLm))를 사용하여 메시지의 종료 신호를 보낸다. 이에 따라 빠른 클락 속도에서 동작할 수 없는 스테이션, 즉 스테이션(40e, 40f)을 포함한 모든 스테이션이 메시지의 정보 내용이 빠른 클락 속도를 사용하여 전송되더라도 메시지의 종료를 검출할 수 있다.
도 5는 버스(SDA, SCLm, SCLk)를 경유하여 일어나는 메시지 교환의 실시예를 나타내는 타이밍도이다. 메시지 교환은 메시지의 시작 신호(50)와 필요한 경우에는 잠재적으로 다른 마스터 스테이션 사이의 중재 신호(52)가 전송되는 시간 간격 으로 시작한다. 시작 신호(50)는 모든 스테이션(40a - 40f)에 대한 것이며 따라서 적어도 제1 클락 신호 컨덕터(SCLk)를 사용하여 전송되며, 일부 스테이션(40e, 40f)이 제2 클락 신호 컨덕터(SCLm)에만 연결되어 있는 경우에는 제2 클락 신호 컨덕터(SCLm)도 사용하여 전송된다.
시작 신호로는 소위 "시작 조건"(50)이 사용되며, 이는 두 클락 신호 컨덕터(SCLm, SCLk)의 포텐셜이 모두 높을 때, 즉 통상적으로 데이터 신호 컨덕터(SDA)가 유효 데이터 높음(valid data high) 신호를 전달할 때 보내는 신호인 수준일 때(또는 적어도 클락 신호 컨덕터가 모든 스테이션(40a - 40f)에 연결되어 있는 경우에는 제1 클락 신호 컨덕터(SCLk)의 포텐셜이 높을 때), 마스터 스테이션(예를 들면, 40c, 40d)에 의해 일어나는 데이터 신호 컨덕터(SDA)의 포텐셜의 수준 변화이다. 메시지를 시작하는 마스터 스테이션(예를 들면, 40c, 40d)은 낮은 포텐셜 전원 단말과 클락 신호 컨덕터(SCLm, SCLk) 사이에서 낮은 임피던스 경로를 제공함으로써 수준 변화를 일으킨다.
시작 조건은 중재 과정의 시작이다. 시작 조건은 다른 스테이션에 의해 검출된다. 검출의 결과로, 시작 조건을 보내지 않은 다른 마스터 스테이션(예를 들면 40c, 40d)은 종료 조건(추후 설명)이 검출될 때까지 메시지를 시작하는 것을 중단한다. 시작 조건을 전송한 마스터 스테이션은 자신이 버스의 제어를 요구하는 유일한 마스터 스테이션(예를 들면 40c, 40d)임을 확신할 수는 없다. 왜냐 하면, 다른 마스터 스테이션(예를 들면 40c, 40d)이 거의 동시에 시작 조건을 전송하였는지를 검출하는 것은 불가능하기 때문이다.
중재 과정은 버스의 제어를 요구하는 어떤 마스터 스테이션(예를 들면 40c, 40d)에 의해 전송된 8개의 데이터 비트를 포함하는 코드(52)의 전송에 의해 계속된다. 이러한 목적을 위하여 8개의 클락 펄스가 두 클락 신호 컨덕터에 발생된다(또는 클락 신호 컨덕터가 모든 스테이션(40a - 40f)에 연결되어 있는 경우에 적어도 제1 클락 신호 컨덕터(SCLk)가 높게(high) 된다). 이와 같은 클락 펄스를 발생시키기 위하여 스테이션은 버스의 배선 논리 동작을 사용한다. 스테이션은 능동적인 풀 업(pull up)을 사용하지는 않는다. 이는 어떤 스테이션도 데이터를 운용하기에 충분한 시간을 갖기 위하여 클락 펄스를 지연시키는 것을 허용한다.
시작 조건을 전송하고 여전히 중재에 관여하고 있는 각 마스터 스테이션(예를 들면 40c, 40d)은 클락 신호 컨덕터(SCLk, SCLm)를 끌어내려 클락 펄스를 발생시킨다. 이러한 각 마스터(예를 들면 40c, 40d)는 클락 신호 컨덕터가 끌어내려진 시간 간격 동안 그 코드에 따라 데이터 신호 컨덕터(SDA) 사이에 낮은 또는 높은 임피던스 경로를 제공하기 위하여 선택함으로써 그 코드의 비트를 차례로 데이터 신호 컨덕터(SDA)에 놓는다. 낮은 임피던스 경로를 제공하지 않았고 데이터 신호 컨덕터(SDA)가 끌어내려진 것을 이미 검출한 마스터 스테이션은 중재를 잃었다는 결론을 내리며 종료 조건을 검출할 때까지 클락 펄스와 데이터를 전송하기를 중단한다.
적어도 하나의 마스터 스테이션(예를 들면 40c, 40d)이 빠른 클락 속도(예를 들면 초당 4 Mbit)로 정보를 전송할 수 있다. 마스터 스테이션(예를 들면 40c, 40d)의 코드는 고유하게 선택되어 어떤 마스터 스테이션도 8번째 비트 이후의 데이터인 코드를 전송하는 것이 중단되지 않으면 중재를 얻었음을 확신할 수 있도록 된다.
빠른 클락 속도에서 정보를 전송할 수 있는 마스터 스테이션(예를 들면 40c, 40d)은, 중재를 얻고 또한 빠른 클락 속도로 정보를 전송할 수 있는 슬레이브 스테이션(40a - 40f)으로 정보를 전송하기를 원하면, 빠른 클락 속도로 스위칭할 수 있다. 이러한 경우에 마스터 스테이션(예를 들면 40c, 40d)은 tm 시간에 고속 모드로 스위칭한다. 고속 모드에서 마스터 스테이션(예를 들면 40c, 40d)은 제2 클락 신호 컨덕터(SCLm)를 경유하여 고속으로 클락 펄스를 전송하며 제1 클락 신호 컨덕터(SCLk)는 경유하지 않는다. 고속 모드에서 마스터 스테이션(예를 들면 40c, 40d)은 제1 클락 신호 컨덕터(SCLk)의 포텐셜을 낮은 수준으로 유지한다. 즉 데이터 신호 컨덕터(SDA)에 유효 데이터가 없음을 나타내는 수준이다.
도 5의 실시예에서 고속 모드에서의 전송은 갱신된 시작 조건으로 시작되며, 갱신된 시작 조건은 제2 클락 신호 컨덕터(SCLm)의 포텐셜이 높을 때 데이터 신호 컨덕터(SDA)의 포텐셜의 수준 변화로 구현된다. 갱신 시작 조건 다음에는 슬레이브 스테이션(예를 들면 40e, 40f)의 슬레이브 주소의 전송이 뒤따른다. 슬레이브 스테이션의 주소는 마스터 스테이션에 의해 발생되며 제2 클락 신호 컨덕터(SCLm)에 클락 펄스를 발생시키고 연속되는 클락 펄스의 높은 수준 동안 슬레이브 주소의 연속적인 비트를 공급함으로써 발생된다. 고속 정보 전송을 할 수 있는 슬레이브 스테이션(예를 들면 40e, 40f)은 전송된 주소를 모니터하고 자신의 주소를 검출한 슬레이브는 정보 전송에 관여하기 시작한다. 전송은 푸시 풀로 구동되는 제2 클락 신호 컨덕터(SCLm)만이 사용되는 경우를 제외하고는, I2C 설명서에 정의되어 있는 것과 같이 마스터 스테이션(예를 들면 40c, 40d)으로부터 슬레이브 스테이션(예를 들면 40e, 40f)으로 일어날 수 있으며, 반대로도 된다.
마스터 스테이션(예를 들면 40c, 40d)이 전송을 끝내면 (tk 시간에) 고속 모드로부터 스위치되고 종료 조건(56)에 의하여 메시지의 끝을 알린다. 종료 조건(56)은, 두 클락 신호 컨덕터(SCLm, SCLk)의 포텐셜이 모두 높을 때, 즉 통상적으로 유효한 데이터를 지시하는 수준일 때(모든 스테이션(40a - 40f)이 제1 클락 신호 컨덕터(SCLk)에 연결된 경우에는 그 클락 신호 컨덕터의 높은 수준을 만족시킬 때) 데이터 신호 컨덕터(SDA)의 수준 변화를 수반한다. 종료 조건 동안의 데이터 신호 컨덕터의 수준 변화는 시작 조건(50)의 경우와 반대이다.
모든 스테이션(40a - 40f)이 종료 조건(56)을 검출한다. 그 후에 마스터 스테이션(40a - 40f)은 버스에 대한 제어를 얻기 위한 시도를 자유롭게 할 수 있으며, 슬레이브 스테이션(40a - 40f)은 새로운 메시지가 있는지 버스를 모니터하여 정보 전송에 관련되어야 할 주소가 지정되어 있는지를 검출한다.
마스터 스테이션(40a - 40f)이 버스의 제어를 얻게 되면 낮은 클락 속도(예를 들면, 1 MHz 이하, 예를 들면 초당 100 - 400 kbit)에서 정보를 전송하는 쪽을 선택할 수도 있다. 이는, 예를 들면, 정보 전송에 관련된 슬레이브 스테이션이 저속에서의 정보 전송만을 할 수 있고, 고속(예를 들면, 1 MHz 이상, 예를 들면 초당 4 Mbit) 정보 전송을 할 수 없거나, 마스터 자신이 저속 정보 전송만을 할 수 있기 때문이다. 이러한 경우에는 마스터 스테이션(40a -40f)은 제1 클락 신호 컨덕터(SCLk)를 사용하여 기본적으로 I2C에 대하여 정해진 바에 따라 슬레이브 주소나 전송되어야 할 정보를 정의하는 클락 펄스를 전달한다.
초기 시작 조건(50)과 종료 조건(56) 사이에서 버스의 제어를 얻은 마스터 스테이션(40a - 40f)은 버스의 제어에 대해 새롭게 중재를 얻을 필요 없이 임의의 수의 추가적인 시작 조건과 그에 뒤따르는 슬레이브 스테이션 주소의 전송과 정보 전송을 발생시킬 수 있다. 추가적인 시작 조건에 뒤따르는 정보 전송이 저속에서 이루어지느냐 고속에서 이루어지느냐에 따라서 추가적인 시간 조건 동안 제1 클락 신호 컨덕터(SCLk) 또는 제2 클락 신호 컨덕터(SCLm)의 포텐셜이 높은 상태로 유지된다. 이리하여 하나의 메시지 전송에 고속 및 저속 전송의 어떠한 조합도 사용될 수 있다.
단지 하나의 클락 신호 컨덕터(SCLk 또는 SCLm)만을 모니터링하는 스테이션(40a - 40f)은 모니터하지 않는 클락 신호 컨덕터(SCLk 또는 SCLm)에 관련된 주소 지정 및 정보 전송을 인식하지 못한다. 이러한 스테이션은 종료 조건(56)을 수신할 때까지 관련된 주소 또는 정보를 기다린다.
둘 이상의 다른 클락 속도가 사용될 때, 가장 느린 속도에서의 정보 전송만이 가능한 스테이션 또는 가장 느린 속도와 중간 속도에서의 전송만이 가능한 스테이션 또는 더 빠른 속도에서의 전송만이 가능한 스테이션에서 각각의 특정한 속도, 초기 시작 조건, 중재 및 단지 가장 느린 속도만이 수반된 종료 조건에 대하여 원칙적으로 상응하게 증가하는 번호의 클락 신호 컨덕터가 사용된다.
도 4로부터, 고속 정보 전송을 할 수 있는 마스터 스테이션(예를 들면 40c, 40d)은 모든 클락 신호 컨덕터로의 연결부를 가지고 있음을 알 수 있다. 이는 중재를 위한 메시지 시작 신호를 모든 스테이션(40a - 40f)으로 보내고, 모든 다른 스테이션(40a - 40f)과 정보 전송을 하기 위한 것이다. 단지 느린 속도의 정보 전송만이 가능한 스테이션(40c, 40d)은 제1 클락 신호 컨덕터(SCLk)에만 연결되어 있다. 이러한 스테이션은 따라서 저속에서의 정보 전달만이 가능한 마스터 스테이션을 포함할 수 있다. 고속 정보 전송이 가능하며, 버스의 제어를 위해 다툴 필요가 없고, 고속 정보 전송이 가능한 마스터 스테이션과만 통신하는 것이 필요한 슬레이브 스테이션(40a, 40b)은 제2 클락 신호 컨덕터(SCLm)에만 연결될 필요가 있다.
도 6은 버스(SDA, SCLm, SCLk)에 대한 인터페이스를 갖는 마스터 스테이션(60)의 실시예를 보여준다. 마스터 스테이션(60)은 제어/기능 유닛(control/function unit)(61)을 포함하고 있다. 마스터 스테이션(60)은 또한 채널이 두 전원 연결부(Vdd, Vss) 사이에서 직렬로 연결되어 있는 PMOS 트랜지스터(67)와 NMOS 트랜지스터(66)를 포함하는 제1 푸시풀 단계를 포함하고 있다. 제어/기능 유닛(61)은 PMOS 트랜지스터(67)와 NMOS 트랜지스터(66)의 게이트와의 커플링을 가지고 있다. PMOS 트랜지스터(67)와 NMOS 트랜지스터(66) 사이의 노드는 데이터 신호 컨덕터(SDA)와 제어/기능 유닛(61)의 입력으로 연결되어 있다.
마스터 스테이션(60)은 또한 채널이 두 전원 연결부 사이에서 직렬로 연결되어 있는 PMOS 트랜지스터(64)와 NMOS 트랜지스터(63)를 포함하는 제2 푸시풀 단계를 포함하고 있다. 제어/기능 유닛(61)은 PMOS 트랜지스터(64)와 NMOS 트랜지스터(63)의 게이트와의 커플링을 가지고 있다. PMOS 트랜지스터(64)와 NMOS 트랜지스터(63) 사이의 노드는 고속 클락을 위한 제2 클락 신호 컨덕터(SCLm)와 제어/기능 유닛(61)으로 연결되어 있다.
마스터 스테이션(60)은 전원 연결부 중 하나(Vss)와 저속 클락을 위한 제1 클락 신호 컨덕터(SCLk) 사이에 연결된 채널을 갖는 풀 다운(pull-down) NMOS 트랜지스터(62)를 가지고 있다. 제어/기능 유닛(61)은 풀 다운 NMOS 트랜지스터(62)의 게이트에 연결된 출력을 가지고 있다. 제1 클락 신호 컨덕터는 제어/기능 유닛(61)의 입력에 연결되어 있다.
마스터 스테이션(60)은 제1 클락 신호 컨덕터(SCLk)와 제2 클락 신호 컨덕터(SCLm) 사이에 연결된 채널을 갖는 NMOS 패스 트랜지스터(pass transistor)(65)를 가지고 있다. 패스 트랜지스터(65)의 게이트는 제어/기능 유닛(61)에 연결되어 있다.
동작 중에, 제어/기능 유닛(61)은 버스(SDA, SCLm, SCLk)를 모니터하여 메시지가 보내지고 있는지 또는 버스(SDA, SCLm, SCLk)의 제어를 얻기 위한 시도가 허용되는지 여부를 검출한다. 만일 마스터 스테이션(60)이 메시지를 보내기를 원하고 버스(SDA, SCLm, SCLk)의 제어를 얻는 것이 허용된다면, 제1 푸시풀 단계 내의 NMOS 트랜지스터(66)를 도통하게 하여 데이터 신호 컨덕터(SDA)의 포텐셜을 끌어내림으로써 시작 조건을 알린다. 제1 푸시풀 단계의 PMOS 트랜지스터(67)는 도통되지 않은 상태로 유지된다. 제2 푸시풀 단계 내의 트랜지스터(63, 64)는 도통되지 않은 상태로 유지되고, 풀 다운 트랜지스터(62)도 도통되지 않은 상태로 유지되어 컨덕터(SCLk, SCLm)에 연결된 풀 업 저항에 의해 클락 신호 컨덕터(SCLk, SCLm)의 포텐셜이 높은 상태로 유지되게 한다. 제어/기능 유닛(61)은 패스 트랜지스터(65)를 도통한 상태로 유지시킨다. 이어서, 중재 동안 제어/기능 유닛(61)은 제2 푸시풀 단계 내의 NMOS 트랜지스터(63)와 풀 다운 트랜지스터(62)를 사용하여 두 개의 클락 신호 컨덕터(SCLk, SCLm) 양쪽에 클락 펄스를 발생시킨다. 제1 푸시풀 단계의 NMOS 트랜지스터(66)는 마스터 스테이션(60)의 코드를 데이터 신호 컨덕터(SDA)에 두기 위해 사용된다. 제1 및 제2 푸시풀 단계의 PMOS 트랜지스터(64, 67)는 이 때 도통되지 않은 상태로 유지된다.
중재 동안, 제어/기능 유닛(61)은 버스(SDA, SCLk, SCLm)를 모니터하여 마스터 스테이션(60)이 버스의 제어를 얻었는지를 검출한다. 이렇게 되고, 마스터 스테이션이 고속으로 버스를 통해 정보를 전송할 필요가 있을 때, 기능/제어 유닛(61)은 패스 트랜지스터(62)를 도통하지 않게 하고, 이는 풀 다운 트랜지스터(62)를 도통하지 않게 한다.
제어/기능 유닛은 이제 제2 클락 신호 컨덕터(SCLm)를 경유하여 클락 펄스를 보내기 시작한다. 이 때 제2 푸시풀 단계의 NMOS 트랜지스터(63)와 PMOS 트랜지스터(64)가 모두 사용된다. 두 트랜지스터(63, 64)를 모두 사용하는 것은 NMOS 트랜지스터(63)와 풀 업 저항만을 사용하는 것에 비해 짧은 클락 펄스를 발생시키는 것을 가능하게 한다. PMOS 트랜지스터(64)의 사용이 허용되는 것은 마스터 스테이션60)이 일단 마스터 스테이션이 중재 주기를 끝내면 어떤 스테이션도 제2 클락 신호 컨덕터(SCLm)의 포텐셜을 끌어내리지 않을 것이라는 것을 알고 있기 때문이다. 마스터가 슬레이브로 정보를 전송할 때 비트는 제1 푸시풀 단계의 두 트랜지스터(66, 67) 모두를 사용하여 데이터 신호 컨덕터(SDA)에 기록된다. 이는 제2 푸시풀 단계가 사용되는 것과 같은 이유에서 허용되며, 이 또한 전송을 빠르게 할 수 있다. 슬레이브 스테이션이 마스터 스테이션으로 정보를 전송할 때, 슬레이브 스테이션은 마스터 스테이션과 같이 유사한 푸시풀 단계를 사용할 수 있다.
데이터 신호 컨덕터에서의 포텐셜 변화의 주파수는 클락 신호 컨덕터의 그것의 반이어야 한다. 그러므로 최대 속도를 내기 위해서는 마스터가 클락 신호 컨덕터(SCLm)를 구동하기 위하여 푸시풀을 사용한다는 것이 데이터 신호 컨덕터를 구동하기 위하여 푸시풀을 사용하는 것보다 더 중요하다. 클락 신호 컨덕터가 고속에서 분리되어 있기 때문에 마스터 스테이션의 클락 출력의 용량 부하는 감소되며 클락 신호의 속도는 높아질 수 있다. 데이터 신호 컨덕터(SDA) 위의 신호는 더 천천히 변하기 때문에 데이터 신호 컨덕터(SDA)의 용량 부하는 유사한 감소를 필요로 하지 않고 따라서 데이터 신호 컨덕터는 나누어지지 않은 채로 유지된다. 그러나, 데이터 신호 컨덕터에서의 고주파수 변화로 인한 느린 스테이션에서의 오류의 위험을 줄이기 위하여 데이터 신호 컨덕터(SDA)를 두 부분으로 나눌 수도 있다. 이렇게 되면, 하나의 부분은 하나의 클락 신호 컨덕터(SCLk)에만 연결되어 있는 스테이션으로 연결되고, 다른 부분은 다른 스테이션으로 연결된다. 두 부분 사이에는 브리지 스테이션이 포함되는데, 이는 브리지 스테이션이 중재로부터 고속 전송이 일어나는지를 검출하는 지에 따라서 두 부분을 연결하거나 서로 분리한다.
매 8비트가 전송된 후에 수신 스테이션은 그 비트에 대한 승인을 하는 것이 허용된다. 이러한 목적을 위하여 마스터 스테이션은 제2 클락 신호 컨덕터(SCLm)에 매번 9번째 클락 펄스를 둔다. 수신 스테이션은 9번째 클락 펄스 동안 데이터 신호 컨덕터(SDA)의 포텐셜을 낮은 상태로 유지함으로써 승인한다. 하나의 실시예에서, 승인이 주어지지 않으면 마스터 스테이션(60)은 낮은 속도에 대해서 데이터 신호 컨덕터(SDA)의 풀 업을 허용한다. 이러한 경우에는 마스터 스테이션(60)은 8번째와 9번째 클락 펄스 사이에 다른 클락 펄스 사이의 시간 간격보다 긴 전-승인 (pre-acknowledge)시간 간격을 둔다. 이 전-승인 시간 간격은 적어도 다른 시간 간격의 두 배가 되는 것이 바람직하며, 이는 8번째 클락 펄스와 9번째 클락 펄스 사이에서 클락 펄스 하나를 건너뛰는 것으로 쉽게 구현할 수 있다.
도 6에 나타난 마스터 스테이션은 저속 전송만이 가능한 스테이션이나 고속 전송만이 가능한 스테이션만을 가지고 있는 장치에서도 사용할 수 있다. 이러한 경우에는 제1 클락 신호 컨덕터(SCLk)나 제2 클락 신호 컨덕터(SCLm)는 일반적으로 장치로부터 생략된다.

Claims (11)

  1. 스테이션,
    상기 스테이션을 서로 연결하며 신호 프로토콜을 만족시키는 메시지의 교환을 위한 버스로서, 상기 메시지는 연속적으로 시분할 다중화된(time division multiplexed) 헤더 신호, 내용 신호 및 상기 메시지의 종료를 지시하는 신호를 포함하고, 상기 버스는 제1 및 제2 부분을 포함하는 상기 버스 및
    상기 제1 및 제2 부분을 서로 연결하는 브리지 스테이션을 포함하는 전자 장치로서,
    적어도 하나의 상기 스테이션이 상기 헤더 신호에 의하여 상대적으로 빠른 클락 속도에서의 전송의 지시를 내린 후에 상기 내용 신호를 상기 헤더 신호에 비해 상대적으로 빠른 클락 속도로 전송하도록 배열되며, 상대적으로 빠른 속도로 상기 내용 신호를 갖는 상기 메시지를 수신할 수 있는 적어도 하나의 상기 스테이션과 상기 스테이션의 부분 집합이 상기 제1 부분을 경유하여 상기 버스로 연결되어 있고, 상기 브리지 스테이션은 상기 제1 및 제2 부분 사이에서 상기 헤더 신호를 전달하고, 상기 지시의 검출에 응답하여 상기 버스의 상기 제2 부분에 상기 내용 신호 대신 상기 내용 신호와 무관한 대체 신호를 대체하고, 상기 메시지의 완료를 지시하는 신호에 응답하여 상기 제1 및 제2 부분 사이에서 신호의 전달을 재개하기 위하여 배열되며, 상기 헤더 신호, 상기 대체 신호 및 재개 이후에 전달된 신호는 상대적으로 빠른 클락 속도보다 상대적으로 느린 클락 속도에서의 신호 프로토콜을 만족하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 스테이션은 버스 접근권의 중재를 위한 헤더를 사용하도록 배열된 전자 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 스테이션은 적어도 상기 헤더 신호 동안 배선 논리 함수로 집합적으로 상기 버스에 신호를 수립하도록 배열되고, 상기 브리지 스테이션은 상기 헤더 신호의 전송 동안과 상기 재개 후에 상기 버스의 상기 제1 부분 내에서 수립된 배선 논리 결과를 상기 버스의 상기 제2 부분으로 전달하고 또 그 반대로 하며, 상기 브리지 스테이션은 상기 제2 부분에 대한 배선 논리 구동 신호를 발생시켜 상기 제2 부분에 상기 대체 신호를 구동하는 전자 장치.
  4. 제1항, 제2항 또는 제3항 중 어느 한 항에 있어서,
    상기 제1 부분은 제1 및 제2 신호 컨덕터를 포함하고, 상기 제2 부분은 제3 및 제4 신호 컨덕터를 포함하며, 상기 신호 프로토콜은 상기 메시지의 완료가 상기 제2 및 제4 신호 컨덕터가 소정의 논리 수준을 가지고 있을 때, 상기 제1 및 제3 신호 컨덕터의 포텐셜이 제1 수준으로부터 제2 수준으로 논리적으로 변화하는 것에 의해 지시될 것을 요구하고, 상기 브리지 스테이션은 상기 제1 부분의 상기 내용 신호의 전송 중에 상기 제3 및 제4 신호 컨덕터를 각각 상기 제1 수준 및 상기 소정 논리 수준으로 유지하며, 상기 브리지 스테이션은 상기 제2 신호 컨덕터의 포텐셜이 상기 소정 논리 수준에 있을 때, 상기 제1 신호 컨덕터의 포텐셜이 상기 제1 수준으로부터 상기 제2 수준으로 논리적으로 변화하는 것을 검출하는 것에 응답하여 상기 제3 신호 컨덕터의 포텐셜을 상기 제1 수준으로부터 상기 제2 수준으로 이르게 하는 전자 장치.
  5. 제4항에 있어서,
    상기 제3 및 제4 신호 컨덕터 중 적어도 하나의 포텐셜이 상기 대체 신호의 전송 중에 상기 스테이션의 다른 부분 집합에 의해 영향을 받는 배선 논리 함수에 의해 수립되고, 상기 브리지 스테이션은 상기 제3 및 제4 신호 컨덕터 중 적어도 하나의 포텐셜을 모니터하며, 상기 브리지 스테이션은 상기 제3 및 제4 신호 컨덕터 중 적어도 하나의 상기 포텐셜의 변화의 검출에 응답하여 상기 제1 및 제2 부분 사이의 신호의 전달을 재개하는 전자 장치.
  6. 제1항에 있어서,
    적어도 하나의 상기 스테이션은 상기 버스의 상기 제1 부분을 구동하기 위한 배선 논리 구동 회로와 푸시풀 구동 회로를 포함하며, 적어도 하나의 상기 스테이션은 상기 헤더 신호의 전송 동안과 상기 메시지의 완료를 지시하는 신호의 전송 이후에 배선 논리 구동 회로에 의하여 상기 제1 부분을 구동하고, 적어도 하나의 상기 스테이션은 내용 신호의 전송 동안 푸시풀 구동 회로에 의하여 상기 제1 부분을 구동하는 전자 장치.
  7. 제1항에 있어서,
    상기 제1 부분은 클락 신호 컨덕터를 포함하며, 적어도 하나의 상기 스테이션은 상기 헤더 신호의 전송 동안과 상기 메시지의 완료를 지시하는 신호의 전송 이후에 배선 논리 구동 회로에 의하여 상기 클락 신호 컨덕터를 구동하고, 적어도 하나의 상기 스테이션은 상기 내용 신호의 전송 동안 푸시풀 구동 회로에 의하여 상기 클락 신호 컨덕터를 구동하는 전자 장치.
  8. 제1항에 있어서,
    적어도 하나의 상기 스테이션은 상대적으로 빠른 클락 속도를 갖는 전송과 그렇지 않은 전송을 지시하는 적어도 두 가지 형태의 헤더 신호를 전송할 수 있으며, 상기 브리지 스테이션은 상대적으로 빠른 클락 속도를 갖지 않는 전송을 지시하는 헤더 신호의 형태에 응답하여 상기 제1 및 제2 부분 사이에서 신호를 전달하기를 계속하는 전자 장치.
  9. 제1항에 있어서,
    적어도 하나의 상기 스테이션은 상기 헤더 신호 후 상기 내용 신호 전에 상대적으로 빠른 클락 속도로 주소 신호를 전송하기 위해 배열되며, 상기 부분 집합의 특정한 각 스테이션은 상기 주소 신호가 상기 스테이션 중 특정한 하나의 주소와 일치하는지에 의존하여 선택적으로 상기 메시지에 응답하는 전자 장치.
  10. 제9항에 있어서,
    적어도 하나의 상기 스테이션은 상기 내용 신호 후 상기 메시지의 완료를 지시하는 신호보다 앞서는 다른 내용 신호 전에 다른 주소 신호를 전송하기 위하여 배열되며, 상기 다른 주소 신호와 상기 다른 내용 신호는 상대적으로 빠른 클락 속도로 전송되고, 상기 부분 집합의 특정한 각 스테이션은 상기 다른 주소 신호가 상기 스테이션 중 특정한 하나의 주소와 일치하는지에 의존하여 선택적으로 상기 다른 내용 신호에 응답하며, 상기 브리지 스테이션은 상기 다른 주소 신호와 상기 다른 내용 신호의 전송 동안 상기 제2 부분에 대체 신호를 유지하는 전자 장치.
  11. 버스의 제1 및 제2 부분의 연결을 위한 브리지 스테이션에 있어서, 상기 제1항 내지 제10항 중 어느 한 항의 전자 장치 내에서의 브리지 스테이션의 사용을 위해 배열된 브리지 스테이션.
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