KR20000048251A - 반도체장치 - Google Patents
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Abstract
본 발명에 따른 반도체장치는 실리콘기판상에 소정의 능동소자등을 포함하는 회로주요부(1a)를 형성한 반도체기판(1), 상기 능동소자등에 대하여 외부에서의 입력 신호를 전달하거나 또는 외부 유닛으로의 출력 신호를 전달하는 배선(2), 상기 배선(2)에 대하여 외부에서의 신호를 입/출력시키기 위한 구멍(3), 배선(2) 및 그의 하층의 부분을 보호하기 위한 절연성보호막(4), 회로주요부(1a)상에 배치된 도전성금속막(5), 및 상기 도전성금속막(5)을 피복하도록 배치된 산화알루미늄막(6)으로 구성되어 있다. 상기 구성에 의해, 회로 주요부(1a)가 가시적 관찰, 가시광 현미경 및 IR 현미경에 의해 인식됨을 방지할 수 있고, 따라서 다른 사람에 의한 회로 주요부(1a)의 모방, 복제 및 변경을 방지할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 특히 그의 회로 구성부의 구조의 해석을 방지하여 복제 또는 회로내의 정보의 변경을 어렵게 한 반도체장치에 관한 것이다.
일반적으로 반도체장치에서는, 기판상에 다수의 반도체소자를 형성하여 전극배선을 행한후의 반도체소자를 알파선, 습기 및 응력등의 외부 분위기의 영향으로부터 보호하기 위해 회로구성부를 절연성의 보호막으로 덮어서, 습기 혼입등에 의한 오동작, 응력에 의한 특성 변동등을 방지하고 있다. 회로구성부를 덮는 보호막으로는 통상 산화실리콘막, 질화실리콘막등이 사용되고 있다.
그런데, 일부 반도체장치의 회로구성부에서는, 그의 개발에 장시간을 요하는 것 또는 독창성이 뛰어난 것이 있다. 따라서 이들은 다른 사람에 의해 모방, 복제되지 않도록 하는 것이 바람직하다. 또한, 반도체장치의 회로내에는 중요 정보가 기억된 기억소자도 있으므로, 정보가 변경되지 않도록 하는 것이 바람직하다.
그러나, 상기한 절연성보호막은 회로구성부를 외부 분위기로부터 보호할 목적으로 설치되어 있다. 따라서, 상기 막은 통상 가시광 및 원적외광에 대해 광학적 투과성이 양호하게 되어 있음으로써, 보호막상에서 가시광 현미경 또는 IR(적외선) 광현미경에 의해 회로 구성을 용이하게 인식가능하며, 이로써 회로 구성부의 모방 및 복제 또는 기억 소자부의 정보의 변경에 대한 가능성이 높게 된다.
일본국 공개 특허공보 제 97-5770호 및 제 89-214126호에 유사한 기술들이 개시되어 있다. 이 기술들은 주위 분위기로부터 반도체장치를 보호함으로써 장치 특성을 안정화하도록 고안된 것이다. 상기 장치는 절연보호막상의 금속막에 의해서만 보호되며 따라서 상기 기술들은 본 발명과는 다르다. 일본국 공개 특허 공보 제 89-165129호에서는 본 발명과 유사하게 회로구성부의 복제를 방지하도록 고안된 기술이다. 그러나, 상기 구성은 본 발명과는 다르게 되어 있다. 상기 특허에서는 하부 절연성보호막과 동일한 재료로 형성된 보호막이 금속막상에 배치된다. 금속막이 노출될 때 절연성보호막의 에칭은 중단되며, 따라서 금속막만의 에칭이 가능하게 되어 하부 회로 구성을 인식할 수 있게 된다.
본 발명은 상기 문제를 해결하려는 것이다. 본 발명의 목적은 회로구성부의 해석이 곤란하고, 다른 사람에 의한 복제, 모방 및 정보의 변경을 방지할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 일 양태에 따르면, 반도체기판은 회로 구성부를 가진 기판, 상기 회로 구성부를 피복하도록 형성된 절연성보호막, 상기 보호막상에 상기 회로 구성부의 주요부를 피복하도록 형성되어 상기 주요부의 해석을 방지하는 해석방지막, 및 상기 해석방지막이 화학 용액에 의해 파괴됨을 방지하기 위해 상기 해석방지막을 피복하도록 형성된 내식성막을 포함한다.
상기 구성에 따르면, 상기 주요부를 피복하는 해석방지막을 갖게 되어, 하부 회로 패턴을 해석하기가 불가능하다.
본 발명의 다른 양태에 따르면, 반도체장치는 회로 구성부를 가진 기판, 상기 회로 구성부를 피복하도록 형성된 절연성보호막, 및 상기 회로 구성부의 주요부를 피복하도록 상기 보호막상에 형성되어 상기 주요부의 해석을 방지하며, 화학 용액에 의해 파괴됨을 자체 방지하도록 내식성을 갖는 해석방지막을 포함한다.
상기 구성에 의하면 내식성막이 분리되어 제공되지 않더라도 화학 용액에 의해 상기 해석방지막을 파괴하기 어렵기 때문에, 상기 해석방지막에서 그 막을 제거하기 위해 화학용해과정을 실행함에 의해 상기한 해석을 얻으려는 시도를 저지시킬 수 있다.
바람직하게도, 본 발명에 따른 반도체장치는 기판과 보호막 사이에서 회로구성부에 이르도록 배치된 배선을 더 포함한다. 상기 보호막은 배선에 이르도록 해석방지막으로 피복되어 있지 않은 영역에 배치된 구멍을 가진다. 이 구성에 의해, 상기 구멍을 통해 진입된 화학 용액이 먼저 배선과 회로구성부를 제거하기 때문에, 화학용해과정에 의해 해석방지막을 제거하여 회로 패턴을 해석하려는 시도를 저지할 수 있다.
바람직하게도, 본 발명에 따른 반도체장치에서는, 해석방지막과 보호막의 표면들이 거의 동일한 높이를 가진다. 또한, 보호막의 표면은 평탄하다. 이 구성에 의해, 하부 배선의 전체 형상 및 표면 거칠기에 따른 그의 위치 관계에 대해 인식하려는 시도를 방지할 수 있다.
바람직하게도, 본 발명에 따른 반도체장치에서는, 해석방지막이 배선과 동일한 재료로 형성된다. 이 구성에서, 해석방지막을 제거하기 위해 상기 막에서 화학용해과정이 실행되면, 배선도 동일 조건하에서 제거되며 따라서 배선이 해석되기 전에 사라지게 된다. 이 방식으로, 해석을 방지할 수 있다.
본 발명에 따르면, 해석방지막이 도전성금속막으로 형성된다. 이 구성에 의하면, 가시광 및 IR 광에 대해 낮은 투과성을 갖는 해석방지막이 하부회로패턴의 해석을 방지할 수 있다.
본 발명의 일 양태에 따르면, 도전성금속막은 도전성 금속 재료로 형성된다. 이 구성에 의해, 가시광 및 IR 광에 대해 낮은 투과성을 갖는 해석방지막이 용이하게 얻어질 수 있다.
본 발명의 일 양태에 따르면, 도전성금속막이 질화티타늄 및 티탄-텅스텐 합금중 적어도 하나로 형성된 금속막이다. 해석방지막이 금속 재료로 형성되지 않더라도, 상기 구성을 이용하면 가시광 및 IR 광에 대해 낮은 투과성을 갖는 해석방지막을 얻을 수 있다.
본 발명의 일 양태에 따르면, 내식성막은 산화알루미늄으로 형성된다. 이 구성에 의하면, 산화알루미늄이 내식성의 효과가 우수하므로 해석방지막을 화학 용액으로부터 보호할 수 있다.
본 발명의 일 양태에 따르면, 내식성막은 염색 처리된 산화알루미늄으로 형성된다. 이 구성을 이용함에 의해 하부 회로 패턴을 가시적으로 관찰하기가 더욱 어렵게 된다.
본 발명의 다른 양태에 따르면, 해석방지막은 내식성을 가진 도전성금속막으로 형성된다. 또한, 본 발명의 다른 양태에 따르면, 도전성금속막은 탄탈 및 니오브중 적어도 하나로 형성된 금속막이다. 이 구성에 의하면, 내식성을 가진 해석방지막을 얻을 수 있다.
상기한 본 발명의 목적, 특징, 양태 및 장점들은 도면들을 참조한 이하의 상세한 설명으로부터 더욱 명백하게 될 것이다.
도 l은 본 발명의 실시예 1의 반도체장치의 주요부 단면도,
도 2는 실시예 1의 제조 과정을 나타낸 공정플로우도,
도 3은 본 발명의 실시예 2의 예 1의 반도체장치의 주요부 단면도,
도 4a 내지 4g는 실시예 2의 예 1의 제조 과정을 나타낸 공정플로우도,
도 5는 본 발명의 실시예 2의 예 2의 반도체장치의 주요부 단면도, 및
도 6a 내지 6g는 실시예 2의 예 2의 제조 과정을 나타낸 공정플로우도이다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1을 참조하면, 본 실시예의 반도체장치는 실리콘기판상에 소정의 능동소자등을 포함하는 회로주요부(1a)를 형성한 반도체기판(1), 상기 능동소자등에 대하여 외부에서의 입력신호를 전달하거나 또는 외부 유닛으로의 출력신호를 전달하는 배선(2), 상기 배선(2)에 대하여 외부에서의 신호를 입/출력시키기 위한 구멍(3), 배선(2) 및 그의 하층의 부분을 보호하기 위한 절연성보호막(4), 회로주요부(1a)상에 배치된 도전성금속막(5), 및 상기 도전성금속막(5)을 덮도록 배치된 산화알루미늄막(6)으로 구성되어 있다.
다음, 본 실시예의 제조 순서에 대해서, 도 2a 내지 2i의 공정 플로우를 참조하여 설명한다.
도 2a를 참조하면, 회로주요부를 갖는 반도체기판(1)상에, 알루미늄막 또는 그 밖의 도전성금속막을, 예컨대 스퍼터링법으로써 900nm의 두께로 퇴적한다. 레지스트 패터닝 및 드라이 에칭을 실시하여 배선(2)을 형성한다.
도 2b를 참조하면, 배선(2)상에 산화실리콘막, 질화실리콘막등의 절연성보호막(4)을, 예컨대 P-CVD(플라즈마 인핸스드 CVD)법으로써 200Onm의 두께로 퇴적한다.
도 2c를 참조하면, 절연성보호막(4)의 표면을, 예컨대 CMP(화학기계 연마법)법으로써 1000nm의 두께만큼 깎아내어 표면 모폴로지(morphology)(표면의 요철)를 없애고 평탄화한다. 또한, 이 공정은 필수적인 것이 아니며, 따라서 생략할 수 있다.
도 2d를 참조하면, 배선(2)과 동일 재료의 도전성금속막, 또는 다른 재료의 도전성금속막, 또는 금속과 유사한 성질을 갖는 재료로 형성된 박막(예컨대, 질화티탄막 또는 티탄-텅스텐 합금)을, 예컨대 스퍼터링법으로써 300nm의 두께로 퇴적하고 레지스트패터닝 및 드라이 에칭하여 회로주요부상에 도전성금속막(5)을 형성한다.
도 2e를 참조하면, 도전성금속막(5)이 존재하지 않는 부분을 패터닝된 레지스트(7)로써 피복한다. 이 때, 패터닝된 레지스트(7)의 단부는 후속 공정에서 형성되는 산화알루미늄막에 의해 도전성금속막(5)이 완전히 피복되도록 도전성금속막(5)의 단부에서 약간 떨어진 위치에 위치한다.
도 2f를 참조하면, 알루미늄막(6')이 기판 전면에, 예컨대 스퍼터링법에 의해 l50nm의 두께로 퇴적된다.
도 2g를 참조하면, 상기 알루미늄막(6')은 양극산화법으로 산화된다. 기판은 주석산 암모늄등의 전해액에 담그어지며, 기판상의 알루미늄막 부분에 수십 V 정도의 정전압을 인가하여, 알루미늄막의 두께에 대응하는 부분을 산화한다. 이 산화막에는 미세한 구멍이 존재하기 때문에, 산화막을 비등하는 순수한 물에 담그어 구멍 밀봉 처리를 한다. 이 상태에서, 기판의전면에 산화알루미늄막(6)이 존재하게 된다. 이 상태가 유지되면, 염료로써 산화알루미늄막(6)의 염색 처리를 행할 수 있게 된다.
도 2h를 참조하면, 기판 표면을 스크러빙함에 의해, 레지스트 바닥부의 비교적 산화막이 약한 부위의 레지스트상에서 산화막을 문질러 없앤후, 레지스트를 박리액을 이용하여 제거한다. 이와 같이 형성된 산화알루미늄막 패턴에 돌기(burr)가 존재하는 경우, 이 상태에서 기판 표면을 스크러빙함에 의해 상기 돌기를 제거한다(리프트 오프법). 그후 세정함에 의해 도전성금속막(5)상에 산화알루미늄막(6)을 형성한다.
도 2i를 참조하면, 레지스트패터닝 및 절연성보호막(4)의 에칭에 의해 배선상에 신호 입/출력용의 구멍(3)을 형성한다.
상기 실시예에 따른 반도체장치에서, 절연성보호막상에 형성된 도전성금속막은 하부의 회로주요부를 가시적 관찰, 가시광 현미경, 및 IR 현미경에 의해 관찰할 수 없도록 한다. 또한, 도전성금속막상의 산화알루미늄막은 화학용해과정에 의한 상기 금속막의 제거를 어렵게 한다. 화학용해과정이 시도되면, 하부 배선상의 구멍을 통해 화학 용액이 제일 먼저 진입되어, 배선 자체가 소멸될 수 있다. 이 방식으로, 회로주요부의 모방 및 복제를 방지할 수 있고 메모리소자내의 정보를 보호할 수 있다(정보의 변경을 방지할 수 있다).
또한, 절연성보호막의 표면을 평탄화함에 의해 하부 배선의 형상의 인식을 불가능하게 한다.
실시예 2
예 1
도 3을 참조하면, 예 1의 반도체장치는 실리콘기판상에 소정의 능동소자등을 포함하는 회로주요부(la)를 형성한 반도체기판(1), 상기 능동소자등에 대하여 외부에서의 입력신호를 전달하거나 또는 외부 유닛으로의 출력신호를 전달하는 배선(2), 상기 배선(2)에 대하여 외부에서의 신호를 입/출력시키기 위한 구멍(3), 배선(2) 및 그의 하층의 부분을 보호하기 위한 절연성보호막(4), 및 회로주요부(1a)상에 배치된 내식성 도전성금속막(8)으로 구성되어 있다.
다음에, 예 1의 제조 순서에 대해서 도 4a 내지 4g의 공정 플로우를 참조하여 설명한다.
도 4a를 참조하면, 회로주요부를 갖는 반도체기판(1)상에 알루미늄막 또는 그 밖의 도전성금속막을, 예컨대 스퍼터링법으로써 900nm의 두께로 퇴적한다. 그후, 레지스트패터닝 및 드라이에칭을 행하여 배선(2)을 형성한다.
도 4b를 참조하면, 배선(2)상에 산화실리콘막, 질화실리콘막등의 절연성보호막(4)을, 예컨대 P-CVD 법으로써 2000nm의 두께로 퇴적한다.
도 4c를 참조하면, 절연성보호막(4)의 표면을, 예컨대 CMP법으로써 1000nm의 두께만큼 절연성보호막을 깎아내어, 표면 모폴로지(표면의 요철)를 없애고 평탄화한다.
도 4d를 참조하면, 레지스트패터닝 및 드라이에칭에 의해 회로주요부상에 함몰부(4a)를 형성한다. 도시된 바와 같이 패터닝된 레지스트(7)가 제공된다. 함몰부(4a)의 깊이는, 절연성보호막(4)상에 퇴적될 내식성 도전성금속막의 두께와 동일하면 충분하다.
도 4e를 참조하면, 레지스트(7)를 제거하고, 세정을 한 후, 내식성 도전성금속막(8)을, 기판 전면에, 예컨대 탄탈막 또는 니오브막을 150nm의 두께로 퇴적한다.
도 4f를 참조하면, 기판 표면의 내식성 도전성금속막을 금속 CMP법으로써 금속막에 대응하는 두께만큼 깎아낸다. 이 처리에 의해, 절연성보호막의 함몰부를 형성하지 않은 내식성 도전성금속막의 부분만을 제거할 수 있다. 따라서, 함몰부분에만 내식성 도전성금속막(8)이 잔존하게 된다.
도 4g를 참조하면, 레지스트패터닝 및 절연성보호막(4)의 에칭에 의해 신호 입/출력용 구멍(3)이 형성된다.
예 2
도 5를 참조하면, 예 2의 반도체장치는 실리콘기판상에 소정의 능동소자등을 포함하는 회로주요부(1a)를 형성한 반도체기판(1), 상기 능동소자등에 대하여 외부에서의 입력 신호를 전달하거나 또는 외부 유닛으로의 출력신호를 전달하는 배선(2), 상기 배선(2)에 대하여 외부에서의 신호를 입/출력시키기 위한 구멍(3), 배선(2) 및 그의 하부 부분을 보호하기 위한 절연성보호막(4), 및 회로주요부(1a)상에 배치된 내식성 도전성금속막(8)으로 구성되어 있다. 상기 예 1과의 차이는 절연성보호막(4)에 함몰부를 형성하지 않고, 평탄화된 절연성보호막상에 내식성 도전성금속막(8)을 형성한 구성으로 되어 있는 점이다.
예 2의 제조 순서에 대해서 도 6a 내지 6g의 공정 플로우를 참조하여 설명한다.
도 6a를 참조하면, 회로주요부를 갖는 반도체기판(1)상에 알루미늄막 또는 그 밖의 도전성금속막을, 예컨대 스퍼터링법으로써 900nm의 두께로 퇴적한다. 그후, 레지스트패터닝 및 드라이에칭을 행하여 배선(2)을 형성한다.
도 6b를 참조하면, 배선(2)상에 산화실리콘막, 질화실리콘막등의 절연성보호막(4)을, 예컨대 P-CVD 법으로써 2000nm의 두께로 퇴적한다.
도 6c를 참조하면, 절연성보호막(4)의 표면을, 예컨대 CMP법으로써 1000nm의 두께만큼 깎아내어, 표면 모폴로지(표면의 요철)를 없애고 평탄화한다.
도 6d를 참조하면, 내식성 도전성금속막(8), 예컨대 탄탈막 또는 니오브막을 기판 전면에 스퍼터링법으로써 150nm의 두께로 퇴적한다.
도 6e 및 6f를 참조하면, 레지스트패터닝 및 내식성 도전성금속막의 드라이 에칭을 행하여 회로주요부상에 내식성 도전성금속막(8)을 형성한다. 드라이 에칭은 CF4계 가스를 이용하여 행한다.
도 6g를 참조하면, 마지막으로 레지스트패터닝 및 절연성보호막(4)의 에칭에 의해 배선상에 신호 입/출력용 구멍(3)을 형성한다.
이 실시예에 따르면, 하부의 회로주요부가 가시적 관찰, 가시광 현미경 및 IR 현미경에 의해 인식됨을 절연성보호막상의 내식성 도전성금속막에 의해 방지한다. 또한, 화학용해과정에 의해 절연성보호막을 제거하기가 어렵게 된다. 화학용해과정을 실행하려고 시도하더라도, 화학 용액은 먼저 하부 배선상의 구멍을 통해 진입되어 배선 자체를 소멸시키게 된다. 이 방식으로, 메모리장치내의 정보의 보호 및 회로주요부의 모방 및 복제(정보의 변경)를 방지할 수 있다. 즉, 실시예 2에서는 산화알루미늄막이 제공되지 않더라도 실시예 1의 효과와 유사한 효과를 얻을 수 있다.
또한, 절연보호막의 평탄화된 표면은 하부 배선의 전체 형상 및 위치 관계를 인식함을 방지한다.
이상 본 발명이 개시되어 상세하게 설명되었지만, 단지 예시를 위한 목적으로 설명된 것으로서 상기 내용으로 제한되는 것이 아니며, 본 발명의 정신과 범위는 첨부된 특허청구의 범위에 의해서만 제한된다.
Claims (16)
- 회로 구성부를 가진 기판(1);상기 회로 구성부를 피복하도록 형성된 절연성보호막(4);상기 보호막(4)상에 상기 회로 구성부의 주요부(1a)를 피복하도록 형성되어 상기 주요부(1a)의 해석을 방지하는 해석방지막(5); 및상기 해석방지막(5)이 화학 용액에 의해 파괴됨을 방지하기 위해 상기 해석방지막(5)을 피복하도록 형성된 내식성막(6)을 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 기판(1)과 보호막(4) 사이에서 상기 회로 구성부에 이르도록 형성된 배선(2)을 더 포함하고,상기 보호막(4)이 상기 배선(2)에 이르기까지 상기 해석보호막(5)으로 피복되지 않은 영역내에 배치된 구멍(3)을 갖는 반도체장치.
- 제 1 항에 있어서, 상기 해석보호막(5)과 보호막(4)의 표면들은 거의 동일한 높이로 되어 있는 반도체장치.
- 제 1 항에 있어서, 상기 보호막(4)이 평탄한 표면을 가지는 반도체장치.
- 제 2 항에 있어서, 상기 해석보호막(5)과 배선(2)이 동일 재료로 형성되는 반도체장치.
- 제 1 항에 있어서, 상기 해석보호막(5)이 도전성금속막으로 형성되는 반도체장치.
- 제 6 항에 있어서, 상기 도전성금속막이 도전성 금속 재료로 형성되는 반도체장치.
- 제 6 항에 있어서, 상기 도전성금속막이 질화티탄 및 티탄-텅스텐 합금중 적어도 하나로 형성된 금속막인 반도체장치.
- 제 1 항에 있어서, 상기 내식성막이 산화알루미늄으로 형성되는 반도체장치.
- 제 1 항에 있어서, 상기 내식성막이 염색 처리된 산화알루미늄으로 형성되는 반도체장치.
- 회로 구성부를 가진 기판;상기 회로 구성부를 피복하도록 형성된 절연성보호막(4); 및상기 회로 구성부의 주요부(1a)를 피복하도록 상기 보호막(4)상에 형성되어 상기 주요부(1a)의 해석을 방지하며, 화학 용액에 의해 파괴됨을 자체 방지하도록 내식성을 갖는 해석방지막(5)을 포함하는 반도체장치.
- 제 11 항에 있어서, 상기 기판(1)과 보호막(4) 사이에서 상기 회로 구성부에 이르도록 형성된 배선(2)을 더 포함하고,상기 보호막(4)이 상기 배선(2)에 이르기까지 상기 해석보호막(5)으로 피복되지 않은 영역내에 배치된 구멍(3)을 갖는 반도체장치.
- 제 11 항에 있어서, 상기 해석보호막(5)과 보호막(4)의 표면들은 거의 동일한 높이로 되어 있는 반도체장치.
- 제 11 항에 있어서, 상기 보호막(4)이 평탄한 표면을 가지는 반도체장치.
- 제 11 항에 있어서, 상기 해석보호막(5)이 내식성을 갖는 도전성금속막으로 형성되는 반도체장치.
- 제 15 항에 있어서, 상기 도전성금속막이 탄탈 및 니오브중 적어도 하나로 형성된 금속막인 반도체장치.
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