JPH10173198A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH10173198A JPH10173198A JP8344513A JP34451396A JPH10173198A JP H10173198 A JPH10173198 A JP H10173198A JP 8344513 A JP8344513 A JP 8344513A JP 34451396 A JP34451396 A JP 34451396A JP H10173198 A JPH10173198 A JP H10173198A
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Abstract
(57)【要約】
【課題】 ゲートパッド部がエッチング液により浸食さ
れるのを防止できる薄膜トランジスタの製造方法を提供
する。 【解決手段】 ゲートメタル膜２２Ａでなるゲートパッ
ド部２２Ｂの上にゲート絶縁膜２５、半導体層２６、お
よび窒化シリコンでなるブロッキング層２７を積層し、
ゲート電極２２Ａ上方のブロッキング層２７のパターニ
ングに際してゲートパッド部２２Ｂ上にもブロッキング
層２７を残すようにエッチングを行うことにより、エッ
チング液が半導体層２６の膜欠陥を通ってゲートパッド
部２２Ｂを浸食するのを防止することができる。また、
ブロッキング層２７をゲートパッド部２２Ｂ上方に形成
しておくことにより、ＩＴＯでなる画素電極をパターニ
ングする際にもゲートパッド部２２Ｂをエッチング液か
ら保護する作用をもつ。このため、ゲートパッド部２２
Ｂに断線が発生するのを防止することができる。
れるのを防止できる薄膜トランジスタの製造方法を提供
する。 【解決手段】 ゲートメタル膜２２Ａでなるゲートパッ
ド部２２Ｂの上にゲート絶縁膜２５、半導体層２６、お
よび窒化シリコンでなるブロッキング層２７を積層し、
ゲート電極２２Ａ上方のブロッキング層２７のパターニ
ングに際してゲートパッド部２２Ｂ上にもブロッキング
層２７を残すようにエッチングを行うことにより、エッ
チング液が半導体層２６の膜欠陥を通ってゲートパッド
部２２Ｂを浸食するのを防止することができる。また、
ブロッキング層２７をゲートパッド部２２Ｂ上方に形成
しておくことにより、ＩＴＯでなる画素電極をパターニ
ングする際にもゲートパッド部２２Ｂをエッチング液か
ら保護する作用をもつ。このため、ゲートパッド部２２
Ｂに断線が発生するのを防止することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ（以下、ＴＦＴという）の製造方法に関する。
タ（以下、ＴＦＴという）の製造方法に関する。
【０００２】
【従来の技術】従来のＴＦＴの製造方法としては、図５
（Ａ）〜図７（Ｂ）に示すようなものが知られている。
この方法は、液晶表示装置のスイッチング素子として
の、逆スタガ型のＴＦＴの製造に係わるものである。ま
ず、図５（Ａ）は、ガラス基板１の表面に、アルミニウ
ム（Ａｌ）でなるゲート電極２Ａおよびゲートラインの
端子部であるゲートパッド部２Ｂがパターン形成された
状態を示している。そして、同図（Ａ）に示すように、
ゲートパッド部２Ｂ上面のコンタクト領域のみに、レジ
スト３をパターン形成する。このレジスト３は、ゲート
パッド部２Ｂの周縁部が露出するように上面のコンタク
ト領域に載るようにパターニングされている。この状態
で陽極酸化処理を行って、図５（Ｂ）に示すように、露
出したＡｌ膜の表面に陽極酸化膜４を形成する。その
後、図５（Ｃ）に示すように、例えば窒化シリコンでな
るゲート絶縁膜５、アモルファスシリコンでなる半導体
層６、窒化シリコンでなるブロッキング層７を、順次、
堆積させる。その後、同図（Ｃ）に示すように、ゲート
電極２Ａの上方にレジスト８をパターニングして、この
レジスト８をマスクとしてブロッキング層７のみを、バ
ッファード弗酸（Ｂ−ＨＦ）を用いてウェットエッチン
グする。
（Ａ）〜図７（Ｂ）に示すようなものが知られている。
この方法は、液晶表示装置のスイッチング素子として
の、逆スタガ型のＴＦＴの製造に係わるものである。ま
ず、図５（Ａ）は、ガラス基板１の表面に、アルミニウ
ム（Ａｌ）でなるゲート電極２Ａおよびゲートラインの
端子部であるゲートパッド部２Ｂがパターン形成された
状態を示している。そして、同図（Ａ）に示すように、
ゲートパッド部２Ｂ上面のコンタクト領域のみに、レジ
スト３をパターン形成する。このレジスト３は、ゲート
パッド部２Ｂの周縁部が露出するように上面のコンタク
ト領域に載るようにパターニングされている。この状態
で陽極酸化処理を行って、図５（Ｂ）に示すように、露
出したＡｌ膜の表面に陽極酸化膜４を形成する。その
後、図５（Ｃ）に示すように、例えば窒化シリコンでな
るゲート絶縁膜５、アモルファスシリコンでなる半導体
層６、窒化シリコンでなるブロッキング層７を、順次、
堆積させる。その後、同図（Ｃ）に示すように、ゲート
電極２Ａの上方にレジスト８をパターニングして、この
レジスト８をマスクとしてブロッキング層７のみを、バ
ッファード弗酸（Ｂ−ＨＦ）を用いてウェットエッチン
グする。
【０００３】その後、図６（Ａ）に示すように、例えば
ｎ+アモルファスシリコンでなるオーミック層８を堆積
させ、次いで、このオーミック層８がブロッキング層７
上でソース側とドレイン側とに分離するようにエッチン
グを行う。さらに、同図（Ａ）に示すように、オーミッ
ク層８および半導体層６をエッチングする。このエッチ
ングにより半導体層６は、島状に形成される。次に、図
６（Ｂ）に示すように、ＩＴＯ（indume tin oxide）で
なる画素電極９をパターン形成する。このＩＴＯのパタ
ーニングでは、塩酸系のエッチング液を用いてウェット
エッチングを行う。さらに、この状態で図６（Ｃ）に示
すようなレジスト１０をパターニングした後、エッチン
グを行ってゲートパッド部２Ｂの上面のゲート絶縁膜５
を窓明けしてゲートパッド部２Ｂのコンタクト領域を露
出させる。
ｎ+アモルファスシリコンでなるオーミック層８を堆積
させ、次いで、このオーミック層８がブロッキング層７
上でソース側とドレイン側とに分離するようにエッチン
グを行う。さらに、同図（Ａ）に示すように、オーミッ
ク層８および半導体層６をエッチングする。このエッチ
ングにより半導体層６は、島状に形成される。次に、図
６（Ｂ）に示すように、ＩＴＯ（indume tin oxide）で
なる画素電極９をパターン形成する。このＩＴＯのパタ
ーニングでは、塩酸系のエッチング液を用いてウェット
エッチングを行う。さらに、この状態で図６（Ｃ）に示
すようなレジスト１０をパターニングした後、エッチン
グを行ってゲートパッド部２Ｂの上面のゲート絶縁膜５
を窓明けしてゲートパッド部２Ｂのコンタクト領域を露
出させる。
【０００４】次に、レジスト１０を剥離した後、ソース
・ドレインメタル層を堆積する。その後、所定パターン
のレジスト（図示省略する）を形成して、このレジスト
をマスクとしてソース・ドレインメタル層をパターニン
グし、図７（Ａ）に示すようなソース電極１１Ａ、ドレ
イン電極１１Ｂ、およびゲートパッドメタル層１１Ｃを
形成する。そして、図７（Ｂ）に示すように、例えば窒
化シリコンでなる保護膜１２をパターニングすることに
より、従来のＴＦＴの製造工程が完了する。
・ドレインメタル層を堆積する。その後、所定パターン
のレジスト（図示省略する）を形成して、このレジスト
をマスクとしてソース・ドレインメタル層をパターニン
グし、図７（Ａ）に示すようなソース電極１１Ａ、ドレ
イン電極１１Ｂ、およびゲートパッドメタル層１１Ｃを
形成する。そして、図７（Ｂ）に示すように、例えば窒
化シリコンでなる保護膜１２をパターニングすることに
より、従来のＴＦＴの製造工程が完了する。
【０００５】
【発明が解決しようとする課題】上記したように、液晶
表示装置におけるＴＦＴでは、ゲートラインやドレイン
ラインなどを外部配線とを接続するための端子部（パッ
ド部）の形成が必要となる。しかしながら、図５（Ｃ）
に示す工程において、窒化シリコンでなるブロッキング
層７のウェットエッチングの際に、図８に示すようなピ
ンホール１３が下地の半導体層６に発生していたり、半
導体層６の膜厚が薄い（例えば１０００オングストロー
ム未満）場合には、エッチング液がゲート絶縁膜５まで
達し、ゲート絶縁膜５にピンホールを発生させ易くな
る。ゲートパッド部２Ａの上面の中間部はゲートライン
部やゲート電極部分と異なり陽極酸化膜４で保護されて
いないため、エッチング液がゲートパッド部２Ａに達す
ると容易にエッチング液で浸食されて、図８に示すよう
にゲートパッド部２Ａに空洞１４を発生させたり、とも
すると断線を起こす虞れがある。ブロッキング層７を構
成する窒化シリコンのエッチング液としては、バッファ
ード弗酸や熱リン酸などがあるが、これらはともにアル
ミニウムやアルミニウム合金でなるゲートパッド部２Ｂ
を容易に浸食してしまう。また、このような問題は、ゲ
ートラインの端子部に限られたものではなくドレインラ
インの端子部その他においても発生し得るものである。
特に、Ａｌ膜では、２５０℃程度の加熱を行った場合
に、ヒロックと呼ばれている突起が発生するので、この
部分を覆うゲート絶縁膜は他の部分に比べて膜欠陥が発
生し易い。なお、このようなピンホールをはじめとする
膜欠陥自体の発生率は小さいが、微細かつ集積した配線
構成をもつ液晶表示装置では、製品の歩留まりの悪化に
繋がるものと考えられる。さらに、図６（Ｂ）に示した
画素電極９をウェットエッチングでパターニングする際
にも、塩酸系のエッチング液がゲート絶縁膜５の膜欠陥
を通ってゲートパッド部２ＢのＡｌを浸食するという問
題点が指摘されている。
表示装置におけるＴＦＴでは、ゲートラインやドレイン
ラインなどを外部配線とを接続するための端子部（パッ
ド部）の形成が必要となる。しかしながら、図５（Ｃ）
に示す工程において、窒化シリコンでなるブロッキング
層７のウェットエッチングの際に、図８に示すようなピ
ンホール１３が下地の半導体層６に発生していたり、半
導体層６の膜厚が薄い（例えば１０００オングストロー
ム未満）場合には、エッチング液がゲート絶縁膜５まで
達し、ゲート絶縁膜５にピンホールを発生させ易くな
る。ゲートパッド部２Ａの上面の中間部はゲートライン
部やゲート電極部分と異なり陽極酸化膜４で保護されて
いないため、エッチング液がゲートパッド部２Ａに達す
ると容易にエッチング液で浸食されて、図８に示すよう
にゲートパッド部２Ａに空洞１４を発生させたり、とも
すると断線を起こす虞れがある。ブロッキング層７を構
成する窒化シリコンのエッチング液としては、バッファ
ード弗酸や熱リン酸などがあるが、これらはともにアル
ミニウムやアルミニウム合金でなるゲートパッド部２Ｂ
を容易に浸食してしまう。また、このような問題は、ゲ
ートラインの端子部に限られたものではなくドレインラ
インの端子部その他においても発生し得るものである。
特に、Ａｌ膜では、２５０℃程度の加熱を行った場合
に、ヒロックと呼ばれている突起が発生するので、この
部分を覆うゲート絶縁膜は他の部分に比べて膜欠陥が発
生し易い。なお、このようなピンホールをはじめとする
膜欠陥自体の発生率は小さいが、微細かつ集積した配線
構成をもつ液晶表示装置では、製品の歩留まりの悪化に
繋がるものと考えられる。さらに、図６（Ｂ）に示した
画素電極９をウェットエッチングでパターニングする際
にも、塩酸系のエッチング液がゲート絶縁膜５の膜欠陥
を通ってゲートパッド部２ＢのＡｌを浸食するという問
題点が指摘されている。
【０００６】この発明が解決しようとする課題は、ＴＦ
Ｔの製造方法において、接続端子部分にエッチング液に
よる浸食が発生するのを防止するには、どのような手段
を講じればよいかという点にある。
Ｔの製造方法において、接続端子部分にエッチング液に
よる浸食が発生するのを防止するには、どのような手段
を講じればよいかという点にある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
薄膜トランジスタの製造方法において、基板上にゲート
電極及びこのゲート電極に接続されたゲート端子部を形
成するゲート電極形成工程と、前記基板、前記ゲート電
極、及び前記ゲート端子部上にゲート絶縁膜、半導体層
を順次形成する成膜工程と、前記ゲート端子部上方の前
記半導体層上に保護層を形成する保護層形成工程と、透
明導電膜をウェットエッチングにより画素領域にパター
ニングする透明導電膜形成工程と、を備えることを特徴
としている。
薄膜トランジスタの製造方法において、基板上にゲート
電極及びこのゲート電極に接続されたゲート端子部を形
成するゲート電極形成工程と、前記基板、前記ゲート電
極、及び前記ゲート端子部上にゲート絶縁膜、半導体層
を順次形成する成膜工程と、前記ゲート端子部上方の前
記半導体層上に保護層を形成する保護層形成工程と、透
明導電膜をウェットエッチングにより画素領域にパター
ニングする透明導電膜形成工程と、を備えることを特徴
としている。
【０００８】請求項１記載の発明では、透明導電膜形成
工程において、透明導電膜をパターニングする際にゲー
ト端子部上のゲート絶縁膜にピンホールができていて
も、ゲート端子部上に設けられた半導体層及び保護層が
ウェットエッチング液の浸入を防止するので電気的接続
の薄膜トランジスタを製造することができる。
工程において、透明導電膜をパターニングする際にゲー
ト端子部上のゲート絶縁膜にピンホールができていて
も、ゲート端子部上に設けられた半導体層及び保護層が
ウェットエッチング液の浸入を防止するので電気的接続
の薄膜トランジスタを製造することができる。
【０００９】
【発明の実施の形態】以下、この発明に係るＴＦＴの製
造方法の詳細を図面に示す実施形態に基づいて説明す
る。 （実施形態１）図１（Ａ）〜図３（Ｃ）は、本発明に係
るＴＦＴの製造方法の実施形態１を示す工程断面図であ
る。なお、本実施形態は、逆スタガ型のＴＦＴを製造す
る場合に本発明を適用したものである。
造方法の詳細を図面に示す実施形態に基づいて説明す
る。 （実施形態１）図１（Ａ）〜図３（Ｃ）は、本発明に係
るＴＦＴの製造方法の実施形態１を示す工程断面図であ
る。なお、本実施形態は、逆スタガ型のＴＦＴを製造す
る場合に本発明を適用したものである。
【００１０】まず、本実施形態においては、図１（Ａ）
に示すように、ガラス基板２１の表面に、例えばＡｌで
なるゲートメタル膜をスパッタ法により堆積させた後、
このゲートメタル膜をパターニングしてゲート電極２２
Ａ、ゲートライン（図示省略する）、ゲートパッド部２
２Ｂ、補助容量電極（図示省略する）、および静電気保
護素子（図示省略する）などを形成する。このパターニ
ングには、フォトリソグラフィー技術およびエッチング
技術を用いる。次に、同図（Ａ）に示すように、ゲート
パッド部２２Ｂの上に、ゲートパッド部２２Ｂの周縁部
を除いてレジスト２３が残るようにフォトリソグラフィ
ー工程を行う。すなわち、ゲートパッド部２２Ｂ上面の
コンタクト領域上にレジスト２３を形成する。なお、図
示しないがゲートパッド部２２Ｂ上と同様に、静電気保
護素子などの端子部分にもレジスト（図示省略する）を
形成する。この静電気保護素子の接続部分での製造工程
は、ゲートパッド部２２Ｂ上と同じ工程を施すため、以
後、静電気保護素子などでの工程の説明を省略する。
に示すように、ガラス基板２１の表面に、例えばＡｌで
なるゲートメタル膜をスパッタ法により堆積させた後、
このゲートメタル膜をパターニングしてゲート電極２２
Ａ、ゲートライン（図示省略する）、ゲートパッド部２
２Ｂ、補助容量電極（図示省略する）、および静電気保
護素子（図示省略する）などを形成する。このパターニ
ングには、フォトリソグラフィー技術およびエッチング
技術を用いる。次に、同図（Ａ）に示すように、ゲート
パッド部２２Ｂの上に、ゲートパッド部２２Ｂの周縁部
を除いてレジスト２３が残るようにフォトリソグラフィ
ー工程を行う。すなわち、ゲートパッド部２２Ｂ上面の
コンタクト領域上にレジスト２３を形成する。なお、図
示しないがゲートパッド部２２Ｂ上と同様に、静電気保
護素子などの端子部分にもレジスト（図示省略する）を
形成する。この静電気保護素子の接続部分での製造工程
は、ゲートパッド部２２Ｂ上と同じ工程を施すため、以
後、静電気保護素子などでの工程の説明を省略する。
【００１１】次に、この状態で陽極酸化を行って、図１
（Ｂ）に示すように、ゲート電極２２Ａの表面、ゲート
ライン（図示省略する）の表面、ゲートパッド部２２Ｂ
の露出表面に陽極酸化膜２４を形成する。このとき、レ
ジスト２３で覆われたゲートパッド部２２Ｂのコンタク
ト領域上には、陽極酸化膜２４が形成されない。図１
（Ｂ）は、レジスト２３を剥離した状態を示している。
（Ｂ）に示すように、ゲート電極２２Ａの表面、ゲート
ライン（図示省略する）の表面、ゲートパッド部２２Ｂ
の露出表面に陽極酸化膜２４を形成する。このとき、レ
ジスト２３で覆われたゲートパッド部２２Ｂのコンタク
ト領域上には、陽極酸化膜２４が形成されない。図１
（Ｂ）は、レジスト２３を剥離した状態を示している。
【００１２】その後、図１（Ｃ）に示すように、順次、
窒化シリコンでなるゲート絶縁膜２５、アモルファスシ
リコンでなる半導体層２６、および窒化シリコンでなる
ブロッキング層２７を、プラズマＣＶＤ法を用いて堆積
させる。次に、同図に示すように、フォトリソグラフィ
ー技術を用いて、ゲート電極２２Ａの上方にレジスト２
８Ａとゲートパッド部２２Ｂの上方にレジスト２８Ｂと
が残るようにパターニングする。なお、レジスト２８Ａ
は、ゲート電極２２Ａの上方に後にパターニングされる
半導体層２６の中央をチャネル幅方向に横切るように形
成される。また、レジスト２８Ｂは、平面的に見てゲー
トパッド部２２Ｂの上面の陽極酸化膜２４で覆われない
部分（コンタクト領域）を確実に覆い、かつゲートパッ
ド部分２２Ｂの輪郭より内側に収まるように形成する。
その後、このレジスト２８をマスクとして下地のブロッ
キング層２７をウェットエッチングする。このウェット
エッチングに用いるエッチング液としては、バッファー
ド弗酸を用いる。このウェットエッチングにおいては、
ゲートパッド部２２Ｂの未陽極酸化部分（コンタクト領
域）が、ブロッキング層２７およびレジスト２８Ｂで覆
われているため、万一、下地の半導体層２６にピンホー
ルなどの膜欠陥が生じていても、ブロッキング層２７が
半導体層２６へのエッチング液の進入を防ぎ、ゲート絶
縁膜２５にエッチング液が到達することはない。このた
め、エッチング液により、Ａｌでなるゲートパッド部２
２Ｂが浸食されることはない。
窒化シリコンでなるゲート絶縁膜２５、アモルファスシ
リコンでなる半導体層２６、および窒化シリコンでなる
ブロッキング層２７を、プラズマＣＶＤ法を用いて堆積
させる。次に、同図に示すように、フォトリソグラフィ
ー技術を用いて、ゲート電極２２Ａの上方にレジスト２
８Ａとゲートパッド部２２Ｂの上方にレジスト２８Ｂと
が残るようにパターニングする。なお、レジスト２８Ａ
は、ゲート電極２２Ａの上方に後にパターニングされる
半導体層２６の中央をチャネル幅方向に横切るように形
成される。また、レジスト２８Ｂは、平面的に見てゲー
トパッド部２２Ｂの上面の陽極酸化膜２４で覆われない
部分（コンタクト領域）を確実に覆い、かつゲートパッ
ド部分２２Ｂの輪郭より内側に収まるように形成する。
その後、このレジスト２８をマスクとして下地のブロッ
キング層２７をウェットエッチングする。このウェット
エッチングに用いるエッチング液としては、バッファー
ド弗酸を用いる。このウェットエッチングにおいては、
ゲートパッド部２２Ｂの未陽極酸化部分（コンタクト領
域）が、ブロッキング層２７およびレジスト２８Ｂで覆
われているため、万一、下地の半導体層２６にピンホー
ルなどの膜欠陥が生じていても、ブロッキング層２７が
半導体層２６へのエッチング液の進入を防ぎ、ゲート絶
縁膜２５にエッチング液が到達することはない。このた
め、エッチング液により、Ａｌでなるゲートパッド部２
２Ｂが浸食されることはない。
【００１３】次に、図１（Ｃ）に示したレジスト２８
Ａ、２８Ｂなどを剥離した後、全面にｎ+アモルファス
シリコンでなるオーミック層２９をＣＶＤ法にて堆積さ
せる。そして、図示しないが、オーミック層２９を、ゲ
ート電極２２Ａの上方のブロッキング層２７上でソース
側とドレイン側とに分離するようにエッチングを行う。
その後、図２（Ａ）に示すように、オーミック層２９お
よびブロッキング層２７の上に、レジスト３０をパター
ニングする。このレジスト３０をマスクとして、異方性
のドライエッチングを行って、オーミック層２９と半導
体層２６とをパターニングする。この結果、半導体層２
６は、ゲート電極２２Ａの上方に島状に残る。このドラ
イエッチングに用いるエッチングガスとしては、オーミ
ック層２９および半導体層２６を構成するアモルファス
シリコンをエッチングでき、かつゲート絶縁膜２５を構
成する窒化シリコンには大きな選択比をもつガス系、例
えば四塩化炭素（ＣＣｌ4）と酸素（Ｏ2）との混合ガス
を用いる。この異方性のドライエッチングを行うと、ゲ
ートパッド部２２Ｂの上方に形成された窒化シリコンで
なるブロッキング層２７がマスクとして働き、その下に
存在する半導体層２６もエッチングされずに残る。
Ａ、２８Ｂなどを剥離した後、全面にｎ+アモルファス
シリコンでなるオーミック層２９をＣＶＤ法にて堆積さ
せる。そして、図示しないが、オーミック層２９を、ゲ
ート電極２２Ａの上方のブロッキング層２７上でソース
側とドレイン側とに分離するようにエッチングを行う。
その後、図２（Ａ）に示すように、オーミック層２９お
よびブロッキング層２７の上に、レジスト３０をパター
ニングする。このレジスト３０をマスクとして、異方性
のドライエッチングを行って、オーミック層２９と半導
体層２６とをパターニングする。この結果、半導体層２
６は、ゲート電極２２Ａの上方に島状に残る。このドラ
イエッチングに用いるエッチングガスとしては、オーミ
ック層２９および半導体層２６を構成するアモルファス
シリコンをエッチングでき、かつゲート絶縁膜２５を構
成する窒化シリコンには大きな選択比をもつガス系、例
えば四塩化炭素（ＣＣｌ4）と酸素（Ｏ2）との混合ガス
を用いる。この異方性のドライエッチングを行うと、ゲ
ートパッド部２２Ｂの上方に形成された窒化シリコンで
なるブロッキング層２７がマスクとして働き、その下に
存在する半導体層２６もエッチングされずに残る。
【００１４】そして、レジスト３０を剥離した後、全面
にＩＴＯ膜（図示省略する）を堆積させた後、図２
（Ｂ）に示すようなレジスト３１をパターニングし、こ
れをマスクとしてウェットエッチングを行って画素電極
３２を形成する。このＩＴＯ膜のウェットエッチングに
は、塩酸−硝酸系のエッチング液を使用する。このエッ
チング液は、Ａｌのエッチングレートが極めて高く、従
来ではゲート絶縁膜２５に膜欠陥があるとエッチング液
がゲートパッド部２２Ｂの未陽極酸化部分（コンタクト
領域）を浸食して断線に至るなどの問題があった。しか
し、本実施形態においては、ゲートパッド部２２Ｂ上に
半導体層２６およびブロッキング層２７が形成されてい
るため、この部分のゲート絶縁膜２５にエッチング液が
浸透しにくくなっており、エッチング液によりゲートパ
ッド部２２Ｂがエッチングされるのを抑制する機能があ
る。
にＩＴＯ膜（図示省略する）を堆積させた後、図２
（Ｂ）に示すようなレジスト３１をパターニングし、こ
れをマスクとしてウェットエッチングを行って画素電極
３２を形成する。このＩＴＯ膜のウェットエッチングに
は、塩酸−硝酸系のエッチング液を使用する。このエッ
チング液は、Ａｌのエッチングレートが極めて高く、従
来ではゲート絶縁膜２５に膜欠陥があるとエッチング液
がゲートパッド部２２Ｂの未陽極酸化部分（コンタクト
領域）を浸食して断線に至るなどの問題があった。しか
し、本実施形態においては、ゲートパッド部２２Ｂ上に
半導体層２６およびブロッキング層２７が形成されてい
るため、この部分のゲート絶縁膜２５にエッチング液が
浸透しにくくなっており、エッチング液によりゲートパ
ッド部２２Ｂがエッチングされるのを抑制する機能があ
る。
【００１５】次に、レジスト３１を剥離した後、図２
（Ｃ）に示すようにゲートパッド部２２Ｂの上方のみに
開口部３３Ａを有するレジスト３３をパターニングす
る。この開口部３３Ａの内壁は、ゲートパッド部２２Ｂ
の上方に形成された半導体層２６およびブロッキング層
２７の側壁より外側に位置し、かつゲートパッド部２２
Ｂの輪郭より内側に位置するように形成されている。す
なわち、レジスト３３の開口部３３Ａの内壁は、半導体
層２６およびブロッキング層２７を所定の間隙を介して
取り囲み、かつ陽極酸化膜２４の上に位置するように設
定されている。次いで、このようにパターニングされた
レジスト３３をマスクとして、ドライエッチングを行
う。ドライエッチングに用いられるガスとしては、六弗
化イオウ（ＳＦ6）または四弗化炭素（ＣＦ4）などの弗
素系のガスを用いる。このエッチングの結果、図３
（Ａ）に示すように、ゲートパッド部２２Ｂ上のブロッ
キング層２７、半導体層２６およびゲート絶縁膜２５が
除去されて、Ａｌでなるゲートパッド部２２Ｂの未陽極
酸化部分（コンタクト領域）が露出する。このとき、レ
ジスト３３の開口部３３Ａの内壁が半導体層２６および
ブロッキング層２７の側壁より間隙を介して外側に位置
するように設定することが重要である。これは、ブロッ
キング層２７の輪郭より内側に開口部３３Ａがあると、
エッチングの進行とともにブロッキング層２７に逆テー
パ状の側壁が形成されて残るため、後にコンタクト領域
にメタル膜を堆積させてコンタクトをとる場合にメタル
膜のステップカバレージを悪化させる虞れがあるためで
ある。
（Ｃ）に示すようにゲートパッド部２２Ｂの上方のみに
開口部３３Ａを有するレジスト３３をパターニングす
る。この開口部３３Ａの内壁は、ゲートパッド部２２Ｂ
の上方に形成された半導体層２６およびブロッキング層
２７の側壁より外側に位置し、かつゲートパッド部２２
Ｂの輪郭より内側に位置するように形成されている。す
なわち、レジスト３３の開口部３３Ａの内壁は、半導体
層２６およびブロッキング層２７を所定の間隙を介して
取り囲み、かつ陽極酸化膜２４の上に位置するように設
定されている。次いで、このようにパターニングされた
レジスト３３をマスクとして、ドライエッチングを行
う。ドライエッチングに用いられるガスとしては、六弗
化イオウ（ＳＦ6）または四弗化炭素（ＣＦ4）などの弗
素系のガスを用いる。このエッチングの結果、図３
（Ａ）に示すように、ゲートパッド部２２Ｂ上のブロッ
キング層２７、半導体層２６およびゲート絶縁膜２５が
除去されて、Ａｌでなるゲートパッド部２２Ｂの未陽極
酸化部分（コンタクト領域）が露出する。このとき、レ
ジスト３３の開口部３３Ａの内壁が半導体層２６および
ブロッキング層２７の側壁より間隙を介して外側に位置
するように設定することが重要である。これは、ブロッ
キング層２７の輪郭より内側に開口部３３Ａがあると、
エッチングの進行とともにブロッキング層２７に逆テー
パ状の側壁が形成されて残るため、後にコンタクト領域
にメタル膜を堆積させてコンタクトをとる場合にメタル
膜のステップカバレージを悪化させる虞れがあるためで
ある。
【００１６】その後、レジスト３３を剥離し、図３
（Ｂ）に示すように、全面に例えばＡｌでなるソース・
ドレインメタル膜３４をスパッタ法にて堆積させる。そ
のソース・ドレインメタル膜３４の上にレジスト３５を
パターニングして、このレジスト３５をマスクとしてエ
ッチングを行い、ソース電極３４Ｓ、ドレイン電極３４
Ｄ、およびパッド電極３４Ｐなどを形成する。最後に、
図３（Ｃ）に示すように、画素電極３２およびパッド電
極３４Ｐなどの部分を露出させるようにオーバーコート
膜３６を例えば窒化シリコンで形成して、ＴＦＴ３７の
製造が完了する。
（Ｂ）に示すように、全面に例えばＡｌでなるソース・
ドレインメタル膜３４をスパッタ法にて堆積させる。そ
のソース・ドレインメタル膜３４の上にレジスト３５を
パターニングして、このレジスト３５をマスクとしてエ
ッチングを行い、ソース電極３４Ｓ、ドレイン電極３４
Ｄ、およびパッド電極３４Ｐなどを形成する。最後に、
図３（Ｃ）に示すように、画素電極３２およびパッド電
極３４Ｐなどの部分を露出させるようにオーバーコート
膜３６を例えば窒化シリコンで形成して、ＴＦＴ３７の
製造が完了する。
【００１７】このような工程順でＴＦＴの製造を行うこ
とにより、ゲートパッド部２２Ｂがエッチング液により
浸食され、延いては断線を発生させるという弊害が起こ
るのを有効に抑制することができた。これによって、液
晶表示装置などのＴＦＴを有する電子機器の製造歩留ま
りを向上させることができる。
とにより、ゲートパッド部２２Ｂがエッチング液により
浸食され、延いては断線を発生させるという弊害が起こ
るのを有効に抑制することができた。これによって、液
晶表示装置などのＴＦＴを有する電子機器の製造歩留ま
りを向上させることができる。
【００１８】本実施形態では、ゲートパッド部２２Ａ上
にレジスト２８Ｂをマスクとして半導体層２６及びブロ
ッキング層２７の２層で下方のゲート絶縁膜２５を保護
したが、ブロッキング層２７上にオーミック層を残して
３層で保護しても良い。
にレジスト２８Ｂをマスクとして半導体層２６及びブロ
ッキング層２７の２層で下方のゲート絶縁膜２５を保護
したが、ブロッキング層２７上にオーミック層を残して
３層で保護しても良い。
【００１９】（実施形態２）図４（Ａ）〜（Ｃ）は、本
発明に係るＴＦＴの製造方法の実施形態２を示す工程断
面図である。この実施形態において上記した実施形態１
と同一部分には、同一の符号を付して説明を省略する。
また、本実施形態において、上記した実施形態１と同一
の工程については説明を省略する。
発明に係るＴＦＴの製造方法の実施形態２を示す工程断
面図である。この実施形態において上記した実施形態１
と同一部分には、同一の符号を付して説明を省略する。
また、本実施形態において、上記した実施形態１と同一
の工程については説明を省略する。
【００２０】本実施形態においては、図４（Ａ）に示す
ように、半導体層２６を堆積させた後にブロッキング層
２７をゲート電極２２Ａの上方のみに形成する。次に、
ブロッキング層２７および半導体層２６の上にオーミッ
ク層２９を堆積させ、ブロッキング層２７上でオーミッ
ク２９を分離させる。その後、同図に示すように、レジ
スト３０が、ゲート電極２２Ａの上方およびゲートパッ
ド部２２Ｂのコンタクト領域の上方に残るようにパター
ニングする。このとき、ゲートパッド部２２Ｂ上方のレ
ジスト３０は、コンタクト領域を確実に覆うように形成
する。そして、レジスト３０をマスクとして、オーミッ
ク層２９および半導体層２６をエッチングして、図４
（Ａ）に示す構造にする。
ように、半導体層２６を堆積させた後にブロッキング層
２７をゲート電極２２Ａの上方のみに形成する。次に、
ブロッキング層２７および半導体層２６の上にオーミッ
ク層２９を堆積させ、ブロッキング層２７上でオーミッ
ク２９を分離させる。その後、同図に示すように、レジ
スト３０が、ゲート電極２２Ａの上方およびゲートパッ
ド部２２Ｂのコンタクト領域の上方に残るようにパター
ニングする。このとき、ゲートパッド部２２Ｂ上方のレ
ジスト３０は、コンタクト領域を確実に覆うように形成
する。そして、レジスト３０をマスクとして、オーミッ
ク層２９および半導体層２６をエッチングして、図４
（Ａ）に示す構造にする。
【００２１】次に、レジスト３０を剥離した後、全面に
ＩＴＯ膜を堆積させ、レジスト３１を新たにパターニン
グしてＩＴＯ膜のウェットエッチングを行う。このウェ
ットエッチングのエッチング液は、上記実施形態１で用
いたものと同様に塩酸−硝酸系のものを用いる。このウ
ェットエッチングに際して、ゲートパッド部２２Ｂの上
方では、オーミック層２９と半導体層２６とがゲート絶
縁膜２５を保護する機能を有するため、このエッチング
液によりゲートパッド部２２Ｂが浸食されることはな
い。
ＩＴＯ膜を堆積させ、レジスト３１を新たにパターニン
グしてＩＴＯ膜のウェットエッチングを行う。このウェ
ットエッチングのエッチング液は、上記実施形態１で用
いたものと同様に塩酸−硝酸系のものを用いる。このウ
ェットエッチングに際して、ゲートパッド部２２Ｂの上
方では、オーミック層２９と半導体層２６とがゲート絶
縁膜２５を保護する機能を有するため、このエッチング
液によりゲートパッド部２２Ｂが浸食されることはな
い。
【００２２】その後、図４（Ｃ）に示すように新たにレ
ジスト３３をパターニングする。このレジスト３３の形
状は、上記実施形態１と同様であり、オーミック層２９
および半導体層２６の側壁を間隙を介して取り囲むよう
に開口部３３Ａが形成されている。このレジスト３３を
マスクとしてオーミック層２９、半導体層２６、および
ゲート絶縁膜２５をドライエッチングすることにより、
上記実施形態１における図３（Ａ）と同様の構造を形成
することができる。なお、後の工程は上記実施形態１と
同様である。本実施形態においても、画素電極３２を形
成する際にゲートパッド部２２Ｂがエッチング液により
浸食されるのを防止できる。
ジスト３３をパターニングする。このレジスト３３の形
状は、上記実施形態１と同様であり、オーミック層２９
および半導体層２６の側壁を間隙を介して取り囲むよう
に開口部３３Ａが形成されている。このレジスト３３を
マスクとしてオーミック層２９、半導体層２６、および
ゲート絶縁膜２５をドライエッチングすることにより、
上記実施形態１における図３（Ａ）と同様の構造を形成
することができる。なお、後の工程は上記実施形態１と
同様である。本実施形態においても、画素電極３２を形
成する際にゲートパッド部２２Ｂがエッチング液により
浸食されるのを防止できる。
【００２３】以上、実施形態１および実施形態２につい
て説明したが、本発明はこれに限定されるものではな
く、構成の要旨に付随する各種の変更、例えば材料変
更、ＴＦＴの構造の変更、並びに適用電子機器の変更な
どが可能である。また、上記した実施形態では、外部端
子としてゲートパッド部２２Ｂについて説明したが、静
電気保護素子の接続端子部分においても本発明を適用す
ることができる。
て説明したが、本発明はこれに限定されるものではな
く、構成の要旨に付随する各種の変更、例えば材料変
更、ＴＦＴの構造の変更、並びに適用電子機器の変更な
どが可能である。また、上記した実施形態では、外部端
子としてゲートパッド部２２Ｂについて説明したが、静
電気保護素子の接続端子部分においても本発明を適用す
ることができる。
【００２４】
【発明の効果】以上の説明から明らかなように、この発
明によれば、接続端子部分のエッチング液による浸食が
発生するのを抑制するＴＦＴの製造方法を実現するとい
う効果がある。このため、ＴＦＴ製造における歩留まり
を向上させることができる。
明によれば、接続端子部分のエッチング液による浸食が
発生するのを抑制するＴＦＴの製造方法を実現するとい
う効果がある。このため、ＴＦＴ製造における歩留まり
を向上させることができる。
【図１】（Ａ）〜（Ｃ）は、本発明に係るＴＦＴの製造
方法の実施形態１を示す工程断面図。
方法の実施形態１を示す工程断面図。
【図２】（Ａ）〜（Ｃ）は、本発明に係るＴＦＴの製造
方法の実施形態１を示す工程断面図。
方法の実施形態１を示す工程断面図。
【図３】（Ａ）〜（Ｃ）は、本発明に係るＴＦＴの製造
方法の実施形態１を示す工程断面図。
方法の実施形態１を示す工程断面図。
【図４】（Ａ）〜（Ｃ）は、本発明に係るＴＦＴの製造
方法の実施形態２を示す工程断面図。
方法の実施形態２を示す工程断面図。
【図５】（Ａ）〜（Ｃ）は、従来のＴＦＴの製造方法の
工程断面図。
工程断面図。
【図６】（Ａ）〜（Ｃ）は、従来のＴＦＴの製造方法の
工程断面図。
工程断面図。
【図７】（Ａ）および（Ｂ）は、従来のＴＦＴの製造方
法の工程断面図。
法の工程断面図。
【図８】従来のＴＦＴの製造方法における問題点を示す
断面図。
断面図。
２１ ガラス基板 ２２Ａ ゲート電極 ２２Ｂ ゲートパッド部 ２４ 陽極酸化膜 ２５ ゲート絶縁膜 ２６ 半導体層 ２７ ブロッキング層 ３２ 画素電極 ３４ ソース・ドレインメタル膜 ３４Ｓ ソース電極 ３４Ｄ ドレイン電極 ３４Ｐ パッド電極 ３７ ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｗ ６１７Ｍ
Claims (9)
- 【請求項１】 基板上にゲート電極及びこのゲート電極
に接続されたゲート端子部を形成するゲート電極形成工
程と、 前記基板、前記ゲート電極、及び前記ゲート端子部上に
ゲート絶縁膜、半導体層を順次形成する成膜工程と、 前記ゲート端子部上方の前記半導体層上に保護層を形成
する保護層形成工程と、 透明導電膜をウェットエッチングにより画素領域にパタ
ーニングする透明導電膜形成工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】 前記ゲート電極形成工程は、コンタクト
領域を除く前記ゲート端子部の表面及び前記ゲート電極
の表面に陽極酸化膜を形成する工程を含むことを特徴と
する請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記ゲート電極及び前記ゲート端子部
は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン
（Ｔｉ）から選択されることを特徴とする請求項１また
は請求項２に記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記透明導電膜形成工程は、前記画素領
域に形成されたマスクによりウェットエッチングして前
記透明導電膜を形成することを特徴とする請求項１〜請
求項３のいずれかに記載の薄膜トランジスタの製造方
法。 - 【請求項５】 前記透明導電膜形成工程は、塩酸系のエ
ッチング液を用いることを特徴とする請求項１〜請求項
４のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記保護層形成工程は、前記ゲート端子
部上方の前記半導体層及び前記ゲート電極上方の前記半
導体層のチャネル領域上に保護層を形成することを特徴
とする請求項１〜請求項５のいずれかに記載の薄膜トラ
ンジスタの製造方法。 - 【請求項７】 前記ゲート絶縁膜及び前記保護層は窒化
シリコンからなり、前記半導体層はアモルファスシリコ
ンからなることを特徴とする請求項１〜請求項６のいず
れかに記載の薄膜トランジスタの製造方法。 - 【請求項８】 前記保護層は、窒化シリコン層と不純物
を含んだアモルファスシリコン層とからなり、前記不純
物を含んだアモルファスシリコン層は、前記ゲート端子
部上方の前記半導体層上及び前記ゲート電極上方の前記
半導体層のチャネル領域の両端に形成されることを特徴
とする請求項１〜請求項７のいずれかに記載の薄膜トラ
ンジスタの製造方法。 - 【請求項９】 前記透明導電膜形成工程は、前記透明導
電膜をパターニング後、前記ゲート端子部上の前記ゲー
ト絶縁膜、前記半導体層及び前記保護層を除去する工程
を含むことを特徴とする請求項１〜請求項８のいずれか
に記載の薄膜トランジスタの製造方法。
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