JPH01165129A - 集積回路 - Google Patents
集積回路Info
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- JPH01165129A JPH01165129A JP32469387A JP32469387A JPH01165129A JP H01165129 A JPH01165129 A JP H01165129A JP 32469387 A JP32469387 A JP 32469387A JP 32469387 A JP32469387 A JP 32469387A JP H01165129 A JPH01165129 A JP H01165129A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積回路に関し、特にその回路構成部の構成
の解析を防止し得て複製化することが困難な集積回路に
関する。
の解析を防止し得て複製化することが困難な集積回路に
関する。
（従来の技術）
基板上に多数の半導体素子が配された集積回路では、電
極配線後の半導体素子を、α線、湿気。
極配線後の半導体素子を、α線、湿気。
応力などの外部雰囲気の影響から保護するために。
その回路構成部を窒化シリコン膜等の絶縁性の保護膜に
て覆い、湿気浸入等による誤動作、応力による特性変動
等を防止することが行われている。
て覆い、湿気浸入等による誤動作、応力による特性変動
等を防止することが行われている。
回路構成部を覆う保護膜としては、酸化シリコン膜、窒
化シリコン膜等が使用される。
化シリコン膜等が使用される。
（発明が解決しようとする問題点）
集積回路における回路構成部は、開発に長時間を要した
ものや、独創性に優れたものもあり、他人により模倣、
複製されないようにしておくことが好ましいものも存在
する。しかし、上述した保護膜は１回路構成部を外部雰
囲気から保護する目的で配設されており、エツチングに
より容易に除去される。保護膜を除去すれば１回路構成
部は。
ものや、独創性に優れたものもあり、他人により模倣、
複製されないようにしておくことが好ましいものも存在
する。しかし、上述した保護膜は１回路構成部を外部雰
囲気から保護する目的で配設されており、エツチングに
より容易に除去される。保護膜を除去すれば１回路構成
部は。
目視や顕微鏡写真等により、容易に解析することができ
、他人は、該回路構成部を模倣、複製化して、同様の集
積回路を容易に作成してしまう。
、他人は、該回路構成部を模倣、複製化して、同様の集
積回路を容易に作成してしまう。
本発明は上記従来の問題を解決するものであり。
その目的は１回路構成部の解析が困難であり、他人によ
る複製、模倣を防止し得る集積回路を提供することにあ
る。
る複製、模倣を防止し得る集積回路を提供することにあ
る。
（問題点を解決するための手段）
本発明の集積回路は２回路構成部を覆う絶縁性の保護膜
と、該保護膜上に、該回路構成部の主要部を覆うべく積
層された導電性の金属膜と、を有してなり、そのことに
より上記目的が達成される。
と、該保護膜上に、該回路構成部の主要部を覆うべく積
層された導電性の金属膜と、を有してなり、そのことに
より上記目的が達成される。
（実施例）
以下に本発明を実施例について説明する。
本発明の集積回路は、第１図（イ）および（ロ）に示す
ように、半導体基板に多数の半導体素子が配設されて、
各半導体素子が相互に配線されている回路構成部１０と
、該回路構成部１０を覆う絶縁性の保護膜２０とを有す
る。該保護膜２０は１例えば窒化シリコンにて構成され
ている。該保護膜２０内には、導電性の金属膜３０が配
設されている。保護膜２０は２回路構成部１０表面の全
体を覆う下層部２１を有し、金属膜３０は、該下層部２
１上に９回路構成部ｌＯにおける機密保護が必要な主要
部を覆うべく積層されている。該金属膜３０上には、保
護膜２０の上層部２２が積層されている。該金属膜３０
は１回路構成部１０の配線パターン１１を構成する導電
性金属と同様の金属１例えば、アルミニウムにより９回
路構成部１０の配線パターン１１とは全く異なるパター
ンに形成されている。
ように、半導体基板に多数の半導体素子が配設されて、
各半導体素子が相互に配線されている回路構成部１０と
、該回路構成部１０を覆う絶縁性の保護膜２０とを有す
る。該保護膜２０は１例えば窒化シリコンにて構成され
ている。該保護膜２０内には、導電性の金属膜３０が配
設されている。保護膜２０は２回路構成部１０表面の全
体を覆う下層部２１を有し、金属膜３０は、該下層部２
１上に９回路構成部ｌＯにおける機密保護が必要な主要
部を覆うべく積層されている。該金属膜３０上には、保
護膜２０の上層部２２が積層されている。該金属膜３０
は１回路構成部１０の配線パターン１１を構成する導電
性金属と同様の金属１例えば、アルミニウムにより９回
路構成部１０の配線パターン１１とは全く異なるパター
ンに形成されている。
その結果９回路構成部１０表面は２機密保護が必要でな
い領域を保護膜２０のみが覆い１機密保護が必要な主要
部領域を、保護膜２０の下層部２１．金属膜３０および
保護膜２０の上層部２２が順次覆っている。
い領域を保護膜２０のみが覆い１機密保護が必要な主要
部領域を、保護膜２０の下層部２１．金属膜３０および
保護膜２０の上層部２２が順次覆っている。
このような構成の集積回路は９回路構成部１００表面全
体が、保護膜２０の下層部２１にて覆われているため、
該回路構成部１０が外部雰囲気の影響を受けることがな
く、安定的に動作する。
体が、保護膜２０の下層部２１にて覆われているため、
該回路構成部１０が外部雰囲気の影響を受けることがな
く、安定的に動作する。
本発明の集積回路の回路構成部１０の構成を解析するべ
（、保護膜２０をエツチングにて除去すれば。
（、保護膜２０をエツチングにて除去すれば。
第２図（イ）に示すように２回路構成部１０の機密保護
が必要でない領域上に位置する保護膜２０全体。
が必要でない領域上に位置する保護膜２０全体。
および回路構成部１０の機密保護が必要な領域を覆う金
属膜３０上の保護膜２０における上層部２２のみが除去
され、金属膜３０は除去されない。その結果。
属膜３０上の保護膜２０における上層部２２のみが除去
され、金属膜３０は除去されない。その結果。
回路構成部１０表面の機密保護が必要でない領域が露出
するものの２回路構成部ｌＯの機密保護が必要な主要部
は、ｆｌ出されない。従って、金属膜３０のパターンに
て覆われた該主要部は、顕微鏡写真観察によっても解析
することができない。
するものの２回路構成部ｌＯの機密保護が必要な主要部
は、ｆｌ出されない。従って、金属膜３０のパターンに
て覆われた該主要部は、顕微鏡写真観察によっても解析
することができない。
このような状態で１回路構成部１０の機密保護が必要な
主要部領域を覆う金属膜３０を除去すべくエツチングす
れば、第２図（ロ）に示すように、該金属膜３０の表層
部が除去されると同時に、前記エツチングにて露出した
回路構成部１０の機密保護を必要としない領域内に位置
する。金属膜３０と同材質の配線パターン１１が除去さ
れる。その結果９回路構成部１０表面の配線パターン１
１の一部が破壊され、かつ、該回路構成部１０表面の主
要部が金属膜３０にて覆われているため９回路構成部１
０の構成について解析することはできない。金属膜３０
は２回路構成部ｌＯの配線パターン１１とは異なるパタ
ーンに構成しているため２回路構成部ｌＯの構成の解析
は、−層困難である。
主要部領域を覆う金属膜３０を除去すべくエツチングす
れば、第２図（ロ）に示すように、該金属膜３０の表層
部が除去されると同時に、前記エツチングにて露出した
回路構成部１０の機密保護を必要としない領域内に位置
する。金属膜３０と同材質の配線パターン１１が除去さ
れる。その結果９回路構成部１０表面の配線パターン１
１の一部が破壊され、かつ、該回路構成部１０表面の主
要部が金属膜３０にて覆われているため９回路構成部１
０の構成について解析することはできない。金属膜３０
は２回路構成部ｌＯの配線パターン１１とは異なるパタ
ーンに構成しているため２回路構成部ｌＯの構成の解析
は、−層困難である。
なお、上記実施例では、保護膜２０として窒化シリコン
を使用し、金属膜３０としてアルミニウムを使用したが
、これに限るものではなく、保護膜２０としては絶縁性
を有する酸化シリコン、金属膜３０としては銅等も使用
し得る。
を使用し、金属膜３０としてアルミニウムを使用したが
、これに限るものではなく、保護膜２０としては絶縁性
を有する酸化シリコン、金属膜３０としては銅等も使用
し得る。
また、金属膜３０は９回路構成部１０表面との間に絶縁
性の保護膜２０が介装されるように配設されていればよ
く、複数の金属膜３０を９回路構成部１０の機密保護領
域上に、保護膜２０と交互に積層してもよい。さらに、
第３図に示すように１回路構成部１０の機密保護が必要
な領域を複数に分割し１分割された各領域毎に、複数の
金属膜３０を、保護膜２０と交互に積層してもよい。
性の保護膜２０が介装されるように配設されていればよ
く、複数の金属膜３０を９回路構成部１０の機密保護領
域上に、保護膜２０と交互に積層してもよい。さらに、
第３図に示すように１回路構成部１０の機密保護が必要
な領域を複数に分割し１分割された各領域毎に、複数の
金属膜３０を、保護膜２０と交互に積層してもよい。
（発明の効果）
本発明の集積回路は、このように３回路構成部の主要部
を、絶縁性の保護膜を介して導電性の金属膜にて覆って
いるため、該回路構成部の構成を解析しようとしても、
該金属膜にて解析できない。
を、絶縁性の保護膜を介して導電性の金属膜にて覆って
いるため、該回路構成部の構成を解析しようとしても、
該金属膜にて解析できない。
その結果１本発明の集積回路は他人に模倣、複製化され
るおそれがない。
るおそれがない。
４、 の な−■
第１図（イ）は本発明の集積回路の一例を示す断面図、
第１図（ロ）はその平面図、第２図（イ）および（ロ）
はそれぞれ該集積回路のエツチング状態を示す断面図、
第３図は本発明の集積回路の他の例を示す断面図である
。
第１図（ロ）はその平面図、第２図（イ）および（ロ）
はそれぞれ該集積回路のエツチング状態を示す断面図、
第３図は本発明の集積回路の他の例を示す断面図である
。
１０・・・回路構成部、１１・・・配線パターン、 ２
０・・・保護膜、３０・・・金属膜。
０・・・保護膜、３０・・・金属膜。
以上
Claims (1)
- 【特許請求の範囲】 １、回路構成部を覆う絶縁性の保護膜と、 該保護膜上に、該回路構成部の主要部を覆うべく積層さ
れた導電性の金属膜と、 を有する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32469387A JPH01165129A (ja) | 1987-12-21 | 1987-12-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32469387A JPH01165129A (ja) | 1987-12-21 | 1987-12-21 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165129A true JPH01165129A (ja) | 1989-06-29 |
Family
ID=18168669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32469387A Pending JPH01165129A (ja) | 1987-12-21 | 1987-12-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165129A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003626A1 (en) * | 1993-07-22 | 1995-02-02 | National Semiconductor Corporation | Structures for preventing reverse engineering of integrated circuits |
| WO1995003627A1 (en) * | 1993-07-22 | 1995-02-02 | National Semiconductor Corporation | Tamper resistant integrated circuit structure |
| WO1996016445A1 (en) * | 1994-11-23 | 1996-05-30 | Motorola Ltd. | Integrated circuit structure with security feature |
| EP1014446A1 (en) * | 1998-12-21 | 2000-06-28 | Sharp Kabushiki Kaisha | Semiconductor device protected against analysis |
-
1987
- 1987-12-21 JP JP32469387A patent/JPH01165129A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995003626A1 (en) * | 1993-07-22 | 1995-02-02 | National Semiconductor Corporation | Structures for preventing reverse engineering of integrated circuits |
| WO1995003627A1 (en) * | 1993-07-22 | 1995-02-02 | National Semiconductor Corporation | Tamper resistant integrated circuit structure |
| US5468990A (en) * | 1993-07-22 | 1995-11-21 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| US5821582A (en) * | 1993-07-22 | 1998-10-13 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| KR100324982B1 (ko) * | 1993-07-22 | 2002-08-24 | 내셔널 세미콘덕터 코포레이션 | 집적회로의역설계(reverseengineering)를방지하는구조 |
| WO1996016445A1 (en) * | 1994-11-23 | 1996-05-30 | Motorola Ltd. | Integrated circuit structure with security feature |
| EP1014446A1 (en) * | 1998-12-21 | 2000-06-28 | Sharp Kabushiki Kaisha | Semiconductor device protected against analysis |
| KR100365662B1 (ko) * | 1998-12-21 | 2002-12-26 | 샤프 가부시키가이샤 | 반도체장치 |
| US6720656B2 (en) | 1998-12-21 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device with analysis prevention feature |
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