TW432535B - Semiconductor device - Google Patents

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TW432535B TW088121587A TW88121587A TW432535B TW 432535 B TW432535 B TW 432535B TW 088121587 A TW088121587 A TW 088121587A TW 88121587 A TW88121587 A TW 88121587A TW 432535 B TW432535 B TW 432535B
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Description

Α7 Β7 “32535 五、發明說明() 發明昔景 發明頜域 本發明係關於半導體裝置,更定言之,係關於一種用 來防止其電路元件部分之結構被分析並使電路裡的資料難 以被複製或竄改的半導體裝置。 背景技術之說明 在半導艎裝置裡,許多形成於基板上具有已建立之電 極連通的半導體元件通常利用絕緣保護薄膜復蓋電路元件 部分的方式保護以免受到α射線,濕氣及應力等環境影 響,以防止由於濕氣入侵及相似因素而故障,由於應力造 成特徵改變,及相似狀況。氧化矽薄琪,氮化矽薄膜及相 似物通常用來作為復蓋電路元件部分的保護薄膜· 有一些己經花了很多時間研發而且獨創性優越的半導 體裝置電路元件部分。因此,應最好保護這些部分以免被 其它人模仿及複製。此外,半導髋裝置電路裡有一些儲存 重要資料的記憶髖裝置,因此也應最好保護這些資料以免 被竄改。 然而,上述的絕緣保護薄膜係供保護電路元件部分免 於受到環境影響之用。因此,薄膜通常在相對於可見光及 遠紅外線的光傳導性方面極佳,以致於電路元件可以輕易 地從保護薄膜上方藉由可見光期微銳或IR(遠紅外線)齅微 鏡看到,導致電路元件部分被模仿及複製或記憶體裝置裡 資料被竄改的可能性高。 本紙張尺度適用中因S家標準(CNS)A4規格(210 X 297公* ) ---------------i — ί.訂---------線Λ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 4 .經濟部智慧財產局員工消t合作杜印製 A7 B7 五、發明說明(2 ) 發明之概要說明 本發明係意欲解決上述之問題》本發明的目的之一係 提供一種具有電路元件部分的半導體裝置,其難以被分 析’因而得以保護資料免於被其它人複製,棋仿及竄改。 根據本發明之一觀點,半導體裝置係包括具有電路元 件部分的基板,形成以覆蓋電路元件部分的絕緣保護薄 膜,形成於保護薄膜上以復蓋電路元件部分之主要部分以 防止主要部分被分析的防止分析薄膜,及形成以覆蓋防止 分析薄膜以防止防止分析薄膜被化學溶液毀壞的防蝕薄 膜》 使用上述具有復蓋主要部分之防止分析薄膜的結構, 係使底層電路圓樣無法被分析。 根據本發明另一觀點,半導體裝置包括具有電路元件 部分的基板,形成以覆蓋電路元件部分的絕緣保護薄膜, 及形成於保護薄膜上以覆蓋電路元件部分之主要部分以防 止主要部分被分析的防止分析薄膜,防止分析薄膜具有防 止其本身被化學溶液毀壞的防蝕性。 使用上述結構係可以嚇阻利用化學溶液處理防止分析 薄膜以去除薄膜而達分析目的之意囷,因為很難利用化學 溶液破壞防止分析薄膜’即使沒有個別提供防蝕薄膜。 較佳地,本發明的半導體裝置進一步包括位於基板及 保護薄膜之間以達電路元件部分的連通部p保護薄膜具有 位於沒有被防止分析薄膜覆蓋以達連通部的窗口,使用該 結構可以嚇阻利用化學溶液處理去除防止分析薄膜並因而 本紙張尺度適用中Θ國家標準(CNS)A4規格(21〇χ297公爱) — II"— — — — — — — — — * 1111111ΦΓβ. «—Inti — — — <請先閲讀背面之注意事項再填寫本I> 經濟部智慧財產局員工消費合作社印製 酽4 325 3 5 A7 _B7 五、發明說明(3 ) 分析電路圓樣的意圖,因為穿透窗口的化學溶液會先去掉 連通部及電路元件部分。 較佳地,在本發明的半導體裝置内,防止分析薄膜及 保護薄膜具有同樣高度的表面。此外,保護薄联的表面較 佳為平坦的》使用該結構係可以防止根據表面的粗糙度辨 識底層連通部整個形狀及其位置關係的意圖》 較佳地,在本發明的半導體裝置裡,防止分析薄膜係 由與連通部相同的材料形成•該结構裡,如果化學溶液處 理是在防止分析薄膜上進行以消除避免薄膜,則連通部也 可能在相同條件下被消除,結果連通部在被分析之前就已 經消失6依此,可以避免被分析· 根據本發明,較佳地,防止分析薄膜係由導電金屬薄 膜形成。藉由使用該結構,相對於可見光及IR之傳導性 低的防止分析薄琪可以輕易地完成。 根據本發明之一觀點,較佳地,導電金屬薄膜為由氣 化鈦及鈦-鎢合金其中至少一種所形成的金屬薄琪。即使 防止分析薄膜不是由金屬材料形成,利用該結構也可以獲 得相對於可見光及IR之傳導性低的防止分析薄膜。 根據本發明之一觀點,防蝕薄膜較佳由氧化鋁形成。 使用該結構,可以保護防止分析薄膜免於化學溶液侵害, 因為氧化鋁具有優越的防蝕效果》 根據本發明之一觀點,較佳地,防蝕薄膜係由經染色 的氧化鋁形成。此外,根據本發明之另一觀點,較佳地, 導電金屬薄膜係為由鉅及鈮其中至少_種所形成的金屬薄 本紙張尺度適用中困因家標準(CNS>A4規格(210 X 297公釐) — — — III — — —— — I I I 1 I 1 Γ > — — — — — — — — {請先閱讀背面t注意事項再填寫本頁) 6 五、發明說明( 4 A7 B7 膜。使用該結構可以完成具有防蝕性的防止分析薄膜。 本發明之上述以及其他的目的、特徵、觀點及優點將 可從本發明之下列詳細說明以及隨文撿附之困式而變得更 為明顯。 圖式之簡要說明 第1圖之橫截面圖係例示本發明之第一具艘實施例中 的一個半導體裝置之一主要部分。 第2Α-2Ι圈係例示該第一具趙實施例之一製造程序的 加工流程。 第3圈之橫截面圊係例示本發明之第二具體實施例中 的實施例1内之_個半導體裝置的一主要部分。 第4A-4G圖係例示該第二具體實施例的實施例1之 一製造程序的加工流程。 第5圖之橫載面圖係例示本發明之第二具體實施例中 的實施例2内之一個半導體裝置的一主要部分β 第6A-6G圊係例示該第二具體實施例的實施例2之 一製造程序的加工流程。 I— I n n cl 1 n n ·1 I {請先閱讀背面之注意事項再填寫本I) Ή. .線· 經濟#智慧財產局WK工消費合作社印製 1···半導體基板 2…連通部 4…絕緣保護薄膜 6…氧化紹 7…光阻層 元件標號對照砉 la…主要電路元件部份 3…窗口 5…導電金屬薄膜 6’“·鋁薄膜 8…防蝕導電薄膜 本紙張尺度適用中國國家標準(CNS>A4規格(210 * 297公釐) 經濟部智慧財產局員工消f合作社印製 1 §4325 3 5 A7 B7 五、發明說明(5 ) 較倕具艚實施例的說明 本發明的具«實施例係以附圈做參考而詳鈿說明如 下。 第一具艘實施例 請參考第1圈,第一具《實施例裡的半導體裝置係由 在矽基板上具有包括頻定主動元件及相似元件之主要電路 元件的半導體基板1,將外部提供之輸入訊號或將欲供應 給任何外部單元之輸出訊號傳送至主動元件的連通部2, 將外部供應之訊號或欲供應給任何外部單元之訊號輸入或 輸出給連通部2的宙α 3,保護連通部2及其底層部分的 絕緣保護薄膜4,設於主要電路元件la上的導電金屬薄 膜5,及復蓋導電金屬薄膜5的氧化鋁薄膜6所组成。 該具饉實施例裡的製造程序係以第2A到21围所示 的流程困說明* 請參考第2A圖’導電性金屬薄膜,例如鋁薄膜或相 似薄膜係藉由例如濺射方式沈精於具有主要電路元件的半 導體基板1上至厚度900nm。然後進行光阻層繪製圈樣及 乾蝕刻,以形成連通部2 * 請參考第2B田,絕緣保護薄膜4,例如氧化矽薄膜, 氮化矽薄膜及相似薄膜係藉由例如P-CVD(電漿增強CVD) 沈積於連通部2上至厚度2000nm » 請參考第2C ffl,絕緣保護薄膜4的表面藉由例如 CMP(化學機械拋光)1000 nm的厚度以消除表面崎啦不平 部分(表面不均勻的部分),因而使表面平整的方式平坦 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公麓) — II I — — — — — — — I I I I I 1 Γ « — — — — — It — t^l <請先閲讀背面t注意事項再填寫本頁) A7 ^ * B7 _ 五、發明說明(6 ) 化。注意,該步驊並非是不可或缺的步驟,因此可以省略。 請參考第2D囷,與連通部2相同材料的導電金屬薄 膜,其它材料的導電金屬薄膜,或具有類似金屬之特徵的 材料所形成的薄膜(例如氮化鈦薄膜或鈦-鎢合金)係藉由 例如濺射方式沈積至厚度300nm,並且進行光阻層繪製圈 樣及乾蝕刻,以在主要電路元件上形成導電金屬薄膜5。 請參考第2E圈,將經繪製圈樣的光阻層7覆蓋缺乏 導電金屬薄膜5的部分•同時,將經繪製围樣的光阻層7 與導電金屬薄膜5稍微拉開距離以使導電金屬薄膜5完全 被在下一個程序步驟中形成的氧化鋁薄膜覆蓋。 請參考第2F圈,鋁薄膜6’係藉由例如濺射方式沈積 於基板的整個表面上,直到厚度達150nm。 請參考第2G圖*鋁薄膜6’係藉由陏極氧化作用氧化· 將基板浸入酒石酸鋁或相似物的電解溶液中,針對基板上 鋁薄膜部分施加大约數十伏特的正電壓,對應鋁薄膜厚度 的部分因而氧化•因為氧化物薄膜具有細孔,所以薄膜浸 在沸騰的純水中是為了進行孔填充處理。該狀態下,氧化 鋁薄膜6係存在於基板的整個表面上。在保持該狀態下, 氧化鋁薄膜6可以藉由乾填充物乾燥。 請參考第2H圓,將基板表面刮淨以從光阻層底部具 有相當脆弱之氧化物薄膜的部分將光阻層上的氧化物薄膜 擦掉。如果所得的氧化鋁薄膜圏樣具有任何黏附著的東 西,則將基板表面在該狀態下刮淨以去除黏附著的東西(拔 除方法)。然後進行清淨步驟*以在導電金屬薄膜5上形 本紙張尺度適用中國國家標準(CNS)A4规格(210 X 297公釐) -I I ί I 丨—丨 — — — — — — · I I <請先閱讀背面之注§項再填寫本I) -SJ· --線· .經濟银智慧財產局員工消费合作社印製 τ 腳432535 Α7 Β7__ 五、發明說明(7 ) 成氡化鋁薄膜6 · {請先閱讀背s之注意事項再填寫本I) 請參考第21圓,進行絕緣保護薄膜4的先阻層圖樣 繪製及蝕刻,以形成供訊號輸入/輸出用的窗口 3 > 在該具體實施例的半導逋裝置裡,形成於絕緣保護薄 膜上的導電金屬薄膜無法以眼晴,可見光顯徵銳及IR顯 擻鏡觀察到底層主要電路元件•此外,導電金屬薄旗上的 氧化鋁薄膜難以用化學溶液處理方式去除金屬薄膜•如果 想要用化學溶液處理,則要先使化學溶液穿透底層連通部 上的窗口,此可艇造成連通部本身消失β依此,可以避免 主要電路元件被棋仿及複製,並且可以確保記憶髏裝置裡 的資料安全(可以避免資料被竄改)》 此外,無法利用使絕緣保護薄膜整平而看到底層連通 部的形狀· 第二具醴實施例 實施例1 經濟部智慧財產局員工消费合作社印製 請參考第3圖*實施例1裡的半導體裝置係由在矽基 板上具有包括預定主動元件及相似元件之主要電路无件的 半導體基板I,將外部提供之輸入訊號或將欲供應給任何 外部單元之輸出訊號傳送至主動元件的連通部2,將外部 供應之訊號或欲供應給任何外部單元之訊號輸入或輸出給 連通部2的窗口 3,保護連通部2及其底層部分的絕緣保 護薄膜4,及設於主要電路元件la上的防蝕導電金屬薄 膜8所組成。 實施例1裡的製造程序係以第4A到4G圖所示的流 10 本紙張尺度遶用中國國家標準<CNS)A4规格(210 X 297公釐) A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明( 程圖說明。 請參考第4A圈’導電性金屬薄膜’例如鋁薄膜或相 似薄膜係藉由例如濺射方式沈積於具有主要電路元件的半 導體基板1上至厚度900nm。然後進行光阻層繪製圈樣及 乾蝕刻,以形成連通部2。 請參考第4B圖’絕緣保護薄膜4,例如氧化石夕薄膜, 氮化矽薄膜及相似薄膜係藉由例如Ρ-CVD(電漿增強cVD) 沈積於連通部2上至厚度2000nm。 請參考第4C圖,絕緣保護薄膜4的表面藉由例如 CMP(化學機械拋光)1000 nm的厚度以消除表面崎嶇不平 部分(表面不均勻的部分)’因而使表面平整的方式平坦 化。 請參考第4D圖,凹部4a係藉由繪製先阻層圖樣及 乾姓刻方法形成於主要電路部分上。提供所示之經緣製圖 樣的光阻層7。如果凹部4a的深度等於欲沈積於絕緣保 護薄膜4上的防蝕導電金屬薄膜的厚度,則該深度係已足 夠。 言《參考第4E圖,將光阻層7去除,進行清淨步驟, 其後在基板的整個表面上沈積防蝕導電金屬薄膜8,例如 组薄膜或鈮薄膜至厚度150nme 請參考第4F圖,藉由金屬CMP去除基板表面上對 應金屬薄膜的厚度。藉由該處理,可以只去除防钱導電金 屬薄膜上不形成絕緣保護薄膜凹部的部分·結果,凹部裡 只留下防蝕導電金屬薄膜8。 本紙張尺度適用中园圉家標準(CNS)A4規格(21〇 X 297公釐〉 η - ------ 1 ------裝 - ----—訂--------線 <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 f4 325 3 5 五、發明說明() 請參考第4G圖’供訊號輸入/輸出用的窗口 3係藉由 光阻層繪製圈樣及蝕刻絕緣保護薄膜4而形成。 實施例2 請參考第5圖,實施例2裡的半導體裝置係由在矽基 板上具有包括預定主動元件及相似元件之主要電路元件的 半導體基板1,將外部提供之輸入訊號或將欲供應給任何 外部單元之輸出訊號傳送至主動元件的連通部2,將外部 供應之訊號或欲供應給任何外部單元之訊號輸入或輸出給 連通部2的窗口 3,保護連通部2及其底層部分的絕緣保 護薄膜4,及設於主要電路元件la上的防蝕導電金屬薄 膜8所組成》實施例1及實施例2之間的差別在於絕緣保 護薄膜4裡沒有形成凹部而在實施例2裡防蝕導電金屬薄 膜8形成於經平整之絕緣保護薄膜上。 實施例2裡的製造程序係以第6A到6G圓所示的流 程圖說明。 請參考第6A囷’導電性金屬薄膜,例如鋁薄膜或相 似薄膜係藉由例如濺射方式沈積於具有主要電路元件的半 導體基板1上至厚度900nm。然後進行光阻層繪製圖樣及 乾蝕刻,以形成連通部2。 請參考第6B圖,絕緣保護薄膜4,例如氧化矽薄膜, 氮化妙薄膜及相似薄膜係藉由例如p_CVD沈積於連通部 2上至厚度2000nm » 請參考第6C圖,絕緣保護薄膜4的表面藉由例如 CMP1000 nm的厚度以消除表面崎嶇不平部分(表面均 本紙張尺度適用中囷圉家標準(CNS)A4規格(210 X 297公S ) ------------(泼*------Γ訂---------線 (請先閱讀背面之沒意事項再填寫本頁) 12 五、發明說明( 10 A7 B7 經濟部智慈財產局員工消费合作社印製 勻的部分),因而使表面平整的方式平坦化。 請參考第6D圈,在基板的整個表面上藉由濺射方法 沈積防蝕導電金屬薄膜8’例如鈕薄膜或鈮薄膜至厚度 150nm。 請參考第6E及6F圈,進行防蝕導電金屬薄膜8的 繪製光阻層圖樣及乾蝕刻步驟,以在主要電路部分上形成 防蝕導電金屬薄膜8。利用以匚?4為主的氣《進行乾蝕刻。 請參考第6G圈,最後進行絕緣保護薄膜4的光阻層 圖樣燴製及蝕刻步驟,以在連通部上形成供訊號輪入/輸 出用的窗口 3 « 根據該具艎實施例,絕緣保護薄膜上的防蝕導電金屬 薄膜係避免在底下的主要電路部分被眼晴,可見光顯微銳 及IR顯微銳看到。此外,很難經由化學溶液處理方式去 除絕緣保護薄膜。即使想要進行化學溶液處理,則必須先 使化學溶液穿透在底下之連通部上的窗口,此舉可能造成 連通部本身消失。依此,可以避免主要電路元件被棋仿及 複製’並且可以確保記德艎裝置裡的資料安全(可以避免 資料被竄改)。換言之,第二具«實施例達到類似第一具 體實施例的效果,即使其未提供氧化鋁薄骐。 絕緣保護薄膜的經平整表面也可以避免底層連通部的 整個形狀及位置關係被看到。 類似的技術有揭示於曰本專利特許公開案第9-5770 及1-21426號及相似案"這些所揭示的技術被想出來是為 了保護半導體元件免於接觸周圍環境並因而使元件特徵安 請 先 闓 讀 背 面 之 注 意 事 項 再 填 Ϊ裝 頁 訂 線 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱〉 13 繆4 325 3 5 Α7 Β7 五、發明說明(11) 定。元件特定由絕緣保護溥膜上的金屬薄膜保護,因此這 些技術與本發明不同β曰本專利特許公開案第1·165129 號揭示一種設計用來避免電路元件部分被複製的技術,類 似本發明。然而,所揭示的結構與本發明不同。在前者裡, 由與底層絕緣保護薄膜相同之材料所形成的保護薄膜係位 於金屬薄膜上。絕緣保護薄膜在金屬薄膜露出時停止姓 刻,因而只有金屬薄膜進行飪刻係可能使預備看到的底層 電路結構安定。 雖然本發明已被詳細地描述及解說,但可清楚明白的 是,上述内容僅供作為說明及範例參考之用,而非以任何 方式來限制本發明,本發明之精神與範疇係以隨文檢附之 申請專利範圍來定義》 — — — — — — — · I 1111 r - — — — — f 私 i ^ V ( {請先閱讀背面之注*項再填s本I > 經濟部智慧財產局員工消費合作社印製 14 本纸張&度適用中國因家標準(CNS>A4規格(210x297公蜚>

Claims (1)

  1. A8B8C8D8 f 14325 3 0 六、申請專利範圍 k 一種半導艎裝置,其包括: 半導體基板(1),其具有電路元件部分; 絕緣保護薄膜(4),其形成以覆蓋該電峰元件部 分; 防止分析薄膜(5),其形成於該保護薄膜(4)上以覆 蓋該電路元件部分之主要部分(la)以避免該主要部分 (la)被分析;及 防姓薄膜(6>’其形成用來復蓋該防止分析薄膜(5) 以避免該防止分析薄膜(5)被化學溶液毀壞* 2.根據申請專利範圍第1項之半導體裝置,其進一步包 括位於該基板(1)及該保護薄膜(4)之間以違該電路元件 部分的連通部(2),其中該保護薄膜(4)具有窗口(3), 該窗口(3)位於沒有被該防止分析薄膜(5)復蓋以達該連 通部(2)的區域内。 3_根據申請專利範圍第1項之半導體裝置,其中該防止 分析薄膜(5)及該保護薄膜(4)具有實質相同高度的表 面。 4. 根據申請專利範圍第1項之半導體裝置,其中該保護 薄膜(4)具有平坦表面》 5. 根據申請專利範团第2項之半導體裝置,其中該防止 分析薄膜(5)及該連通部<2)係由相同材料形成。 6. 根據申請專利範圍第1項之半導體裝置,其中該防止 分析薄膜(5>係由導電金屬薄膜形成。 7. 根據申請專利範团第6項之半導體裝置,其中該導電 本紙張尺度適用中國a家摞準(CNS)A4規格(210 X 297公JE ) ^1 ϋ n n n n I ϋ n < *i n K <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 ---一訂ί it I 線_「------ 15 A8B8C8D8 六、申請專利範圍 金屬薄膜係由導電金屬材料形成。 8. 根據申請專利範面第6項之半導體裝置,其中該導電 金屬薄膜係為由氣化欽及欽-鑛合金其中至少一種所形 成的金廣薄琪。 9. 根據申請專利範面第1項之半導艎裝置,其中該防蝕 薄膜係由氧化鋁形成。 10. 根據申請專利範圍第1項之半導體裝置,其中該防蝕 薄膜係由經染色的氧化鋁形成。 11. 一種半導體裝置,其包括: 半導體基板(1),其具有電路元件部分; 絕緣保護薄膜(4),其形成用來復蓋該電路元件部 分; 防止分析薄膜(5),其形成於該保護薄膜(4)上以復 蓋該電路元件部分之主要部分(la)以避免該主要部分 (la)被分析, 該防止分析薄膜(5)具有用來避免其本身受到化學 溶液毀壞的防蝕性。 12. 根據申請專利範圍第η項之半導體裝置,其進一步包 括位於該基板(1)及該保護薄膜(4)之間以達該電路元件 部分的連通部(2),其中該保護薄膜(4)具有窗α(3), 該窗口(3)位於沒有被該防止分析薄膜(5)復蓋以達該連 通部(2)的區域内。 13. 根據申請專利範圍第η項之半導體裝置,其中該防止 分析薄膜(5)及該保護薄膜(4)具有實質相同高度的表 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公釐) II---- --裝·! (請先閲讀背面之注意事項再球寫本頁} 訂: -線· 經濟部智慧財產局貝工消費合作社印製 16 74325 3 5__ 六、申請專利範圍 面β 14_根據申請專利範团第U項之半導體裝置t其中該保護 薄膜(4)具有平坦表面。 15.根據申請專利範圍第η項之半導體裝置,其中該防止 分析薄膜(5)係由具有防飪性的導電金屬薄膜形成。 16·根據申請專利範圍第15項之半導體裝置,其中該導電 金屬薄琪係為由氣化欽及欽-鎮合金其中至少一種所形 成的金屬薄膜。 i請先《讀背面之注意事項再填寫本Ϊ 經濟部智慧財產局員工消费合作社印製 ϋ n 一5, # —i ϋ ·1 -I —^Λ1 r ϋ n n 本紙張尺度適用中Η國家標準(CNS〉A4规格(210 * 297公釐) 17
TW088121587A 1998-12-21 1999-12-09 Semiconductor device TW432535B (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10105725B4 (de) * 2001-02-08 2008-11-13 Infineon Technologies Ag Halbleiterchip mit einem Substrat, einer integrierten Schaltung und einer Abschirmvorrichtung
GB0410975D0 (en) 2004-05-17 2004-06-16 Nds Ltd Chip shielding system and method
JP2007266083A (ja) * 2006-03-27 2007-10-11 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2579142B2 (ja) 1984-08-22 1997-02-05 三菱電機株式会社 樹脂封止型半導体装置
JPH0715990B2 (ja) 1985-09-11 1995-02-22 三菱電機株式会社 半導体装置
JPS6436032A (en) 1987-07-30 1989-02-07 Sumitomo Electric Industries Semiconductor device
JPH01165129A (ja) * 1987-12-21 1989-06-29 Sharp Corp 集積回路
JPH01214126A (ja) 1988-02-23 1989-08-28 Nec Corp 半導体装置
JPH01286454A (ja) 1988-05-13 1989-11-17 Hitachi Ltd 半導体装置
JPH02209735A (ja) 1989-02-09 1990-08-21 Seiko Epson Corp 半導体装置
DE4210884C2 (de) 1991-04-09 2000-10-05 Clariant Finance Bvi Ltd Cobalt- und Nickel-freie Verdichtungs-Zubereitungen
US5468990A (en) 1993-07-22 1995-11-21 National Semiconductor Corp. Structures for preventing reverse engineering of integrated circuits
US5369299A (en) * 1993-07-22 1994-11-29 National Semiconductor Corporation Tamper resistant integrated circuit structure
JPH095770A (ja) 1995-06-26 1997-01-10 Fuji Electric Co Ltd 半導体集積装置
US5920112A (en) * 1998-04-07 1999-07-06 Micro Networks Corporation Circuit including a corral for containing a protective coating, and method of making same
US6107199A (en) * 1998-10-24 2000-08-22 International Business Machines Corporation Method for improving the morphology of refractory metal thin films

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