KR20000022981A - 반도체 장치 및 이의 제조방법 - Google Patents

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Abstract

반도체 장치에서, 인접한 알루미늄 배선들은, 공동부의 하면을 각 알루미늄 배선의 하면과 대략 동일한 높이에 설치하는 조건에서 상기 인접한 알루미늄 배선들사이에 게재하고 공동부를 갖는 층간 절연막을 통해 상호 절연되어 있다. 반도체 기판의 상면의 인접한 알루미늄 배선들사이에 트렌치가 형성되어 있다. 트렌치와 알루미늄 배선들 각각은, 손상방지 실리콘 산화막, 즉 트렌치를 형성하는데 사용되는 측벽 절연막으로 그 측면들이 피복되어 있다. 상기 트렌치는 층간 절연막으로 채워져 있다.

Description

반도체 장치 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 이의 제조방법에 관한 것으로, 특히 접하지 않고 나란하게 반도체 기판상에 형성된 인접한 복수의 배선간에 공동부(void space portion)를 구비한 절연막이 게재되어 있는 것을 특징으로 하는 반도체 장치 및 이의 제조방법에 관한 것이다.
가장 전형적인 반도체 장치로 알려진 메모리, 마이크로프로세서 등과 같은 이른바 LSI(즉, 대규모 집적회로)는 집적도가 증가할수록 그 개별 소자의 크기가 점점더 미세화된다. 이러한 상황에서, 반도체 기판상에 나란하게 형성된 복수의 배선은 1 ㎛ 이하의 서브미크론인 소정의 간격으로 상호 이격되어 있다. 상기 인접한 배선들은 층간 절연막을 통해 상호 절연되어 있다.
그러나, 상기 배선들이 상기와 같은 미세한 간격으로 상호 인접하여 배치되는 경우에, 상기 인접한 배선들간의 배선간 용량(이하에서는 단순히 용량으로 칭함)의 증가가 불가피하고, 이는 종종 누화(cross talk)의 원인이 된다. 용량의 크기는 인접한 배선들간에 존재하는 층간 절연막 재료의 유전상수에 의존한다. 층간 절연막으로 가장 널리 사용되는 실리콘 산화막의 유전상수는 3.2 내지 3.8 의 범위이다. 한편으로, 공동부 그 자체의 유전상수는 대략 1.0 이다. 이와 관련하여, 배선들간에 위치하는 층간 절연막을 그 유전상수가 가능한 작은 재료로 형성하는 것이 바람직하지만, 공동부 자체를 층간 절연막으로 사용하는 것은 불가능한데, 이것은 공동부 자체가 배선들이 외부 대기에 노출되는 것을 막지 못하기 때문이다.
이러한 관점으로부터, 예를 들면, 일본 특개평 7-114326 호는, 복수의 공동부를 갖는 실리콘 산화막을 층간 절연막(54)으로서 사용하는 종래 반도체 장치의 일례를 개시하고 있다. 도 5 는 상기 일본 특허 공보의 반도체 장치의 단면도이다. 도 5 에 도시된 바와 같이, 복수의 배선(52)이 반도체 기판(51)상에 나란히 형성되어 있다. 공동부(53)를 갖는 실리콘 산화막으로 이루어진 층간 절연막(54)이 인접한 배선들(52)간에 설치되어 있다. 이 층간 절연막(54)을 통해 인접한 배선들(52)은 상호 전기적으로 절연되어 있다.
상기와 같은 공동부(53)를 갖는 층간 절연막(54)은, 소위 고밀도 플라즈마강화 CVD 공정 등과 같은 적당한 막형성 공정을 통해 용이하게 형성된다. 이 경우에, 상기 공동부(53)는 진공하에서 유지되지 않지만, 층간 절연막(54)이 형성될 때 발생되는 소량의 가스를 가지고 있다. 그러나, 상기 공동부(53)의 유전상수가 진공하에 유지되는 공간의 유전상수와 대략 동일하게 되는 것이 가능하다.
결과적으로, 상기 종래 반도체 장치에서, 유전상수가 작은 공동부(53)가 인접한 배선들(52)간에 게재되어 있으므로, 상기 종래 반도체 장치는 배선간 용량이 증가하는 것을 막을 수 있다.
한편으로, 도 5 의 종래 반도체 장치의 구조에 있어서, 배선간 용량을 감소시키기 위하여는, 상기 공동부(53)의 하면(53a)을 배선(52)의 하면(52a)과 대략 동일한 높이에 설치하는 것이 필요하다. 그러나, 상기 공동부(53)가 층간 절연막(54)이 형성될 때 형성되므로, 상기 공동부(53)의 실제 하면(53a)은 배선(52)의 하면(52a)보다 높은 위치에 형성된다.
결과적으로, 상기 공동부(53)의 하면(53a)을 상기 배선(52)의 하면(52a)과 대략 동일한 높이에 설치하기 위하여, 도 6 에 도시된 것처럼, 본 출원의 발명자는 일본 특개평 9-164467 호에 이미 다른 종래 반도체 장치를 제안했다. 이 다른 종래 반도체 장치에서는, 공동부(53)가 층간 절연막(54)이 형성될 때 형성되더라도, 도 6 에 도시된 것처럼, 공동부(53)의 하면(53a)을 배선(52)의 하면(52a)과 동일한 높이에 설치하는 것이 가능하며, 이는 층간 절연막(54)의 형성이 반도체 기판(51)의 트렌치(trench)(55)의 저면으로부터 시작하기 때문이다.
상기 다른 종래 반도체 장치의 제조방법은 도 7a, 도 7b 및 도 7c 를 참조하여 설명한다.
첫번째 단계로서, 도 7a 에 나타난 것처럼, 대략 800 ㎚ 의 막두께를 갖는 알루미늄으로 이루어진 금속배선막(52A)이 스퍼터링법 등을 통하여 반도체 기판(51)상에 형성된다. 그 다음에는, 상기와 같이 형성된 배선막(52A)에서 배선으로 형성되는 영역만을 레지스트막(56)으로 피복한다. 그리고나서, 도 7b 에 도시된 것처럼, 상기 레지스트막(56)을 마스크로 사용하여, 금속배선막(52)을 플라즈마 에치하여, 배선(52)을 소망 패턴으로 성형한다.
마지막으로, 도 7c 에 도시된 것처럼, 상기 레지스트막(56)이 제거된 후에, 소위 에치백(etch back)이 플라즈마 에칭 공정을 통해 수행되어, 대략 200 ㎚ 의 깊이를 갖는 복수의 트렌치(55)가 형성된다. 여기서, 플라즈마 에칭 공정은 금속 배선막 또는 반도체 재료들을 에치하는데 우수한 수단이므로 바람직하게 이용된다. 그 다음으로, 고밀도 플라즈마강화 CVD 공정 등이 공동부를 갖는 층간 절연막을 형성하는데 사용되어, 도 6 에 도시된 상기 다른 종래 반도체 장치가 제조된다.
그러나, 도 6 의 다른 종래 반도체 장치도 플라즈마 에칭 공정을 통해 반도체 기판의 표면상에 트렌치를 형성하는데 사용되는 플라즈마로부터 발생된 전하에 의해 배선이 손상되는 결점을 갖고 있다.
상기 결점을 도 8 을 참조하여 설명한다. 금속배선막(52A)의 플라즈마 에칭 공정을 통해 배선(52)을 형성한 후에도, 에칭 공정은 계속되어 트렌치(55)를 형성하게 된다. 이때, 배선(52)의 측면들이 외부 대기에 노출되므로, 플라즈마로부터 발생된 과도한 전자들 등과 같은 전하가 전기 전도 소자들(57a, 57b)에 들어가는 경향이 있다. 이때, 반도체 기판(51)에 전기적으로 접속된 전도 소자(57b) 등에서는, 전하 또는 과도한 전자들이 접지로 빠져나갈 수도 있으므로 문제가 없다.
다른 한편으로, 소스 영역(60) 및 드레인 영역(61)을 구비하는 MOS( 즉, 금속 산화물 반도체) 타입의 반도체의 절연-게이트 전극(58)과 전기적으로 접속된 다른 전도 소자(57a)에 있어서, 전도 소자(57a)에 유입되는 전자들은 절연-게이트 전극(58)에 축적된다. 결과적으로, 절연-게이트 전극(58)과 반도체 기판(51)간에 전위차가 전개된다. 이와 같은 전위차의 존재에 의해, 게이트 절연막(59)이 파괴된다.
상기 관점에서, 본 발명의 목적은, 플라즈마 에칭 공정을 사용하여 반도체 장치를 제조할 때 배선이 플라즈마에 의해 발생된 전하에 의해 손상되는 것을 방지할 수 있는 반도체 장치 및 이의 제조방법을 제공한다.
도 1 은 본 발명의 제 1 실시예의 반도체 장치의 단면도.
도 2a, 도 2b 및 도 2c 는 도 1 의 반도체 장치의 단면도들로서, 반도체 장치의 제조방법을 공정 단계에 따라 순차적으로 도시한 도면.
도 3a 와 도 3b 는 상기 반도체 장치의 제조방법을 공정순서에 따라 도시한 공정도.
도 4 는 본 발명의 제 2 실시예의 반도체 장치의 단면도.
도 5 는 종래의 반도체 장치 중 제 1 예를 도시하는 단면도.
도 6 은 종래의 반도체 장치 중 제 2 예를 도시하는 단면도.
도 7a, 도 7b 및 도 7c 는 종래 반도체 장치의 단면도들로서, 종래 반도체 장치의 제조방법을 공정 단계에 따라 순차적으로 도시한 도면.
도 8 은 종래 반도체 장치의 단면도로서, 종래 반도체 장치의 결점을 설명하기 위한 도면.
*도면의 주요 부분에 대한 간단한 설명*
1 : 반도체 기판 2 : 알루미늄 배선
2a : 알루미늄 배선의 하면 2A : 알루미늄 배선막
3 : 실리콘 산화막(마스크 절연막)
4 : 손상방지 실리콘 산화막(측벽 절연막)
5 : 공동부 5a : 공동부의 하면
6 : 층간 절연막 7 : 스루우홀
8 : 비아 플러그 9 : 상층 배선
10 : 트렌치 11 : 구리 배선
12 : 실리콘 질화막(마스크 절연막)
13 : 손상방지 실리콘 질화막(측벽 절연막)
14 : 레지스트막 15 : 오버에치 트렌치
본원 발명의 제 1 실시예에 의하면,
복수의 배선이 반도체 기판상에 나란히 형성되고, 인접한 배선들이 트렌치를 통하여 상호 이격되어 있으며, 상기 트렌치의 저면은 플라즈마 에칭 공정을 통해 각 배선의 하면의 레벨보다 낮은 레벨에 형성되며, 상기 트렌치는 공동부를 갖는 절연막으로 채워지고, 절연막의 공동부의 하면은 각 배선의 하면과 대략 동일한 높이에 설치되는 구성을 가지며,
각 배선의 적어도 일측면이 플라즈마 에칭 공정동안에 반도체 장치의 유전파괴(dielectric breakdown)를 막기 위해 측벽 절연막으로 피복되어 있는 것을 특징으로 하는 개선점을 갖는 반도체 장치가 제공된다.
전술한 내용에서, 마스크 절연막이 배선을 보호하기 위해 배선상에 형성되는 것이 바람직하다.
또한, 바람직하게는, 상기 배선은 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 이루어진다.
또한, 바람직하게는, 상기 배선이 알루미늄기재 합금의 금속막으로 이루어질 때, 실리콘 산화막 또는 실리콘 질화막으로 마스크 절연막이 형성된다. 바람직하게는 상기 배선이 구리기재 합금의 금속막으로 이루어질 때 실리콘 질화막으로 마스크 절연막이 형성된다.
또한, 바람직하게는, 상기 배선이 알루미늄기재 합금의 금속막으로 이루어진 경우, 실리콘 산화막 또는 실리콘 질화막이 측벽 절연막으로 사용된다. 바람직하게는, 상기 배선이 구리기재 합금의 금속막으로 이루어진 경우, 실리콘 질화막이 측벽 절연막으로 사용된다.
또한, 바람직하게는, 각 배선은 하층과 상층을 구비하는 적층구조를 가지고, 상기 하층은 고융점 금속막 또는 고융점 금속막과 질화막으로 구성된 적층막으로 구성되고, 상기 상층은 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 구성된다.
바람직하게는, 각 배선은 하층, 중간층 및 상층을 구비한 적층구조를 가지고, 상기 하층은 고융점 금속막 또는 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성되며, 상기 중간층은 알루미늄 또는 구리의 금속막으로 구성되며, 상기 상층은 고융점 금속막 또는 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성된다.
본원 발명의 제 2 실시예에 의하면,
복수의 배선이 반도체 기판상에 나란히 배치된 영역을 갖는 배선 패턴을 형성하는 배선 형성 단계;
각 배선의 측벽상에 측벽 절연막을 형성하는 측벽 절연막 형성 단계;
인접한 배선들간에 존재하고 저면이 각 배선의 하면보다 낮은 위치에 형성되는 트렌치를 형성하는 트렌치 형성 단계; 및
공동부의 하면을 각 배선의 하면과 대략 동일한 높이에 위치하도록 트렌치내에, 내부에 공동부를 갖는 절연막을 형성하는 공동부구비 절연막 형성 단계를 구비하는 반도체 장치 제조방법이 제공된다.
본원 발명의 제 3 실시예에 의하면,
반도체 기판상의 배선 금속막상에 형성된 마스크 절연막을 부분적으로 피복하는 레지스트막을 형성하는 레지스트막 형성 단계;
상기 레지스트막을 마스크로 사용하여 마스크 절연막과 배선 금속막의 플라즈마 에칭 공정을 통해 형성되고 복수의 배선이 나란히 설치되는 영역을 갖는 배선 패턴을 형성하는 배선 형성 단계;
각 배선의 측벽상에 측벽 절연막을 형성하는 측벽 절연막 형성 단계;
인접한 배선들간에 설치되고 저면이 각 배선의 하면보다 낮은 위치에 형성되는 트렌치를 형성하는 트렌치 형성 단계; 및
공동부의 하면이 각 배선의 하면과 대략 동일한 높이에 위치하도록 내부에 공동부를 갖는 절연막을 형성하는 공동부구비 절연막 형성 단계를 구비하는 반도체 장치 제조방법이 제공된다.
상기 제 3 실시예에서, 바람직하게는, 상기 레지스트막 형성 단계에서 알루미늄기재 합금 또는 구리기재 합금의 금속막이 배선 금속막으로 사용된다.
또한, 바람직하게는, 레지스트막 형성 단계에서, 알루미늄기재 합금의 금속막이 배선 금속막으로 사용되는 경우 실리콘 산화막 또는 실리콘 질화막이 마스크 절연막으로 사용되고, 구리기재 합금의 금속막이 배선 금속막으로 사용되는 경우 실리콘 질화막이 마스크 절연막으로 사용된다.
또한, 바람직하게는, 측벽 절연막 형성 단계에서, 알루미늄기재 합금의 금속막이 배선 금속막으로 사용되는 경우 실리콘 산화막 또는 실리콘 질화막이 측벽 절연막으로 사용되고, 구리기재 합금의 금속막이 배선 금속막으로 사용되는 경우 실리콘 질화막이 측벽 절연막으로 사용된다.
또한, 바람직하게는, 레지스트막 형성 단계에서, 하층과 상층을 구비한 배선 금속막으로서, 고융점 금속막 또는 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성된 하층과, 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 구성된 상층이 순차적으로 형성된다.
또한, 레지스트막 형성 단계에서, 하층, 중간층 및 상층을 구비한 배선 금속막으로서, 고융점 금속막 또는 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성된 하층과, 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 구성된 중간층과, 고융점 금속막 또는 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성된 상층이 순차적으로 형성된다.
또한, 바람직하게는, 배선 형성 단계에서 반도체 기판의 저면은 약간 오버에치되어 있다.
상기 공정과 구조를 통해, 배선이 플라즈마에 의해 발생된 전하에 의한 손상을 받는 것을 방지할 수 있다.
본원 발명을 실행하는 최상의 실시예들을 첨부 도면을 참조하여 상세하게 설명한다.
제 1 실시예
도 1 은 본원 발명의 제 1 실시예의 반도체 장치의 단면도이다. 본원 발명의 반도체 장치 제조방법은 도 2a, 도 2b 및 도 2c 와 도 3a 및 도 3b 를 참조하여 공정 단계순으로 순차적으로 설명한다.
도 1 에 도시된 바와 같이, 본원 발명의 제 1 실시예에서는, 대략 800 ㎚ 의 막두께를 갖는 알루미늄 배선(2)이 반도체 기판(1)의 상면에 인접하여 형성되고, 100 내지 200 ㎚ 의 막두께를 갖는 실리콘 산화막(3)이 알루미늄 배선(2)상에 형성되어 마스크 절연막으로 기능한다. 이 실리콘 산화막(3)은 상기 알루미늄 배선(2)을 보호 또는 피복하기 위해 사용된다. 반도체 기판(1)의 상면상의 인접한 알루미늄 배선(2)간에는 대략 200 ㎚ 의 깊이를 갖는 트렌치(10)가 형성된다.
트렌치(10)와 알루미늄 배선(2) 각각은 측면이 손상방지 산화막(4)으로 피복되어 있다. 상기 트렌치(10)는 층간 절연막(6)으로 채워져 있다. 이 층간 절연막(6)은 인접한 알루미늄 배선(2)간에 존재하는 공동부(5)를 갖는 산화막으로 형성된다. 상기 트렌치(10)에서, 층간 절연막(6)의 공동부(5)의 하면은 상기 알루미늄 배선(2)의 하면(2a)과 대략 동일한 높이에 위치된다.
스루우홀(7)이 알루미늄 배선(2)상의 각 실리콘 산화막(3)과 층간 절연막(6)의 소정 부분에 형성되고, 텅스텐 등의 재료로 이루어진 비아 플러그(8)로 채워진다. 또한, 비아 플러그(8)와 연결되어 있는 알루미늄막으로 형성된 상층배선(9)이 층간 절연막(6)상에 형성된다. 필요하다면, 질화 티탄막 등과 같은 적당한 배리어 금속막을 통해 비아 플러그(8)를 형성할 수 있다.
상술한 바와 같이, 알루미늄 배선(2)은 표면이 실리콘 산화막(3)으로 피복되어 있고, 또한 각 측면이 손상방지 산화막(4)으로 피복되어 있다. 결과적으로, 본원 발명의 반도체 장치의 제조에서는, 알루미늄 배선막에 배선(2)을 패터닝하기 위해 플라즈마 에칭 공정을 수행할 때 발생되는 플라즈마에 의한 전하에 의해 영향을 받는다는 것을 걱정하지 않아도 된다. 결과적으로, 본원 발명의 반도체 장치에서는, 전하(즉, 플라즈마 전하)가 알루미늄 배선(2)으로 유입되는 것을 방지할 수 있다. 결과적으로, 본원 발명의 반도체 장치에서는, MOS 타입의 트랜지스터의 절연-게이트 전극이 파괴된다는 걱정을 하지 않아도 된다.
다음으로, 도 2a, 도 2b 및 도 2c 를 참조하여, 또한 도 3a 및 도 3b 를 참조하여, 본원 발명의 반도체 장치의 제조방법을 공정 단계별로 순차적으로 설명한다. 우선, 도 2a 에 도시된 것처럼, 대략 800 ㎚ 의 막두께를 갖는 알루미늄 배선막(2A)이 스퍼터링 공정 등을 통해 실리콘 반도체 기판(1)상에 형성된다. 알루미늄 배선막(2A)의 형성후에 플라즈마강화 CVD 공정을 통해 대략 300 ㎚ 의 막두께를 갖는 실리콘 산화막(3)이 형성된다. 상기 실리콘 산화막(3)의 형성후에는, 레지스트막(14)이 실리콘 산화막(3)이 형성된 영역만을 피복하도록 리소그래피 공정을 통해 형성된다.
다음으로, 도 2b 에 도시된 것처럼, 실리콘 산화막(3)과 알루미늄 배선막(2A)이 소망 패턴을 갖는 알루미늄 배선(2)을 패터닝하기 위해 레지스트막(14)을 마스크로서 사용하여 플라즈마 에칭 공정을 통해 에치된다. 이때, 바람직하게는 알루미늄 배선막(2A)이 분리되어 알루미늄 배선(2)으로 형성될 때 플라즈마 에칭 공정이 완료되지만, 상기와 같은 완료공정은 실제 공정에서는 어렵다. 결과적으로, 반도체 기판(1)의 상면에 수십 ㎚ 의 깊이를 갖는 오버에치된 트렌치(15)가 생성된다.
다음으로, 도 2c 에 도시된 것처럼, 레지스트막(14)이 제거된 후에, 플라즈마강화 CVD 공정이 사용되어, 각 실리콘 산화막(3)과 알루미늄 배선(2)의 각 측면상에 그리고 각 실리콘 산화막(3)과 반도체 기판(1)의 상면상에 50 내지 250 ㎚ 의 막두께를 갖는 손상방지 산화막(4)이 형성되어 상기 표면들을 피복한다.
그 다음으로, 도 3a 에 도시된 것처럼, 소위 에치백이 플라즈마 에칭 공정을 사용하여 수행되어, 손상방지 산화막(4)을 에치함으로써, 대략 200 ㎚ 의 깊이를 갖는 트렌치(10)가 반도체 기판(1)의 상면에 인접하여 위치하는 인접한 알루미늄 배선(2)간에 형성된다. 상기 플라즈마 에칭 공정에서, 손상방지 산화막(4)은 전체 표면이 에치된다. 그러나, 수직부와 수평부간에 에칭비율의 차이가 있다. 특히, 손상방지 산화막(4)의 실리콘 산화막(3)의 상면에 인접한 부분은 각 실리콘 산화막(3)과 알루미늄 배선(2)의 수직 측벽에 인접한 다른 부분보다 높은 비율로 에치된다. 결과적으로, 상기 플라즈마 에칭 공정의 완료후에, 실리콘 산화막(3)의 상면의 막두께가 감소되고, 그 상면은 외부 대기에 노출된다. 또한, 각 알루미늄 배선(2)과 마스크 실리콘 산화막(3)의 측벽들에 인접하여 위치하는 손상방지 산화막(4)의 막두께도 감소한다.
다음으로, 도 3b 에 도시된 것처럼, 고밀도 플라즈마강화 CVD 공정 등을 사용하여, 공동부(5)를 갖는 산화막이 형성되고, 이 산화막은 층간 절연막(6)을 형성한다. 트렌치(10)가 반도체 기판(1)의 상면에 이미 형성되어 있으므로, 층간 절연막(6)의 공동부(5)의 하면(5a)이 각 알루미늄 배선(2)의 하면(2a)과 대략 동일한 높이에 위치될 수 있다.
다음으로, 스루우홀(7)이 알루미늄 배선(2)상의 실리콘 산화막(3)과 층간 절연막(6)에 형성된다. 이 스루우홀(7)은 CVD 공정을 통해 비아 플러그(8)로 채워지고, 이 비아 플러그(8)는 텅스텐 등의 재료로 만들어진다. 그리고 나서, 알루미늄막 등으로 형성된 상층배선(9)이 층간 절연막(6)상에 형성되어, 비아 플러그(8)와 접속함으로써, 본원 발명의 제 1 실시예의 반도체 장치가 생성된다.
상술한 바와 같이, 본원 발명의 반도체 장치의 제 1 실시예의 구조에 있어서는, 알루미늄 배선(2)이 반도체 기판(1)의 상면에 인접하여 위치하도록 형성되고, 인접한 알루미늄 배선(2)간에 존재하는 공동부(5)를 포함하는 층간 절연막(6)을 통하여 상기 인접한 알루미늄 배선(2)이 상호 절연되어 있으며, 상기 공동부의 하면(5a)이 각 알루미늄 배선(2)의 하면(2a)과 대략 동일한 높이에 위치하고 있다. 상기 구조를 갖는 본원 발명의 반도체 장치에서는, 트렌치(10)가 반도체 기판(1)의 상면에서 인접한 알루미늄 배선(2)간에 형성되어 있고, 각 트렌치(10)와 알루미늄 배선(2)의 측면들은 트렌치(10)가 형성될 때 사용되는 손상방지 산화막(4)으로 피복되어 있으며, 층간 절연막(6)이 형성되어 트렌치(10)를 채우게 된다.
또한, 도 2c 에 도시된 것처럼, 알루미늄 배선(2)의 패터닝후에, 알루미늄 배선(2)의 상면은 실리콘 산화막(즉, 마스크 절연막)(3)을 통해 손상방지 산화막(4)으로 피복되어 있고, 그 측벽은 손상방지 산화막(4)으로 직접 피복되어 있다. 이러한 상황하에서, 트렌치(10)가 플라즈마 에칭 공정을 통해 형성됨으로서, 본원 발명의 반도체 장치가 생성된다.
결과적으로, 본원 발명의 반도체 장치가 플라즈마 에칭 공정에 의해 생성될 때, 본 실시예의 반도체 장치는 플라즈마에 의해 발생된 전하에 의한 배선(2)의 손상을 막을 수 있다.
제 2 실시예
도 4 는 본원 발명의 제 2 실시예의 반도체 장치의 단면도로서, 이 반도체 장치는 전계 효과 트랜지스터를 형성한다. 제 2 실시예는 도 1 의 제 1 실시예와 비교하여, 제 2 실시예는 배선 재료로서 구리를 사용하고, 실리콘 질화막이 사용되어 각 마스크 절연막과 손상방지 산화막으로 기능한다는 점에서 차이가 있다. 특히, 도 1 의 제 1 실시예와의 비교로부터 명확하듯이, 도 4 에 도시된 것처럼, 제 2 실시예에서는, 대략 400 ㎚ 의 막두께를 갖는 복수의 구리 배선(11)이 반도체 기판(1)의 상면에 인접하여 위치하도록 형성되고, 대략 200 ㎚ 의 막두께를 갖는 실리콘 질화막(12)이 구리 배선(11)상에 형성된다. 또한, 각 트렌치(10)와 구리 배선(11)은 측면들이 50 내지 250 ㎚ 의 막두께를 갖는 손상방지 실리콘 질화막(13)으로 피복되어 있다. 구리 배선(11)의 비저항이 알루미늄 배선(2)의 대략 절반이므로, 구리 배선(11)의 막두께를 감소시킬 수 있고, 그리하여 임의의 신호 지연을 방지할 수 있다. 결과적으로, 반도체 장치의 동작 속도를 개선할 수 있다.
도 2a 에 도시된 것처럼, 본원 발명의 제 2 실시예의 반도체 장치를 생성하기 위하여는, 알루미늄 배선막(2A) 대신에 구리 배선막을 사용하고, 실리콘 산화막(3) 대신에 실리콘 질화막을 사용하는 것이 필요하다. 이와 마찬가지로, 도 2c 에 도시된 것처럼, 손상방지 산화막(4) 대신에 손상방지 실리콘 질화막을 사용하고, 본원 발명의 제 1 실시예에서 수행된 것과 실질적으로 동일한 공정 단계들을 수행하는 것이 필요하다.
본원 발명의 제 2 실시예의 나머지 부분은 본원 발명의 제 1 실시예와 실질적으로 동일하다. 따라서, 도 1 내지 도 4 에서, 동일한 부분에는 유사참조번호가 적용된다.
상술한 것처럼, 본원 발명의 제 2 실시예는 본원 발명의 제 1 실시예와 실질적으로 동일한 효과를 갖는다.
상기에 더하여, 상술한 구성을 갖는 본원 발명의 제 2 실시예에서는, 층간 절연막으로의 구리 확산의 방지에 대하여 배리어 특성이 우수한 실리콘 질화막이 각 마스크 절연막과 손상방지 절연막으로서 사용되므로, 구리가 주위로 확산되는 것을 방지할 수 있다.
또한, 상기 기술된 본원 발명의 제 1 실시예 및 제 2 실시예에서는, 알루미늄 배선과 구리 배선이 각각 알루미늄 금속막과 구리 금속막으로 형성되어 있고, 상기 각 금속막은 단일층 타입인 것을 특징으로 한다. 이러한 관점에서, 본원 발명은 알루미늄 금속막 또는 구리 금속막이 배리어 금속막과 결합되어 있는 적층구조를 사용할 수 있다. 이 경우, 배선은 하층과 상층을 구비하며, 하층은 티탄, 탄탈륨, 텅스텐 등의 금속으로 형성된 고융점 금속막으로 구성되거나, 고융점 금속막과 이 고융점 금속막의 질화막으로 형성된 적층막으로 구성되고, 상층은 알루미늄 금속막 또는 구리 금속막으로 구성된다. 선택적으로, 하층은 고융점 금속막으로 구성되거나 고융점 금속막과 이 고융점 금속막의 질화막을 구비하는 적층막으로 구성되고, 중간층은 하층상에 형성되고 알루미늄 금속막 또는 구리 금속막으로 구성되며, 상층은 고융점 금속막으로 구성되거나, 고융점 금속막과 이 고융점 금속막의 질화막을 구비하는 적층막으로 구성된다.
본원 발명이 상기 실시예들에 한정되지 않고, 본원 발명의 요지를 벗어남이 없이 변경 및 변형이 가능하다는 것은 명백하다.
예를 들면, 고밀도 플라즈마강화 CVD 공정 등에 더하여 종래 CVD 공정을 통해 공동부를 갖는 층간 절연막을 형성할 수도 있다.
또한, 알루미늄 배선이 사용되는 경우, 마스크 절연막과 손상방지 절연막으로서 실리콘 산화막에 더하여 실리콘 질화막을 사용할 수 있다. 또한, 알루미늄 배선이 사용되는 경우에, 알루미늄 배선은 순수한 알루미늄에 더하여 알루미늄기재 합금으로 만들어 질 수 있고, 이때 상기 합금은 실리콘, 구리 등과 같은 다른 금속을 함유할 수도 있다. 이와 마찬가지로, 구리 배선이 사용되는 경우에, 구리 배선은 순수한 구리에 더하여 구리기재 합금으로 만들어 질 수 있고, 이때 구리기재 합금은 티탄, 알루미늄 등과 같은 다른 금속을 함유할 수도 있다. 즉, 알루미늄 배선의 경우에, 알루미늄기재 합금으로 이루어진 금속막을 사용할 수 있다. 구리 배선의 경우에도, 구리기재 합금으로 이루어진 금속막을 사용할 수 있다.
또한, 층간 절연막에 있어서는, 산화막에 더하여, 플라즈마 CVD 공정을 통해 형성된 막을 사용할 수 있으며, 이때 이 막은 유전 상수가 낮은 것으로, 예를 들면, SiOF 막, 아모포스(amorphous)/탄소(-C : F) 막 등을 사용할 수 있다. 또한, 배선과 마스크 절연막의 막두께에 있어서, 본원 발명의 상기 설명은 단지 예시적인 것이므로, 그 적용예와 목적에 따라 변화할 수도 있다.
상술한 바와 같이, 본원 발명의 구성에 의하여, 플라즈마에 의해 발생되는 전하에 의해 배선이 손상되는 것을 방지할 수 있다.

Claims (15)

  1. 복수의 배선이 반도체 기판상에 나란히 형성되고;
    인접한 상기 배선들이 트렌치를 통하여 상호 이격되어 있으며, 상기 트렌치의 저면은 플라즈마 에칭 공정을 통해 상기 각 배선의 하면의 레벨보다 낮은 레벨에 형성되며;
    상기 트렌치는 공동부를 갖는 절연막으로 채워지고;
    상기 절연막의 공동부의 하면은 상기 각 배선의 하면과 대략 동일한 높이에 설치되는 구성을 가지며,
    상기 각 배선의 적어도 일측면이 플라즈마 에칭 공정동안에 상기 반도체 장치의 유전파괴를 막기 위해 측벽 절연막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    마스크 절연막이 상기 배선상에 형성되어 상기 배선을 보호하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 배선은 알루미늄기재 합금 또는 구리기재 합금으로 이루어진 금속막으로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 배선이 알루미늄기재 합금으로 이루어진 금속막으로 형성될 때, 실리콘 산화막 또는 실리콘 질화막으로 마스크 절연막이 형성되고,
    상기 배선이 구리기재 합금으로 이루어진 금속막으로 형성될 때, 상기 마스크 절연막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 배선이 알루미늄기재 합금으로 이루어진 금속막으로 형성될 때 실리콘 산화막 또는 실리콘 질화막이 상기 측벽 절연막으로 사용되고,
    상기 배선이 구리기재 합금으로 이루어진 금속막으로 형성될 때 실리콘 질화막이 상기 측벽 절연막으로 사용되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 각 배선은 하층과 상층을 구비한 적층 구조를 가지고,
    상기 하층은 고융점 금속막 또는 상기 고융점 금속막과 질화막으로 구성된 적층막으로 구성되며,
    상기 상층은 알루미늄기재 합금 또는 구리기재 합금으로 이루어진 금속막으로 구성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 각 배선은 하층, 중간층 및 상층을 구비한 적층구조를 가지고,
    상기 하층은 고융점 금속막 또는 이 고융점 금속막과 이 고융점 금속막의 질화막으로 구성된 적층막으로 구성되며,
    상기 중간층은 알루미늄 또는 구리로 이루어진 금속막으로 구성되며,
    상기 상층은 고융점 금속막 또는 이 고융점 금속막과 이 고융점 금속막의 질화막으로 구성된 적층막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 복수의 배선이 반도체 기판상에 나란히 배치된 영역을 갖는 배선 패턴을 형성하는 배선 형성 단계;
    상기 각 배선의 측벽상에 측벽 절연막을 형성하는 측벽 절연막 형성 단계;
    상기 인접한 배선들간에 존재하고 저면이 상기 각 배선의 하면보다 낮은 위치에 형성되는 트렌치를 형성하는 트렌치 형성 단계; 및
    공동부의 하면을 상기 각 배선의 하면과 대략 동일한 높이에 위치하도록 상기 트렌치내에, 내부에 상기 공동부를 갖는 절연막을 형성하는 공동부구비 절연막 형성 단계를 구비하는 반도체 장치 제조방법.
  9. 반도체 기판상의 배선 금속막상에 형성된 마스크 절연막을 부분적으로 피복하는 레지스트막을 형성하는 레지스트막 형성 단계;
    상기 레지스트막을 마스크로 사용하여 상기 마스크 절연막과 상기 배선 금속막의 플라즈마 에칭 공정을 통해 형성되고, 복수의 배선이 나란히 설치되는 영역을 갖는 배선 패턴을 형성하는 배선 형성 단계;
    상기 각 배선의 측벽상에 측벽 절연막을 형성하는 측벽 절연막 형성 단계;
    상기 인접한 배선들간에 설치되고 저면이 상기 각 배선의 하면보다 낮은 위치에 형성되는 트렌치를 형성하는 트렌치 형성 단계; 및
    공동부의 하면이 상기 각 배선의 하면과 대략 동일한 높이에 위치하도록 내부에 공동부를 갖는 절연막을 형성하는 공동부구비 절연막 형성 단계를 구비하는 반도체 장치 제조방법.
  10. 제 9 항에 있어서,
    알루미늄기재 합금 또는 구리기재 합금으로 이루어진 금속막이 상기 레지스트막 형성 단계에서 상기 배선 금속막으로 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제 9 항에 있어서, 상기 레지스트막 형성 단계에서,
    알루미늄기재 합금으로 이루어진 금속막이 상기 배선 금속막으로 사용될 때 실리콘 산화막 또는 실리콘 질화막이 상기 마스크 절연막으로 사용되고,
    구리기재 합금으로 이루어진 금속막이 상기 배선 금속막으로 사용될 때 실리콘 질화막이 상기 마스크 절연막으로 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제 9 항에 있어서, 상기 측벽 절연막 형성 단계에서,
    알루미늄기재 합금으로 이루어진 금속막이 상기 배선 금속막으로 사용될 때 실리콘 산화막 또는 실리콘 질화막이 상기 측벽 절연막으로 사용되고,
    구리기재 합금으로 이루어진 금속막이 상기 배선 금속막으로 사용될 때 실리콘 질화막이 상기 측벽 절연막으로 사용되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제 9 항에 있어서, 상기 레지스트막 형성 단계에서,
    하층과 상층을 구비하는 상기 배선 금속막에서는,
    고융점 금속막 또는 이 고융점 금속막과 이 고융점 금속막의 질화막으로 이루어진 적층막으로 구성된 상기 하층과, 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 이루어진 상기 상층이 순차적으로 형성되어 있는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제 9 항에 있어서, 상기 레지스트막 형성 단계에서,
    하층, 중간층 및 상층을 구비하는 상기 배선 금속막에서는,
    고융점 금속막 또는 이 고융점 금속막과 이 고융점 금속막의 질화막의 적층막으로 구성된 상기 하층과, 알루미늄기재 합금 또는 구리기재 합금의 금속막으로 구성된 상기 중간층과, 고융점 금속막 또는 이 고융점 금속막과 이 고융점 금속막의 질화막으로 구성된 적층막으로 구성된 상층이 순차적으로 형성되어 있는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제 8 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 배선 형성 단계에서, 상기 반도체 기판의 표면이 약간 오버에치되어 있는 것을 특징으로 하는 반도체 장치 제조방법.
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