KR19990088347A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR19990088347A
KR19990088347A KR1019990017711A KR19990017711A KR19990088347A KR 19990088347 A KR19990088347 A KR 19990088347A KR 1019990017711 A KR1019990017711 A KR 1019990017711A KR 19990017711 A KR19990017711 A KR 19990017711A KR 19990088347 A KR19990088347 A KR 19990088347A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
support plate
dummy
bonding wire
dummy bonding
Prior art date
Application number
KR1019990017711A
Other languages
English (en)
Inventor
기구찌사또루
사구모또고야
고또준이찌
Original Assignee
아끼구사 나오유끼
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쓰 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19990088347A publication Critical patent/KR19990088347A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/06179Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/4917Crossed wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 장치에 관한 것이며, 본딩 와이어의 길이를 더욱 짧게 하여도 반도체 칩을 지지판에 탑재할 수 있도록 하여, 반도체 칩을 제한 없이 지지판에 탑재할 수 있게 하는 것을 목적으로 한다.
지지판(12)과, 상기 지지판에 탑재된 반도체 칩(14)과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어(16)와, 상기 반도체 칩을 덮는 몰드 수지(18)를 갖추며, 상기 지지판은 전기적인 동작에 불요한 더미의 본딩 영역(22a)을 갖고, 상기 반도체 칩은 전기적인 동작에 불요한 더미 본딩 패드(20a)를 가지며, 적어도 1개의 더미의 본딩 와이어(16a)의 일단이 상기 더미의 본딩 영역에 접속되고, 상기 적어도 1개의 더미의 본딩 와이어의 타단이 상기 더미의 본딩 패드에 접속되어 있는 구성으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 미세 피치의 패턴을 갖는 반도체 장치에 관한 것이다.
근년에는 정보 기기의 소형화가 진행되고, 이에 수반하여 반도체의 소형 패키지화가 요구되고 있다. 패키지의 소형화는 필연적으로 반도체 칩 사이즈의 소형화를 요구한다. 반도체 칩의 사이즈가 소형화되면, 반도체 칩의 회로는 더욱 더 미세 피치가 되고, 그에 수반하여 반도체 칩을 탑재하기 위한 지지판의 회로도 미세 피치로 할 것이 요구된다. 그 결과, 반도체 칩과 지지판을 접속하기 위한 본딩 와이어의 미세 접속 기술이 필요하다. 그리고 여기에서 지지판은 가라에보 기판이나 세라믹 기판, 리드 프레임, TAB 테이프를 말하는 것이다.
예를 들어 BGA형의 반도체 패키지는 염가이고 고품질이기 때문에, 다수 핀 BGA로서 대량으로 사용되고 있다. 이 반도체 패키지는 수지 봉지를 위하여 트랜스퍼 몰드(transfer mold)를 행하고 있지만, 트랜스퍼 몰드를 행할 때에 본딩 와이아가 주입된 수지의 흐름으로 이동되는 와이어 플로(sweep)가 생겨서, 전기적인 개방이나 단락이 생길 가능성이 있다.
종래에는 와이어 플로에 의한 전기적인 개방이나 단락을 방지하기 위하여, 본딩 와이어의 길이가 소정치보다 길게 되지 않도록 하고 있었다. 구체적으로는 반도체 칩의 사이즈나 패턴마다 적합한 지지판을 지정하고, 지지판의 패턴의 평행선화에 의해 본딩 와이어의 길이를 단축하여, 본딩 와이어의 만곡을 규제하는 등하고 있다.
그러나 반도체 칩의 미세 가공의 진보에 비하여, 지지판의 미세화는 진척되기 어렵기 때문에, 반도체 칩의 사이즈가 작아져도 지지판의 사이즈는 작아지지 않아서, 본딩 와이어의 길이를 좀처럼 짧게 할 수 없는 문제점이 있었다. 또 반도체 칩의 전극 패드를 2열로 형성하고, 패턴의 미세화를 도모할 경우에도, 1열째의 전극 패드에 접속되는 본딩 와이어는 짧아지나, 2열째의 전극 패드에 접속되는 본딩 와이어는 길어진다. 이 때문에 신규의 지지판(기판)의 개발 공수가 증가해서, 코스트 업하고, 기존의 지지판에 탑재할 수 있는 반도체 칩이 한정되는 등의 문제점이 건재화하고 있다.
최근에는 더욱 더 미세화하여, 소형화하는 반도체 칩을 BGA의 반도체 패캐지에 탑재 가능케 하는 것이 시장의 요구가 되고 있다. 그러기 위해서는, 반도체 칩의 사이즈를 지정하는 본딩 와이어의 길이 제한을 없애고, 반도체 칩을 제한 없이 지지판에 탑재할 수 있도록 하는 것이 요망되고 있다.
본 발명의 목적은 본딩 와이어의 길이를 일부러 짧게 하지 않아도 반도체 칩을 지지판에 탑재할 수 있도록 하여, 반도체 칩을 제한 없이 지지판에 탑재할 수 있게 한 반도체 장치를 제공하는 것이다.
도 1은 수지 봉지를 행하기 전의 본 발명에 의한 반도체 장치를 나타낸 평면도.
도 2는 수지 봉지를 행한 후의 도 1의 반도체 장치를 나타낸 부분 파단 사시도.
도 3은 도 1의 반도체 장치의 단면도.
도 4는 본딩 와이어의 루프 형상을 나타낸 도면.
도 5는 몰드시의 수지의 흐름과 와이어 변형을 나타낸 도면.
도 6은 더미의 본딩 영역을 형성시킨 지지판을 나타낸 도면.
도 7은 더미의 본딩 패드를 형성시킨 반도체 칩을 나타낸 도면.
도 8은 지지판의 더미의 본딩 영역만으로 더미의 본딩 와이어를 형성하고 있는 예를 나타낸 도면.
도 9는 더미의 본딩 와이어의 변형례를 나타낸 도면.
도 10은 더미의 본딩 와이어의 변형례를 나타낸 도면.
[부호의 설명]
10 … 반도체 장치
12 … 지지판
14 … 반도체 칩
16 … 본딩 와이어
16a … 더미의 본딩 와이어
18 … 몰드 수지
20 … 본딩 패드
20a … 더미의 본딩 패드
22 … 본딩 영역
22a … 더미의 본딩 영역
24 … 볼
본 발명의 일면에 의한 반도체 장치는 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 지지판은 전기적인 동작에 불요한 더미의 본딩 영역을 가지며, 적어도 1개의 더미의 본딩 와이어의 적어도 일단이 상기 더미의 본딩 영역에 접속되어 있는 것을 특징으로 하는 것이다.
본 발명의 또 하나의 일면에 의한 반도체 장치는 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 반도체 칩은 전기적인 동작에 불요한 더미의 본딩 패드를 가지며, 적어도 1개의 더미의 본딩 와이어의 일단이 상기 더미의 본딩 패드에 접속되어 있는 것을 특징으로 하는 것이다.
본 발명의 또 하나의 일면에 의한 반도체 장치는 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 지지판은 전기적인 동작에 불요한 더미의 본딩 패트를 가지며, 상기 반도체 칩은 전기적인 동작에 불요한 더미의 본딩 패드를 가지며, 적어도 1개의 더미의 본딩 와이어의 일단이 상기 더미의 본딩 영역에 접속되고, 상기 적어도 1개의 더미의 본딩 와이어의 타단이 상기 더미의 본딩 패드에 접속되어 있는 것을 특징으로 하는 것이다.
이와 같이 본 발명에서는, 지지판은 전기적인 동작에 불요한 더미의 본딩 영역을 가지며, 및/또는 반도체 칩은 전기적인 동작에 불요한 더미의 본딩 패드를 가지며, 적어도 1개의 더미의 본딩 와이어가 더미의 본딩 영역 및/또는 더미의 본딩 패드에 접속되어 있다. 적어도 1개의 더미의 본딩 와이어는 수지 봉지를 위하여 트랜스퍼 몰드를 행할 때에 용융 수지의 흐름이 전기적 동작에 필요한 본딩 와이어를 이동시키는 것을 어느 정도 방지하여, 전기적인 개방이나 단락의 발생을 방지한다. 따라서 본딩 와이어의 길이를 일부러 짧게 하지 않아도 반도체 칩을 지지판에 탑재할 수 있어서, 반도체 칩을 제한 없이 지지판에 탑재할 수 있도록 한 반도체 장치를 얻을 수 있다.
바람직하기는 상기 지지판은 패키지의 기판과, 리드 프레임과, 지지용 테이프 중의 하나이다.
또 상기 지지판은 다른 장치에의 전기적 및 기계적인 접속을 위한 볼을 갖는다.
또 반도체 칩은 거의 직사각형의 형상을 가지며, 적어도 1개의 더미의 본딩 와이어는 상기 반도체 칩의 코너부 또는 코너부의 외측에 위치한다.
또 적어도 1개의 더미의 본딩 와이어는 서로 교차하여 배치된 복수의 더미의 본딩 와이어 요소로 된다.
또 적어도 1개의 더미의 본딩 와이어는 다른 전기적 동작에 필요한 본딩 와이어의 직경보다도 크다.
[발명의 실시예]
도 1은 수지 봉지를 행하기 전의 본 발명에 의한 반도체 장치(10)의 평면도를 나타내고, 도 2는 수지 봉지를 행한 후의 반도체 장치(10)의 부분 파단 사시도를 나타낸다. 도 3은 도 1의 반도체 장치(10)의 단면도이다.
도 1∼도 3에서, 반도체 장치(10)는 지지판(기판)(12)과, 지지판(12)에 탑재된 반도체 칩(14)과, 반도체 칩(14)과 지지판(12)을 접속하는 본딩 와이어(16)와, 반도체 칩(14)을 덮는 몰드 수지(18)를 갖추고 있다.
반도체 칩(14)은 집적 회로(도시하지 않음)와, 집적 회로에 접속된 본딩 패드(20)를 갖는다. 지지판(12)은 예를 들어 인쇄 회로 패턴의 일부로서 형성된 본딩 영역(22)을 갖는다. 또한 지지판(12)은 인쇄 회로 패턴에 접속된 땜납 볼(24)을 갖는다.
본딩 와이어(16)의 일단은 본딩 패드(20)에 접속되고, 본딩 와이어(16)의 타단은 본딩 영역(22)에 접속된다. 따라서 통상은 반도체 칩(14)의 집적 회로는 본딩 와이어(16)를 통해서 지지판(12)의 인쇄 회로 패턴에 전기적으로 접속된다. 지지판(12)의 인쇄 회로 패턴은 볼(24)을 통해서 다시 다른 장치에 전기적으로 접속된다.
본 발명에서는, 지지판(12)은 직사각형의 반도체 칩(14)의 코너부의 외측에 전기적인 동작에 불요한 더미의 본딩 영역(22a)을 갖는다. 또한 반도체 칩(14)은 그 코너부에 전기적인 동작에 불요한 더미의 본딩 패드(20a)를 갖는다. 그리고 더미의 본딩 와이어(16a)의 일단이 더미의 본딩 영역(22a)에 접속되고, 더미의 본딩 와이어(16a)의 타단이 더미의 본딩 패드(20a)에 접속되어 있다.
더미의 본딩 와이어(16a)는 전기적인 동작을 행하는 데 필요한 본딩 와이어(16)의 열과 나란히 되어, 그 열의 단부에 동일한 형상이 되도록 배치된다. 따라서 실시예에서는, 2개의 더미의 본딩 와이어(16a)가 반도체 칩(14)의 각 코너부에 배치된다. 반도체 칩(14)의 코너부는 통상은 비어 있으므로, 반도체 칩(14)이나 지지판(12)에 회로 설계의 실질적인 변경을 행함이 없이, 더미의 본딩 와이어(16a)를 설치할 수 있다.
본딩 와이어(16) 및 더미의 본딩 와이어(16a)는 공지의 와이어 본딩기로 함께 형성할 수 있다. 또 본딩 와이어(16) 및 더미의 본딩 와이어(16a)는 여러 가지 형상으로 형성될 수 있다. 예를 들어 도 4에서 a는 본딩 와이어(16)(및 더미의 본딩 와이어(16a))가 반원 형상으로 형성되어 있는 것을 나타내고 있다. b는 본딩 와이어(16)(및 더미의 본딩 와이어(16a))가 직사각형으로 형성되어 있는 것을 나타내고 있다. c는 본딩 와이어(및 더미의 본딩 와이어(16a))가 기둥 형상으로 형성되어 있는 것을 나타내고 있다.
본딩 와이어(16) 및 더미의 본딩 와이어(16a)의 와이어 본딩을 행한 후에, 트랜스퍼 몰드를 행하여 반도체 칩(14)을 덮는 몰드 수지(18)를 형성하여, 날인, 땜납 볼(24)을 부착하고 절단 등을 행하여 BGA의 반도체 장치(10)의 완성품으로 한다.
도 5는 몰드시의 수지의 흐름을 나타낸 도면이다. 트랜스퍼 몰드에서는 수지 주입구가 지지판(12)의 한 위치에 형성되고, 용융 수지는 반도체 칩(14) 주위를 화살표 A, 화살표 B로 나타낸 바와 같이 흐른다. 화살표 B로 나타낸 반도체 칩(14)의 코너부에서는, 본딩 와이어의 간격이 넓어지기 때문에 수지의 흐름이 빨라진다.
이 때문에 수지의 흐름은 더미의 본딩 와이어(16a)를 크게 이동시켜서, 인접한 본딩 와이어(16)에 극히 접근한다. 그러나 더미의 본딩 와이어(16a)는 반도체 칩(14) 및 지지판(12)의 회로에 전기적으로 접속되어 있지 않기 때문에, 가령 인접한 본딩 와이어(16)에 접촉하여도 전기적인 개방이나 단락이 생기지 않는다. 더미의 본딩 와이어(16a)가 없으면, 더미의 본딩 와이어(16a)의 이웃에 나타나 있는 본딩 와이어(16)와 마찬가지의 변형이 생겨서, 그 이웃에 위치하는 본딩 와이어(16)에 접근하여 접촉할 가능성이 있다.
BGA 352핀, 금의 본딩 와이어 직경 28μm, 와이어 길이 3.5mm의 조건에서 수지 몰드 후의 와이어 플로량을 비교하였다. 더미의 본딩 와이어(16a)가 있을 경우에는, 와이어 플로율 평균은 1.27%이었다. 이에 대해 더미의 본딩 와이어(16a)가 없을 경우에는, 와이어 플로율 평균은 4.74%이었다. 따라서 본 발명에 의하면, 와이어 플로율 평균은 약 1/4로 감소하였다. 이에 따라서 종래는 와이어 길이를 최대 3.0mm로 제한하고 있었지만, 최대 5mm까지 가능하게 되었다.
도 6은 더미의 본딩 와이어(16a)를 형성시킨 지지판(12)을 나타낸다. 도 7은 더미의 본딩 패드(20a)를 형성시킨 반도체 칩(14)을 나타낸다. 도 1∼도 5의 실시예에서는, 더미의 본딩 와이어(16a)는 더미의 본딩 영역(22a)과 더미의 본딩 패드(22a) 사이에 형성되어 있었다. 그러나 더미의 본딩 와이어(16a)는 전기적인 동작을 행하는 것은 아니므로, 더미의 본딩 와이어(16a)는 반드시 더미의 본딩 영역(22a)과 더미의 본딩 패드(20a) 사이에 형성될 필요는 없다.
예를 들어 더미의 본딩 와이어(16a)의 일단은 더미의 본딩 영역(22a)에 접속하지만, 그 타단은 적당한 위치에 접속할 수 있다. 또 더미의 본딩 와이어(16a)의 일단은 더미의 본딩 패드(20a)에 접속하지만, 그 타단은 적당한 위치 접속할 수 있다. 즉 수지의 흐름의 차단 효과가 있으면, 더미의 본딩 영역(22a)만의 추가로, 또는 더미의 본딩 패드(20a)만의 추가로 와이어 플로를 방지할 수 있다.
도 8은 반도체 칩(14)의 더미의 본딩 패드(20a)를 사용하지 않고 지지판(12)의 더미의 본딩 영역(22a)만으로 더미의 본딩 와이어(16a)를 형성하고 있는 예를 나타낸다. 이 예에서도 수지의 흐름의 차단 효과가 있어서, 와이어 플로를 방지할 수 있다. 수지 주입구가 지지판(12)의 코너부에 형성되고, 수지가 도 5의 화살표 A, 화살표 B와 같이 흐르는 것으로부터 고려하면, 지지판(12)의 각 변의 양단에 본딩 영역(22a)을 형성하는 것이 가장 효과가 크다. 단 금형 구조에 따라서는 다른 위치, 예를 들어 각 변의 중앙부 등으로의 적용도 효과가 있다.
도 9는 더미의 본딩 와이어(16a)의 변형례를 나타낸다. 이 더미의 본딩 와이어(16a)는 복수의 더미의 본딩 와이어 요소(16b, 16c)를 교차시켜서 1개의 더미의 본딩 패드(20a) 및 1개의 더미의 본딩 영역(22a)애 본딩되어 있다. 이에 따라 댐 효과가 되는 와이어 면적을 증가시켜서 와이어 플로량을 적게 한다.
도 10은 더미의 본딩 와이어(16a)의 변형례를 나타낸다. 이 더미의 본딩 와이어(16a)는 와이어 직경을 크게 함으로써, 댐 효과가 되는 와이어 면적을 증가시켜서 와이어 플로량을 적게 한다.
이상 설명한 바와 같이 본 발명에 의하면, 본딩 와이어의 길이를 그다지 짧게 하지 않아도 반도체 칩을 지지판에 탑재할 수 있도록 하여, 반도체 칩을 제한 없이 지지판에 탑재할 수 있게 한 반도체 장치를 얻을 수 있다. 특히 더미의 본딩 와이어를 설치함으로써, 와이어 플로를 감소시켜서 반도체 칩의 사이즈의 여하에 불구하고, BGA 등의 반도체 패키지에 탑재 가능케 하여, 기판의 개발 공수를 감소시킴으로써, 패키지 코스트의 삭감이 가능해진다.

Claims (8)

  1. 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 지지판은 전기적인 동작에 불요한 더미의 본딩 영역을 가지며, 적어도 1개의 더미의 본딩 와이어의 적어도 일단이 상기 더미의 본딩 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 반도체 칩은 건기적인 동작에 불요한 더미의 본딩 패드를 가지며, 적어도 1개의 더미의 본딩 와이어의 일단이 상기 더미의 본딩 패드에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 지지판과, 상기 지지판에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 지지판을 접속하는 본딩 와이어와, 상기 반도체 칩을 덮는 몰드 수지를 갖추고, 상기 지지판은 전기적인 동작에 불요한 더미의 본딩 영역을 가지며, 상기 반도체 칩은 전기적인 동작에 불요한 더미의 본딩 패드를 가지며, 적어도 1개의 더미의 본딩 와이어의 일단이 상기 더미의 본딩 영역에 접속되고, 상기 적어도 1개의 더미의 본딩 와이어의 타단이 상기 더미의 본딩 패드에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항∼제3항 중의 어느 1항에 있어서, 상기 지지판은 패키지의 기판과, 리드 프레임과, 지지용 테이프 중의 하나인 것을 특징으로 하는 반도체 장치.
  5. 제1항∼제3항 중의 어느 1항에 있어서, 상기 지지판은 다른 장치에의 전기적 및 기계적인 접속을 위한 볼을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항∼제3항 중의 어느 1항에 있어서, 상기 반도체 칩은 거의 직사각형의 형상을 가지며, 적어도 1개의 더미의 본딩 와이어는 상기 반도체 칩의 코너부 또는 코너부의 외측에 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제1항∼제3항 중의 어느 1항에 있어서, 적어도 1개의 더미의 본딩 와이어는 서로 교차하여 배치된 복수의 더미의 본딩 와이어 요소로 되는 것을 특징으로 하는 반도체 장치.
  8. 제1항∼제3항 중의 어느 1항에 있어서, 적어도 1개의 더미의 본딩 와이어는 전기적 동작에 필요한 본딩 와이어의 직경보다도 큰 것을 특징으로 하는 반도체 장치.
KR1019990017711A 1998-05-19 1999-05-18 반도체장치 KR19990088347A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10136575A JPH11330128A (ja) 1998-05-19 1998-05-19 半導体装置
JP98-136575 1998-05-19

Publications (1)

Publication Number Publication Date
KR19990088347A true KR19990088347A (ko) 1999-12-27

Family

ID=15178486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990017711A KR19990088347A (ko) 1998-05-19 1999-05-18 반도체장치

Country Status (3)

Country Link
JP (1) JPH11330128A (ko)
KR (1) KR19990088347A (ko)
TW (1) TW510001B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857494B1 (ko) * 2002-04-30 2008-09-08 삼성전자주식회사 구동 집적 회로 패키지 및 이를 이용한 칩 온 글래스액정표시장치
JP5641788B2 (ja) * 2010-05-31 2014-12-17 キヤノン株式会社 液体吐出ヘッドおよび液体吐出ヘッドの製造方法
WO2014119477A1 (ja) * 2013-01-29 2014-08-07 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及び半導体装置の製造方法
JP2017092212A (ja) * 2015-11-09 2017-05-25 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW510001B (en) 2002-11-11
JPH11330128A (ja) 1999-11-30

Similar Documents

Publication Publication Date Title
JP3611948B2 (ja) 半導体装置及びその製造方法
US6229205B1 (en) Semiconductor device package having twice-bent tie bar and small die pad
US6031281A (en) Semiconductor integrated circuit device having dummy bonding wires
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
JP3046630B2 (ja) 半導体集積回路装置
US5045919A (en) Plastic packaged semiconductor device having bonding wires which are prevented from coming into contact with each other in plastic sealing step
JP4243270B2 (ja) 半導体装置の製造方法
KR19990085107A (ko) 반도체칩 패키지 및 그 제조방법
US6268644B1 (en) Semiconductor device
KR19990088347A (ko) 반도체장치
JP2001267452A (ja) 半導体装置
KR100559512B1 (ko) 반도체 패키지용 인쇄회로기판 및 금형
KR100572393B1 (ko) 비지에이 패키지용 인쇄회로기판_
KR100998037B1 (ko) 리이드 프레임 및, 그것을 구비한 반도체 팩키지
JP2518575B2 (ja) 半導体チップ封止方法
KR100331071B1 (ko) 반도체 패키지용 인쇄회로기판의 몰딩 방법
JP4747188B2 (ja) 半導体装置の製造方法
KR100260994B1 (ko) 원 사이드 몰딩 초박형 반도체 패키지
KR0155440B1 (ko) 반도체 칩 패키지
KR19990034731A (ko) 리드 온 칩형 리드 프레임과 그를 이용한 패키지
KR100242250B1 (ko) 반도체패키지
KR900001988B1 (ko) 반도체장치에 사용되는 리이드 프레임
KR950000516B1 (ko) 반도체 조립장치
JP3902348B2 (ja) 半導体パッケージ
US20060270118A1 (en) Surface mount type semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee