KR100242250B1 - 반도체패키지 - Google Patents

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Abstract

본 발명은 반도체패키지에 관한 것으로서, 소형화된 반도체패키지(10)를 구성하기 위해 상부중앙에 반도체칩(14)이 부착되는 탑재부(12)를 가진 PCB(11)와;
상기 반도체칩(14)이 부착된 PCB(11)에 형성된 다수의 홀(13)과;
상기 다수의 홀(13)이 형성된 PCB(11)의 하부면에 구비된 패드(16)와;
상기 각 패드(16)의 하부에 구비된 솔더볼(17)과;
상기 반도체칩(14)과 홀(13)에 구비된 패드(16)사이에 연결되는 와이어(15)와;
상기 PCB(11)의 상부면에 구비된 반도체칩(14)과 와이어(15)와 홀(13)을 포함하는 영역에 형성된 패키지(18)와;
를 포함하는 것으로 반도체패키지의 크기를 소형화시키고, 반도체패키지의 제조작업성을 향상시킬 수 있는 효과가 있다.

Description

반도체패키지
본 발명은 반도체패키지에 관한 것으로서, 특히 반도체칩이 실장되고 와이어가 구비되는 반도체패키지의 리드프레임을 PCB로 대체시켜 소형화를 이룰수 있게 한 반도체패키지에 관한 것이다.
일반적으로 반도체패키지는 그 제조에 있어서 금속재의 리드프레임에 타이바로 연결된 탑재판과 이 외부에 다수의 리드가 구비되어 있고, 이 리드프레임을 다이어태치 공정에서 PCB의 중앙에 구비된 탑재판에 에폭시를 도포한후 반도체칩을 부착시킨다.
상기 다이어태치공정에서 반도체칩을 부착시킨 다음 와이어본딩공정에서 반도체칩의 회로와 각 리드 사이에 쇄선으로 된 와이어를 연결시킨다.
이렇게 와이어본딩을 완료한후 패키지성형공정에서 각 회로의 기능과 외부의 충격 및 접촉으로 부터 보호하기 위해 패키지를 성형시킨 다음 트림폼공정과 싱귤레이션 공정을 거쳐 완성된 반도체패키지를 구하도록 한 것이다.
이러한 반도체패키지는 정보상호의 발달과 기술발전에 의해 전자기기의 소형화와 박형화 추세에 따라 이에 적용시킬 수 있도록 고집적화된 반도체패키지를 요구하게 되었고, 고집적화된 회로구성을 위해 사이즈가 커지지 않는 초소형의 반도체패키지가 절실히 요구되고 있는 실정이다.
이와 같이 된 종래의 구조를 설명하면 도 4 및 도 5에서 보는 바와 같이 리드(L)가 4방향에 구성된 쿼드타입(Quad Type)의 반도체패키지(10) 중앙 길이방향으로 원자재인 리드프레임에서 분리된 리드(L)와 이 내부 중앙에 탑재판(E)이 구비된다.
상기 탑재판(E)은 타이바(T)에 연결되어 하향 위치하거나 리드(L)와 동일한 수평면상에 위치하고, 탑재판(E)의 상부에는 에폭시(EP)를 이용하여 반도체칩(14)이 부착된다.
상기한 반도체칩(14)의 상부면에 다수 형성된 회로(본딩패드)와 각 리드(L)사이에는 각각 와이어(15)가 연결되고, 상기 반도체칩(14)과 와이어(15)와 와이어(15)가 본딩된 리드(L)의 일부를 포함하는 부위에는 컴파운드재로 패키지(18)가 형성된다.
이러한 반도체패키지(10)는 회로를 구성하는 설계기술의 발달로 크기가 작아지는 반도체칩(14)에 보다 많은 회로가 구성됨에 따라 탑재판(E)에 부착된 반도체칩(14)의 사이즈가 작게 구성되어 있다.
그러나, 반도체칩(14)의 회로와 와이어(15)로 연결되는 각 리드(L)는 일정넓이(W) 및 리드(L)와 리드(L)사이의 간격(G)이 패턴화된 상태로 유지됨으로서 반도체칩(14)과 각 리드(L)사이의 거리(ℓ)가 넓게 유지된다.
즉, 반도체칩(14)의 사이즈는 작게 구성되고, 리드(L)는 한정된 부위에서 구성됨에 따라 와이어(15)가 연결되는 거리(ℓ)에 의해 와이어(15)의 길이가 길게 연결구성된다.
따라서, 얇은 쇄신으로 된 와이어(15)의 견고성이 매우 취약하여 와이어본딩 작업성의 저하와 불량이 발생되었고, 반도체패키지(10)의 제조작업중 외적인 힘에 의해 변형 발생이 매우 심하였다.
또한 각 리드(L)에 연결본딩되는 와이어(15)의 본딩 포지션(P)은 패턴화된 리드(L)의 위치에 대응하여 연결되기 때문에 사이즈가 작아진 반도체칩(14)에 근접된 상태로 연결본딩이 되지 못하여 반도체칩(14)과 와이어(15)와 본딩포지션(P) 외부의 리드(L) 일부를 포함할 수 있도록 상하 양측에 패키지(18)를 성형시킴에 따라 반도체패키지(10)의 크기를 최소화시키지 못하였다.
따라서, 사이즈가 작은 반도체칩(14)을 적용하더라도 반도체패키지(10)의 소형화를 이룰수가 없었고, 반도체칩(14)과 각 리드(L) 사이에 넓게 유지된 거리(ℓ)에 의해 와이어(15)의 본딩작업성과 와이어(15)본딩후 패키지(18)성형 작업성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 발명한 것으로서, 반도체칩이 실장되고 와이어가 구비되는 반도체패키지의 리드프레임을 PCB로 구성하여 반도체칩이 부착되는 탑재부와 와이어가 연결되는 홀을 형성하므로서 반도체패키지의 크기를 최소화시키고 제조작업성을 용이하게 한 것을 목적으로 한다.
도 1은 본 발명의 단면구조도.
도 2는 본 발명의 패키지를 제외시킨 상태의 일부 평면도.
도 3은 본 발명의 다른 실시예의 단면구성도.
도 4는 종래의 단면구성도.
도 5는 종래의 패키지를 제외시킨 상태의 평면도.
(도면의 주요부분에 대한 부호설명)
10 ; 반도체패키지 11 ; PCB
12 ; 탑재판 13 ; 홀
14 ; 반도체칩 15 ; 와이어
16 ; 패드 17 ; 솔더볼
이하 본 발명의 구성을 설명하면 다음과 같다.
소형화된 반도체패키지(10)를 구성하기 위해 상부중앙에 반도체칩(14)이 부착되는 탑재부(12)를 가진 PCB(11)와;
상기 반도체칩(14)이 부착된 PCB(11)에 형성된 다수의 홀(13)과;
상기 다수의 홀(13)이 형성된 PCB(11)의 하부면에 구비된 패드(16)와;
상기 각 패드(16)의 하부에 구비된 솔더볼(17)과;
상기 반도체칩(14)과 홀(13)에 구비된 패드(16)사이에 연결되는 와이어(15)와;
상기 PCB(11)의 상부면에 구비된 반도체칩(14)과 와이어(15)와 홀(13)을 포함하는 영역에 형성된 패키지(18)와;
를 포함하는 것이다.
이와 같이 구성된 본 발명의 일시시예를 첨부도에 의하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 단면구성도이고, 도 2는 본 발명의 패키지가 배제된 상태의 평면도로서, PCB(11)의 상부 중앙에 탑재부(12)를 형성하고, 이 탑재부(12)에는 에폭시(EP)를 도포하여 반도체칩(14)을 부착시킨다.
상기한 반도체 칩(14)은 설계기술의 발달로 보다 많은 고집적화된 회로를 구성하고 있고, 사이즈를 최소화된 상태로 구성된다.
상기 반도체칩(14)이 부착된 탑재부(12)와 근접되는 PCB(11)의 평면에서 보았을 때 반도체칩(14)과 동일한 4각형의 동심으로 다수의 홀(13)을 엇갈리게 형성하고, 각 홀(13)의 하부측인 PCB(11)의 하부면에는 각각 전기진도성을 갖는 패드(16)와 이 패드(16) 하부에 솔더볼(17)을 구비한다.
또한 반도체칩(14)의 상부면에 형성된 회로와 상기 PCB(11)의 각 홀(13)에 구비된 패드(16)에는 와이어(15)를 연결구성시킨다.
상기 와이어(15)가 연결된 PCB(11)의 홀(13)중 외부측에 형성된 홀(13)과 근접되는 부위에는 PCB(11)의 외주연이 구성되게 하고, 상기 PCB(11)의 상부면에는 반도체칩(14)과 각 와이어(15)와 각 홀(13)을 포함하도록 패키지(18)를 형성한 것이다.
이와같이 된 본 발명의 작용을 설명하면 다음과 같다.
도 2에서 보는바와 같이 반도체패키지(10)는 PCB(11)에 형성된 각 홀(13)이 반도체칩(14)의 외주연과 근접된 위치에 형성되어 있어, 각 홀(13)과 상기 사이즈가 작아진 반도체칩(14)의 회로사이에 구비된 와이어(15)의 길이(ℓ2)를 최소한으로 유지시킴에 따라 반도체패키지(10)의 제조과정중 외적인 힘과 패키지(18)의 몰딩시 와이어(15)의 변형방지 및 불량을 방지한다.
또한 반도체칩(14)과 와이어(15)가 연결되는 각 홀(13)을 반도체칩(14)과 근접된 위치에 형성하고, 홀(13)의 외부측에는 근접되도록 PCB(11)의 외주연을 구성하며, 상기 PCB(11)의 상부면 전체를 포함시킨 영역에는 패키지(18)를 형성함에 따라 반도체패키지(10)의 전체크기(W2:면적)을 최소화시킬 수 있게 한 것이다.
특히 PCB(11)에 형성된 각 홀(13)은 엇갈리게 4각형의 동심으로 다수개 형성하여 PCB(11)의 일정면적에서 많은 수의 홀(13)이 형성될 수 있게 하고, 회로신호의 입출력기능을 갖는 와이어(15)의 수를 보다 많이 구성함과 동시에 와이어(15)가 연결된 패드(16)와 이 패드(16)에 각각 솔더볼(17)을 구비함에 따라 소형화된 사이즈의 고집적화된 반도체패키지(10) 제조가 가능한 것이다.
상기한 다른 실시예의 반도체패키지(10)에 있어서는 도 4에서 보는바와 같이 PCB(11)의 상부면 외주연에 패키지(18)의 외부누출을 방지하는 댐(20)을 구비한다.
상기한 댐(20)은 PCB(11)의 탑재부(12)에 반도체칩(14)을 부착시킨다음 반도체칩(14)과 각 홀(13)에 와이어(15)를 연결시킨 후 패키지성형공정에서 컴파운드재로 패키지(18)를 성형시킬 때 PCB(11)의 외부로 패키지(18)가 누출되는 것을 방지한 것이다.
이러한 반도체패키지(10)는 각종소형기기의 메인PCB에 솔더볼(17)을 융착고정시킨후 전기적신호를 인가시키면 반도체칩(14)의 각 회로기능들이 와이어(15)와 패드(16)와 솔더볼(17)를 통해 입출력되도록 하여 집적화된 동작이 이루어지게 된다.
따라서, 소형화된 반도체패키지(10)의 회로작동기능성이 원활하게 이루어지고, 콤팩트한 각종기기의 적용이 용이하며, 반도체패키지(10)의 제조시 와이어본딩작업성과 패키지(18)의 성형작업성을 보다 용이하게 하고, 반도체패키지(10)의 품질신뢰도를 증대시킬 수 있는 것이다.
이상에서와 같이 본 발명은 반도체칩이 실장되고, 와이어가 구비되는 반도체패키지의 리드프레임을 PCP로 구비하여 반도체칩이 부착되는 탑재부와 와이어가 연결되는 홀을 형성함에 따라 반도체패키지의 크기를 소형화시키고, 반도체패키지의 제조작업성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 소형화된 반도체패키지(10)를 구성하기 위해 상부중앙에 반도체칩(14)이 부착되는 탑재부(12)를 가진 PCB(11)와;
    상기 반도체칩(14)이 부착된 PCB(11)에 형성된 다수의 홀(13)과;
    상기 다수의 홀(13)이 형성된 PCB(11)의 하부면에 구비된 패드(16)와;
    상기 각 패드(16)의 하부에 구비된 솔더볼(17)과;
    상기 반도체칩(14)과 홀(13)에 구비된 패드(16)사이에 연결되는 와이어(15)와;
    상기 PCB(11)의 상부면에 구비된 반도체칩(14)과 와이어(15)와 홀(13)을 포함하는 영역에 형성된 패키지(18)와;
    를 포함하는 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 홀(13)은 반도체패키지(10)의 외주연에 4각형의 동심형태로 다수개 형성한 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 홀(13)은 반도체칩(14)의 외주연과 근접되는 위치에 형성하여 와이어(15)의 길이(ℓ2)를 최소화시킨 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 PCB(11)의 외주연에는 댐(20)을 형성하여 패키지의 외부누출을 방지한 것을 특징으로 하는 반도체페키지.
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