KR19990076568A - 수지 성형 반도체 장치 및 반도체 패키지의 제조방법 - Google Patents

수지 성형 반도체 장치 및 반도체 패키지의 제조방법 Download PDF

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KR19990076568A
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아끼라 다까시마
히데히꼬 아까사끼
하루오 고지마
후미히꼬 다니구찌
가즈나리 고사까이
고지 혼나
도시히사 히가시야마
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아끼구사 나오유끼
후지쓰 가부시끼가이샤
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Abstract

본 발명은 반도체 칩과, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼을 포함한다. 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위이어서, 반도체 장치의 왜곡이 완화된다. 반도체 장치는 또한 버퍼층을 포함할 수 있다. 반도체 장치는 FPC 테이프에 탑재된 복수의 반도체 칩을 일괄적으로 성형하고, 성형품을 개별의 반도체 패키지로 절단함으로써 제조할 수 있다.

Description

수지 성형 반도체 장치 및 반도체 패키지의 제조 방법
본 발명은 반도체 칩, 반도체 칩을 탑재하는 FPC 테이프, 반도체 칩을 보호하는 성형 수지 및 FPC 테이프 상에 형성되어 반도체 칩을 회로 기판에 접속시키는 금속 볼을 갖는 반도체 장치에 관한 것이다. 또한 본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
최근, 고밀도 패키지에 대한 사용자의 요구로 인해 반도체 패키지의 크기가 축소되고 있다. 이러한 요구에 부응하기 위해서 반도체 칩을 TAB 테이프 등의 FPC 테이프에 탑재하여 성형 수지로 보호하도록 된 반도체 패키지가 주지되어 있다. 또한, FPC 테이프 상에 땜납 볼 등의 금속 볼을 형성한 소위 "테이프 BGA"라 하는 반도체 패키지가 개발되었다. 반도체 패키지는 기계적으로 또한 전기적으로 금속 볼에 의해 회로 기판에 접속된다.
프린트 회로 기판에 왜곡된 반도체 패키지를 탑재할 경우, 반도체 패키지와 프린트 회로 기판간의 공간이 불균일하므로, 금속 볼이 프린트 회로 기판과 충분히 접촉하지 않을 수 있다. 이것은 반도체 패키지와 프린트 회로 기판간의 접속에 대한 신뢰도를 감소시킨다. 반도체 패키지의 왜곡이 발생하는 원인은 성형 수지와 반도체 칩간의 선팽창 계수가 다른 데 있다. 이에 따라 반도체 패키지가 왜곡하는 것을 방지하기 위해서, 성형 수지의 선팽창 계수를 감소시킴으로써 성형 수지의 선팽창 계수를 반도체 칩의 선팽창 계수에 가깝게 하는 시도가 있었다. 예컨대 반도체 칩의 선팽창 계수는 약 4 ppm/℃이다. 그러므로 성형 수지의 선팽창 계수를 예컨대 8 ppm/℃으로 설정함으로써, 성형 수지의 선팽창 계수를 반도체 칩의 선팽창 계수와 가깝게 한다.
또한, 성형 수지의 유리 전이 온도를 증가시킴으로써 반도체 패키지의 왜곡이 발생하는 것을 방지하려는 시도가 이루어지고 있다. 일본 특개평 5-67705호에서는 반도체 패키지의 왜곡이 발생하는 것을 방지하기 위해서는 성형 수지는 유리 전이 온도가 성형 온도인 180 ℃ 이상이어야 하며, 선팽창 계수가 16 ppm/℃ 이하이어야 한다고 개시되어 있다. 일본 특개평 8-92352호에서는 반도체 패키지의 왜곡이 발생하는 것을 방지하기 위해서는 성형 수지는 유리 전이 온도가 180 ℃ 이상이어야 하고, 선팽창 계수가 16 ppm/℃ 이하이어야 하고, 탄성 계수가 1400 kgf/mm2이어야 한다고 개시되어 있다.
반도체 패키지의 왜곡이 발생하는 것을 막기 위해서 성형 수지의 선팽창 계수를 반도체 칩의 선팽창 계수에 근접시킨 결과, 반도체 패키지의 왜곡을 감소시킬 수 있지만, 성형 수지와 반도체 패키지를 탑재하여야 할 프린트 회로 기판간의 선팽창 계수의 차이는 증가한다. 예컨대 성형 수지의 선팽창 계수는 8 ppm/℃이고, 프린트 회로 기판의 선팽창 계수는 16 ppm/℃이다. 이 경우, 프린트 회로 기판에 탑재하여 반도체 패키지를 사용할 경우, 반도체 패키지와 프린트 회로 기판간의 상대적인 변형에 의한 응력이 금속 볼에 작용하게 된다. 특히, 반도체 패키지의 주변부 상에 배치된 금속 볼이 연신되어 부서지기 쉽다. 따라서, 반도체 패키지와 프린트 회로 기판간의 접속의 신뢰도가 악화된다.
이러한 문제를 해결하기 위해서는, 반도체 패키지가 왜곡되는 것을 방지하는 경우와는 대조적으로, 성형 수지의 선팽창 계수를 증가시킴으로써, 성형 수지의 선팽창 계수를 프린트 회로 기판의 선팽창 계수에 근접시키는 것이 바람직하다.
상기 공보에서 개시된 기술에 의하면, 성형 수지의 유리 전이 온도를 증가시킴으로써 반도체 패키지의 왜곡이 발생하는 것을 방지할 수 있다. 그러나, 이러한 종래 기술을 사용하는 경우에도, 성형 수지의 선팽창 계수가 큰 값을 갖는 것을 방지하기 위해서는 성형 수지의 유리 전이 온도는 성형 온도 이상이 되어야 한다. 그러므로 성형 수지와 프린트 회로 기판간의 선팽창 계수간에는 차이가 있다. 따라서, 상기 공보에서 설명된 기술은 반도체 패키지를 프린트 회로 기판에 탑재할 경우, 금속 볼은 반도체 패키지와 프린트 회로 기판간의 상대적인 변형에 의해 발생된 응력을 받게 되어 얇아져서 부서지기 쉽다는 문제점이 있다.
또한, 유리 전이 온도가 이러한 종래 기술에 의한 성형 온도 이상일지라도, 실질상 얻어진 유리 전이 온도는 200 ℃ 이하이다. 상기 공보에서는 단지 일 실시예에서 성형 수지의 유리 전이 온도가 230 ℃이라고 기술하고 있지만, 이 경우 선팽창 계수는 13 ppm/℃이다. 성형 수지의 유리 전이 온도가 200 ℃ 이상일 경우, 선팽창 계수가 13 ppm/℃ 이상인 종래 기술은 없다.
또한, 일본 특개평 8-162499호와 특개평 9-181122호에는 반도체 소자와 반도체 캐리어를 플립 칩형 반도체 장치의 제조 방법에서 수지를 보강함으로써 임시로 고정시키고, 시험을 행한 후에 반도체 소자와 반도체 캐리어간에 하지충전재(underfill material)를 삽입한다. 반도체 소자의 주변을 덮지만 반도체 소자의 상면을 덮지 않는 이러한 하지충전재를 사용하여 반도체 소자와 반도체 캐리어간의 공간을 충전한다.
상술한 바와 같이, 최근 고밀도 패키지에 대한 사용자의 요구로 말미암아 반도체 패키지의 크기가 축소되었다. 이러한 요구에 부응하기 위하여, 반도체 칩을 TAB 테이프 등의 FPC 테이프에 탑재하고 성형 수지로 보호하도록 된 반도체 패키지가 주지되어 있다. 또한 FPC 테이프 상에 땜납 볼 등의 금속 볼을 구비한 소위 "테이프 BGA"라 하는 반도체 패키지가 개발되었다. 이러한 반도체 패키지는 기계적으로 또한 전기적으로 금속 볼에 의해 회로 기판에 접속할 수 있다. 미세한 단자 피치를 갖는 테이프 BGA를 "FBGA"라 한다.
이제는 소위 "CSP"(Chip Size Package)라 하는 반도체 패키지에 대한 시장의 수요가 있다. CSP는 성형 수지가 반도체 칩의 크기와 거의 동일한 크기를 갖도록 형성된 반도체 패키지이다. CSP형 FBGA는 매우 작고 또한 고밀도를 갖도록 형성된다. 따라서 FBGA는 고성능 전자 디바이스를 제조하는 데 필요하게 된다.
CSP는 먼저 반도체 칩을 FPC 테이프에 탑재하고, FPC 테이프를 각각 패키지 크기와 거의 동일한 크기를 갖는 조각으로 절단하고, 다음에 상기 조각의 각각에 탑재된 반도체 칩을 성형 다이에 넣고, 최종적으로 수지 성형을 행함으로써 제조한다. 성형 다이는 상부 다이와 하부 다이를 갖는다. 상부 및 하부 다이에 의해 공동이 형성된다. 공동의 내부 형상은 제조할 반도체 패키지의 외부 형상과 동일하다.
그러므로, 각 반도체 패키지에 적합한 절단 장치와 성형 다이가 반도체 패키지를 제조하는 데 필요하다. 즉, 각각의 다른 종류의 반도체 패키지에 적합한 절단 장치와 성형 다이를 만들 필요성이 있다. 이와 따라 CSP는 이러한 절단 장치와 성형 다이의 리드 시간(lead time) 및 비용을 충족시킬 것이 필요하다. 따라서, 사용자는 제조할 반도체 패키지의 종류가 변경되더라도 이러한 반도체 패키지는 절단 장치와 성형 다이를 변경하지 않고 제조할 수 있을 것을 요구하고 있다. 또한 사용자는 이러한 반도체 패키지를 저가로 제조할 수 있을 것을 요구하고 있다.
본 발명의 목적은 반도체 칩을 회로 기판에 접속하는 금속 볼의 내구성과 신뢰도를 향상시킨 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 패키지를 제조하는 방법을 제공함으로써, 일반 목적의 성형 다이를 사용하여 저가로 반도체 패키지를 제조하는 것이다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지의 단면도.
도 2는 도 1의 반도체 패키지를 포함한 반도체 장치의 단면도.
도 3은 본 발명의 제 2 실시예에 의한 반도체 장치의 단면도.
도 4는 도 3의 반도체 패키지를 포함하는 반도체 장치의 단면도.
도 5는 왜곡이 발생하는 반도체 패키지를 나타낸 도면.
도 6은 도 5의 반도체 패키지가 탑재된 회로 기판을 나타낸 도면.
도 7은 금속 볼 상에 응력이 작용한 경우의 도 6의 반도체 장치의 설명도.
도 8은 성형 수지의 유리 전이 온도와 열팽창 계수를 설명하기 위해 온도와 성형 수지의 연신간의 관계를 나타낸 그래프.
도 9는 본 발명의 제 3 실시예에 의한 반도체 패키지의 단면도.
도 10은 반도체 패키지의 변형례의 단면도.
도 11은 반도체 패키지의 다른 변형례의 단면도.
도 12는 반도체 패키지의 또 다른 변형례의 단면도.
도 13은 반도체 패키지의 또 다른 변형례의 단면도.
도 14는 반도체 패키지의 또 다른 변형례의 단면도.
도 15는 반도체 패키지의 또 다른 변형례의 단면도.
도 16은 본 발명의 제 4 실시예에 의한 반도체 패키지의 단면도.
도 17은 수지 성형 전의 도 16의 반도체 패키지의 평면도.
도 18은 반도체 패키지의 변형례의 단면도.
도 19는 반도체 패키지의 다른 변형례의 단면도.
도 20은 반도체 패키지의 또 다른 변형례의 단면도.
도 21은 반도체 패키지의 또 다른 변형례의 단면도.
도 22는 본 발명의 제 5 실시예에 의해 제조한 반도체 패키지의 예를 설명하는 단면도.
도 23은 종래의 반도체 패키지의 수지 성형 공정의 설명도.
도 24는 본 발명에 의한 반도체 패키지의 수지 성형 공정의 설명도.
도 25는 도 24에서 설명한 공정 후에 행하는 절단 공정의 설명도.
도 26은 성형 공정시 사용한 공동의 만곡부를 나타낸 도면.
도 27은 성형 공정시 공동의 게이트 측부를 나타낸 도면.
도 28은 성형 공정시 사용한 공동의 게이트 측부의 다른 예를 나타낸 도면.
도 29는 금속 볼을 성형품에 부착한 후에 성형품을 절단한 예를 나타낸 도면.
도 30은 성형품을 절단한 예를 나타낸 도면.
도 31a는 성형품을 절단하여 얻은 반도체 패키지의 평면도.
도 31b는 반도체 패키지의 측면도.
도 31c는 반대측상의 반도체 패키지의 측면도.
도 32는 성형품을 절단하여 반도체 패키지를 얻는 과정의 설명도.
도 33은 성형품을 절단하여 반도체 패키지를 얻는 다른 과정의 설명도.
도 34는 성형품의 예를 나타낸 도면.
도 35는 도 34의 성형품의 일부 확대도.
도 36은 도 35의 점선 원(A)으로 나타낸 정렬 표시의 확대도.
도 37은 도 35의 점선 원(B)으로 나타낸 정렬 표시의 확대도.
도 38은 성형품의 다른 예를 나타낸 도면.
도 39는 도 38에 나타낸 정렬 표시의 확대도.
도 40은 도 38에 나타낸 다른 정렬 표시의 확대도.
도 41은 성형 다이의 단면도.
도 42는 두 개의 FPC 테이프를 동시에 배치하기 위한 성형 다이의 단면도.
도 43은 압출 핀을 포함한 성형 다이의 단면도.
도 44는 도 43의 원(E)으로 나타낸 부분의 확대도.
도 45는 성형부보다 두꺼운 수지부를 갖는 성형품의 단면도.
도 46은 도 45의 XXXXVI-XXXXVII선에 따른 단면도.
도 47은 절단선을 변경한 성형품을 나타낸 도면.
본 발명에 의한 반도체 장치는 반도체 칩과, 반도체 칩을 탑재하는 FPC 테이프와, 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼을 구비한다. 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위이다.
성형 수지의 유리 전이 온도가 200 ℃ 이상일 경우, 유리 전이 온도는 통상의 성형 온도보다 충분히 높다. 이에 따라 성형 조건에 변동이 있을지라도, 왜곡이 적은 반도체 패키지가 얻어진다. 이와 반대로, 성형 수지의 유리 전이 온도가 200 ℃ 이하일 경우, 성형 조건의 변동의 영향으로 인해 종종 왜곡이 적은 반도체 패키지를 얻을 수 없다.
성형 수지의 유리 전이 온도를 200 ℃ 이상의 값으로 설정함으로써 왜곡이 적은 반도체 패키지를 얻을 수 있다. 이에 따라, 성형 수지의 선팽창 계수가 상대적으로 클지라도, 왜곡이 적은 반도체 패키지를 얻을 수 있다. 따라서, 성형 수지의 선팽창 계수를 반도체 칩이 탑재된 프린트 회로 기판의 선팽창 계수에 근접시킬 수 있다. 또한 금속 볼에 작용하는 반도체 패키지와 프린트 회로 기판간의 상대적 변형에 의하여 발생하는 응력이 적어진다. 따라서, 이 반도체 장치는 금속 볼이 얇아져서 부서지기 쉬워지는 문제점을 해결한다. 또한 성형 수지의 영률이 1500 ∼ 3000 kg/mm2의 범위이므로, 성형 수지는 상대적으로 연성이어서 거기에 작용하는 응력을 흡수할 수 있다. 따라서, 이 반도체 장치는 금속 볼이 얇아져서 부서지기 쉬운 문제점을 해결한다.
바람직하게는 반도체 장치는 페이스-업 와이어-본딩형 반도체 패키지(face-up wire-bonding type semiconductor package) 또는 페이스-다운 플립 칩형 반도체 패키지(face-down flip chip type semiconductor package)인 것이 좋다.
또한 본 발명에 의한 반도체 장치는 반도체 칩을 갖는 패키지와, 반도체 칩을 탑재하는 FPC 테이프와, 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 반도체 칩을 회로 기판에 접속시키는 금속 볼과, 금속 볼에 의해 반도체 패키지에 접속된 회로 기판을 구비한다. 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위이다. 즉, 이 반도체 장치는 상기 특성을 갖는 반도체 패키지와 이 반도체 패키지가 탑재된 회로 기판의 조합이다.
또한, 반도체 칩과, 반도체 칩을 탑재하는 FPC 테이프와, 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 반도체 칩을 회로 기판에 접속시키는 금속 볼과, 금속 볼에 가해지는 응력을 약화시키는 버퍼 수단을 구비한 반도체 장치가 제공된다.
반도체 장치는 금속 볼에 작용하는 응력을 완충시키는 버퍼 수단을 갖고 있다. 이에 따라 프린트 회로 기판에 탑재하여 반도체 패키지를 사용할 경우, 반도체 패키지와 프린트 회로 기판간의 상대적인 변형에 의해 발생하는 응력이 금속 볼에 작용할지라도, 완충 수단에 의해 이러한 응력이 줄어든다. 이것은 금속 볼이 얇아져서 부서지기 쉬운 문제점을 해결할 수 있다.
바람직하게는 버퍼 수단은 반도체 칩이 탑재된 측의 FPC 테이프의 표면 상에 형성된 버퍼층을 구비하는 것이 좋다. 한편, 버퍼 수단은 공기층을 포함하는 것도 좋다. 한편, 버퍼 수단은 반도체 칩이 탑재된 표면의 반대측의 FPC 테이프 표면 상에 형성된 버퍼층을 구비하는 것도 좋다.
또한 상면과 저면을 갖는 반도체 칩과, 반도체 칩을 탑재하는 FPC 테이프와, 반도체 칩의 저면의 일부 영역에 형성되어 반도체 칩의 저면을 FPC 테이프에 고정시키는 접착부와, 상기 반도체 칩을 보호하는 성형 수지와, FPC 테이프 상에 형성된 금속 볼을 구비한 반도체 장치가 제공된다. 성형 수지는 반도체 칩의 상면을 덮으며 반도체 칩의 저면과 FPC 테이프간의 공간에 삽입된다.
이 반도체 장치에서, 성형 수지는 반도체 칩을 중간에 끼우도록 정렬된다. 이에 따라 반도체 장치는 왜곡되기 어렵다.
또한 본 발명에 의하면, 반도체 칩과, 반도체 칩을 탑재하는 FPC 테이프와, 반도체 칩을 보호하는 성형 수지와, FPC 테이프 상에 형성되어 반도체 칩을 회로 기판에 접속시키는 금속 볼을 갖는 반도체 패키지의 제조 방법이 제공된다. 이 방법은 FPC 테이프에 복수의 반도체 칩을 탑재하는 공정과, 성형 다이를 사용하여 FPC 테이프 상에 형성된 복수의 반도체 칩을 일괄적으로 성형하여 성형품을 형성하는 공정과, 성형품을 개별의 패키지로 절단하는 공정을 구비한다.
이 방법에 의하면, 반도체 칩의 종류가 변경되어도, 성형 다이를 변경하지 않고 반도체 칩을 제조할 수 있다. 또한 큰 면적(또는 체적) 상에서 수지 성형 조작을 행할 수 있다. 따라서, 반도체 칩을 저가로 제조할 수 있다.
바람직하게는 성형 공정 후 절단 공정 전에 금속 볼 부착 공정을 행하는 것이 좋다.
바람직하게는 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위인 것이 좋다.
바람직하게는 FPC 테이프는 복수의 스프로켓 홀을 가지며, 성형 다이는 성형 다이 내에 FPC 테이프를 배치시킬 때 인접하는 스프로켓 홀간에 각각 배치된 압출 핀을 갖는 것이 좋다.
바람직하게는 FPC 테이프는 복수의 스프로켓 홀을 가지는 것이 좋다. 바람직하게는 성형 다이는 스프로켓 홀의 적어도 하나를 지나도록 된 게이트를 가지는 것이 좋다. 또한 성형 다이는 게이트 내에 배치되고 또한 스프로켓 홀의 적어도 하나를 덮는 벽을 포함한다. 또한 상기 벽은 마치 섬과 같이 게이트의 측벽으로부터 분리되어 있다.
바람직하게는 게이트는 섬과 같은 벽에 의해 분기로 갈라지며, 분기는 FPC 테이프 상에서 합류하는 것이 좋다.
바람직하게는 성형품은 인접하는 두 개의 반도체 패키지의 외부 가장자리간의 거리가 형성할 반도체 패키지의 각각의 크기의 2 배인 거리와 인접하는 두 개의 반도체 패키지간의 갭의 치수의 합이 되도록 하는 것이 좋다. 또한 갭의 치수는 0.3 mm 이하이다.
바람직하게는 각각의 반도체 패키지는 성형품을 개별의 반도체 패키지로 절단하기 위한 정렬 표시를 갖는 것이 좋다. 이 경우, 각각의 정렬 표시는 FPC 테이프 내에 뚫어진 홀과, FPC 테이프 상에 형성된 층을 에칭하여 얻은 패턴을 구비한다.
바람직하게는 금속 볼은 절단 공정과 동시에 세정하는 것이 좋다. 이 경우, 다이서를 냉각시키는 물을 다이서의 절단 블레이드 상과 금속 볼 상에 분사하는 것이 좋다.
바람직하게는 복수의 반도체 칩을 각각 포함하는 복수의 FPC 테이프는 단일 성형 다이 내에 배치되는 것이 좋다.
바람직하게는 성형 다이는 복수의 블록을 구비하는 것이 좋다. 또한 복수의 블록 각각 상에 압출 핀을 형성한다.
바람직하게는 성형부보다 두꺼운 수지부를 게이트 및 만곡부에 각각 형성하는 것이 좋다. 이에 따라 수지부의 경도에 의해 각각의 반도체 패키지의 왜곡을 방지한다.
바람직하게는 성형품을 절단하여 각각의 반도체 패키지가 복수의 반도체 칩을 포함하는 것이 좋다.
본 발명은 첨부 도면을 참조한 하기 바람직한 실시예의 설명으로부터 더 분명해질 것이다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지이다. 도 1에 나타낸 바와 같이, 반도체 패키지(10)는 반도체 칩(12), 반도체 칩(12)을 탑재하는 FPC 테이프(14), 반도체 칩(12)을 보호하는 성형 수지(16)와, FPC 테이프(14) 상에 형성되어 반도체 칩(12)을 회로 기판에 접속시키는 금속 볼(18)을 갖는다. 반도체 칩(12)은 다이 본딩재(20)에 의해 FPC 테이프(14)에 고정된다. 성형 수지(16)는 반도체 칩(12)을 덮는다.
FPC 테이프(14)는 소위 TAB 테이프이며, 폴리이미드 수지 테이프 상에 형성된 전기 회로와 전기 패드(도시하지 않음)를 갖는다. 반도체 칩(12)의 전극 패드(도시하지 않음)는 본딩 와이어(22)에 의해 FPC 테이프(14)의 전극 패드에 각각 접속된다. 또한 금속 볼(18)은 땜납 볼이며 반도체 칩(12)의 전기 회로에 접속된다. 이에 따라, 금속 볼(18)은 반도체 칩(12)의 전기 회로에 접속된다.
도 1의 반도체 패키지(10)는 페이스-업 와이어-본딩형 반도체 패키지이며, 소위 BGA라 한다.
도 2는 도 1의 반도체 패키지를 포함하는 반도체 장치를 나타낸다. 이 반도체 장치(30)는 반도체 패키지(10)와 프린트 회로 기판(32)을 포함한다. 반도체 패키지(10)는 도 1에 나타낸 반도체 패키지와 동일한 구성을 가지며, 금속 볼(18)에 의해 프린트 회로 기판(32)에 접속된다. 즉, 프린트 회로 기판(32)은 전기 회로와 전기 패드(도시하지 않음)를 갖는다. 금속 볼(18)은 각각 프린트 회로 기판(32)의 전기 패드에 접속된다.
도 3은 본 발명의 제 2 실시예에 의한 반도체 패키지를 나타낸다. 도 3에 나타낸 바와 같이, 반도체 패키지(10)는 반도체 칩(12)과, 반도체 칩(12)을 탑재하는 FPC 테이프(14), 반도체 칩(12)을 보호하는 성형 수지(16)와, FPC 테이프(14) 상에 형성되어 반도체 칩(12)을 회로 기판에 접속시키는 금속 볼(18)을 갖는다. 반도체 칩(12)은 금속 볼(24)에 의해 FPC 테이프(14)에 고정된다. 접착제(26)는 반도체 칩(12)과 FPC 테이프(14)간에 삽입되어 금속 볼(24)이 거기에 묻힌다. 성형 수지(16)는 반도체 칩(12)을 덮는다. 이 반도체 패키지(10)는 페이스-다운 플립 칩형 반도체 패키지이며, 소위 테이프 BGA이다. 도 1의 패키지에서와 같이, 금속 볼(18)은 반도체 칩(12)의 회로 기판에 접속된다.
도 4는 도 3의 반도체 패키지를 포함하는 반도체 장치를 나타낸다. 이 반도체 장치(30)는 반도체 패키지(10)와 프린트 회로 기판(32)을 포함한다. 이 반도체 패키지(10)는 도 3에 나타낸 반도체 패키지와 동일한 구조를 가지며, 금속 볼(18)에 의해 회로 기판(32)에 접속된다. 즉, 프린트 회로 기판(32)은 전기 회로와 전극 패드(도시하지 않음)를 갖는다. 금속 볼(18)은 각각 프린트 회로 기판(32)의 전극 패드에 접속된다.
도 1 ∼ 도 4에서 설명한 반도체 패키지(10)의 경우, 성형 수지(16)는 반도체 칩(12)을 FPC 테이프(14)에 탑재한 후에 이송-성형에 의해 성형한다. 이송-성형의 성형 온도는 약 170 ℃ ∼ 180 ℃이다. 성형 온도로부터 실온까지 성형 수지(16)의 온도가 떨어지면, 성형 수지(16)는 점차 수축된다. 성형 수지(16)형의 결과, 성형 수지(16)와 반도체 칩(12)간의 선팽창 계수의 차이로 인해 반도체 패키지(10)에서 왜곡이 발생한다.
도 5는 왜곡이 발생할 때 반도체 패키지(10)를 확대하여 설명한다. 도 6은 프린트 회로 기판(32)에 탑재된 반도체 패키지(10)를 나타낸다. 반도체 패키지(10)가 왜곡되면, 반도체 패키지(10)의 주변부 상에 배치된 금속 볼(18)은 반도체 패키지(10)의 중심부에 배치된 금속 볼(18)에 비하여 쉽게 얇아지게 된다. 도 7은 사용 중, 성형 수지(16)와 프린트 회로 기판(32)간의 열 변형의 양의 차이로 인해 발생하는 응력이 금속 볼(18)에 작용하기 쉬워, 부서지기 쉽다.
본 발명에 의하면, 사용 중 응력에 의해 금속 볼(18)이 부서지는 것을 방지하기 위해, 성형 수지(16)는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃이고, 영률이 1500 ∼ 3000 kg/mm2가 되도록 구성한다. 예컨대 성형 수지(16)는 유리 전이 온도가 220 ℃ 이상이고, 선팽창 계수 α1이 15 ppm/℃이고, 영률이 2000 kg/mm2이다. 이에 비해, 반도체 칩(12)의 선팽창 계수 α1은 4 ppm/℃이고, 프린트 회로 기판(32)의 선팽창 계수 α1은 16 ppm/℃이다.
이러한 구성으로, 성형 수지(16)의 유리 전이 온도 Tg를 증가시켜 도 5에서 설명한 바와 같이 반도체 패키지(10)의 왜곡을 감소시킬 수 있으며, 성형 수지(16)의 선팽창 계수 α1을 프린트 회로 기판(32)의 선팽창 계수 α1에 근접시켜 사용 중 성형 수지(16)와 프린트 회로 기판(32)간의 열 변형에서의 차이를 감소시킴으로써, 금속 볼(18)에 작용하는 응력이 감소되어 금속 볼(18)은 잘 부서지지 않는다. 또한 성형 수지(16)는 영률을 낮춤으로써 상대적으로 연성으로 되고, 그 결과 금속 볼(18) 상에 작용하는 응력이 흡수되어, 금속 볼(18)이 얇게 되어 부서지기 쉬운 문제점이 해결된다.
도 8은 온도와 성형 수지(16)의 팽창간의 관계를 나타내는 그래프로, 유리 전이 온도 Tg와 열 팽창 계수 α1을 설명한다. 곡선 X는 유리 전이 온도 Tg1이 성형 수지(16) TM보다 낮은 성형 수지의 특징을 나타내고, 곡선 Y는 유리 전이 온도 Tg1이 성형 온도 TM보다 높은 성형 수지의 특징을 나타낸다. 곡선 Y 상의 성형 수지의 선팽창 계수 α1은 곡선 X 상의 성형 수지의 선팽창 계수 α1보다 크다.
곡선 X에 대응하는 성형 수지의 경우, 성형 수지의 수축량은 성형 수지의 온도가 성형 온도 TM으로부터 통상 온도 TO로 떨어질 때 L1로 된다. 곡선 Y에 대응하는 성형 수지의 경우, 성형 수지의 수축량은 성형 수지의 온도가 성형 온도 TM으로부터 통상 온도 TO로 떨어질 때 L2로 된다. 도 8에 나타낸 바와 같이, L1> L2의 관계가 있다. 그러므로, 성형 수지의 유리 전이 온도 Tg를 성형 온도 TM보다 크게 함으로써, 성형 수지의 선팽창 계수 α1이 증가할지라도 성형 중 성형 수지의 열 수축을 감소시킬 수 있고, 이에 따라 반도체 패키지(10)의 왜곡을 감소시킬 수 있다.
그러나, 본 발명의 발명자들에 의한 연구에 의해, 성형 수지(16)의 유리 전이 온도 Tg가 성형 온도 TM보다 단지 조금 높을 때는 반도체 패키지(10)의 왜곡을 감소시키는 효과가 적다는 것을 알아냈다. 또한 성형 수지(16)의 성형 온도 TM이 175 ℃ ∼ 180 ℃의 범위이고, 유리 전이 온도가 성형 온도 TM보다 상당히 높은 200 ℃ 이상이면, 반도체 패키지(10)의 왜곡이 확실하게 감소된다. 바람직하게는 성형 수지(16)의 유리 전이 온도 Tg는 205 ℃ 이상인 것이 좋다.
이에 따라, 성형 수지(16)의 유리 전이 온도 Tg가 성형 온도 TM보다 상당히 높을 경우, 성형 조건에 변동이 있을지라도 왜곡이 적은 반도체 장치를 얻을 수 있다. 이와 반대로, 성형 수지의 유리 전이 온도가 200 ℃ 이하일 경우, 성형 조건에서의 변동이 반도체 패키지에 영향을 미쳐 왜곡이 적은 반도체 장치를 얻을 수 없을 것이다. 성형시에 사용한 다이의 여러 위치에서 온도 변동이 있을 경우, 예컨대 다이 위치에서의 온도는 180 ℃이고, 다른 위치에서의 온도는 거의 200 ℃일 경우, 성형 수지(16)의 수축량이 크다.
성형 수지(16)는 대략 기초 수지(기재/경화제)(a), 충전재(실리카 충전재)(b) 및 첨가재(c)로 된다. 다관능기를 갖는 에폭시 수지가 기초 수지의 기재로서 사용된다. 예컨대 하기 수지 a1과 a2를 기초 수지의 기재로서 사용하여도 좋다. 또한 하기 수지 a3을 기초 수지의 경화재로서 사용하여도 좋다. 수지 a1과 a2의 양자를 동시에 사용하여도 좋지만, 이 수지 중 하나만을 기초 수지의 기재로서 사용하여도 좋다.
(a1)
트리페닐메탄 트리글리시딜에테르
d-t-Bu, 디메틸-변성 트리페닐메탄 트리글리시딜에테르
트리히드록시페닐메탄
이 기초 수지를 사용하여, 성형 수지(16)의 유리 전이 온도 Tg는 200℃ 이상, 바람직하게는 205℃ 이상의 값으로 설정할 수 있다. 또한 성형 수지(16)의 선팽창 계수α1을 프린트 배선 기판(32)의 선팽창 계수α1에 가깝게 할 수 있다. 또한 성형 수지(16)의 선팽창 계수α1은 충전재(실리카 충전재)의 양을 증가 또는 감소시킴으로써 변경할 수 있다. 또한 성형 수지(16)의 영률 E는 예컨대 실리콘 오일 및 실리콘 고무와 같은 탄성체 등의 첨가재를 첨가함으로써 감소시킬 수 있다. 예컨대 상기 기초 수지를 사용할 때, 하기 특징을 갖는 성형 수지(16)를 형성할 수 있다. 시료 No. 2는 시료 No. 1에 첨가재를 첨가하여 영률을 감소시켜서 얻는다. 부가적으로 영률 E는 반도체 패키지의 종류와 크기에 따라 변경될 수 있다.
충전재량
(중량%)		 α1
(ppm/℃)		 Tg
(℃)		 E
(kg/mm2)		 왜곡
(㎛)		 신뢰도
실시예 1 75-85 13-18 200 이상 2000-3000 100-150 500-1000
실시예 2 75-85 13-18 200 이상 1500-2000 100-150 1000-1500
유리 전이 온도를 200 ℃ 이상으로 설정하고, 선팽창 계수 α1을 회로 기판의 선팽창 계수에 가깝게 설정하며, α1영역 하에서 성형함으로써, 18 mm2반도체 패키지의 초기 왜곡을 약 100 ㎛로 감소시킨다. 또한 패키지 신뢰도는 약 5 ∼ 15 배 향상시킨다.
하기 표는 패키지에 충전재의 약 90 중량%를 함유시키고, 선팽창 계수 α1을 10 ppm/℃ 이하인 값으로 감소시킴으로써, 반도체 패키지의 왜곡을 감소시킨 비교예를 나타낸다. 예컨대 18 mm2반도체 패키지가 이러한 충전재를 함유할 경우, 약 120 ㎛의 왜곡이 발생한다. 패키지에 이러한 충전재의 양을 함유시키기 위해서는, 통상 유리 전이 온도 Tg가 낮은 저점도 에폭시 수지(예컨대 비페닐형)를 사용한다.
충전재량
(중량%)		 α1
(ppm/℃)		 Tg
(℃)		 E
(kg/mm2)		 왜곡
(㎛)		 신뢰도
비교예 1 85-88 10 120-150 1500-2000 200 100-200
비교예 2 88-92 8 120-150 2000-3000 100-150 200-300
도 9 ∼ 도 15는 본 발명의 다른 실시예를 나타낸다.
이 실시예에 의한 반도체 패키지(10)의 각각은 반도체 칩(12)과, 반도체 칩(12)을 탑재하는 FPC 테이프(14)와, 상기 FPC 테이프 상에 형성되어 반도체 칩을 회로 기판에 접속시키는 금속 볼(18)과, 금속 볼(18) 상에 작용하는 응력을 약화시키는 버퍼 수단(40)을 갖는다. 반도체 패키지(10)는 도 2 ∼ 도 4에 설명한 바와 같이, 금속 볼(18)에 의해 프린트 회로 기판(32)에 접속된다.
반도체 패키지(10) 내에 버퍼 수단(40)을 형성한 결과, 반도체 패키지(10)를 프린트 회로 기판(32)에 탑재하여 사용하는 경우, 반도체 패키지(10)와 프린트 회로 기판간의 상대적인 변형에 의해 금속 볼(18)에 응력이 작용해도, 이러한 응력이 완화된다. 이 실시예들은 이렇게 금속 볼이 얇게 되어 부서지기 쉬운 문제를 해결한다.
도 9에서, 버퍼 수단(40)은 반도체 칩(12)을 배치한 측의 FPC 테이프(14)의 표면 상에 형성된 버퍼층(41)을 구비한다. 버퍼층(41)은 FPC 테이프(14)의 표면 상에 성형 수지(16)보다 연성인 재료를 가하여 형성한다. 구리 영역(19)(회로 부재 또는 금속 볼(18)이 고정되는 전극 패드)이 FPC 테이프(14) 상에 형성된다. 버퍼층(41)은 구리 영역(19)을 덮고, FPC 테이프(14)의 표면의 거의 전체에 적층된다. 그러나, 본딩 와이어(22)의 본딩 영역(구리 영역(19)의 일부)은 노출된다. 다이 본딩재(20)를 버퍼층(41)의 표면에 가함으로써 반도체 칩(12)을 고정시킨다.
도 10에서, 버퍼 수단(40)은 반도체 칩(12)이 배치된 측의 FPC 테이프(14)의 표면 상에 형성된 버퍼층(41)을 구비한다. 버퍼층(41)은 3층 FPC 테이프(14)의 접착층이다. 부수적으로, 이 버퍼층(41)은 열가소성 접착층이며 성형 수지(16)보다 연성이다. 구리 영역(19)은 버퍼층(41) 상에 형성한다. 다이 본딩재(20)를 버퍼층(41)의 표면에 가함으로써 반도체 칩(12)을 고정시킨다.
도 11에서, 버퍼 수단(40)은 버퍼층(41)과, 반도체 칩(12)이 배치된 FPC 테이프(14) 상의 표면 상에 형성된 공기층을 구비한다. 버퍼층(41)은 연성 수지층 또는 열가소성 접착층을 구비한다. 버퍼층(41)은 본딩 와이어(22)의 본딩 영역을 제외하고 구리 영역(19)을 덮는다. 금속 볼(18) 상의 구리 영역(19) 위에 버퍼층(41) 내에 공동(42)을 형성한다. 공동(42)은 수지 캡(44)으로 봉합되어 공기층을 형성한다. 이 공기층은 버퍼층(41)과 함께 금속 볼(18) 상에 작용하는 응력을 약화시키는 버퍼 수단(40)을 구성한다. 반도체 칩(12)을 고정하는 다이 본딩재를 버퍼층(41)의 표면에 가한다.
도 12에서, 버퍼 수단(40)은 반도체 칩(12)이 배치된 FPC 테이프(14)의 표면 상에 형성된 버퍼층(41)을 구비한다. 버퍼층(41)은 FPC 테이프(14)의 표면 상에 성형 수지(16)보다 연성인 수지(예컨대 폴리이미드)로 된 테이프를 붙임으로써 형성된다. 버퍼 수단의 나머지 구성은 도 9에 나타낸 것과 유사하다.
도 13에서, 버퍼 수단(40)은 FPC 테이프(14) 내에 형성된 공동(46)에 의해 형성된 공기층을 구비한다. 공동(46)은 수지 캡(48)으로 봉합한다. 구리 영역(19)은 FPC 테이프(14)의 상면 및 저면에 각각 형성되고, 상부 구리 영역과 하부 구리 영역은 홀을 통해서 서로 접속된다. 금속 볼(18)은 하부 구리 영역(19)에 고정된다.
도 14에서, 반도체 패키지(10)는 반도체 칩(12)의 면적이 FPC 테이프(14)의 면적보다 큰 형태이다. FPC 테이프(14)는 반도체 칩(12) 상에 배치하고, 본딩 와이어(22)는 구리 영역(19)을 반도체 칩(12)의 전극 패드에 접속시킨다. 금속 볼(18)은 FPC 테이프(14)의 표면 상에 형성된 구리 영역(19)으로부터 돌출되어 있다. 절연층(50)은 금속 볼(18) 주위에 형성된 디치(ditch)를 충전하도록 FPC 테이프(14) 상에 배치한다. 성형 수지(16)는 반도체 칩(12)과 FPC 테이프(14)의 주변부를 덮도록 형성한다. 이 구성에서, 버퍼 수단(40)은 절연층(50)에 의해 구성된다.
도 15에서, 반도체 패키지(10)는 도 14에 나타낸 경우와 같이, 반도체 칩(12)의 면적이 FPC 테이프(14)의 면적보다 큰 형태이다. 절연층(50)은 금속 볼(18) 주위에 형성된 디치를 충전하도록 FPC 테이프(14) 상에 배치한다. 또한 금속 볼(18) 아래에 또한 FPC 테이프(14) 내에 공동(52)을 형성하여 공기층을 형성한다. 이 구성에서, 버퍼 수단(40)은 절연층(50)과 공기층에 의해 구성된다.
도 16 및 도 17은 본 발명의 제 4 실시예에 의한 반도체 패키지를 나타낸다. 반도체 패키지(10)는 반도체 칩(12), 반도체 칩(12)을 탑재하는 FPC 테이프(14), 반도체 칩(12)을 보호하는 성형 수지(16) 및 FPC 테이프(14)에 구비된 금속 볼(18)을 구비한다. 반도체 칩(12)은 다이 본딩재(20)에 의해 FPC 테이프(14)에 고정된다.
도 16에 나타낸 반도체 패키지(10)는 페이스-업 와이어-본딩형 테이프 BGA라 한다. FPC 테이프(14)는 TAB 테이프라고 하고 폴리이미드 수지 테이프 상에 전기 회로와 전극 패드(19)를 갖는다. 반도체 칩(12)의 전극 패드(도시하지 않음)는 본딩 와이어(22)에 의해 FPC 테이프(14)의 전극 패드(19)에 접속된다. 또한 금속 볼(18)은 땜납 볼이며 FPC 테이프(14) 상의 전기 회로에 접속된다.
다이 본딩재(20)는 반도체 칩(12)의 저면에 대하여 일부 영역에 형성된 접착제이다. 다이 본딩 액상 접착제(절연 페이스트 접착제)가 다이 본딩재(20)로서 사용된다. 이 실시예에서 다이 본딩재(20)는 5개의 소영역에 형성된다. 그 결과 반도체 칩(12)의 저면과 FPC 테이프(14) 사이의 다이 본딩재(20)가 존재하지 않는 영역에 공간이 형성된다. 제조 프로세스에서는 반도체 칩(12)을 FPC 테이프(14)에 고정하기 위해서 다이 본딩재(20)를 FPC 테이프(14)에 가한 다음, 본딩 와이어(22)를 반도체 칩(12)에 부착하고, 패키지를 성형 수지(16)로 수지 봉합한다.
성형 수지(16)는 반도체 칩(12)의 상면을 덮으며 반도체 칩(12)의 저면과 FPC 테이프(14) 사이의 공간으로 삽입된다. 반도체 칩(12)의 저면과 FPC 테이프(14)간에 삽입된 성형 수지를 부호16a로 표시한다. 성형 수지(16, 16a)는 반도체 칩(12)을 중간에 끼우도록 배치된다. 따라서 반도체 패키지(10)에 열 응력이 가해지더라도 잘 왜곡되지 않으며, 그 결과 반도체 패키지(10)가 금속 볼(18)에 의해 프린트 회로 기판에 탑재될 경우, 금속 볼(18)로 실현한 결합의 신뢰도가 향상된다.
특히 반도체 패키지(10) 중의 반도체 칩(12)의 비가 높은 CSP식 반도체 장치에서는 반도체 장치 대 성형 수지(16)의 비율이 작다. 이에 따라 성형 수지(16)가 본 실시예의 반도체 칩(12)의 저면 아래의 공간으로 흘러 들어가게 함으로써 보호 기능이 향상된다. 그 결과 반도체 패키지(10)가 잘 왜곡되지 않는다.
또한 이와 같은 구조의 반도체 패키지의 경우, 상기한 실시예들과 마찬가지로 성형 수지(16)는 유리 전이 온도가 200℃ 이상이며, 선팽창 계수가 13 ∼ 18ppm/℃의 범위에 있고, 영률이 1500 ∼ 3000kg/mm2의 범위에 있는 것이 바람직하다. 이와 같은 성형 수지(16)를 사용하면, 반도체 패키지(10)는 잘 왜곡되지 않는다. 이것은 도 18 ∼ 도 21의 성형 수지(16)에서도 마찬가지로 적용된다.
도 18은 도 16에 나타낸 반도체 패키지(10)의 변형례이다. 본 실시예는 다이 본딩재(20)를 제외하고는 도 16에 나타낸 반도체 패키지와 마찬가지이다. 다이 본딩재(20)는 스페이서를 포함하는 절연 페이스트 접착제이다. 스페이서(20a)는 "비드(bead)"라고 하는 작은 볼이다. 예컨대 다이 본딩재(20)의 두께는 직경이 50 ∼ 100㎛인 스페이서를 삽입함으로써 증가될 수 있다. 이에 따라 반도체 칩(12)의 저면과 FPC 테이프(14) 사이의 갭이 성형 수지(16a)가 삽입되기 충분할 정도로까지 늘어난다. 또한 스페이서(20a)의 삽입은 반도체 칩(12)이 기울어지는 것을 방지한다. 다이 본딩재(20)의 높이가 증가하면, 반도체 패키지(10)와 프린트 회로 기판간의 열팽창의 차이에 기인하며 땜납 결합에 작용하는 국소 응력이 감소된다. 이것은 반도체 패키지(10)를 프린트 회로 기판에 탑재한 후의 금속 볼(18)의 내구성의 향상을 가져온다.
또한 FPC 테이프(14)에 탑재될 금속 볼(18)은 다이 본딩재(20)가 배치된 영역 이외의 위치에 배치된다. 이것은 또한 그들 간의 열팽창 차이에 기인하는 국소 응력의 감소를 가져온다. 그 결과 프린트 회로 기판에 반도체 패키지(10)를 탑재한 후의 금속 볼(18)의 내구성이 향상될 수 있다.
도 19는 도 16에 나타낸 반도체 패키지(10)의 다른 변형례를 나타낸다. 본 실시예는 다이 본딩재(20)를 제외하고는 도 16에 나타낸 반도체 패키지와 마찬가지이다. 다이 본딩재(20)는 다이 본딩 테이프로 구성된다.
도 20은 도 16에 나타낸 반도체 패키지(10)의 또 다른 변형례를 나타낸다. 도 20에 나타낸 바와 같이 반도체 칩(12)은 페이스-다운 플립 칩에 의해 FPC 테이프(14)에 탑재된다. 반도체 칩(12)은 도 3에 나타낸 금속 볼(24) 대신 금 범프 전극(24a)을 갖는다. 이방성 도전 접착부(20x)는 금 범프 전극(24a)을 감싸며 반도체 칩(12)의 저면 아래의 일부 영역에 형성된다. 이 경우 성형 수지(16, 16a)는 반도체 칩(12)의 상면을 덮으며 반도체 칩(12)의 저면과 FPC 테이프(14) 사이에 형성된 공간으로 삽입된다. 성형 수지(16, 16a)는 반도체 칩(12)을 중간에 끼우도록 배치된다. 따라서 반도체 패키지(10)에 열 응력이 가해지더라도 잘 왜곡되지 않으며, 그 결과 반도체 패키지(10)가 금속 볼에 의해 프린트 회로 기판에 탑재될 경우, 금속 볼(18)로 실현한 결합의 신뢰도가 향상된다.
도 21은 도 16에 나타낸 반도체 패키지(10)의 또 다른 변형례를 나타낸다. 도 21에 나타낸 바와 같이 반도체 칩(12)은 페이스다운 플립 칩에 의해 FPC 테이프(14)에 탑재된다. 반도체 칩(12)은 금속 볼(24)을 갖는다. 하지충전재(20y)는 금속 볼(24)을 감싸며 반도체 칩(12)의 저면 아래의 일부 영역에 형성된다. 이 경우 성형 수지(16, 16a)는 반도체 칩(12)의 상면을 덮으며 반도체 칩(12)의 저면과 FPC 테이프(14) 사이에 형성된 공간으로 삽입된다. 성형 수지(16, 16a)는 반도체 칩(12)을 중간에 끼우도록 배치된다. 따라서 반도체 패키지(10)에 열 응력이 가해지더라도 잘 왜곡되지 않는다. 그 결과 반도체 패키지(10)가 금속 볼에 의해 프린트 회로 기판에 탑재될 경우, 금속 볼(18)로 실현한 결합의 신뢰도가 향상된다.
상술한 바와 같이 본 발명에 의하면, 회로 기판에 반도체 칩을 접속하는 금속 볼의 내구성과 신뢰도가 향상된다.
도 22는 본 발명의 제 5 실시예에 따라 제조된 반도체 패키지의 실시예를 나타내는 단면도이다. 도 22에 나타낸 바와 같이 반도체 패키지(10)는 반도체 칩(12), 반도체 칩(12)을 탑재하는 FPC 테이프(14), 반도체 칩(12)을 보호하는 성형 수지(16) 및 FPC 테이프(14)에 형성되어 반도체 칩(12)을 회로 기판에 접속하는 금속 볼(18)을 구비한다. 반도체 칩(12)은 다이 본딩재(20)에 의해 FPC 테이프(14)에 고정된다. 성형 수지(16)는 반도체 칩(12)을 덮는다. 반도체 패키지(10)는 전극의 역할을 하는 금속 볼(18)이 미세한 피치로 배치되는 CSP형 FBGA이다.
FPC 테이프(14)는 TAB 테이프라고 하며, 폴리이미드 수지 테이프 상에 형성된 전기 회로와 전극 패드(도시하지 않음)를 갖는다. 반도체 칩(12)의 전극 패드(도시하지 않음)는 본딩 와이어(22)에 의해 FPC 테이프(14)의 전극 패드(19)에 각각 접속된다. 또한 금속 볼(18)은 땜납 볼로서 반도체 칩(12)의 전기 회로에 접속된다. 이에 따라 금속 볼(18)이 반도체 칩(12)의 전기 회로에 접속된다.
FPC 테이프(14)를 사용하는 반도체 패키지(10)는 세라믹 회로 기판을 사용한 것보다 왜곡되기 쉽다. 성형 수지(16)로서는 반도체 패키지(10)의 왜곡을 일으키지 않는 수지를 선택하는 것이 바람직하다. 바람직한 성형 수지(16)의 예로는 유리 전이 온도가 200℃ 이상이며, 선팽창 계수가 13 ∼ 18ppm/℃의 범위에 있고, 영률이 1500 ∼ 3000kg/mm2의 범위에 있도록 된 상기 수지가 있다.
도 23은 종래의 반도체 패키지의 수지 성형 공정을 나타낸다. 도 23에서 부호 70은 복수의 반도체 칩(12)(도 23에는 도시 않음)이 탑재된 FPC 테이프를 표시한다. FPC 테이프(70)는 복수의 공동(72)을 갖는 성형 다이에 놓여진다. 각각의 공동(72)은 1개의 반도체 칩(12)에 적합하도록 형성되며 게이트(74)를 갖는다. 이와 같은 수지 성형 공정을 채용하면, 공동(72)의 형상은 반도체 패키지(10)의 종류가 바뀔 때 다시 설계되어야 한다. 이에 따라 종래의 반도체 패키지의 제조에는 시간과 비용이 많이 든다.
도 24는 본 발명에 따른 반도체 패키지를 수지 성형하는 공정을 나타낸다. 도 25는 도 24에 나타낸 공정 후에 수행될 절단 공정을 나타낸다. 도 24에서 부호 70은 복수의 반도체 칩(12)이 탑재된 FPC 테이프를 표시한다. FPC 테이프(70)는 공동(76)을 갖는 성형 다이에 놓여진다. 이 공동(76)의 면적은 복수의 반도체 칩(12)의 총면적과 거의 같아서 복수의 반도체 칩(12)은 일괄적으로 수지 성형된다. 공동(76)은 게이트(78)를 갖는다. 수지가 게이트(78)로부터 공동(76)으로 도입될 때, 수지는 공동(76)을 충전해서 (반제품의)성형품(80)이 형성된다.
도 25에 나타낸 바와 같이 성형품(80)은 개별의 반도체 패키지(10)(수지 및 테이프는 다이서로 절단됨)로 절단된다. 부수적으로 도 24에 나타낸 성형 공정 후와 도 25에 나타낸 절단 공정 전에 도 22에 나타낸 금속 볼(18)은 FPC 테이프(70)에 탑재한다. 도 22에 나타낸 FPC 테이프(14)는 도 24에 나타낸 FPC 테이프(70)를 반도체 패키지(10) 중 대응되는 1개를 각각 갖는 조각으로 절단함으로써 얻어진다.
이에 따라 본 발명에 의하면 복수의 반도체 칩(12)은 일괄적으로 이송 성형을 거치고, 그 결과 성형품(80)은 개별의 반도체 칩(12)에 대응하는 크기를 각각 갖는 조각으로 절단된다. FPC 테이프(즉, TAB 테이프)를 사용한 반도체 패키지(10)의 경우, FPC 테이프(14)의 폭은 반도체 칩(12)의 종류에 관계없이, 예컨대 35mm로 일정하다. 다양한 종류의 반도체 칩(12)의 크기의 범위를 예상할 수 있으므로 공동(76)의 폭은 공동(76)이 다양한 크기의 반도체 칩(12)을 포함하도록 설정될 수 있다. 그 결과 본 발명은 이와 같은 공동(76)을 갖는 1개의 성형 다이를 설치함으로써 FPC(또는 TAB)를 사용한 반도체 패키지(10)의 설계 변경을 다룰 수 있다. 이와 같은 성형 다이를 설치함으로써 본 발명이 반도체 장치의 리드 시간을 단축할 수 있음은 말할 것도 없다.
반도체 칩(12)의 칼럼은 35mm폭 FPC 테이프(14) 상에 배치할 수 있다. 본 발명에 의하면, 70mm폭 FPC 테이프(14)가 사용됨으로써 반도체 칩(12)의 2개의 칼럼이 이 FPC 테이프에 배치되어 일괄적으로 성형될 수 있다. 한편 폭이 35mm의 배수인 FPC를 사용함으로써 반도체 칩(12)의 다수의 칼럼이 이 FPC 테이프에 배치되어 일괄적으로 성형될 수 있다. 그 결과 많은 반도체 패키지(10)를 동시에 형성할 수 있다.
일괄적으로 반도체 칩을 성형하는 방법은 포팅과 프린트 배선 기판의 조합에서 시도되어 왔지만, 이와 같은 방법은 FPC(또는 TAB) 테이프(14)를 사용한 반도체 패키지(10)에서는 고려되지 않았었다. 이것은 FPC(또는 TAB) 테이프를 사용한 반도체 패키지(10)는 크게 왜곡되기 쉽고, 이에 따라 반도체 칩을 일괄적으로 성형할 수 없기 때문이다. 반도체 칩을 일괄적으로 성형할 수 있다고 하더라도, 반도체 패키지(10)가 크게 왜곡되기 쉬울 경우, 반도체 패키지(10)를 생산 라인에 공급할 수 없다.
본 발명에 의하면, 상기한 바와 같이 반도체 패키지의 왜곡을 줄일 수 있는 성형 수지(16)가 얻어지므로, 반도체 패키지(10)를 일괄적으로 성형할 수 있어 반도체 패키지(10)를 생산 라인에 공급할 수 있다. 예컨대 반도체 패키지(10)에 통상의 수지를 사용할 경우 그 왜곡은 약 4mm이지만, 본 발명에 의한 상기 수지를 사용할 경우 반도체 패키지(10)의 왜곡은 약 0.2mm이다. 반도체 패키지(10)의 왜곡이 2mm 이하이면, 이와 같은 반도체 패키지(10)는 생산 라인에서 수행될 프로세스에 공급할 수 있다. 부가적인 효과로서 다이서를 사용해서 패키지(10)를 절단함으로써 그 단면이 박리됨으로써 발생하는 반도체 패키지(10)의 손상을 줄일 수 있다. 그 결과 반도체 패키지(10)의 신뢰도가 향상된다.
도 26은 성형 공정에서 사용되는 공동의 만곡측 부분이다. 도 26은 또한 FPC 테이프(70)를 나타낸다. FPC 테이프(70)는 복수의 스프로켓 홀(82)을 갖는다. 스프로켓 홀(82)은 사용자가 테이프 제조자로부터 FPC 테이프(70)를 구입할 때, FPC 테이프(70) 내에 형성된다. 공동(76)의 측단부(76a)는 FPC(70)의 스프로켓 홀(82)의 내측에 위치하도록 배치된다.
성형 다이(예컨대 도 41에 나타낸 성형 다이(100)를 참조)는 성형의 완성 시에 제품을 밀어내는 압출 핀(84)을 갖는다. 도 26에서 각각의 압출 핀(84)은 FPC 테이프(70)가 성형 다이에 배치될 때 인접한 스프로켓 홀(82) 사이에 위치결정된다. 공동(76)은 측단부(76a)로부터 외측으로 각각 돌출하는 돌출부(76b)를 갖는다. 압출 핀(84)은 이들 돌출부(76b) 상의 위치에 배치된다.
수지가 공동(76)을 충전할 때 수지는 또한 돌출부(76b)를 충전한다. 성형 다이가 성형의 완성시 개방되면, 압출 핀(84)은 공동(76)의 돌출부(76b)를 충전한 수지를 성형 다이로부터 밀어낸다. 압출 핀(84)은 공동(76)의 측단부(76a)의 외측에 배치되므로, 공동(76)의 측단부(76a)의 내부가 유효 면적으로서 활용됨으로써 공동(76)과 FPC 테이프(70)의 소정 면적으로부터 얻은 반도체 패키지(10)의 수가 최대화될 수 있다. 공동 당 얻어지는 반도체 패키지(10) 수의 증가는 비용을 감소시키는 데 기여한다.
도 27은 성형 공정에 사용되는 공동의 게이트측 부분을 나타낸다. 도 24에 나타낸 바와 같이 반도체 칩을 일괄적으로 성형하는 방법은 수지의 충전 능력의 문제에 당면하였다. 도 27에 나타낸 부분에서 게이트(78)는 복수의 스프로켓 홀(82) 너머로 뻗어 있다. 성형 다이는 게이트(78)에 배치된 벽(86)을 포함하며 각각의 스프로켓 홀(82)을 덮는다. 이들 벽(86)은 게이트(78)의 측벽으로부터 섬과 같이 격리되어 있다. 게이트(78)는 섬 같은 벽(86)에 의해 분기로 갈라지고, 이들 분기들은 FPC 테이프(70) 상에서 다시 합류된다. 즉 게이트(78)는 갈라져서 일단 스프로켓 홀(82)을 비켜 가고, FPC 테이프(70) 상에서 재합류됨으로써, FPC 테이프(70)의 전체 단면이 게이트로 사용되어 수지의 유동을 개선한다. 이 게이트(78)의 채택으로 다수의 반도체 패키지(10)를 동시에 형성하는 수지의 충전이 가능해진다. 부호 88은 컬(cull)을 표시한다.
도 28은 성형 공정에서 사용되는 공동(76)의 게이트측 부분의 다른 실시예를 나타낸다. 본 실시예는 게이트(78)에서 스프로켓 홀(82)을 덮는 각각의 벽(86)의 모양을 제외하고는 도 27에 나타낸 실시예와 마찬가지이다. 수지의 유동 방향에 있어서 도 28에 나타낸 벽(86)의 각각의 상류측 단부는 둥그스름하고, 벽(86)은 대응하는 스프로켓 홀(82)을 덮은 후에 벽(86)이 FPC 테이프(70)의 단면에 도달할 때 까지 일정한 모양을 유지한다. 따라서 게이트(78)의 면적은 벽(86)의 개방 단부에서 감소된다. 이에 따라 부호 89로 나타낸 바와 같이 물결 모양으로 수지의 유동이 발생한다. 그 결과 수지의 충전 능력이 감소된다. 그러므로 현재로는 도 27의 구조가 바람직하다.
도 29 및 도 30은 금속 볼(18)이 성형품(80)에 부착된 후에 성형품(80)이 절단된 예를 나타낸다. 다이서는 블레이드(92)에 의해 절단선(90)을 따라서 성형품(80)을 개별의 반도체 패키지(10)로 절단한다. 다이서는 소위 "샤워 장치"(94)를 포함한다. 샤워 장치(94)는 통상 블레이드(92) 상에 물을 분사하기 위해 작동한다. 그러나 본 실시예에서 샤워 장치(94)는 금속 볼(18)과 블레이드(92)를 포함하는 반도체 패키지(10)의 표면 상에 동시에 물을 분사하도록 되어 있다. 물은 블레이드가 수지를 절단하는 것을 돕고, 금속 볼(18)을 세정하는 역할을 한다.
통상의 FBGA 프로세스에서 금속 볼(18)을 부착하는 공정 다음의 공정은 재유동 공정, 세정 공정 및 다이서 절단 공정이다. 본 실시예에서 세정 공정이 생략됨으로써 비용이 절감된다. 통상의 다이서는 블레이드(92)를 회동시켜서 수지를 절단함으로써 블레이드(92)가 열을 발생한다. 이에 따라 블레이드(92)를 물로 냉각시킨다. 본 실시예의 경우 분사된 물을 활용하여 금속 볼(18)의 세정이 수행된다. 그 결과 때때로 샤워 장치의 수와 위치를 바꿀 필요가 있다. 물로 금속 볼(18)을 세정하기 위해서는 금속 볼(18)용 융제는 수용성이어야 한다.
도 31a ∼ 도 31c는 성형품(80)을 절단해서 얻은 반도체 패키지(10)를 나타낸다. 도 31a는 반도체 패키지의 평면도이고, 도 31b는 반도체 패키지의 측면도이고, 도 31c는 다른 측에서의 반도체 패키지의 측면도이다. 반도체 패키지(10)의 측면은 다이서로 절단되며 패키지(10)의 상면 및 저면에 대해서 수직이다.
도 32는 반도체 패키지(10)를 얻기 위해 성형품(80) 절단하는 과정을 나타낸다. 본 실시예에서 반도체 패키지(10)가 얻어지는 성형품(80)을 절단하기 위해 남겨놓은 절단 마진"a"은 최대 0.3mm이다. 바꾸어 말해서 성형품(80)은 인접하는 두 개의 반도체 패키지(10)의 외부 가장자리간의 거리가 형성할 반도체 패키지(10)의 각각의 크기의 2 배인 거리와 인접하는 두 개의 반도체 패키지(10)간의 갭의 치수의 합이 되도록 한다. 상기한 갭 "a"의 치수는 0.3mm 이하이다.
절단 마진이 0.3mm 이하이면, 한 번의 절단 작업으로 성형품(80)은 블레이드(92)로 절단되고, 얻어진 반도체 패키지(10)의 치수는 허용치 내에 있다. 절단 마진이, 예컨대 0.5mm이면, 성형품(80)은 블레이드(92)로 한번의 절단 작업으로 절단할 수 없으며, 블레이드(92)로 2번 이상 성형품(80)을 절단할 필요가 있다. 절단 마진을 0.3mm 이하의 값으로 설정한 결과, 수지를 절단하는 데 필요한 시간이 감소시킬 수 있고, 공동(78)의 일정 면적에 대응하여 추출된 반도체 패키지(10)의 수를 극대화할 수 있다.
도 33은 반도체 패키지(10)가 얻어지는 성형품(80)을 절단하는 다른 과정을 나타낸다. 본 실시예에서 성형품(80)을 개별의 반도체 패키지(10)로 절단하기 위한 정렬 표시(96)가 패키지(10)의 각각에 대응하여 성형품(80) 상에 형성된다. 다이서로 성형품(80)을 절단하기 위한 인식 정렬 표시(96)를 형성함으로써 고정밀도의 절단을 달성할 수 있다.
도 34는 성형품(80)의 예를 나타낸다. 도 35는 도 34의 성형품(80)의 일부를 나타내는 확대도이다. 도 36은 도 35의 점선 원(A)으로 표시한 정렬 표시의 확대도이다. 도 37은 도 35의 점선 원(B)으로 표시한 정렬 표시의 확대도이다. 정렬 표시(96)는 거의 절단선(90) 상에 배치된다. 본 실시예는 또한 도 32 및 도 33을 참조해서 나타낸 과정을 포함한다.
도 36에 나타낸 정렬 표시(96)는 FPC 테이프(70)에 형성된 홀(96a)과 FPC 테이프(70) 상에 형성된 구리층을 에칭함으로써 얻어진 패턴(96b)을 구비한다. 이 정렬 표시(96)는 두 절단선(90) 간의 교차 지점에 배치된다. 또한 도 37에 나타낸 정렬 표시(96)는 FPC 테이프(70)에 형성된 홀(96c)과 FPC 테이프(70) 상에 형성된 구리층을 에칭함으로써 얻어진 패턴(96d)을 구비한다.
이와 같이 해서 FPC 테이프(70)에 형성된 홀에 근거한 인식과 에칭 패턴에 근거한 인식 모두가 수행될 수 있도록 정렬 표시가 형성된다. 이에 따라 패키지의 인식을 홀 또는 패턴을 활용해서 달성함으로써 수지의 절단이 고정밀도로 달성할 수 있다. 또한 홀이 FPC 테이프(70) 상에 형성되는 위치 정밀도가 상대적으로 낮다. 따라서 회로 패턴과 함께 구리층으로부터 형성된 패턴(96b, 96d)을 사용함으로써 인식의 정밀도를 향상시킬 수 있다.
도 38은 성형품(80)의 또 다른 실시예를 나타낸다. 도 39는 도 38의 원(D)으로 표시한 정렬 표시의 확대도이다. 도 40은 도 38의 원(C)으로 표시한 다른 정렬 표시의 확대도이다. 본 실시예에서 2개의 정렬 표시(96)가 절단선(90)으로부터 등간격 떨어진 단일 절단선(90)의 양측에 배치된다. 구리 선형 패턴이 절단선(90)의 일부와 주변부를 따라서 형성된다. 정렬 표시(96)의 각각은 상기 실시예의 경우와 마찬가지로 FPC 테이프(70)에 형성된 대응 홀과 FPC 테이프(70) 상의 층 상에 형성된 대응 패턴을 구비한다.
도 41은 성형 다이를 나타낸 단면도이다. 성형 다이(100)는 상부 다이(100U)와 하부 다이(100L)를 갖는다. 상부 다이(100U)와 하부 다이(100L)는 공동(78)을 구성한다. 이것은 성형 다이(100)의 전형적인 예이다.
도 42는 동시에 2개의 FPC 테이프를 배치시킨 성형 다이를 나타낸 단면도이다. 성형 다이(100)는 상부 다이(100U)와 하부 다이(100L)를 갖는다. 상부 다이(100U)와 하부 다이(100L)는 각각 공동(78U, 78L)을 형성한다. 공동(78U, 78L)은 FPC 테이프(70U, 70L)가 각각 공동(78U, 78L)에 배치되도록 형성된다. FPC 테이프(70U, 70L)의 각각은 그 위에 탑재된 복수의 반도체 칩(12)을 갖는다. 이와 같이 해서 각각 복수의 반도체 칩(12)을 갖는 복수의 FPC 테이프(70U, 70L)가 단일 성형 다이(100) 내에 배치된다. 그 결과 성형 공정에서 성형이 수행되는 효율이 향상될 수 있다.
도 43은 압출 핀을 포함하는 성형 다이를 나타낸 단면도이다. 성형 다이(100)는 상부 다이(100U)와 하부 다이(100L)를 갖는다. 상부 다이(100U)는 각각 압출 핀(84)을 갖는 복수의 블록(100B)으로 형성된다. 블록(100B)에는 여러 종류가 있다. 사용될 블록(100B)은 반도체 칩(12)의 종류에 따라서 선택될 수 있다. 다이의 격리에 관한 문제를 해결하는 본 구조의 성형 다이를 사용하여 일괄적으로 반도체 칩을 성형하는 방법을 채용할 경우, 절단 마진에의 제한과 추출되는 반도체 패키지의 수가 증가한다. 반도체 칩을 일괄적으로 성형하는데 사용되는 다이를 격리할 때 일어나는 문제에 대한 해결책으로서 다이의 중심부에 압출 핀(84)을 형성한다.
도 44는 도 43의 원(E)으로 표시한 부분의 확대도이다. 함몰부(1002)가 반도체 패키지(10)의 성형 수지(16) 내에 형성되도록 성형 다이가 예비적으로 구성된다. 함몰부(1002)는 성형 공정 후에 수행될 절단 공정에서의 절단을 위한 표시로서 사용된다. 함몰부(1002)는 절단선이 압출 핀(84)의 위치를 가로지르도록 형성된다.
도 45는 성형부보다 두꺼운 수지부를 갖는 성형품을 나타낸 단면도이다. 도 46은 도 45의 XXXXVI-XXXXVII선을 따른 단면도이다. 성형품(80)은 FPC 테이프(70)에 탑재된 복수의 반도체 칩(12)(도시하지 않음)을 가지며, 반도체 칩(12)을 덮도록 수지 성형된다. 도 45에서 화살표로 표시한 측이 게이트측이다. 반대측이 만곡측이다.
성형부(104)는 반도체 칩(12)을 덮는 성형 수지부이다. 여기서 언급된 수지부(106)는 게이트측 및 반곡측부 상에 형성된다. 수지부(106)는 성형부(104)의 양측에 형성되며 반도체 칩(12)을 갖지 않는다. 절단 공정에서 수지부(106)는 절단되어 버려진다. 그러나 수지부(106)는 세로 방향으로 두껍게 형성된다. 이에 따라 수지부(106)는 성형품(80)에 상당한 힘을 가한다. 그 결과 성형품(80)은 잘 왜곡되지 않는다. 따라서 성형품(80)이 생산 라인에 공급될 수 있다.
도 47은 절단선이 바뀐 성형품을 나타낸다. 성형품(80)은 부호 A, B로 구별되는 2종류의 반도체 칩(12)을 포함한다. 반드시 성형품(80)이 각각 1개의 반도체 칩(12)을 갖는 조각으로 나뉘도록 절단선(90)이 설정될 필요는 없다. 즉 성형품(80)은 단일 반도체 패키지(10)가 복수의 반도체 칩(12)을 포함하도록 절단된다. 예컨대 어떤 반도체 패키지(10)는 2종류(A와 B)의 반도체 칩(12)을 포함한다. 또한 다른 반도체 패키지(10)는 동일 종류(A 또는 B)의 두 개의 반도체 칩(12)을 포함한다. 이에 따라 반도체 칩을 일괄적으로 성형하고 성형품의 절단 방식을 바꿈으로써 MCM(Multi-Chip Module)과 동등한 반도체 패키지(10)를 얻을 수 있다.
본 발명은 반도체 칩을 회로 기판에 접속하는 금속 볼의 내구성과 신뢰도를 향상시킨 반도체 장치를 제공한다. 또한 본 발명은 반도체 패키지를 제조하는 방법을 제공함으로써, 일반 목적의 성형 다이를 사용하여 저가로 반도체 패키지를 제조할 수 있다.

Claims (31)

  1. 반도체 칩과, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼을 구비하며, 상기 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 페이스-업 와이어-본딩형 반도체 패키지인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는 페이스-다운 플립 칩형 반도체 패키지인 것을 특징으로 하는 반도체 장치.
  4. 반도체 칩을 갖는 패키지와, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼과, 상기 금속 볼에 의해 상기 패키지에 접속된 회로 기판을 구비하며, 상기 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위인 것을 특징으로 하는 반도체 장치.
  5. 반도체 칩과, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼과, 상기 금속 볼에 가해지는 응력을 약화시키는 버퍼 수단을 구비한 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 버퍼 수단은 상기 반도체 칩이 탑재된 측의 상기 FPC 테이프의 표면 상에 형성된 버퍼층을 구비한 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 버퍼 수단은 공기층을 포함한 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 버퍼 수단은 상기 반도체 칩이 탑재된 표면의 반대측의 상기 FPC 테이프 표면 상에 형성된 버퍼층을 구비한 것을 특징으로 하는 반도체 장치.
  9. 상면과 저면을 갖는 반도체 칩과, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩의 저면의 일부 영역에 형성되어 상기 반도체 칩의 저면을 상기 FPC 테이프에 고정시키는 접착부와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성된 금속 볼을 구비하며, 상기 성형 수지는 상기 반도체 칩의 상면을 덮으며 상기 반도체 칩의 저면과 상기 FPC 테이프간의 공간에 삽입되는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위인 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 접착부는 다이 본딩재를 구비한 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 다이 본딩재는 스페이서를 포함한 다이 본딩 접착제를 구비한 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 다이 본딩재는 다이 본딩 테이프를 구비한 것을 특징으로 하는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 접착부는 하지충전재를 구비한 것을 특징으로 하는 반도체 장치.
  15. 제 9 항에 있어서,
    상기 접착부는 이방성 도전재를 구비한 것을 특징으로 하는 반도체 장치.
  16. 제 9 항에 있어서,
    상기 FPC 테이프 상에 형성된 상기 금속 볼은 상기 접착제를 배치한 영역 밖의 위치에 배치한 것을 특징으로 하는 반도체 장치.
  17. 반도체 칩과, 상기 반도체 칩을 탑재하는 FPC 테이프와, 상기 반도체 칩을 보호하는 성형 수지와, 상기 FPC 테이프 상에 형성되어 상기 반도체 칩을 회로 기판에 접속시키는 금속 볼을 갖는 반도체 패키지의 제조 방법에 있어서,
    FPC 테이프에 복수의 반도체 칩을 탑재하는 공정과, 성형 다이를 사용하여 상기 FPC 테이프 상에 형성된 복수의 반도체 칩을 일괄적으로 성형하여 성형품을 형성하는 공정과, 상기 성형품을 개별의 패키지로 절단하는 공정을 구비한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 FPC 테이프에 상기 금속 볼을 부착하는 공정을 더 구비하며, 상기 부착 공정은 상기 성형 공정 후 상기 절단 공정 전에 행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 성형 수지는 유리 전이 온도가 200 ℃ 이상이고, 선팽창 계수가 13 ∼ 18 ppm/℃의 범위이고, 영률이 1500 ∼ 3000 kg/mm2의 범위인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    상기 FPC 테이프는 복수의 스프로켓 홀을 가지며, 상기 성형 다이는 상기 성형 다이 내에 상기 FPC 테이프를 배치시킬 때 인접하는 스프로켓 홀간에 각각 배치된 압출 핀을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 17 항에 있어서,
    상기 FPC 테이프는 복수의 스프로켓 홀을 가지며, 상기 성형 다이는 상기 스프로켓 홀 중 적어도 하나를 지나도록 된 게이트를 가지며, 상기 성형 다이는 상기 게이트 내에 배치되고 또한 상기 스프로켓 홀 중 적어도 하나를 덮는 벽을 포함하며, 상기 벽은 마치 섬과 같이 상기 게이트의 측벽으로부터 분리되어 있는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 21 항에 있어서,
    상기 게이트는 상기 섬과 같은 벽에 의해 분기로 갈라지며, 그 후 상기 분기는 상기 FPC 테이프 상에서 합류하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제 17 항에 있어서,
    상기 성형품은 인접하는 두 개의 반도체 패키지의 외부 가장자리간의 거리가 형성할 상기 반도체 패키지의 각각의 크기의 2 배인 거리와 상기 인접하는 두 개의 반도체 패키지간의 갭의 치수의 합이 되도록 하며, 상기 갭의 치수는 0.3 mm 이하인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 17 항에 있어서,
    각각의 반도체 패키지는 상기 성형품을 상기 개별의 반도체 패키지로 절단하기 위한 정렬 표시를 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제 24 항에 있어서,
    상기 각 정렬 표시는 상기 FPC 테이프 내에 뚫어진 홀과, 상기 FPC 테이프 상에 형성된 층을 에칭하여 얻은 패턴을 구비한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 17 항에 있어서,
    상기 금속 볼은 상기 절단 공정과 동시에 세정하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 26 항에 있어서,
    다이서를 냉각시키는 물을 상기 다이서의 절단 블레이드 상에 또한 상기 금속 볼 상에 분사하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제 17 항에 있어서,
    복수의 반도체 칩을 각각 포함하는 복수의 FPC 테이프는 단일 성형 다이 내에 배치되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제 17 항에 있어서,
    상기 성형 다이는 복수의 블록을 구비하며, 상기 각 복수의 블록 상에 압출 핀을 형성한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제 17 항에 있어서,
    상기 성형부보다 두꺼운 수지부를 상기 게이트 및 상기 만곡부에 각각 형성하며, 상기 수지부의 경도에 의해 각각의 반도체 패키지의 왜곡을 방지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 제 17 항에 있어서,
    상기 성형품을 절단하여 각각의 반도체 패키지가 복수의 반도체 칩을 포함하도록 한 것을 특징으로 하는 반도체 패키지의 제조 방법.
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