JP4749656B2 - 半導体デバイスの製造方法及びこの方法により得られる半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000011888 foil Substances 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 229920003002 synthetic resin Polymers 0.000 claims description 12
- 239000000057 synthetic resin Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 239000003795 chemical substances by application Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 4
- 239000000834 fixative Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000004593 Epoxy Substances 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 229910017932 Cu—Sb Inorganic materials 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
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- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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Description
【発明の属する技術分野】
本発明は、表面実装に適しており、半導体基体の表面に位置する接続領域を備えた能動素子を有する当該半導体基体を含む半導体デバイスを製造する方法であって、電気絶縁性の媒体が、この電気絶縁性の媒体の面の1つの上に、表面実装に適した導体パターンを備えると共に、他の面の上に上記半導体基体を備え、上記能動素子の接続領域が、上記絶縁性の媒体の電気伝導性のビアにより上記導体パターンに接続される半導体デバイスを製造する方法に関する。
【0002】
【従来の技術】
このような装置は、能動素子として例えばダイオード又はトランジスタを有しており、多くの用途に好適に用いられ得る。特に、表面実装は、この技術が用いられると占有される表面領域の量が小さいので、魅力的である。
【0003】
このような方法は、1998年7月7日に公開された米国特許第5,776,798号明細書に開示されている。この文献では、半導体基体が、能動素子の接続領域により例えばプリント回路基板の一面に位置する導体パターンに電気伝導的に固定される方法が記載されている。上記プリント回路基板の他の面もまた、該プリント回路基板の電気伝導性のビアにより他の導体パターンに接続される導体パターンを備えている。上記半導体基体をプリント回路基板に固定した後、半導体基体は合成樹脂のエンベロープを備え、例えば上記エンベロープ及びプリント回路基板を通るソーイング(sawing)により個々のデバイスが得られる。
【0004】
【発明が解決しようとする課題】
このような方法の欠点は、上述した方法により得られるデバイスが、依然としてかなり多くのスペースを占有する点である。また、上記方法は、かなり面倒であり、従って高価である。
【0005】
従って、本発明の目的は、非常にコンパクトなデバイスが得られ、更に、簡単であり安価な方法を提供することにある。
【0006】
【課題を解決するための手段】
本発明によれば、この目的は、表面実装に適しており、半導体基体の表面に位置する接続領域を備えた能動素子を有する前記半導体基体を含む半導体デバイスを製造する方法であり、電気絶縁性の媒体が、該電気絶縁性の媒体の面の1つの上に、表面実装に適した導体パターンを備えると共に、前記電気絶縁性の媒体の他の面の上に前記半導体基体を備え、前記能動素子の前記接続領域が、前記絶縁性の媒体の電気伝導性のビアにより前記導体パターンに接続される半導体デバイスを製造する方法であって、前記導体パターンを備えた前記電気絶縁性の媒体が、伝導性の層と電気絶縁性の層とを有する可撓性のフォイルにより形成され、前記導体パターンが前記可撓性のフォイルの前記伝導性の層から形成され、前記電気絶縁性の媒体が前記可撓性のフォイルの前記電気絶縁性の層から形成され、前記可撓性のフォイルが、前記伝導性の層に形成された前記導体パターンの側において基板に着脱可能に固定され、前記半導体基体の複数が、互いに接続されるように同時に形成され、続いて、前記接続領域と反対の側において、弾性のフォイルに固定され、そののち、ソーイング又はエッチングにより分離され、そののち、前記弾性のフォイルが全ての方向に均一に引き伸ばされ、そののち、前記半導体基体が、与えられ、前記可撓性のフォイル上に固定されることを特徴とする方法により達成される。この方法では、製造プロセス全体が所謂ウエハの規模で行われる。その結果、製造プロセスは、簡単であり、単純明快であると共に、安価である。本発明は、まず第1に、可撓性のフォイルは、デバイスの寸法をより低減することができ、特に、厚さ方向において低減することができるという認識に基づいている。また。上記可撓性のフォイルは、製造を簡単にするために非常に好適に用いられ得る。これは、とりわけ、単一の伝導性の層及び単一の導体パターンのみが製造するために必要であるからである。上記電気伝導性のビアは、絶縁性の層に開口を設け、これらの開口を電気伝導性にすると共に、半導体基体を導体パターンに電気伝導的に硬化することにより、容易に形成され得る。これは、上記可撓性のフォイルの小さな厚みにより容易になり、このことは、上記絶縁性の層も小さな厚みを有することを意味している。可撓性のフォイルを基板に着脱可能に固定することにより、可撓性のフォイルの使用に関連する不利点は回避され、幾つかの半導体デバイスが、非常に正確にかつ信頼性高く同時に形成され得る。上記デバイスが完成したのち、この基板は除去され得る。
【0007】
本発明による方法の好ましい態様では、上記電気伝導性のビアは、絶縁性の層に開口を設け、その結果、伝導性の層の導体パターンの一部が露出されること、及び開口にはんだを導入し、その結果、半導体基体の接続領域が導体パターンに電気的に接続されることにより形成される。上記はんだは、安価であり、(薄い)可撓性のフォイルの使用と相性が良い印刷(printing)技術により供給されることが好ましい。
【0008】
上記電気伝導性のビアの形成に先立つと共に、上記基板に着脱可能に固定された可撓性のフォイルに半導体基体が設けられることに先立ち、上記絶縁性の層の側において、可撓性のフォイルが他の基板に着脱可能に固定され、そののち、上記伝導性の層に導体パターンが形成され、そののち、上記伝導性の層の側において、可撓性のフォイルが上記基板に着脱可能に固定され、そののち、他の基板が除去されることが好ましい。
【0010】
上記可撓性のフォイルに半導体基体が設けられることに先立ち、上記絶縁性の層の開口間に位置する可撓性のフォイルの一部が電気絶縁性の固定剤を備え、この固定剤の上に上記半導体基体が置かれ、固定剤の高さが半導体基体と可撓性のフォイルとの間の距離を決定することが好ましい。これは、とりわけ、伝導性のビア及びその下方に位置するフォイルに最小限の応力しか与えられないという重要な利点を有しており、その結果、デバイスの信頼性が大きくなる。このやり方では、半導体基体とフォイルとの間の合成樹脂のエンベロープにより、電気的な絶縁の調節及び確認(制御)も改善され得る。
【0011】
上記可撓性のフォイルに上記半導体基体が設けられたのち、半導体基体と可撓性のフォイルとの間及び半導体基体の周りに、液体であり、電気絶縁性の合成樹脂が設けられ、続いて、合成樹脂が硬化されることが好ましい。上述した剛性のフォイルを用いることも有利である。例えばはんだ付けすることにより電気伝導性のビアが形成され、及びエンベロープの合成樹脂を硬化したのち、2つの互いに直交する方向においてソーイングを行うことにより、個々の半導体デバイスが得られる。
【0012】
他の変形例では、上記電気絶縁性の材料として固体のフォトレジストが用いられる。この固体のフォトレジストは、(異なる)基板に容易に付着(attach)し得る。その結果、ビアを形成するために必要な開口が、上記固体のフォトレジストに容易に形成され得る。上記絶縁性の層に関する好ましい材料は、ポリイミドである。上記伝導性の層は、銅よりなることが好ましく、フォトリソグラフィ技術及びエッチングにより、所望の伝導パターンを容易に備えることが可能である。上記絶縁性の層は、ポリイミドを有することが好ましく、同様にして開口を備えることが可能である。
【0013】
本発明は、更に、表面実装技術を用いる最終的なアセンブリに適しており、本発明による方法によって得られる半導体装置も含んでいる。
【0014】
本発明のこれらの観点及び他の観点は、以下に説明する実施の形態から明らかであり、以下に説明する実施の形態を参照して理解されるであろう。
【0015】
図面は正確な縮尺では描かれておらず、理解しやすいように特に厚さ方向の寸法が誇張されている。可能な限りいかなる場合においても、対応する領域には同一の参照符号が付されている。
【0016】
【発明の実施の形態】
図1は、厚さ方向に直角方向における、ダイオードを有する半導体デバイスの模式的な断面図であり、この半導体デバイスは本発明による方法によって製造されるものである。上記デバイス10は、この例ではダイオードである能動素子を有する半導体基体1を有しており、上記能動素子は、その表面に位置する接続領域を備えている。はんだ8により、上記接続領域は導体パターン4に電気伝導的に接続されており、伝導パターン4は、この例では2つの接続導体4を有し、この例では銅の伝導層4内に位置しており、(可撓性の)フォイル6の一部を形成している。フォイル6は、伝導層4の他に、はんだ接合部8の場所に開口5が形成されている電気絶縁層3を有している。半導体基体1とフォイル6との間には、絶縁層3上に固定剤(fixing agent)が設けられており、半導体基体1を支持し、はんだ接合部8の負荷を軽減している。半導体基体1とフォイル6との間(固定手段12及びはんだ接合部8の周り)には、合成樹脂、この例ではエポキシ材料のエンベロープ13が位置している。この合成樹脂のエンベロープは、半導体基体1の周りにも位置している。後述する製造方法は、このデバイス10が非常にコンパクトであることを可能にし、特に厚さ方向においてコンパクトであることを可能にすると共に、低コストで容易に製造することを可能にする。この例のデバイス10は、本発明による方法の一実施形態を用いて、以下のように製造される。
【0017】
図2Aないし図2Fは、図1の半導体装置の本発明による方法の一実施形態を用いる製造の連続する工程の、厚さ方向と直角方向の模式的な各断面図である。図3A及び図3Bは、図2の方法において、図2Eで用いられる一部の製造過程の模式的な平面図である。電気絶縁層3、この例では50μmの厚さのポリイミド層と、伝導層4、この例では17μmの厚さの銅層とを有する可撓性のフォイル6が用いられる(図2A参照)。電気絶縁層3の側において、フォイル6は、熱可塑性又は紫外線可溶性(UV-soluble)の接着剤により、基板9、この例では厚さ5mmのガラスに着脱可能に固定される。フォトリソグラフィ技術及び銅に適したエッチャントを用いたエッチングにより、伝導層4がダイオードに適した伝導パターン4に実質的に変えられる。
【0018】
続いて、伝導パターン4の側において、フォイル6は、上述した接着剤と同様の接着剤により、第2の基板7、この例では厚さ5mmのガラスにも着脱可能に固定される(図2B参照)。そののち、第1の基板9が除去される。続いて、フォトリソグラフィ技術による露光及び通常のエッチャントを用いたエッチングにより、この例ではポリイミド層を有している絶縁層3に開口5が設けられる。続いて、上記開口5に、この例ではSn−Ag−Cu−Sbはんだ8を有するはんだ8が供給される(図2C参照)。この例のように、所謂印刷技術を使用することが好ましい。この技術は、簡単であり、大量生産に非常に適している。
【0019】
続いて、絶縁層3上のはんだ領域8間に、固定剤12、この例では液体であり、まだ粘性のあるエポキシ材料12が供給される(図2D参照)。この目的のために、所謂分散(dispersing)技術が用いられる。上記エポキシ材料は、200℃で1/2〜1分間の加熱で硬化され得る。
【0020】
次いで、基板7の上部に、弾性フォイル11、この例ではゴムが設けられる。半導体基体1の接続領域2が設けられた面が基板7に対向し、各半導体基体間の距離がはんだ領域8の各ペア間の距離に対応するように、弾性フォイル11の下側の面に、半導体基体1が着脱可能に固定されている(図2E参照)。フォイル11は、各半導体基体1が、固定剤12上に存在し、接続領域2の場所においてはんだ領域8と接触するような基板7から小さな距離で配されている。続いて、適切な熱処理(この例では250℃で1/2分間)により、半導体基体1は導体パターン4にはんだ付けされる。この例では、固定剤12もまたこのステップにおいて硬化される。
【0021】
続いて、半導体基体1の周り及び各半導体基体1とフォイル6との間に、通常のエンベロープ材料を形成する液体のエポキシ材料13が供給され、例えば通常の熱処理により硬化した後の上記エポキシ材料から合成樹脂のエンベロープ13が形成される(図2F参照)。次いで、フォイル11が除去される。続いて、2つの互いに垂直な方向15,16(図2Eには方向15のみが示されている。)においてソーイングを行うことにより、個々のデバイス10が得られる。これら個々のデバイスは、基板7が除去された後、表面実装に適していると共に、本発明による方法のために非常にコンパクトであり、安価である。導体パターン4は、図2にはっきりと示されているように、上記鋸切断(saw cut)の場所15,16において遮断されることに注意されたい。これにより、個々の半導体デバイス10を形成するためのソーイングプロセスが容易になる。
【0022】
図2Eに示されているような半導体基体1を備えたフォイル11の製造に関するより詳細な図が、図3A及び図3Bに示されている。これらは、1枚の「ウェハ」1でどれだけ多くの半導体基体1が製造されるかを示している(図3A参照)。上記ウェハ1は、径が拡大され得るリング25の内側に位置する弾性フォイル11に着脱可能に固定される。例えば2つの互いに垂直な方向15,16においてソーイングを行うことにより、ウェハ1は個々の半導体基体1に分割される。続いて、リング25の径を拡大することによって、上記フォイルが全ての方向に均一に引き伸ばされ、その結果、上記半導体基体間の間隔が大きくなる(図3B参照)。この間隔は、図2Eにおけるフォイル6上のはんだ領域8の各ペア間の相互の距離と等しくなるように選択される。
【0023】
本発明は、本明細書中に与えられている例に限定されるものではなく、当業者であれば本発明の範囲内において多くの変更(modification)及び変形(variation)が可能である。例えば、上述した例に採用されている厚さ及び材料とは異なる厚さ及び材料が用いられてもよい。本発明は、ダイオード及びトランジスタのようなディスクリート半導体デバイス(の半完成品)の製造に特に適しているが、ある条件の下において(多かれ少なかれ)集積回路を製造するために有利に用いられ得る。
【0024】
種々のプロセスステップが、1つの場所又は1つの工場において必ずしも行われる必要はないことが強調された。例えば、上記伝導層に導体パターンが形成され、上記絶縁層に開口が形成される第1のステップは、異なる場所において行われ得る。また、種々のステップのシーケンス又は正確な時間に関して、多くの変形が可能である。例えば、フォイル11は、合成樹脂のエンベロープ13が供給され、形成される前であっても除去され得る。
【図面の簡単な説明】
【図1】 本発明による方法によって製造されるダイオードを有する半導体デバイスの、厚さ方向と直角方向における模式的な断面図である。
【図2A】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図2B】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図2C】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図2D】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図2E】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図2F】 図1の半導体デバイスの、本発明による方法の一実施形態を用いる製造プロセスの連続する段階の、厚さ方向と直角方向における模式的な断面図である。
【図3A】 図2の方法によって図2Eにおいて用いられる部分の製造の模式的な平面図である。
【図3B】 図2の方法によって図2Eにおいて用いられる部分の製造の他の模式的な平面図である。
Claims (8)
- 表面実装に適しており、半導体基体の表面に位置する接続領域を備えた能動素子を有する前記半導体基体を含む半導体デバイスを製造する方法であり、
電気絶縁性の媒体が、該電気絶縁性の媒体の面の1つの上に、表面実装に適した導体パターンを備えると共に、前記電気絶縁性の媒体の他の面の上に前記半導体基体を備え、前記能動素子の前記接続領域が、前記絶縁性の媒体の電気伝導性のビアにより前記導体パターンに接続される半導体デバイスを製造する方法であって、
前記導体パターンを備えた前記電気絶縁性の媒体が、伝導性の層と電気絶縁性の層とを有する可撓性のフォイルにより形成され、前記導体パターンが前記可撓性のフォイルの前記伝導性の層から形成され、前記電気絶縁性の媒体が前記可撓性のフォイルの前記電気絶縁性の層から形成され、前記可撓性のフォイルが、前記伝導性の層に形成された前記導体パターンの側において基板に着脱可能に固定され、
前記半導体基体の複数が、互いに接続されるように同時に形成され、続いて、前記接続領域と反対の側において、弾性のフォイルに固定され、そののち、ソーイング又はエッチングにより分離され、そののち、前記弾性のフォイルが全ての方向に均一に引き伸ばされ、そののち、前記半導体基体が、与えられ、前記可撓性のフォイル上に固定されることを特徴とする方法。 - 前記電気伝導性のビアは、前記絶縁性の層に開口を設け、その結果、前記伝導性の層の前記導体パターンの一部が露出されること、及び前記開口にはんだを導入し、その結果、前記半導体基体の前記接続領域が前記導体パターンに電気的に接続されることにより形成されることを特徴とする請求項1記載の方法。
- 前記電気伝導性のビアの形成に先立つと共に、前記基板に着脱可能に固定された前記可撓性のフォイル上に前記半導体基体が設けられることに先立ち、前記絶縁性の層の側において、前記可撓性のフォイルが他の基板に着脱可能に固定され、そののち、前記伝導性の層に前記導体パターンが形成され、そののち、前記伝導性の層の側において、前記可撓性のフォイルが前記基板に着脱可能に固定され、そののち、前記他の基板が除去されることを特徴とする請求項1又は2記載の方法。
- 前記可撓性のフォイル上に前記半導体基体が設けられることに先立ち、前記絶縁性の層の前記開口に位置する前記可撓性のフォイルの一部が電気絶縁性の固定剤を備え、該固定剤の上に前記半導体基体が置かれ、前記固定剤の高さが前記半導体基体と前記可撓性のフォイルとの間の距離を決定することを特徴とする請求項1ないし3のいずれか1項に記載の方法。
- 前記可撓性のフォイルに前記半導体基体が設けられたのち、前記半導体基体と前記可撓性のフォイルとの間及び前記半導体基体の周りに、液体であり、電気絶縁性の合成樹脂が設けられ、続いて、前記合成樹脂が硬化されることを特徴とする請求項1ないし4のいずれか1項に記載の方法。
- 前記合成樹脂を硬化した後、2つの互いに垂直な方向においてソーイングを行うことにより、当該半導体デバイスが得られ、そののち、当該半導体デバイスが前記基板から除去されることを特徴とする請求項5記載の方法。
- 前記電気絶縁性の層に固体のフォトレジスト層が用いられることを特徴とする請求項1ないし6のいずれか1項に記載の方法。
- 前記電気絶縁性の層の材料にポリイミドが用いられ、前記伝導性の層の材料に銅が用いられることを特徴とする請求項1ないし7のいずれか1項に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01200496.6 | 2001-02-09 | ||
EP01200496 | 2001-02-09 | ||
PCT/IB2002/000178 WO2002063683A2 (en) | 2001-02-09 | 2002-01-21 | Method of manufacturing a semiconductor device and a semiconductor device obtained by means of said method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004519099A JP2004519099A (ja) | 2004-06-24 |
JP4749656B2 true JP4749656B2 (ja) | 2011-08-17 |
Family
ID=8179879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002563529A Expired - Lifetime JP4749656B2 (ja) | 2001-02-09 | 2002-01-21 | 半導体デバイスの製造方法及びこの方法により得られる半導体デバイス |
Country Status (4)
Country | Link |
---|---|
US (1) | US6890797B2 (ja) |
EP (1) | EP1360722B1 (ja) |
JP (1) | JP4749656B2 (ja) |
WO (1) | WO2002063683A2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100891531B1 (ko) * | 2007-09-10 | 2009-04-03 | 주식회사 하이닉스반도체 | 패턴 정렬 불량 검출 장치 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4246595A (en) | 1977-03-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Electronics circuit device and method of making the same |
DE3029667A1 (de) | 1980-08-05 | 1982-03-11 | GAO Gesellschaft für Automation und Organisation mbH, 8000 München | Traegerelement fuer einen ic-baustein |
EP0260490A1 (en) | 1986-08-27 | 1988-03-23 | Kabushiki Kaisha Toshiba | Bonding sheet for electronic component and method of bonding electronic component using the same |
FR2624651B1 (fr) | 1987-12-14 | 1991-09-06 | Sgs Thomson Microelectronics | Procede de mise en place d'un composant electronique et de ses connexions electriques sur un support et produit ainsi obtenu |
US5518674A (en) * | 1991-06-28 | 1996-05-21 | Texas Instruments Incorporated | Method of forming thin film flexible interconnect for infrared detectors |
WO1994024704A1 (en) | 1993-04-12 | 1994-10-27 | Bolger Justin C | Area bonding conductive adhesive preforms |
DE4336501A1 (de) | 1993-10-26 | 1995-04-27 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung von Ausweiskarten mit elektronischen Modulen |
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JPH08236586A (ja) | 1994-12-29 | 1996-09-13 | Nitto Denko Corp | 半導体装置及びその製造方法 |
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US6166433A (en) | 1998-03-26 | 2000-12-26 | Fujitsu Limited | Resin molded semiconductor device and method of manufacturing semiconductor package |
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JP3822040B2 (ja) * | 2000-08-31 | 2006-09-13 | 株式会社ルネサステクノロジ | 電子装置及びその製造方法 |
-
2002
- 2002-01-21 JP JP2002563529A patent/JP4749656B2/ja not_active Expired - Lifetime
- 2002-01-21 WO PCT/IB2002/000178 patent/WO2002063683A2/en active Application Filing
- 2002-01-21 EP EP02740056.3A patent/EP1360722B1/en not_active Expired - Lifetime
- 2002-02-04 US US10/067,425 patent/US6890797B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1360722B1 (en) | 2016-12-28 |
EP1360722A2 (en) | 2003-11-12 |
WO2002063683A2 (en) | 2002-08-15 |
JP2004519099A (ja) | 2004-06-24 |
WO2002063683A3 (en) | 2002-10-10 |
US6890797B2 (en) | 2005-05-10 |
US20020119594A1 (en) | 2002-08-29 |
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