KR19990072379A

KR19990072379A - 정및부의전원발생용전원회로

Info

Publication number: KR19990072379A
Application number: KR1019990003451A
Authority: KR
Inventors: 가네꼬마사끼; 고바따께히로유끼; 아마나이마사까즈; 가또가즈아끼; 오꾸사또루
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-02-03
Filing date: 1999-02-02
Publication date: 1999-09-27
Also published as: JPH11219596A; US6084387A; CN1228599A; EP0933861A1; KR100283872B1

Abstract

플래시 메모리의 전원 회로는 정의 전원을 발생하기 위한 정의 전원부(14), 제1 전원의 임피던스를 전환하기 위한 소오스 폴로워 트랜지스터(15), 소오스 폴로워 트랜지스터(15)의 출력과 제1 기준 전위에서의 부의 전원 사이의 전압 차를 유지하면서 부의 전원을 발생하기 위한 부의 전원부(13)를 포함한다. 정의 전원부(14)는 소오스 폴로워 트랜지스터(TR2)의 임계치와 동일한 임계 전압을 갖는 전압 보상 트랜지스터(TR3)를 포함한다.

Description

정 및 부의 전원 발생용 전원 회로{POWER SOURCE CIRCUIT FOR GENERATING POSITIVE AND NEGATIVE VOLTAGE SOURCES}

본 발명은 정 및 부의 전원 발생용 전원에 관한 것으로, 특히 반도체 장치에 공급되는 전원의 극성과 반대인 극성을 갖는 전원을 발생하기 위한 전원 회로의 제어에 관한 것이다.

플래시 메모리는 프로그램 및 데이타를 저장하기 위한 불휘발성 메모리 디바이스로서 점점 많이 사용되고 있다. 플래시 메모리의 메모리 셀을 프로그래밍 또는 소거하는 데에는, 전원과 메모리 셀의 제어 게이트 간에 통상 16 내지 18 볼트만큼의 전위차가 공급된다.

현재 까지는 정의 전원만이 보통 플래시 메모리에 사용되었으며, 여기에서 제어 게이트에는 메모리 트랜지스터의 소오스 전위를 제로 볼트로 유지하면서 16 내지 18 볼트가 인가된다. 이 경우, 제어 게이트에 접속된 회로선은 16 내지 18 볼트의 내압을 가져야만 하므로, 이러한 큰 내압을 취득하기 위해 소자 크기를 크게 해야 하므로 칩의 크기가 커진다.

현재, 부의 전원이 또한 제어 게이트에 인가된 정의 전원의 전위를 감소시키도록 플래시 메모리에 사용되고 있다. 예를 들어, 전원이 -4볼트이면, 16볼트의 전압차를 취득하기 위해서는 제어 게이트 전압에는 12볼트면 충분하다. 이것은 제어 게이트의 제어 회로 뿐만 아니라 제어 게이트의 내압도 현저히 감소시키므로, 플래시 메모리의 소자 크기와 칩 크기를 감소시킬 수 있다. 이런 이유로, 부의 전원이 플래시 메모리를 갖는 반도체 디바이스에 필요한 것이다.

도 1a 및 도 1b는 공지의 Fowler-Nordheim (F-N) 터널링 효과를 이용하여 플래시 메모리의 메모리셀을 각각 프로그래밍 및 소거하기 위해 인가되는 전압을 나타낸다. 프로그래밍시, -9볼트를 제어 게이트에 인가하고 6볼트를 소오스 전극에 인가하여 부동 게이트로부터 전자가 취출되게 하는 한편, 소거시에는 12볼트를 제어 게이트에 인가하고 -4볼트를 소오스 전극에 인가하며 또한 그 내에서 메모리 셀을 수용하여 부동 게이트 내로 전자가 주입되게 한다.

부의 전압 -9볼트 또는 -4볼트가 부의 전원의 불안정한 특성으로 인해 진동하게 되면, 부동 게이트 내로 주입되거나 부동 게이트로부터 취출되는 전자양이 부의 전압의 진동과 함께 변동된다. 예를 들어, 인가된 전압이 -4볼트 이상이면, 주입된 전자양은 지정된 양 보다 작고, 결과적으로 시간이 경과함에 따라 전자의 누출로 인해 메모리 셀의 소거 상태로부터 시프트된 프로그램된 상태가 되게 한다. 이러한 결함은 반도체 디바이스의 부의 전원을 안정화함으로써 플래시 메모리에서 방지되게 하여 에러 데이타가 발생하지 않도록 해야만 한다.

특허 공보 JP-A-231647는 도 2에서 나타낸 바와 같이, 플래시 메모리에서 사용된 전원 회로를 제시하고 있다. 전원 회로는 정의 전원을 발생하기 위한 정의 전원부(14A) 및 부의 전원을 발생하기 위한 부의 전원부(13A)를 포함한다. 정의 전원부(14A)는 챠지 펌프(17) 및 챠지 펌프(17)의 출력 전위를 분할하는 커패시터 C3 및 C4를 포함하는 전압 분할기(19A)의 출력을 챠지 펌프(17)의 피드백 제어를 위한 기준 전압 Vref2에 대해 비교하기 위한 비교기 CP2를 갖고 있다. 정의 전원부(14A)는 예를 들어, 전의 전압 12볼트를 발생한다.

부의 전원부(13A)는 제어 유닛(10), 챠지 펌프(11) 및 직렬 커패시터 C1 및 C2를 포함하는 전압 분할기(12A)를 갖고 있다. 제어 유닛(10)은 챠지 펌프(17)의 출력과 챠지 펌프(11)의 출력 간의 전압 차를 분할하는 전압 분할기(12A)의 출력을 기준 전압 Vref1에 대해 비교하기 위한 비교기 CP1을 갖고 있다. 커패시터 C1 및 C2의 용량은 전압 분할기(12A)의 출력이 정의 값이 되도록 설계된다.

전압 분할기(12A)의 출력 전압이 기준 전압 Vref1 보다 더 큰 경우, 챠지 펌프(11)는 챠지 펌프(11)의 출력 전압을 저하시키도록 활성화되는 한편, 전압 분할기(12A)의 출력이 기준 전압 Vref1 보다 작으면, 챠지 펌프(11)는 그 출력 전압의 저하를 중지하도록 비활성화된다.

상술한 동작에 의해서, 부의 전원부(13A)의 출력 전압 NVpp가 플래시 메모리의 메모리셀을 프로그래밍 또는 소거하는 데에 이용되는 일정한 부의 전원 NVpp에서 클램프된다.

도 2의 전원 회로에서는, 부의 전원부(13A)의 출력 전압 NVpp이 전압 분할기(12A)의 출력의 피드백에 의해 제어된다. 피드백 루프에서, 정의 전원부(14A)의 출력 전압은 공급된 전원이 전원 회로에 대해 턴온되기 때문에 상당한 시간이 경과되기 까지는 안정적이지 못하다. 정의 전원부(12A)가 안정화되기 전에 부의 전원부(13A)가 개시되기 때문에, 전원이 턴온된 후의 전이 기간에, 정의 전원부(14A)와 부의 전원부(13A)의 출력은 불안정적이다. 이는 전원 회로가 안정된 부의 출력 전압 NVpp을 발생시키도록 하는 안정화 시간을 연장시킨다.

또한, 많은 개수의 메모리의 셀이 플래시 메모리의 소거 동작시 선택되면, 대전류가 전원 회로의 출력 단자 OUT를 통해 메모리셀에 흐르게 되고, 이로 인해 부의 출력 전압 NVpp가 진동하게 된다. 이 진동은 상당한 시간 후에 비교기 CP1에 의해 억제될 수 있지만, 부의 출력 전압 NVpp의 진동은 전이 상태 동안 전압 분할기(12A)를 통해 정의 전원부(14A)의 출력에 전달되고, 이의 출력은 또한 비교기 CP2의 비반전 입력 및 챠지 펌프(17)의 입력에 전달된다. 이렇게 전달된 전압 진동은 부의 출력 전압 NVpp의 안정화에 필요한 시간을 더욱 연장시킨다.

본 발명의 목적은 전술한 바와 같은 부의 전원과 같은 플래시 메모리에 사용되고, 안정되며 정확한 전압을 갖는 출력 전원을 제공하는 데에 있다.

본 발명은 제1 극성을 갖는 제1 전원을 발생하기 위한 제1 전원부, 제1 극성과 반대인 제2 극성을 갖는 제2 전원을 발생하기 위한 제2 전원부, 제2 전원을 수신하여 상기 제1 전원의 출력 임피던스와는 다른 출력 임피던스를 갖는 제3 전원을 발생하기 위한 임피던스 변환기, 제3 전원과 제1 전원 사이의 전압차를 분할하여 제2 극성을 갖는 제1 분할된 전압을 발생하는 제1 전압 분할기, 및 제1 분할된 전압을 제1 기준 전압으로 유지함으로써 제1 전원의 전압을 제어하는 제어 유닛을 포함하는 전원 회로를 제공한다.

본 발명의 전원 회로에 따르면, 임피던스 변화기가 제1 전압 분할기의 출력 변화를 억제함으로써, 전원 회로에 대해 전원 공급이 턴온된 후 단시간 내에 제1 전원의 진동을 안정화시킬 수가 있다.

본 발명의 상기 및 그 외 목적, 특성, 및 장점은 첨부한 도면을 참조하여 다음에서 설명한다.

도 1a 및 도 1b는 일반 플래시 메모리의 메모리 셀을 프로그래밍 및 소거하는 데에 인가되는 전압을 나타내는 회로도이다.

도 2는 부의 전원을 발생하기 위한 종래의 전원 회로의 회로도이다.

도 3은 본 발명의 일 실시예에 따른 전원 회로의 회로도이다.

도 4는 도 3에서 나타내는 챠지 펌프 예의 회로도이다.

〈도면의 주요 부분에 대한 간단한 설명〉

11 : 챠지 펌프

12, 19 : 전압 분할기

13 : 부의 전원부

14 : 정의 전원부

15 : 임피던스 변환부

16 : 전압 보상기

18 : 차동 증폭기

본 발명은 첨부한 도면을 참조하여 이하 더욱 상세히 설명한다. 여기에서 동일한 구성 요소에는 전체 도면에 걸쳐 동일하거나 관련된 참조 부호로서 나타낸다.

도 3을 참조하여, 본 발명의 일 실시예에 따른 플래시 메모리에 사용되는 전원 회로는 정의 전원(14), 부의 전원(13), 및 임피던스 변환부(15)를 포함한다. 정의 입력부(14)는 차동 증폭기(18), 출력 트랜지스터 TR1, 드레인과 게이트가 함께 접속된 n채널 트랜지스터 TR2를 포함하는 전압 보상기(16), 및 직렬 저항기 R1 및 R2를 포함하는 전압 분할기(19)를 포함한다. 출력 트랜지스터 TR1, 전압 보상 트랜지스터 TR3, 및 전압 분할기(19)는 소오스 라인과 접지 사이에 직렬 접속되어 있다. 차동 증폭기(18)는 전압 분할기(19)의 출력에 접속된 반전 입력, 정의 기준 전압 Vref2이 공급되는 비반전 입력, 및 출력 트랜지스터 TR1의 게이트에 접속된 출력 단자를 갖는다.

임피던스 변환부(15)는 소오스 폴로워를 형성하는 n채널 트랜지스터 TR2에 의해 실행된다. 출력 트랜지스터 TR1의 드레인은 정의 전원부(14)의 출력 전압을 전송하고, 이 전원부는 임피던스 변환부(15)의 트랜지스터 TR2의 게이트에 공급된다.

부의 전원부(13)는 비교기 CP1, 전압 분할기(12), 및 챠지 펌프(11)에 의해 실행되는 제어 유닛(10)을 포함한다. 임피던스 변환부(15)의 직렬 저항기 R1 및 R2 및 n채널 트랜지스터 TR2를 포함하는 전압 분할기(12)는 소오스 라인과 챠지 펌프(11)의 출력 단자 사이에서 이 순서대로 직렬 접속되어 있다. 비교기 CP1은 기준 전압 Vref1에 접속된 반전 입력, 전압 분할기(12)의 출력에 접속된 비반전 입력, 및 챠지 펌프(11)의 제어 입력에 접속된 출력 단자를 갖고, 이들의 출력은 부의 전원부(13)의 출력 단자 OUT을 구성한다. 전압 분할기(12)의 출력은 트랜지스터 TR2의 드레인 전위와 부의 전원부(13)의 출력 전위 사이의 차를 분할하여 얻은 정의 전압이다. 트랜지스터 TR2의 소오스 전위는 정의 전원부(14)의 출력에 소오스 폴로워 트랜지스터 TR2의 임계 전압 Vth를 뺀 값과 동일하고, 이 임계 전압은 전압 보상 트랜지스터 TR3의 임계 전압과 동일하다.

전압 보상 트랜지스터 TR3는 소오스 폴로워 트랜지스터 TR2의 양단의 전압 강하를 보상한다. 일반적으로, 드레인과 게이트가 함께 접속된 MOS 트랜지스터는 게이트 전압에 MOS 트랜지스터의 임계 전압 Vth를 뺀 것과 동일한 소오스 전압을 갖는다. 차동 증폭기(18)가 전압 보상기(16) 없이 출력 노드 "C"의 전위 또는 출력 트랜지스터 TR1의 소오스 전압을 유지하도록 동작하지만, 소오스 폴로워 트랜지스터 TR2의 소오스 전압 또는 노드 "A"의 전위는 소오스 폴로워 트랜지스터 TR2의 임계 전압 Vth에 따라서 변하고, 이 임계 전압은 전원 회로의 주위 온도나 제조 공정에 따라서 변한다. 드레인과 게이트가 함께 접속되어 있는 전압 보상 트랜지스터 TR3를 삽입함으로써, 트랜지스터 TR3의 임계 전압 Vth에 따라 변해도, 노드 "C"의 전위는 노드 "B"의 전위와 함께 일정하게 유지된다.

도 4를 참조하면, 도 3에서 나타낸 챠지 펌프(11)는 접지와 부의 전원부(13)의 출력 단자 사이에 순서대로 포함된 복수의 직렬 접속된 MOS 트랜지스터 Q1, Q2,...Qn 및 각 트랜지스터 Q1, Q2,...Qn에 대해 배치된 복수의 커패시터 C1, C2,...Cn을 포함하고 있다. 각 MOS 트랜지스터 Q1, Q2,...Qn은 소오스와 게이트가 함께 접속되어 있다. 기수가 붙혀진 커패시터 C1, C3,...Cn-1 각각은 트랜지스터 Q1, Q2,...Qn-1중 대응하는 트랜지스터의 소오스와 클럭 신호 φn를 수신하는 제1 클럭 라인 사이에 접속되어 있는 한편, 짝수가 붙혀진 커패시터 C2, C4,...Cn 각각은 트랜지스터 Q2, Q4,...Qn중 대응하는 트랜지스터의 소오스와 클럭 신호 φn과 상보되는 반전 클럭 신호 /φn를 수신하는 제2 클럭 라인 사이에 접속되어 있다.

챠지 펌프(11)의 동작시, 도 3의 비교기 CP1의 출력이 H 레벨이면, 클럭 신호 φn과 /φn는 비교기 CP1의 출력이 H 레벨에 유지되는 기간 동안 커패시터 C1, C3, ... Cn-1 및 커패시터 C2, C4, ... Cn에 각각 공급된다.

클럭 신호 φn가 L 레벨에서 H 레벨로 상승할 때, 클럭 신호 φn의 상승은 기수가 붙혀진 커패시터 C1, C3,... 를 통해 일시적으로 전송되고, 이로 인해 노드 I, K,...의 전위 또는 기수가 붙혀진 트랜지스터 Q1, Q3,...의 소오스 전압이 이전의 전위 레벨로부터 클럭 신호 φn의 클럭 펄스의 크기 만큼 상승한다. 이 경우, 노드 I의 상승된 전위가 접지 레벨 보다 크면, 트랜지스터 Q1은 커패시터 C1에 저장된 전하를 접지에 전달하도록 턴온된다. 유사하게, 노드 K의 전위가 노드 J의 전위 보다 크면, 트랜지스터 Q3가 커패시터 C3에 저장된 전하를 커패시터 C2에 전달하도록 턴온된다.

클럭 신호 /φn이 L 레벨로부터 H 레벨로 상승할 때, 노드 J의 전위는 이전 전위 레벨로부터 클럭 신호 /φn에서의 클럭 펄스의 진폭만큼 상승한다. 이 경우, 노드 J의 전위가 노드 I의 전위보다 높다면, 트랜지스터 Q2가 턴온되어 커패시터 C3에 저장된 전하를 커패시터 C2로 전송한다. 마찬가지로, 커패시터 Ci에 저장된 전하는 커패시터 Ci-1에 전송된다.

상기와 같은 동작을 반복함으로써, 전하 펌프(11)의 펌핑 기능에 의해 출력 터미널 OUT으로부터 접지로 전하가 전송되어 부의 전원 NVpp를 발생시킨다.

도 3으로 되돌아가면, 비교기 CP1은 전압 분할기(12)의 출력을 기준 전압 Vref1과 비교하여, 전압 분할기(12)의 출력이 기준 전압 Vref1보다 높다면 H 레벨을 출력한다. 그 결과, 전하 펌프(11)은 부의 출력 전압 NVpp를 강하시키기 위한 동작을 개시한다. 만일, 전압 분할기(12)의 출력이 기준 전압 Vref1보다 낮으면, 비교기 CP1은 L 레벨을 출력한다. 그에 의해, 전하 펌프(11)은 동작을 멈춘다. 이들 동작에서, 부의 전원부(13)의 출력 전압 NVpp는, 예를 들어, 플래시 메모리의 메모리 셀을 프로그래밍 또는 소거하는데 사용되는 -9 volts에 수렴하여 이 값으로 유지된다.

상기 실시예에서, 정의 전원선 및 전압 분할기(12) 사이에 접속된 임피던스 변환 트랜지스터 TR2의 소오스 폴로워 구성은 정의 전원의 출력 임피던스를 강하시키기 위한 기능을 행하므로, 전압 분할기(12)를 통해 흐르는 전류(12)가 정의 전원부(14)의 출력 전압의 변동을 보다 작게 한다.

또한, 정의 전원부(14)는 종래의 전원 회로에서 사용되는 전하 펌프를 포함하지 않기 때문에, 정의 전원부(14)의 출력은 전원 회로 개시후 짧은 시간만에 안정화되어, 부의 전원부(13)의 출력 전압도 짧은 시간만에 역시 안정화되게 한다.

임피던스 변환부(15)는 버퍼 증폭기로서의 기능을 하여, 부의 전원부(13)의 출력 단자 OUT의 일시적 전위 변동이 부의 전원부(13)의 출력 전압에만 영향을 미치도록 제한함으로써 정의 전원부(14)의 출력 전압에 영향을 덜 미치게 한다. 그 결과, 만일 출력 부의 전압 NVpp이 외부 인자에 따라 변동한다면, 출력 부의 전압은 짧은 시간만에 목적된 전위로 수렴한다.

전압 보상부(16)의 기능이 이후부터 보다 상세히 기술될 것이다. 정의 전원부(14)에서, 차동 증폭기(18)의 반전 입력의 전위는 차동 증폭기(18)을 포함한 피드백 루프에 의해 정확히 기준 전압 Vref2으로 수렴한다. 따라서, 정의 전원부(14)의 출력 전위는 기준 전압 Vref2, 저항 R3의 양단에 걸리는 전압, 및 전압 보상 트랜지스터 TR3의 임계 전압 Vth의 합과 같다. 따라서, 임피던스 변환부(15)의 트랜지스터 TR2의 소오스 전위는 정의 전원부(14)의 출력에다 트랜지스터 TR2의 임계 전압 Vth를 뺀 전압과 동일하다. 트랜지스터 TR2의 임계 전압 Vth는 트랜지스터 TR3의 임계 전압 Vth와 동일하게 설계되어 있다. 따라서, 임피던스 변환부(15)의 출력 전위는 임계 전압 Vth에다 저항 R3 양단의 전압 강하분을 더한 값과 동일하며, 제조 공정 조건이나 전원 회로의 주변 온도에 관계 없이 변동하지 않는다.

상기 실시예에서, 임피던스 변환부(15)의 소오스 폴로워 트랜지스터 TR2의 임계 전압 Vth의 변동이 무시할 정도로 작다면, 전압 보상 트랜지스터 TR3는 제거될 수도 있다. 이 경우에, 저항 R3와 R4의 분할 비율은 트랜지스터 TR2의 출력 전위에서의 임계 전압 Vth만큼의 감소분을 고려하여 변경될 수 있으므로, 도시된 실시예의 경우와 동일한 노드 "A"의 전위를 유지할 수 있다.

상기 실시예에서는, 반도체 장치 외부로부터의 전원 장치에 정의 전원이 제공되됨으로써, 제어 회로(10) 및 차동 증폭기(18)는 정의 전원 상에서 동작하여 부의 출력 전압을 발생시키게 한다. 반면, 반도체 장치 외부로부터의 전원 장치에 부의 전원이 제공되면, 제어 회로(10) 및 차동 증폭기(18)은 부의 전원 상에서 동작하여 전하 펌프와 더불어 정의 출력 전압을 발생시키게 한다. 또한, 실시예에서 사용된 MOS 트랜지스터는 바이폴라 트랜지스터로 대체될 수도 있다. 이 경우에, 본 명세서에서 사용되는 용어 "드레인", "게이트", 및 "소오스"는 콜렉터, 베이스, 및 에미터를 의미한다. 따라서, 예를 들어, 임피던스 변환부(15)는 소오스 폴로워 트랜지스터 대신에 에미터 폴로워 트랜지스터가 될 수도 있다.

상기 실시예는 예로서 기술된 것이므로, 본 발명은 상기 실시예로만 제한되지 않으며, 본 발명의 정신으로부터 벗어나지 않고 당업자에 의한 다양한 변경 및 수정이 이루어질 수 있다.

Claims

제1 극성을 갖는 제1 전원을 발생하기 위한 제1 전원부(13), 상기 제1 극성과 반대인 제2 극성을 갖는 제2 전원을 발생하기 위한 제2 전원부(14), 상기 제1 전원과 상기 제2 전원 사이의 전압 차를 분할하여 제2 극성을 갖는 제1 분할된 전압을 발생시키는 제1 전압 분할기(12), 및 상기 제1 분할된 전압을 제1 기준 전압으로 유지함으로써 상기 제1 전원의 전압을 제어하는 제어 유닛(10)을 포함하는 전원 회로에 있어서,

상기 제2 전원의 출력 임피던스를 변환하여 임피던스 변환된 제2 전원을 상기 전압 분할기(12)에 전달하기 위한 임피던스 변환기(15)를 더 포함하는

것을 특징으로 하는 전원 회로.
제1항에 있어서, 상기 제2 전원부(14)는 상기 제2 전원을 분할하여 제2 분할 전압을 발생하기 위한 제2 전압 분할기(19), 및 상기 분할된 전압을 제2 기준 전압으로 유지하여 상기 제2 전원의 전압을 제어하기 위한 차동 증폭기(18)를 포함하는 전원 회로.
제2항에 있어서, 상기 임피던스 변환기(15)는 소오스 폴로워 또는 에미터 폴로워 트랜지스터(TR2)에 의해 실행되는 전원 회로.
제3항에 있어서, 상기 제2 전원을 전달하는 출력 라인과 상기 제2 전압 분할기(19) 사이에 접속된 전압 보상 트랜지스터(16)를 더 포함하는 전원 회로.
제1항에 있어서, 상기 제1 전원부(13)는 챠지 펌프(11)를 포함하는 전원 회로.
제1항에 있어서, 상기 제1 극성은 부의 극성인 전원 회로.