KR19990037421A - 몰드 bga 형 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
패드를 제외한 반도체 칩의 표면의 적어도 일부에 형성된 절연 수지막을 포함하는 반도체 칩과, 상기 절연 수지막의 일 영역에 형성된 도전층과, 여기서 상기 영역은 땜납볼이 탑재되는 위치에 대응하는 적어도 일부분을 포함하고, 상기 패드와 도전층 사이에 와이어 본딩된 제 1 금속 세선과, 상기 도전층 상에서 와이어 본딩된 제 2 금속 세선과, 상기 제 2 금속 세선의 일부를 노출시키는 홀을 포함하고 상기 반도체 칩을 봉지하는 수지부와, 상기 홀에 탑재된 땜납볼을 포함하는 반도체 칩을 구비하는 몰드 BGA 형 반도체 장치가 개시된다.
Description
첨부하는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
본 발명은 몰드 BGA(ball grid-array) 형 반도체 장치 및 그 제조 방법에 관한 것이다. BGA 란 기판의 주면 상에 볼 땜납열을 접속 배치하는 것을 의미한다.
종래의 몰드 BGA 형 반도체 장치는, 도 1a 및 1b 에 도시된 바와 같이, 엘라스토머(10)라 칭하는 완충용 탄성재를 칩(1)의 표면 상에 접합시키고, 구리 배선(12)을 칩(1)의 패드(2)에 열 압착 접합시키고, 봉지재(13)로 봉지시켜서 구성된다. 도 1a 는 패드(2)가 칩(1)의 중앙에 배치되는 상태를 도시하며, 도 1b 는 주변에 배치된 상태를 도시한다.
또한, 일본 특허 출원 공개 공보 제 3-94438(1991) 호와 제 8-204062 (1996) 호는 몰드 BGA 형 반도체 장치의 예를 개시하고 여기에서 땜납볼은 반도체 칩의 정면측(front-face side) 상의 수지 패키지의 표면에 배치된다.
이들중 일 예로서, 일본 특허 출원 공개 공보 제 3-94438(1991) 호에 개시된 반도체 장치가 도 2a 및 2b 에 도시되어 있다. 도 2a 는 땜납볼을 형성하기 이전의 반도체 장치를 도시하는 단면도이고, 도 2b 는 땜납볼을 형성한 후의 반도체 장치를 도시하는 단면도이다.
도 2a 에 도시된 바와 같이, 반도체 장치는, 반도체 칩(1)이 탑재되는 다이 패드(14)와 일체화될 더미 지지체(15;dummy support)를 형성하고, 반도체 칩(1)을 다이 패드(14)에 접착하며, 반도체 칩(1)의 패드(2)와 더미 지지체(15)를 와이어(5; 금속 세선)로 접속하고, 전체 부재를 수지 봉지시켜서 제조한다. 수지 봉지한 후, 도 2b 에 도시된 바와 같이, 도 2a 의 선 B-B' 및 C-C' 의 외측이 절단 분리되어서, 반도체 칩이 탑재된 부분이 남는다. 남겨진 부분의 표면과 와이어(5)는 와이어의 표면(5)을 노출시키기 위해서 소정의 두께를 가질 때까지 연마된다. 땜납볼(6)은 와이어(5)의 노출되고 연마된 부분에 형성된다.
그러나, 도 1a 및 1b 의 몰드 BGA 형 반도체 장치에는, 패드(2)에서 땜납볼(6)까지의 배선 구조가 폴리이미드 테이프(11)와 엘라스토머(10)를 사용하므로 재료비가 비싸지고, 접착 구조 때문에 제조 방법이 복잡해지는 문제가 있다.
또한, 도 2a 와 2b 의 BGA 형 반도체 장치에는, 더미 지지체(15)가 사용되므로 재료비가 비싸지는 문제가 있다.
따라서, 본 발명의 목적은 와이어를 통한 땜납볼의 접속이 저 비용으로 이루어질 수 있는 몰드 BGA 형 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 와이어를 통한 땜납볼의 접속이 저 비용으로 이루어질 수 있는 몰드 BGA 형 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명에 따른, 몰드 BGA 형 반도체 장치는,
패드를 제외한 반도체 칩의 표면의 적어도 일부에 형성된 절연 수지막을 포함하는 반도체 칩과,
상기 절연수지막 상의 일 영역에 형성된 도전층과, 여기서 상기 영역은 땜납볼이 탑재되는 위치에 대응하는 적어도 일부분을 포함하며,
상기 패드와 도전층 사이에 와이어 본딩된 제 1 금속 세선과,
상기 도전층 상에서 와이어 본딩된 제 2 금속 세선과,
상기 제 2 금속 세선의 일부를 노출시키는 홀을 포함하고 상기 반도체 칩을 봉지하는 수지부와,
상기 홀에 탑재된 땜납볼을 포함한다.
본 발명의 다른 양상에 따른, 몰드 BGA 형 반도체 장치를 제조하는 방법은,
패드를 제외한 반도체 칩의 표면의 적어도 일부에 절연 수지막을 형성하는 단계와,
상기 패드와 상기 도전층 사이에 와이어 본딩하고 상기 도전층 상에서 와이어 본딩하는 단계와,
상기 반도체 칩을 수지 봉지하는 단계와,
상기 도전층상에 와이어 본딩되는 금속 세선의 일부를 노출시키기 위해서 상기 봉지 수지를 관통하는 홀을 형성하는 단계와,
상기 홀에 땜납볼을 탑재하는 단계를 포함한다.
도 1a 는 종래의 중심 패드 구조의 BGA 형 반도체 장치를 도시하는 단면도이다.
도 1b 는 종래의 주변 패드 구조의 BGA 형 반도체 장치를 도시하는 단면도이다.
도 2a 는 다른 종래의 BGA 형 반도체 장치와 그 제조 방법을 도시하는 단면도이다.
도 3a 및 3b 는 본 발명에 따른 몰드 BGA 형 반도체 장치를 도시하는 평면도 및 단면도이다.
도 4a 내지 4f 는 본 발명에 따른 바람직한 실시예의 몰드 BGA 형 반도체 장치의 제조 방법을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 칩 2 : 패드
3 : 폴리이미드 4 : 알루미늄
5 : 와이어 6 : 땜납볼
7 : 수지 8 : 레이저 광
9 : 땜납볼 홀 10 : 엘라스토머
11 : 폴리이미드 테이프 12 : 구리 배선
13 : 봉지재 14 : 다이 패드
15 : 더미 지지체
본 발명의 바람직한 실시예를 도면을 참조하여 이하 설명한다.
도 3a 는 본 발명의 실시예에서 수지가 부분적으로 제거된 몰드 BGA 형 반도체 장치를 도시하는 평면도이고, 도3b 는 도 3a 의 단면도이다.
도 3a 와 3b 에 도시된 바와 같이, 알루미늄과 같은 적층 금속층(4)을 칩(1) 상에 형성된 폴리이미드막(3) 상에 기상 증착 등에 의해서 형성하고 와이어(5; 금속 세선)로 패드(2)와 연결한다. 또한, 적층 금속층(4)에는, 반전된 U-형 배선을 설치한다. 수지(7)로 봉지한 후에 구멍이 패인 수지(7)에 의해 노출된 반전된 U-형 와이어(5)에 땜납볼을 연결한다.
다음으로, 상기 몰드 BGA 형 반도체 장치를 제조하는 방법을 도 4a 내지 4f 을 참조하여 설명한다.
먼저, 도 4a 에 도시된 바와 같이, 폴리이미드(3)를 칩(1)의 표면 상에 형성하고, 땜납볼(6)을 배치하기 위해서 알루미늄(4)을 일부분에서 기상 증착시킨다.
도 4b 에 도시된 바와 같이, 패드(2)와 알루미늄층(4)의 와이어 본딩은 와이어(5)로 수행한다. 패드(2)의 위치는 칩(1) 상의 회로에 따라서 변한다. 따라서, 땜납볼(6)을 배치하기 위한 일부분에의 배선은 와이어(5)로 수행한다. 다음으로, 도 4c 에 도시된 바와 같이, 알루미늄층(4)에 와이어 본딩을 수행한다.
또한, 도 4d 에 도시된 바와 같이, 수지(7)로 수지 봉지를 수행한다. 그후, 도 4e 에 도시된 바와 같이, 도 4c 에 형성된 와이어(5)의 일부를 노출시키기 위해서 땜납볼 홀(9)을 레이저광(8)에 의해서 형성한다. 땜납볼 홀(9)은 연마(polishing)에 의해서도 또한 노출시킬 수 있지만, 레이저광을 사용하는 경우에 와이어를 손상시키지 않고 노출시킬 수 있다. 마지막으로, 도 4f 에 도시된 바와 같이, 땜납볼(6)을 땜납볼 홀(9)에 탑재한다.
상기한 바와 같이, 본 발명에서는, 칩의 절연 수지막에 형성시킨 도전층에 기인하여, 와이어 본딩을 위한 재료비가 감소되어서, 반도체 장치를 저렴하게 제조할 수 있다. 또한, 땜납볼과 금속 세선의 본딩을 용이하게 수행할 수 있다.
완전하고 명료한 설명을 위해서 본 발명을 특정 실시예에 대해서 설명하였을지라도, 첨부한 청구 범위는 이와 같이 한정되는 것이 아니라, 여기에 언급한 발명의 기본 교시에 포함되며 당업자에게 구상될 수도 있는 모든 변형예와 다른 구성을 실시할 수 있는 것으로 해석되어야 한다.
Claims (12)
- 몰드 BGA 형 반도체 장치로서,패드를 제외한 반도체 칩의 표면의 적어도 일부에 형성된 절연 수지막을 포함하는 반도체 칩과,상기 절연 수지막 상의 일 영역에 형성된 도전층과,상기 패드와 도전층 사이에 와이어 본딩된 제 1 금속 세선과,상기 도전층 상에서 와이어 본딩된 제 2 금속 세선과,상기 제 2 금속 세선의 일부를 노출시키는 홀을 포함하고 상기 반도체 칩을 봉지하는 수지부와,상기 홀에 탑재된 땜납볼을 포함하며,상기 영역은 땜납볼이 탑재되는 위치에 대응하는 적어도 일부분을 포함하는 것을 특징으로 하는 장치.
- 제 1 항에 있어서, 상기 절연 수지막은 폴리이미드막인 것을 특징으로 하는 장치.
- 제 1 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 장치.
- 제 2 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 장치.
- 몰드 BGA 형 반도체 장치 제조 방법으로서,패드를 제외한 반도체 칩의 표면의 적어도 일부에 절연 수지막을 형성하는 단계와,상기 패드와 상기 도전층 사이에 와이어 본딩하고 상기 도전층 상에서 와이어 본딩하는 단계와,상기 반도체 칩을 수지 봉지하는 단계와,상기 도전층상에 와이어 본딩되는 금속 세선의 일부를 노출시키기 위해서 상기 봉지 수지를 관통하는 홀을 형성하는 단계와,상기 홀에 땜납볼을 탑재하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 홀 형성은 레이저광을 조사하여 수행하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 절연 수지막은 폴리이미드막인 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 절연 수지막은 폴리이미드막인 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 방법.
- 제 7 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 도전층은 알루미늄층인 것을 특징으로 하는 방법.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744993B1 (ko) * | 2006-01-25 | 2007-08-02 | 삼성전기주식회사 | 다층 인쇄회로기판 및 그 제작방법 |
Families Citing this family (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2990128B2 (ja) * | 1997-10-16 | 1999-12-13 | 九州日本電気株式会社 | 半導体装置内部接続用被覆金属細線 |
US6717245B1 (en) | 2000-06-02 | 2004-04-06 | Micron Technology, Inc. | Chip scale packages performed by wafer level processing |
US6862189B2 (en) * | 2000-09-26 | 2005-03-01 | Kabushiki Kaisha Toshiba | Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device |
US7414319B2 (en) * | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
US6987034B1 (en) | 2002-01-09 | 2006-01-17 | Bridge Semiconductor Corporation | Method of making a semiconductor package device that includes singulating and trimming a lead |
US6891276B1 (en) | 2002-01-09 | 2005-05-10 | Bridge Semiconductor Corporation | Semiconductor package device |
US7190060B1 (en) | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
US6936495B1 (en) | 2002-01-09 | 2005-08-30 | Bridge Semiconductor Corporation | Method of making an optoelectronic semiconductor package device |
JP2004193497A (ja) * | 2002-12-13 | 2004-07-08 | Nec Electronics Corp | チップサイズパッケージおよびその製造方法 |
US7993983B1 (en) | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
US7170181B2 (en) * | 2003-11-19 | 2007-01-30 | International Business Machines Corporation | Optimum padset for wire bonding RF technologies with high-Q inductors |
US7538415B1 (en) | 2003-11-20 | 2009-05-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal, filler and insulative base |
US7425759B1 (en) | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
CN100372103C (zh) * | 2004-04-21 | 2008-02-27 | 美龙翔微电子科技(深圳)有限公司 | 倒装球栅阵列封装基板及其制作工艺 |
US7245023B1 (en) | 2004-06-11 | 2007-07-17 | Bridge Semiconductor Corporation | Semiconductor chip assembly with solder-attached ground plane |
US7157791B1 (en) | 2004-06-11 | 2007-01-02 | Bridge Semiconductor Corporation | Semiconductor chip assembly with press-fit ground plane |
KR101313391B1 (ko) | 2004-11-03 | 2013-10-01 | 테세라, 인코포레이티드 | 적층형 패키징 |
US7750483B1 (en) | 2004-11-10 | 2010-07-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal |
JP2006253430A (ja) * | 2005-03-11 | 2006-09-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7745944B2 (en) * | 2005-08-31 | 2010-06-29 | Micron Technology, Inc. | Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts |
US7586193B2 (en) * | 2005-10-07 | 2009-09-08 | Nhew R&D Pty Ltd | Mm-wave antenna using conventional IC packaging |
CN100447954C (zh) * | 2005-10-31 | 2008-12-31 | 胜开科技股份有限公司 | 半导体组件的球栅阵列金属球制造方法 |
US8058101B2 (en) * | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US7811863B1 (en) | 2006-10-26 | 2010-10-12 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8553420B2 (en) | 2010-10-19 | 2013-10-08 | Tessera, Inc. | Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics |
KR101075241B1 (ko) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | 유전체 부재에 단자를 구비하는 마이크로전자 패키지 |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
US9013033B2 (en) | 2011-04-21 | 2015-04-21 | Tessera, Inc. | Multiple die face-down stacking for two or more die |
US8304881B1 (en) | 2011-04-21 | 2012-11-06 | Tessera, Inc. | Flip-chip, face-up and face-down wirebond combination package |
US8970028B2 (en) | 2011-12-29 | 2015-03-03 | Invensas Corporation | Embedded heat spreader for package with multiple microelectronic elements and face-down connection |
US8952516B2 (en) | 2011-04-21 | 2015-02-10 | Tessera, Inc. | Multiple die stacking for two or more die |
US8928153B2 (en) | 2011-04-21 | 2015-01-06 | Tessera, Inc. | Flip-chip, face-up and face-down centerbond memory wirebond assemblies |
US8633576B2 (en) | 2011-04-21 | 2014-01-21 | Tessera, Inc. | Stacked chip-on-board module with edge connector |
US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
US8703538B2 (en) * | 2011-09-23 | 2014-04-22 | Stats Chippac Ltd. | Integrated circuit packaging system with external wire connection and method of manufacture thereof |
US8836136B2 (en) | 2011-10-17 | 2014-09-16 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
TWI467714B (zh) * | 2012-06-18 | 2015-01-01 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9087815B2 (en) | 2013-11-12 | 2015-07-21 | Invensas Corporation | Off substrate kinking of bond wire |
US9082753B2 (en) | 2013-11-12 | 2015-07-14 | Invensas Corporation | Severing bond wire by kinking and twisting |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2738568B2 (ja) | 1989-09-06 | 1998-04-08 | 新光電気工業株式会社 | 半導体チップモジュール |
JPH065607A (ja) * | 1992-06-18 | 1994-01-14 | Fuji Xerox Co Ltd | 電子部品の端子接続方法とこの接続方法で接続した表示/読取一体装置およびその端子接続用のループ状金属ワイヤバンプ |
US5311057A (en) * | 1992-11-27 | 1994-05-10 | Motorola Inc. | Lead-on-chip semiconductor device and method for making the same |
JP3150253B2 (ja) * | 1994-07-22 | 2001-03-26 | 三菱電機株式会社 | 半導体装置およびその製造方法並びに実装方法 |
US5659952A (en) * | 1994-09-20 | 1997-08-26 | Tessera, Inc. | Method of fabricating compliant interface for semiconductor chip |
US5528083A (en) * | 1994-10-04 | 1996-06-18 | Sun Microsystems, Inc. | Thin film chip capacitor for electrical noise reduction in integrated circuits |
JP2642074B2 (ja) | 1995-01-25 | 1997-08-20 | 九州日本電気株式会社 | ボールグリッドアレイ型半導体装置およびその製造方法 |
KR100386061B1 (ko) * | 1995-10-24 | 2003-08-21 | 오끼 덴끼 고오교 가부시끼가이샤 | 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임 |
US5674785A (en) * | 1995-11-27 | 1997-10-07 | Micron Technology, Inc. | Method of producing a single piece package for semiconductor die |
JP2859194B2 (ja) * | 1996-01-30 | 1999-02-17 | 九州日本電気株式会社 | プラスチックパッケージ型半導体集積回路及びその製造 方法 |
US5989939A (en) * | 1996-12-13 | 1999-11-23 | Tessera, Inc. | Process of manufacturing compliant wirebond packages |
US5841191A (en) * | 1997-04-21 | 1998-11-24 | Lsi Logic Corporation | Ball grid array package employing raised metal contact rings |
US6001723A (en) * | 1997-12-24 | 1999-12-14 | National Semiconductor Corporation | Application of wire bond loop as integrated circuit package component interconnect |
-
1997
- 1997-10-28 JP JP29530597A patent/JP2978861B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-26 US US09/179,154 patent/US6218728B1/en not_active Expired - Fee Related
- 1998-10-27 TW TW87117807A patent/TW417262B/zh not_active IP Right Cessation
- 1998-10-27 KR KR1019980045068A patent/KR100304681B1/ko not_active IP Right Cessation
- 1998-10-28 CN CN98120497A patent/CN1215921A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744993B1 (ko) * | 2006-01-25 | 2007-08-02 | 삼성전기주식회사 | 다층 인쇄회로기판 및 그 제작방법 |
Also Published As
Publication number | Publication date |
---|---|
TW417262B (en) | 2001-01-01 |
JPH11135663A (ja) | 1999-05-21 |
CN1215921A (zh) | 1999-05-05 |
JP2978861B2 (ja) | 1999-11-15 |
US6218728B1 (en) | 2001-04-17 |
KR100304681B1 (ko) | 2001-11-02 |
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