JPH06196824A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH06196824A JPH06196824A JP35813292A JP35813292A JPH06196824A JP H06196824 A JPH06196824 A JP H06196824A JP 35813292 A JP35813292 A JP 35813292A JP 35813292 A JP35813292 A JP 35813292A JP H06196824 A JPH06196824 A JP H06196824A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- epi
- insulating film
- wafer
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【目的】 工程が簡略化して製造歩留りが向上し、ま
た、放熱性がよくなるので素子の寿命が長くなる 半導
体素子の製造方法を提供する。 【構成】 半導体素子用エピウェハ１１のエピ側の面上
に電極１２を設け、次いで、前記電極１２面上に絶縁膜
１８パターンを形成し、次いで、前記電極１２面上に前
記絶縁膜１８よりも厚い金メッキ層パッド１４を形成
し、次いで、上記エピウェハ１１を、エピ側の面で、ス
テム１６に取り付けられたヒートシンク１５上にダイボ
ンディングする。
た、放熱性がよくなるので素子の寿命が長くなる 半導
体素子の製造方法を提供する。 【構成】 半導体素子用エピウェハ１１のエピ側の面上
に電極１２を設け、次いで、前記電極１２面上に絶縁膜
１８パターンを形成し、次いで、前記電極１２面上に前
記絶縁膜１８よりも厚い金メッキ層パッド１４を形成
し、次いで、上記エピウェハ１１を、エピ側の面で、ス
テム１６に取り付けられたヒートシンク１５上にダイボ
ンディングする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に関する。
に関する。
【０００２】
【従来技術】従来、エピサイドダウンでダイボンディン
グする半導体レーザ素子は、例えば、図２に示す以下の
ような方法で製作されていた。即ち、 １）先ず、ＢＨ構造を有する半導体レーザ用エピウェハ
１を用意し、そのエピ側の面上にｐ電極２を、基板側の
面上にｎ電極３を設ける（図２（ａ））。 ２）フォトリソグラフィの手法により、レジストのパタ
ーンをｐ電極２上に形成する。次いで、ｐ電極２上に厚
さ５μｍの金メッキを施した後、レジストを除去し、島
状の金パッド４を形成する（図２（ｂ））。 ３）次いで、上記処理を施したウェハ１を、へき開によ
りチップ７を形成する。次いで、このチップ７を、エピ
側、即ち、ｐ電極２側を下にして、ステム６に取り付け
られたヒートシンク５上に、Ａｕ−Ｓｎ半田でダイボン
ディングする（図２（ｃ））。 ４）最後に、電流注入用ワイヤーを取り付け、キャンを
被せる。
グする半導体レーザ素子は、例えば、図２に示す以下の
ような方法で製作されていた。即ち、 １）先ず、ＢＨ構造を有する半導体レーザ用エピウェハ
１を用意し、そのエピ側の面上にｐ電極２を、基板側の
面上にｎ電極３を設ける（図２（ａ））。 ２）フォトリソグラフィの手法により、レジストのパタ
ーンをｐ電極２上に形成する。次いで、ｐ電極２上に厚
さ５μｍの金メッキを施した後、レジストを除去し、島
状の金パッド４を形成する（図２（ｂ））。 ３）次いで、上記処理を施したウェハ１を、へき開によ
りチップ７を形成する。次いで、このチップ７を、エピ
側、即ち、ｐ電極２側を下にして、ステム６に取り付け
られたヒートシンク５上に、Ａｕ−Ｓｎ半田でダイボン
ディングする（図２（ｃ））。 ４）最後に、電流注入用ワイヤーを取り付け、キャンを
被せる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
半導体レーザ素子の製造方法には、次のような問題があ
った。即ち、 １）チップをダイボンディングする際に、Ａｕ−Ｓｎ半
田がチップエピ側の電極の外側に回り込み、電極以外の
チップ部分とＡｕ−Ｓｎ半田がショートする恐れがあ
る。 ２）前記ショートを避けるためには、金パッドを１０μ
ｍ以上に厚くする必要があるが、そうすると、コストが
上昇する。
半導体レーザ素子の製造方法には、次のような問題があ
った。即ち、 １）チップをダイボンディングする際に、Ａｕ−Ｓｎ半
田がチップエピ側の電極の外側に回り込み、電極以外の
チップ部分とＡｕ−Ｓｎ半田がショートする恐れがあ
る。 ２）前記ショートを避けるためには、金パッドを１０μ
ｍ以上に厚くする必要があるが、そうすると、コストが
上昇する。
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決した半導体素子の製造方法を提供するもので、半導体
素子用エピウェハのエピ側の面上に電極を設け、次い
で、前記電極面上に絶縁膜パターンを形成し、次いで、
前記電極面上に前記絶縁膜よりも厚い金メッキ層パッド
を形成し、次いで、上記エピウェハを、エピ側の面で、
ステムに取り付けられたヒートシンク上にダイボンディ
ングすることを特徴とするものである。
決した半導体素子の製造方法を提供するもので、半導体
素子用エピウェハのエピ側の面上に電極を設け、次い
で、前記電極面上に絶縁膜パターンを形成し、次いで、
前記電極面上に前記絶縁膜よりも厚い金メッキ層パッド
を形成し、次いで、上記エピウェハを、エピ側の面で、
ステムに取り付けられたヒートシンク上にダイボンディ
ングすることを特徴とするものである。
【０００５】
【作用】上述のように、エピウェハのエピ側の面上に電
極を設け、次いで、前記電極面上に絶縁膜パターンを形
成し、次いで、前記電極面上に前記絶縁膜よりも厚い金
メッキ層パッドを形成する。そうすると、エピウェハの
エピ側の面は金メッキ層パッド以外の部分が電気絶縁性
のある膜で被われているため、ダイボンディングに用い
る半田がチップエピ側の電極の外側に回り込んでも、電
極以外のチップ部分と半田がショートする恐れはない。
そのため、金メッキ層パッドの厚さも薄く（１〜２μｍ
程度）することができ、コストを低減することができ
る。さらに、ヒートシンクに接触している絶縁膜を通じ
て発熱を逃がすことができ、放熱性がよくなる。
極を設け、次いで、前記電極面上に絶縁膜パターンを形
成し、次いで、前記電極面上に前記絶縁膜よりも厚い金
メッキ層パッドを形成する。そうすると、エピウェハの
エピ側の面は金メッキ層パッド以外の部分が電気絶縁性
のある膜で被われているため、ダイボンディングに用い
る半田がチップエピ側の電極の外側に回り込んでも、電
極以外のチップ部分と半田がショートする恐れはない。
そのため、金メッキ層パッドの厚さも薄く（１〜２μｍ
程度）することができ、コストを低減することができ
る。さらに、ヒートシンクに接触している絶縁膜を通じ
て発熱を逃がすことができ、放熱性がよくなる。
【０００６】
【実施例】以下、図面に示した実施例に基づいて本発明
を詳細に説明する。図１は、本発明にかかる半導体レー
ザ素子の製造方法の一実施例の工程説明図である。その
工程は以下の通りである。即ち、 １）先ず、ＢＨ構造を有する半導体レーザ用エピウェハ
１１を用意し、そのエピ側の面上にｐ電極１２を、基板
側の面上にｎ電極１３を設ける（図２（ａ））。 ２）フォトリソグラフィの手法により、厚さ１μｍのエ
ポキシ樹脂膜１８のパターンをｐ電極２上に形成する。 ３）次いで、ｐ電極１２上に厚さ１〜１．５μｍの金メ
ッキを施し、エポキシ樹脂膜１８よりも厚い島状の金パ
ッド１４を形成する（図２（ｂ））。 ４）次いで、上記処理を施したエピウェハ１１をへき開
し、チップ１７を形成する（図２（ｃ））。 ５）次いで、このチップ１７を、エピ側、即ち、ｐ電極
１２側を下にして、ステム１６に取り付けられたヒート
シンク１５上に、Ａｕ−Ｓｎ半田でエピサイドダウンダ
イボンディングする（図２（ｄ））。 なお、本発明は上記実施例に限定されず、ＬＥＤなどの
エピサイドダウンボンディングを必要とする素子に適用
でき、絶縁膜もエポキシ樹脂に限定されることはない。
を詳細に説明する。図１は、本発明にかかる半導体レー
ザ素子の製造方法の一実施例の工程説明図である。その
工程は以下の通りである。即ち、 １）先ず、ＢＨ構造を有する半導体レーザ用エピウェハ
１１を用意し、そのエピ側の面上にｐ電極１２を、基板
側の面上にｎ電極１３を設ける（図２（ａ））。 ２）フォトリソグラフィの手法により、厚さ１μｍのエ
ポキシ樹脂膜１８のパターンをｐ電極２上に形成する。 ３）次いで、ｐ電極１２上に厚さ１〜１．５μｍの金メ
ッキを施し、エポキシ樹脂膜１８よりも厚い島状の金パ
ッド１４を形成する（図２（ｂ））。 ４）次いで、上記処理を施したエピウェハ１１をへき開
し、チップ１７を形成する（図２（ｃ））。 ５）次いで、このチップ１７を、エピ側、即ち、ｐ電極
１２側を下にして、ステム１６に取り付けられたヒート
シンク１５上に、Ａｕ−Ｓｎ半田でエピサイドダウンダ
イボンディングする（図２（ｄ））。 なお、本発明は上記実施例に限定されず、ＬＥＤなどの
エピサイドダウンボンディングを必要とする素子に適用
でき、絶縁膜もエポキシ樹脂に限定されることはない。
【０００７】
【発明の効果】以上説明したように本発明によれば、半
導体素子用エピウェハのエピ側の面上に電極を設け、次
いで、前記電極面上に絶縁膜パターンを形成し、次い
で、前記電極面上に前記絶縁膜よりも厚い金メッキ層パ
ッドを形成し、次いで、上記エピウェハを、エピ側の面
で、ステムに取り付けられたヒートシンク上にダイボン
ディングするため、エピウェハとヒートシンク間の電気
的ショートを確実に防ぐことができるので、製造歩留り
が向上し、また、放熱性がよくなるので素子の寿命が長
くなり、さらに、従来に比較して、レジストを除去する
工程がなくなり、金パッドの厚さが薄くなるので、コス
トが低減するという優れた効果がある。
導体素子用エピウェハのエピ側の面上に電極を設け、次
いで、前記電極面上に絶縁膜パターンを形成し、次い
で、前記電極面上に前記絶縁膜よりも厚い金メッキ層パ
ッドを形成し、次いで、上記エピウェハを、エピ側の面
で、ステムに取り付けられたヒートシンク上にダイボン
ディングするため、エピウェハとヒートシンク間の電気
的ショートを確実に防ぐことができるので、製造歩留り
が向上し、また、放熱性がよくなるので素子の寿命が長
くなり、さらに、従来に比較して、レジストを除去する
工程がなくなり、金パッドの厚さが薄くなるので、コス
トが低減するという優れた効果がある。
【図１】（ａ）〜（ｄ）は、本発明に係る半導体レーザ
素子の製造方法の一実施例の工程説明図である。
素子の製造方法の一実施例の工程説明図である。
【図２】（ａ）〜（ｃ）は、従来の半導体レーザ素子の
製造方法の工程説明図である。
製造方法の工程説明図である。
１１ エピウェハ １２、１３ 電極 １４ 金パッド １５ ヒートシンク １６ ステム １７ チップ １８ エポキシ樹脂膜
Claims (1)
- 【請求項１】 半導体素子用エピウェハのエピ側の面上
に電極を設け、次いで、前記電極面上に絶縁膜パターン
を形成し、次いで、前記電極面上に前記絶縁膜よりも厚
い金メッキ層パッドを形成し、次いで、上記エピウェハ
を、エピ側の面で、ステムに取り付けられたヒートシン
ク上にダイボンディングすることを特徴とする半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813292A JPH06196824A (ja) | 1992-12-24 | 1992-12-24 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813292A JPH06196824A (ja) | 1992-12-24 | 1992-12-24 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196824A true JPH06196824A (ja) | 1994-07-15 |
Family
ID=18457713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35813292A Pending JPH06196824A (ja) | 1992-12-24 | 1992-12-24 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196824A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026719B2 (en) * | 2003-02-26 | 2006-04-11 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with a heat spreader |
| JP2013232672A (ja) * | 2013-07-08 | 2013-11-14 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| WO2023140224A1 (ja) * | 2022-01-24 | 2023-07-27 | ヌヴォトンテクノロジージャパン株式会社 | 半導体レーザ装置及び半導体レーザ素子の製造方法 |
-
1992
- 1992-12-24 JP JP35813292A patent/JPH06196824A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026719B2 (en) * | 2003-02-26 | 2006-04-11 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with a heat spreader |
| JP2013232672A (ja) * | 2013-07-08 | 2013-11-14 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| WO2023140224A1 (ja) * | 2022-01-24 | 2023-07-27 | ヌヴォトンテクノロジージャパン株式会社 | 半導体レーザ装置及び半導体レーザ素子の製造方法 |
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