KR19980081140A - 기억 장치용 예비 제어 부를 가진 집적 회로 - Google Patents

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Abstract

본원 발명에 따른 집적 회로(10)는 중앙 처리 장치(CPU)(12)와 하나 또는 그 이상의 기억 장치 뱅크들을 구성하는 다수의 기억 장치 블록들(26-34)을 포함한다. 다수의 전원 제어 스위치들(38-42)이 다수의 외부 전압 공급 신호들 중 상기 각각의 기억 장치 블록(26-34)에 제공될 신호를 다이내믹하게(dynamic: of a force that produces power or movement) 선택하는 데 사용된다. 상기 전원 제어 스위치들(38-42)은 한 레지스터(24)에 데이터를 기록하므로 써 소프트웨어로부터 배치(configuration: an arrangement of the parts of sth for a particular purpose, usu so that it can be used with other equipment)될 수 도 있고 혹은 테스트 제어 회로(22)에 의해 이네이블 되거나 VDD 전원 전압 이상에 응답하여 자동적으로 이네이블 될 수 있다. 그 외에, 지능 제어기(intelligent controller)가, 기타 다른 모든 기억 장치 뱅크들이 낮은 전원 예비 모드(a low power stand-by mode)에 있는 동안 단지 현재 접근된 기억 장치 뱅크들 또는 최근에 접근된 기억 장치 뱅크들만이 높은 전원 레벨에서 작동될 수 있도록, 상기 기억 장치 뱅크들로부터의 데이터 접근들 및 명령어 인출들(instruction fetches)의 실행 흐름에 응답하여 상기 전원 제어 스위치들을 다이내믹하게 제어할 수 있다.

Description

기억 장치용 예비 제어 부를 가진 집적 회로
본원 발명은 일반적으로 데이터 처리 시스템들, 및 특히 한 집적 회로 내에서 예비 기억 장치(standby memory)로서 다수의 기억 장치 뱅크들 사이에서 한 기억 장치 뱅크 세트를 다이내믹하게(dynamic: of a force that produces power or movement) 선택하는 것에 관한 것이다.
마이크로컨트롤러들, 마이크로프로세서들, 및 임의 접근 기억 장치들(RAM)과 같은 현대의 집적 회로들에 있어서, 이들 집적 회로들(ICs)에는 전형적으로 하나 이상의 전원 신호(예를 들면, 예비 전원 신호 및 정상 동작 전원 신호 등)가 제공된다. 하나의 제 1 전원 신호가 정상 기능 모드 IC 동작을 위해 사용(예를 들면 VDD)되는 반면, 하나의 제 2 전원 신호가 스탠바이 모드 IC 동작을 위한 백업 전원으로 사용된다(예를 들면, VSTBY). 현대의 설계들에 있어서, 집적 회로(IC)내의 전체 기억 장치 어레이는 백업 전원에 의해 백업되거나 또는 이 백업 전원에 의해 백업되지 않는다. 그러므로, 제 1 전원 신호가 사용되지 않고 기억 장치 어레이가 제 2 전원 신호에 의해 백업될 경우, 전원 이상이전에 해당 기억 장치 어레이에 저장되었던 데이터가 이 기억 장치 어레이에 계속 유지된다. 그러나, 상기 제 1 전원 신호가 사용되지 않고 기억 장치 어레이가 상기 제 2 전원 신호에 의해 백업되지 않을 경우, 전원 이상이전에 해당 기억 장치에 저장되었던 데이터는 사라지게 된다.
상기 비 유연성(inflexible: that cannot be changed or adapted to particular circumstances) 시스템을 사용할 때, 집적 회로(IC)의 사용자는 제 1 전원 신호가 사용되지 않을 때 항상 기억 장치 어레이 안에 저장된 모든 데이터가 사라지거나 또는 계속 유지되는 상태에 있게된다. 이 시스템에서는 해당 기억 장치의 일정 부분들이 제 2 전원 신호에 의해 백업되는 동안 다른 기억 장치 부분들이 제 2 전원 신호에 의해 백업되지 않도록 어떠한 유연성도 존재하지 않는다. 따라서, 기억 장치 백업은 점진적인 프로그래밍에 기초하여(on a piece-meal programmable basis) 실행될 수 없다. 그러므로, 이 유연성의 부재는 해당 부분에 의해 소모되는 전력 및 해당 집적 회로(IC)의 폭 넓은 응용 가능성 및 유연성을 위한 기능에 큰 영향을 준다.
그러므로, 하나의 예비 전원 신호(또는 낮은 전원 신호)가 다수의 기억 장치 뱅크들 또는 블록들을 구비하는 기억 장치 어레이내의 하나의 기억 장치 뱅크 또는 블록에 선택적으로 연결되도록 허용하는 방법이 요구된다. 이 부가된 기능(functionality)은 확장된 IC 전원 관리, 선택성 데이터 유지 관리, 및 보다 유연성이 큰 전력 손실 응답을 허용하기에 적합하다.
일반적으로, 본원 발명은 한 집적 회로(IC)내에 스위치들을 제공하는 것을 수반하며, 이 때 상기 스위치들은 스위치 출력들에 대해 다수의 독립적인 전압 공급 신호들 중 한 신호를 공급한다. 스위치 출력들에 공급된 전압을 변화시키므로 써, 전원 이상 발생 시, 상이한 기억 장치 뱅크들 및/또는 블록들이 백업되도록 선택될 수 있는 반면, 기타 다른 기억 장치 뱅크들 및/또는 블록들은 선택되지 않는다. 그 외에, 상기 스위치 출력들에 공급된 전압을 변화시키므로 써, 상이한 기억 장치 뱅크들 및/또는 블록들이 동일한 시간 주기들 동안 상이한 전원 전압들을 수신할 수 있다. 예컨대, 각각의 기억 장치 뱅크 또는 블록이 VDD, 예비 전원(VSTBY), 또는 낮은 전압 공급원에 연결되도록 독립적으로 배치될 수 있다. 이들 두개 또는 그 이상의 전원 신호들은, 각기 분리된 기억 장치 블록들 또는 뱅크들에 대해 시스템이 요구하는 바에 따라 상이한 전압 공급원들에 의해 전력이 공급될 수 있도록 해당 집적 회로 안의 하나 또는 그 이상의 기억 장치 블록들 또는 뱅크들에 선택적으로 연결될 수 있다.
본원에서는 어떤 전압 공급원 신호가 어떤 기억 장치 뱅크로 루트 되는 지를 제어하는 네 개의 방법이 교시되며, 이때 이들 방법들 중 하나 또는 그 이상의 방법이 해당 IC내의 각 스위치에 의해 사용될 수 있다. 제 1 방법에 있어서, 하나의 테스트 제어 회로는 하나 또는 그 이상의 스위치들을 이네이블시켜 정상 기능의 VDD 전원대신 하나 또는 그 이상의 기억 장치 뱅크들에 대해 예비 전압을 제공하게 하는 제어 신호를 출력한다. 제 2 방법에서, 사용자 접근 가능 레지스터(24)는 VDD가 공급되지 않을 때 어떤 기억 장치 뱅크들이 예비 전압 VSTBY을 수신하는 지 다이내믹하게 선택하는 반면(즉, 스탠바이 기억 장치가 선택됨), VDD가 공급되지 않을 때 어떤 기억 장치 뱅크들이 계속 해서 VDD 전원에 연결되는 지를 선택하기 위해(즉, 비 예비(non-stand-by) 기억 장치가 선택됨)사용자 또는 소프트웨어에 의해 기록될 수 있다. 제 3 방법에 있어서, 상기 스위치들은 한 전원에 이상이 있을 경우, 상기 스위치들이, 메인 전원의 이상에도 불구하고 선택된 기억 장치 뱅크들의 내용들을 유지할 수 있는 제 2 예비 또는 백업 전원을 자동적으로 선택할 수 있도록, 설계될 수 있다. 제 4 방법에 있어서, 해당 집적 회로내의 지능 제어 회로는 접근되고 있는(최근에 접근되거나 또는 가장 빈번하게 접근되는) 기억 장치 뱅크들만을 고-전력 모드로 선택적으로 이네이블 시키는 반면, 이들 기억 장치 뱅크들이 접근되고 있지 않거나 또는 가까운 미래에도 쉽게 접근되지 않을 때 이들 기억 장치 뱅크들을 저-전력 데이터-유지 동작 모드로 선택적으로 디스에이블 시키기 위해 실행 흐름, 소프트웨어 명령어들의 프리페칭(prefetching) 및/또는 기억 장치 로케이션 데이터 접근을 모니터 할 수 있다. 한 세트의 스위치들을 통해 상기 방법들 중 하나 또는 그 이상의 방법을 사용하므로 써, 어떤 기억 장치 뱅크들 또는 블록들이 예비 기억 장치로 지정되고 또 어떤 기억 장치 뱅크들 또는 블록들이 비 예비 기억 장치로 지정되는 지를 다이내믹하게 결정하기 위해 보다 큰 유연성이 사용자에게 부여된다. 특히, 이들 방법들 중 하나 또는 그 이상의 방법이 상기 기억 장치 중 어느 부분이 백업되어 자체 데이터를 유지하고, 또 어떤 기억 장치 부분이 백업되지 않고 전원 이상 시 자체 데이터를 잃어버리게 되는지를 결정하기 위해 사용될 수 있다. 이것은 한 시스템 내에서 전력 소모에 대한 사용자의 얼마간의 제어를 허용하는 추가의 이점을 제공하며 아울러 한 데이터 처리 시스템 내에서 기억 장치 전력 분배를 실행함에 있어 보다 큰 유연성을 허용한다.
도 1 - 본원 발명에 따른 전원-스위칭가능 기억 장치 뱅크들 및 블록들을 포함하는 데이터 처리 시스템을, 블록도로, 도시한 도면.
도 2 - 본원 발명에 따른 도 1 에서 전압 공급을 스위치 하는 데 사용될 수 있는 스위칭 회로를, 회로 배선도로, 도시한 도면.
도 3 - 본원 발명에 따른 도 1 에서 전압 공급을 스위치 하는 데 사용될 수 있는 다른 스위칭 회로를, 회로 배선도로, 도시한 도면.
도 4 - 본원 발명에 따른 집적 회로에서 전압 단자들 사이에서 스위치 하도록 도 1에서 사용될 수 있는 또 다른 스위칭 회로를, 회로 배선도로, 도시한 도면.
도 5 - 본원 발명에 따른 기억 장치 접근 또는 소프트웨어 실행 흐름에 의해 RAM 의 뱅크들 및 블록들 또는 그 중 하나에 공급된 낮은 전원 및 정상 전원 전압들을 지능적이고도 다이내믹하게 제어하는데 사용될 수 있는 제어기를, 블록도 형태로, 도시한 도면.
도 6 - 본원 발명에 따른 기억 장치 접근 또는 소프트웨어 실행 흐름에 의해 RAM 뱅크들 및 블록들 또는 그 중 하나에 공급된 낮은 전원 및 정상 전원 전압들을 지능적이고도 다이내믹하게 제어하는데 사용될 수 있는 다른 제어기를, 블록도 형태로, 도시한 도면.
도 7 - 본원 발명에 따른 기억 장치 접근 또는 소프트웨어 실행 흐름에 의해 RAM 뱅크들 및 블록들 또는 그 중 하나에 공급된 낮은 전원 및 정상 전원 전압들을 지능적이고도 다이내믹하게 제어하는데 사용될 수 있는 다른 제어기를, 블록도 형태로, 도시한 도면.
도 8 - 본원 발명의 한 실시 예에 따른 제어 회로에 대한 흐름도.
※ 도면의 주요 부분에 대한 부호의 설명
10: 집적 회로 12: CPU
22: 테스트 제어 회로 24: 레지스터
26-34: 기억 장치 블록들 38-42: 전원 제어 스위치들
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 기술하겠다.
본원의 보다 간단하고 명료한 설명을 위해, 도면들에 도시된 소자들은 반드시 축소되어 도시되지 않음이 인지될 것이다. 예컨대, 이들 소자 중 몇몇은 명료성을 위해 다른 소자들에 비해 확대된다. 또한, 적절하다고 생각될 경우, 대응하는 또는 유사한 소자들을 나타내기 위해 참조 번호들이 본원의 도면들 사이에서 반복된다.
도 1 은 본원 발명의 한 실시 예에 따른 집적 회로(10)를 도시한다. 집적 회로(10)는 중앙 처리 장치(CPU)(12), 제어 회로(20), 기억 장치 어레이(11), 및 스위치 회로(13)를 포함한다. 도 1에서, CPU(12)는 임의의 크기 및 임의의 주파수에서 명령어들 또는 집적 회로 데이터를 실행 또는 처리하는 임의의 CPU일 수 있다. 그러나, 본원 발명은 마이크로컨트롤러들 또는 마이크로프로세서들에 제한되지 않고 SRAM과 같이 CPU가 없는 집적 회로들에서 또한 사용될 수 도 있다. CPU(12)는 데이터 버스(14)와 어드레스 버스(16), 및 제어 신호들(18)을 통해 제어 회로(20)와 통신한다. 제어 회로(20)는 도 1에서 기억 장치 어레이(11)에 대해 판독 및 기록 접근을 제공하기 위해 CPU(12)와 양방향으로 통신한다. 아울러, 제어 회로(20)는 스위치 회로(13)를 제어하며, 그에 따라 제어 회로(20)는 다수의 전압 공급 단자들 중 어느 단자가 선택된 기억 장치 뱅크들 또는 블록들에 연결되는 지를 결정할 것이다.
기억 장치 어레이(11)는 다수의 기억 장치 블록들(26-34)을 포함하며, 이 때 각각의 기억 장치 블록은 다수의 SRAM 셀 들 또는 DRAM 셀 들과 같은 휘발성 기억 장치 셀 들을 포함한다. 기억 장치 블록들(26-34)은 각 블록이 다른 모든 기억 장치 블록들에 대해 선택된 전압과 무관한 공급 전압을 수신하도록 선택될 수 있거나 또는 몇몇 기억 장치 뱅크들을 가진 시스템으로 구성될 수 있다. 기억 장치 뱅크들의 경우, 각각의 뱅크는 하나 또는 양호하게는 그 이상의 블록들을 포함하며, 이 때 해당 뱅크내의 모든 블록들은 하나의 세트로서 공급 전압을 선택할 수 있다. 특히, 도 1에서, 기억 장치 블록들(34 및 32)은 하나의 단일 뱅크로 구성되며, 기억 장치 블록(30)은 자립형(stand-alone) 단일 기억 장치 블록 뱅크이며, 기억 장치 블록들(26 및 28)은 제 3 기억 장치 뱅크로 구성된다. 도 1에서, 전원 신호들은 뱅크 단위로 루트 되며, 이 때 한 뱅크 안의 모든 블록들은 전원 전압의 견지에서 동일하게 취급된다. 일반적으로, 한 기억 장치 뱅크는 전원을 목적으로 기억 장치 셀의 한 집합적 세트로 취급되는 하나 또는 그 이상의 집합적 기억 장치 블록들을 포함하는 기억 장치 어레이(11)의 임의의 부분이다. 다수의 감지 증폭기(26a-34a)가 개별적으로 각각의 기억 장치 블록들(26-34)에 연결된다. 이들 감지 증폭기들(26a-34a)은 CPU(12)가 기억 장치 블록들(26-34)내에 저장된 정보에 접근할 수 있도록 기억 장치 블록들(26-34)로부터의 판독 동작들을 이네이블 한다. 아울러, 데이터는 또한 도 1에 도시된 한 어드레스 버스(36)를 거쳐 기억 장치 블록들(26-34)에 기록될 수 있다. 일반적으로, 어드레스 버스(36)는 제어 회로(20)를 거쳐 CPU(12)와 기억 장치 어레이(11)사이에서 양방향으로 통신하는 양방향 버스이다.
스위칭 회로(13)는 다수의 전원 제어 스위치들을 포함한다. 도 1의 기억 장치 어레이(11)가, 한 예로서, 세 개의 서로 구별되는 기억 장치 뱅크들로 구성되는 것으로 도시되기 때문에, 세 개의 서로 구별되는 전원 제어 스위치들(38-42)이 도 1에 도시된다. 각각의 전력 제어 스위치(38-42)는 VDD 라인, 저 전원 라인, 또는 예비 전압 라인과 같은 다수의 전력 라인들에 연결된다. 특히, 도 1에서, 각각의 전원 제어 스위치(38-42)는 VDD 전원 전압 라인 및 예비(VSTBY)전원 전압 라인에 연결되며, 이때 상기 VDD 전원 전압 라인상의 전압은 예비 전원 전압 라인 상의 전압과 일치한다. 전원 제어 스위치들(38-42)은 도 1에서 규정된 세 개의 기억 장치 뱅크들 각각에 대해 VDD 신호 또는 VSTBY 신호를 선택한다. VSTBY 또는 VDD의 선택은 전원 제어 스위치들(38-42)로 실행된 특정 설계에 따라 좌우된다. 특히, VSTBY 또는 VDD의 선택은 어떤 기억 장치 뱅크들 또는 블록들이 VDD에 이상이 발생할 경우 백업되도록 선택되는 지에 따라 좌우된다. 도 2-4(이후 보다 상세히 논의됨)에서, 전원 제어 스위치들(38-42)중 어느 한 스위치를 실행시키기는 데 사용될 수 있는 세 개의 가능 스위칭 회로들이 존재한다. 도 2의 스위칭 회로(43)가 전원 제어 스위치들(38-42)중 어느 한 스위치에서 사용하도록 선택되는 경우, 이 전원 제어 스위치는 제어 회로(20)내에서 레지스터(24)의 사용을 요하지 않을 것이다. 스위칭 회로(43)를 사용하므로 써, 이 스위칭 회로에 연결된 기억 장치 뱅크 또는 블록이 비-예비 기억 장치로 선택된다. 특히, 한 기억 장치 블록에 대한 VDD 신호가 없어지거나 또는 이상이 발생할 경우, 스위칭 회로(43)는 해당 기억 장치 블록 내에 데이터를 유지하도록 상기 기억 장치 블록을 예비 전압 VSTBY으로 자동 스위칭할 수 없다. 그러므로, 스위칭 회로(43)에 연결된 기억 장치 뱅크는 비-예비 기억 장치이며, 이 때 VDD의 손실은 해당 기억 장치 뱅크 내에서의 데이터의 손실을 초래한다. 그러나, 스위칭 회로(43)는 테스트 제어 회로(22)에 의해 제어될 수 있으며, 이 테스트 제어 회로는 도 1에서 제어 회로(20)안에 위치하게 된다. 테스트 제어 회로(22)로부터의 테스트 신호 출력이 이네이블 될 때, 스위칭 회로(43)는 기억 장치 뱅크들을 VDD로부터 분리시키고 이 기억 장치 뱅크들을 소프트 에러 테스팅(soft error testing)과 같은 테스팅을 위해 VSTBY에 연결하며, 이 경우 테스트 신호는 소프트 에러 테스트 신호로 지칭된다. 전력이 손실될 때, 기억 장치 내용들은 스위칭 회로(43)를 사용하여 손실되나, 동시에 보다 작은 전력이 기억 장치 데이터 유지의 결여로 인해 집적 회로(10)에 의해 소모된다. 그러므로, 중요하지 않은 프로그램 및 데이터 정보가 비-예비 기억 장치로 선택된 기억 장치내에 위치하게 될 수 도 있다.
다른 형태에 있어서, 하나 또는 모든 전원 제어 스위치들(38-40)가 도 3의 스위칭 회로(45)를 통해 수행되도록 선택될 수 있다. 스위칭 회로(45)사용시, 레지스터(24)는 스위칭 회로(45)에 대한 제어를 실행하도록 사용될 수 없다. 대신, 상기 전압 VSTBY은 일단 VDD 전원 신호가 일정한 임계 전압이하로 떨어지면 스위칭 회로(45)에 의해 자동적으로 선택된다. 예컨대, VDD가 3 volts에서 공칭이고 약 2 volts의 임계치 이하로 간신히 떨어질 경우, 스위칭 회로(45)는 VDD로 부터 VSTBY로 스위칭된다. 게다가, 도 1의 테스트 제어 회로(22)는 테스트 신호를 출력하는데 사용될 수 있으며, 그에 따라 스위칭 회로(45)는 앞서 논의된 바와 같은 테스트 동작들을 위해 VDD에서 VSTBY로 전압 공급을 스위칭하도록 강요될 수 있다.
또 다른 실시예에 있어서, 하나 또는 모든 전원 제어 스위치들(38-42)이 도 4에서와 같은 스위칭 회로(47)로서 실행되도록 선택될 수 있다. 스위칭 회로(47)에 의해, 사용자는 예비 또는 낮은 전원 전압이 선택되는지 여부 또는 정상 기능 VDD 전압이 도 1에 도시된 레지스터(24)내에 하나 또는 그 이상의 비트들로 이루어진 제어 값을 기록하므로 써 선택되도록 프로그래밍될 수 있다. 게다가, 스위칭 회로(47)는 VDD 전압이 이상이 발생하거나 일정한 임계치 이하로 떨어질 때 자동적으로 VSTBY 전압을 선택할 수 있다. 더욱이, 도 1에서 테스트 제어부(22)로부터의 테스트 신호 출력이 스위칭 회로(47)로 하여금 VDD 전압 공급으로 부터 VSTBY 전압 공급으로 변화시키도록 강요하도록 하는데 사용될 수 있다.
다른 실시예에 있어서, 도 2-4의 세 개의 모든 스위칭 회로 또는 그의 복수개의 서브 세트가 도 1의 전력 제어 스위치들(38-42)에서 제공될 수 있다. 이 설계에 있어서, 사용자는 하드웨어 리세트, 소프트웨어등을 거쳐 어떤 형태의 스위칭 회로(도 2-4중 임의의 하나)가 도 1의 각각의 기억 장치 뱅크에 인가되는 지를 선택할 수 있다. 예컨대, 이 시스템에 의해, 사용자는 1 시간 주기에, 전원 제어 스위치(38)가 스위칭 회로(43)가 되고, 전원 제어 스위치(40)가 스위칭 회로(45)가 되며, 전원 제어 스위치(42)가 스위칭 회로(47)가 되도록 배치하는 반면, 다른 시간 주가에 집적 회로(10)가 전원 제어 스위치(38)가 스위칭 회로(45)가 되고, 전원 제어 스위치(40)가 스위칭 회로(47)가 되며, 전원 제어 스위치(42)가 스위칭 회로(45)가 되도록 배치할 수 있다. 다시 말해, 각각의 전력 제어 스위치(38-42)에 대해 추가 N-방식 스위치를 제공하고 도 2-4로부터 선택된 스위칭 회로들중 N개를 전원 제어 스위치들(38-42)내에 위치하게 허용하므로 써, 사용자는 VSTBY 및 VDD 스위칭 제어 회로(20)중 어느 형태가 특정 기억 장치 뱅크들에 대해 실행할 수 있는지 효과적으로 프로그래밍할 수 있다. 기본적으로, 도 1의 회로는 다이내믹 사용자 제어 VSTBY/VDD 기억 장치 제어를 허용한다. VSTBY가 VDD보다 낮은 전압일 경우, VSTBY는 낮은 전원 전압이 될 수 있고 VDD는 정상 모드 기능 전압일 수 있다. 본원의 실시예들이 두개 전압 이상이 전원 제어 스위치들(38-42)에 의해 선택될 수 있도록 허용한다는 사실을 주목하는 것이 중요하다. 예컨대, VSTBY, VDD, 및 VLPWR(voltage low power)이 다른 실시 예에서 도 1의 전력 제어 스위치들(38-42)에 입력들로서 제공될 수 있다.
한 가능 실시 예에 대한 예로서, 전원 제어 스위치(38)가 스위칭 회로(43)으로 형성되고, 전원 제어 스위치(40)가 스위칭 회로(45)로 형성되며, 전원 제어 스위치(42)가 스위치 회로(47)로 형성된다고 가정하자. 이 구조에 있어서, 스위칭 회로(43)에 의해 형성된 전원 제어 스위치(38)는 기억 장치 블록들(26 및 28)을 포함하는 기억 장치 셀 뱅크를 제어할 것이다. 기억 장치 블록들(26 및 28)이 스위칭 회로(43)에 의해 제어되므로, VDD에 이상이 발생할 때, 스위칭 회로(43)는 기억 장치 블록들(26 및 28)에 전력을 공급하도록 자동적으로 VSTBY를 선택할 수 없다. 그러므로, 기억 장치 블록들(26 및 28)은 비 예비 기억 장치로 선택된다. 그러나, 테스트 제어 회로(22)는 테스트 동작들을 실행하기 위해 기억 장치 블록들(26및 28)을 VSTBY 전원 모드로 하기 위해 전원 제어 스위치(38)를 제어할 수 있다. 끝으로, 레지스터(24)는 스위칭 회로(43)에 대해 어떠한 제어도 실행할 수 없으며, 그러므로, 기억 장치 블록들(26 및 28)의 보다 적은 사용자 프로그래밍 가능 소프트웨어 제어가 스위칭 회로(43)를 사용하여 가능하다.
이 예에서 스위칭 회로(45)에 따라 설계된 전원 제어 스위치(40)는 기억 장치 블록들(32 및 34)을 제어한다. 그러므로, 전원 제어 스위치(40)는 전원 VDD가 이상이 발생했을 때 기억 장치 블록들(32 및 34)을 VSTBY로 자동 스위칭할 것이다. 아울러, 테스트 제어 회로(22)는 전원 제어 스위치(40)로 하여금 테스트 동작들 실행시 VDD 대신 VSTBY를 사용하도록 강요할 수 있다. 끝으로, 레지스터(24)는 전원 제어 스위치(40)에 대해 어떠한 제어도 실행하지 않으며, 그러므로 전원 제어 스위치(40)가 스위칭 회로(45)에 따라 설계될 때 적은 소프트웨어 프로그래밍가능 기능들이 기억 장치 블록들(32 및 34)에 대해 가능하다.
전원 제어 스위치(42)가 스위칭 회로(47)에 따라 설계된다. 그러므로, 상기 테스트 제어 회로(22)로 부터의 테스트 신호 출력이 전원 제어 스위치(42)로 하여금 강제로 VDD 전압 대신 VSTBY 전압을 기억 장치 블록(30)에 공급하게 하는데 사용될 수 있다. 아울러, 레지스터 뱅크(24)가 스프트웨어 프로그램 제어 또는 파워-온 리세트 제어가 일정한 시간 주기들 동안 기억 장치 블록(30)에 연결되는 전압원에 관해 기억 장치 블록(30)에 대해 실행되도록 하나 또는 그 이상의 프로그래밍가능 비트들을 거쳐 전원 제어 스위치(42)에 대해 제어를 실행할 수 있다. 더욱이, VDD가 이상이 발생할 경우, 상기 VSTBY가 스위칭 회로(47)에 따라 기억 장치 블록(30)에 전력을 공급하도록 자동 스위칭될 것이다.
그러므로, 전원 제어 스위치(38)가 스위칭 회로(43)에 따라 설계되고, 전원 제어 스위치(40)가 스위치 회로(45)에 따라 설계되며, 전원 제어 스위치(42)가 스위칭 회로(47)에 의해 설계되므로 써, 기억 장치 블록들(26 및 28)은 비-예비 기억 장치가 되고, 기억 장치 블록들(34 및 32)은 예비 기억 장치가 되며, 기억 장치 블록(30)은 소프트웨어 프로그래밍 가능 제어 예비 기억 장치가 된다. 다른 실시예에서, 레지스터내의 하나 또는 그 이상의 비트들은 동작동안 VSTBY 또는 VDD로의 연결을 강제로 실행하는데 사용될 수 있으며 동시에 레지스터(24)로부터 하나 또는 그 이상의 비트들이 VDARR에 연결된 기억 장치 뱅크가 예비 기억 장치 인지 아니면 비-예비 기억 장치인지 여부를 결정하는데 사용될 수 있거나 이중 하나가 가능할 수 있다.
특정 스위치 회로들에 대한 논의가 이제 도 2-4에 따라 이루어진다.
도 2는 도 1에서 하나 또는 그 이상의 전원 제어 스위치들(38-42)을 실행시키는데 사용될 수 있는 간단하고도 물리적으로 작은 스위칭 회로(43)를 도시한다. 스위치 회로(43)는 도 1에 도시된 VSTBY 전압에 의해 전력이 공급되는 네 개의 인버터들(50, 52, 54, 및 56)을 포함한다. 그 외에, 스위치 회로(43)는 도 1에 도시된 VDD 신호에 의해 전력이 공급되는 인버터(58)를 포함한다. 스위치 회로(43)는 또한 멀티플렉서 회로(60)를 포함하며, 이 멀티플렉서 회로(60)는 출력으로서 VSTBY 전압 또는 VDD 전압을 제공한다. 멀티플렉서 회로(60)의 출력은 기억 장치 어레이에 연결된 전압 공급 신호(VDARR)로서 도시되며 도 1에서 VDARR로서 도시된다. 스위치 회로(43)는 또한 CPU(12) 또는 제어 회로(20)에 대해 어떤 전압, 즉 VDD 또는 VSTBY중 어떤 전압,이 출력 VDARR상에서 구동되는 지를 나타내기 위해 제어 회로(20) 또는 CPU(12)중 하나로 전달될 수 있는 상태 신호를 제공한다. 일반적으로, 스위치 회로(43)는 2-1 멀티플렉서이며, 이 때 테스트 신호는 선택 입력으로서 기능하며 VSTBY 및 VDD 신호들은 상기 2-1 멀티플렉서에 대한 두개의 입력이다. 상기 테스트 제어 회로(22)로부터의 출력으로서 테스트 신호를 이네이블 또는 디스에이블하므로 써, VDD 또는 VSTBY가 도 1에 도시된 특정 기억 장치 블록 또는 뱅크에 대해 선택된다.
도 3은 도 1의 전원 제어 스위치들(38-42)중 하나 또는 그 이상의 스위치로서 사용될 수 있는 대체 스위칭 회로(45)를 도시한다. 스위치 회로(45)는 RC 회로(70), NAND 게이트(72), RC 회로(84), 인버터(74), 인버터(76), 인버터(78), 인버터(80), 멀티플렉서 회로(82), 인버터(86), 인버터(88), 및 인버터(90)를 구비한다. RC 회로(70)는 잡음이 존재하는 VDD 공급 전압 신호 상에서의 변동을 안정화시키기 위해 사용된다. 도 1의 테스트 제어 회로(22)로 부터 출력된 VDD 신호 및 테스트 신호가 NAND 게이트(72)에 입력된다. 다른 RC 회로(84)가 본 시스템으로 부터 잡음을 차단시키기 위해 NAND 게이트(72)의 출력에 연결된다. RC 회로(84)에 의해 제공된 필터링된 신호가 다수의 인버터들(74, 76, 및 80)에 제공되며, 이 때 이들 인버터들(74, 76, 및 78)은 VSTBY 전압에 연결된다. 인버터(78)는 이 인버터(78)의 본래 경향이 VDD에 이상이 발생할 때 낮아지도록 VDD전압에 연결된다. 다수의 인버터들(74-80)이 멀티플렉서 회로(82)에 피드된다. 회로(70 내지 80)및 RC 회로(84)가 멀티플렉서(82)에 대해 선택 신호를 제공한다. 멀티플렉서 회로(82)에 대한 두개의 입력들은 도 3 및 도 1에 도시된 바와 같이 VDD 신호 및 VSTBY 신호이다.
적절한 선택 신호에 응답하여, VDD 또는 VSTBY중 하나가 도 1에 도시된 바와 같이 멀티플렉서 회로(82)의 VDD 어레이(VDARR)출력으로서 제공된다. 게다가, 스위치 회로(45)는 두 개의 상태 신호들을 제공한다. 제 1 상태 신호(ARRAY STATUS SIGNAL)가 기억 장치 어레이(11)에 제공되므로써 기억 장치 어레이(11)가 어떤 전원이 어떤 기억 장치 뱅크들에 공급되는 지를 결정할 수 있게 된다. 제 2 상태 신호(CONTROL STATUS SIGNAL)가 제어 회로(20)에 제공되므로써 제어 회로(20)에 대해 집적 회로(10)안의 기억 장치 전원 구조들이 알려지게 된다. 멀티플렉서 회로(60)에 의해 제공된 제 1 상태 신호가 또한 다수의 인버터들(74, 76, 및 80)에 제공되며, 이 때 이들 인버터들(74, 76, 및 80)은 VSTBY 전압에 연결되고, 그들의 출력은 제 2 상태 신호가 된다. 스위치 회로(45)는 VDD에 이상이 발생할 때 VSTBY가 자동적으로 VDARR 출력에 연결되도록 설계된다. 게다가, 스위치 회로(45)는 도 1의 테스트 제어 회로(22)에 의해 제공된 테스트 신호에 응답하도록 설계된다. 다시 말해, 테스트 신호가 이네이블될 때, VSTBY가 VDARR의 출력에 제공되며 테스트 신호가 디스에이블될 때 VDD신호가 VDARR의 출력에 제공된다.
도 4는 도 3에 도시된 것과 유사한 스위칭 회로(47)를 도시한다. 스위칭 회로(45)에 관해 도시되고 논의된 모든 기능들은 스위칭 회로(47)에 대해서도 마찬가지로 가능하다. 그러나, 스위치 회로(47)는 스위치 회로(45)에 제공된 기능에 대해 부가의 기능을 제공한다. 스위치 회로(45)와는 달리, 스위치 회로(47)는 도 1의 레지스터(24)에 의해 제어될 수 있다. 하나 또는 그 이상의 이진 값들을 레지스터(24)에 기록하므로써, 스위치 회로(47)에 따라 설계된 하나 또는 그 이상의 스위치들이 출력 VDARR상에 VDD 또는 VSTBY를 지능적으로 제공하도록 프로그래밍될 수 있다. 이 지능적 소프트웨어 사용자 프로그래밍가능 응답은 이네이블시키기 위해, OR 게이트(92)가 스위치 회로(47)를 형성하도록 스위치 회로(45)에 부가되며, 아울러 레지스터(24)안에 배치된 D 플립-플롭이, 도 4 에 도시된 바와 같이 사용된다. 한 실시 예에서, 레지스터(24)는 CPU(12)에서 실행되고 있는 소프트웨어 명령에 응답하여 스위치 회로(47)에 제어 신호를 제공한다. 특히, 레지스터(24)안에 배치된 D 플립-플롭은, 어드레스 버스(16)에 의해 선택될 시, 입력으로서 도 1에서의 데이터 버스(14)로부터의 최소한 1비트를 수신하며, 이 입력에 응답하여 상기 D 플립 플롭은 한 제어 신호를 OR 게이트(92)에 송출한다. 다시 말해, 컴퓨터 프로그래머 또는 집적 회로(10)의 사용자에 의해 제공된 소프트웨어가 어떤 전압 전력 핀이 IC(10)S내의 어떤 기억 장치 뱅크들 또는 블록들에 연결되는 지를 제어하기 위해 레지스터(24)내의 이진 값들을 프로그래밍하는데 사용될 수 있다.
한 형태에 있어서, VSTBY는 VDD에 일치하는 값을 가진 전압이 될 수 있다. 이 형태에서, 사실상의 어떠한 전력 절약도 VDD와 VSTBY사이의 스위칭시 실현되지 않으며, VSTBY는 VDD에 이상이 발생할 시 기억 장치의 내용을 그대로 유지하지 백업 전압으로 간단히 사용된다. 제어 회로(20)는 VSTBY 모드가 엔터될 시 여러 기억 장치 블록들의 내용이 보호되도록 VSTBY 모드 시 기억 블록들을 락킹하거나 또는 그렇지 않을 수 있다. 다른 형태에 있어서, VSTBY는 VDD보다 작은 전압일 수 있다. 이 형태에서, VSTBY 전압이 기억 장치 뱅크에서 동작가능할 때, SRAM 셀들 또는 DRAM 셀들을 포함할 수 도 있는 기억 장치 뱅크는 저장 장치내에 논리 값들을 유지 하나, 적은 전력을 소모할 것이다. 그러므로, 도 1에 도시된 스위칭은 기억 장치 어레이(11)에서 전력 관리를 실행하는데 사용될 수 있다.
도 5는 기억 장치 블록들(26 내지 34)을 VDD 또는 예비(VSTBY) 전압 공급 핀들에 선택적이고도 독립적으로 연결하도록 사용될 수 있는 제어기(100)를 도시한다. 도 5의 제어기는 도 1의 제어 회로(20)내에 위치하게 된다. 제어기(100)는 CPU(12)에 의해 제공된 어드레스들을 모니터할 것이다. 도 5에서 어드레스 102로 도시된, 제공된 어드레스들은 오퍼런드 판독들/기록들 및/또는 오피코드 페치들이 될 수 도 있다. 제어기(100)뒤의 연산 개념은 CPU(12)에 의해 제공된 어드레스들이 제어기(100)에 의해 관찰될 수 있으며, 그에 따라 현재 CPU(12)에 의해 접근되고 있는 기억 장치 블록 또는 뱅크만이 높은 전력의 VDD 모드로 전력이 공급될 수있고 그에 따라 도 1에서 다른 모든 기억 장치 셀들이 VSTBY 또는 낮은 전력 모드로 된다. 다시 말해, 상기 기억 장치 뱅크들 또는 기억 장치 블록들이 프로그램 실행 흐름이 CPU(12)에서 다이내믹하게 변화함에 따라 프로그랩 실행 흐름에 의해 VDD로 선택적으로 이네이블 또는 디스에이블된다. 기억 장치 블록들(26-34)을 통한 프로그램 실행 흐름을 지능적으로 모니터하므로써, 액티브하게 사용되고 있는 기억 장치의 선택된 부분들만이 이네이블될 수 있으며, 그에 따라 다른 모든 기억 장치 부분들이 도 1의 집적 회로(10)내에서 전체 전력을 유지하도록 낮은 전력 모드로 배치된다.
도 5는 어드레스(102)를 도시한다. 어드레스(102)의 N 비트는 어떤 기억 장치 어레이(11)가 각각의 특정 기억 장치 판독 또는 기록 동작에 대해 액세스되는지 나타내고 디코딩하기 위해 사용된다. 어드레스(102)의 N 비트들이 CPU(12)에 의해 제공될 때, 그들은 래치(104) 또는 유사한 저장 장치에 의해 래치된다. 일단 어드레스(102)의 N비트가 래치(104)에서 래치되면, 래치(104)는 비교 회로(106)가 어드레스(102)의 새로운/상이한 N비트가 CPU(12)에 의해 제공되는 것을 결정할 때 까지 새로운 값을 저장하도록 다시 클럭이 제공되며, 이 때 이들 새로운/상이한 N비트는 앞서 래치(104)에 저장된 N비트에 일치하지 않는다. 그러므로, 비교 회로(106)는 래치(104)의 현재 이진수 출력을 CPU(12)로부터 제공된 어드레스(102)의 새로운 N비트 세트와 비교하며, 상기 새로운 N비트 어드레스(102)가 현재 래치(104)에 저장된 어드레스(102)의 N비트와 상이할 때에만 이 어드레스의 N비트를 래치한다.래치(104)에 저장된 이진수 값은 디코더(108)에 출력된다. N이 도 5에서 4일 경우(즉, 4 어드레스 비트들이 뱅크/블록을 디코딩하는데 사용됨), 디코더(108)의 출력은 16개의 이진수 신호들로 이루어질 것이다. 디코더(108)의 16개의 출력들 또는 2N출력중, 단지 하나의 출력이 시간적으로 어느 한 시점에서 이네이블될 것이다. 이들 16개의 신호들 또는 2N개의 이진 신호들이 그때 도 1의 레지스터(24)에 기록되며, 이 때 도 5의 출력들 110은 도 1의 기억 장치 어레이(11)에서 기억 장치의 단지 하나의 블록 또는 뱅크만을 턴온(즉, VDD로 전력을 공급)시키는데 사용된다.
제어기(100)가 도 1의 집적 회로(10)에서 작은 표면적을 점유하는 반면, 제어기(100)는 모든 실시예에 대한 최적의 해결책이 될 수 없다. 예컨대, CPU(12)가 10개의 명령어중 5개의 명령어가 기억 장치 블록(30)에 위치하고 다른 5개의 명령어가 기억 장치 블록(32)안에 위치하는 루핑 방식으로 한 세트의 10개의 명령어를 실행할 경우, 도 5의 래치(104)는 루프를 통해 매 5번의 기억 장치 판독들 마다 스위칭 상태가 될 것이다. 다시 말해, 제어기(100)는 전후 기억 장치 블록(30)이네이블 및 기억 장치 블록(32)디스에이블을 반복할 것이며, 그 후 모든 루프에서 기억 장치 블록(30)을 디스에이블하는 동안 기억 장치 블록(32)을 이네이블할 것이다. 이 기억 장치 뱅크들 또는 블록들사이에서의 반복은 몇몇 설계에 있어서 불합리한 것이 될 수 도 있다. 이 반복은 집적 회로(10)내의 회로가, 한 기억 장치 블록이 VSTBY 및 VDD가 디스에이블된 상태에서 이네이블 상태로 되기 전에 VDD로 시간이 경과함에 따라 충전될 것을 요구하면서 사실상 상이한 전압들이 될 때 특히 불합리해질 것이다. 다른 상황에서, 예컨대, CPU(12)는 도 1의 기억 장치 블록(34)로부터의 코드를 실행할 수 도 있는 반면 도 1의 기억 장치 블록(26)에서 데이터를 접근시킨다. 이 경우, 제어기(100)는 또한 기억 장치 블록(34)와 기억 장치 블록(26)사이에서 반복할 것이다. 일정한 환경들에서 이 반복을 피하기 위해, 도 6-7의 제어기들이 제공된다.
도 6은 도 1에서의 제어 회로(20)안에 위치할 수 도 있는 제어기(121)를 도시한다. 제어기(121)는 제어기(121)의 목적이 전력 소모를 개선하기위해 현재 사용되고 있거나 또는 과거에 최근에 사용되었던 RAM 뱅크들을 이네이블시키는 제어 신호를 제공하는 것이라는 면에서 도 5의 제어기(100)와 유사하다. 다시 말해, 제어기(121)는 기억 장치 블록들(26-34)에 대한 가장 최근의 접근들을 고속으로 처리하며 단지 전체 소모된 전력을 감소시키기위해 접근된 고속으로 처리되거나 최종적으로 몇개의 블록들/뱅크들을 이네이블시키는 특수 목적의 캐쉬이다. 최소 최근 사용(LRU) 대체 알고리즘이 도 6의 제어기(121)에서 실행된다.
도 6은 특별히 단지 세 개의 기억 장치 뱅크들 또는 블록들만이 레지스터들(126-130)을 통해 캐쉬에 저장되는 것을 도시하며, 이 때 최적의 설계에 있어서 세개의 레지스터들(126-130)내의 어떠한 두개의 값도 일치하지 않는다. 그러나, 세 개 이상 또는 세 개 이하의 셀 뱅크들 또는 블록들이 캐쉬에 저장될 수 있으며, 그에 따라 도 1의 시스템에서 이네이블되는 기억 장치의 량을 제어하게 된다는 것을 주목해야 한다. 도 6에서, CPU(12)는 어드레스들의 열을 제공한다. CPU(12)에 의해 제공된 어드레스들은 어드레스 버퍼(122)에 의해 래치되거나 바로 어드레스 버퍼(124a)및 멀티플렉서(124c)를 포함하는 제어 회로(124)에 제공된다. 도 6의 제어 회로(124)는 도 8에서 아웃라인된 동작을 가진 상태 기기및 멀티플렉스 스위칭 회로를 포함한다.
CPU(12)가 초기에 어드레스 및 데이터 정보를 처리할 것을 시작 할 때, 레지스터(126-130)는 비워질 것이다. 제어 회로(124)는 레지스터들(126-130)이 비워지게되는 것을 깨달을 것이며 그러므로 서로 구별되는 N 비트의 제 1 세개의 세트가 어드레스 버퍼(122)를 통해 발생함에 따라 도 6의 N 비트의 제 1 세 개의 세트들을 레지스터들(126-130)로 고속 처리하게 될 것이다. 레지스터(126-130)가 유효 어드레스 비트들로 채워진 후, 도 8의 상태 기기는 제어 회로(124)에 의해 실행되며 결국 레지스터들(126-130)의 내용상에 LRU 대체 방법을 실행하게 된다.도 6의 제어 회로를 기술하기 위해, 도 8의 논의가 도움이 된다.
도 6에서, 5개의 기억 장치 뱅크들이 시간적으로 임의의 시점에서 개별적으로 이네이블될 수 있다. 이들 5개의 기억 장치가 뱅크 1 내지 뱅크 5로 지칭된다고 가정하자. 아울러 CPU(12)에 의해 접근된 제 1 의 세 개의 기억 장치 뱅크들이 뱅크들(1-3)이라고 가정하자. 뱅크(1)에 관련된 어드레스 비트들이 레지스터(126)에 저장되고, 뱅크(2)의 어드레스 비트들이 레지스터(128)에 저장되며, 뱅크(3)의 어드레스 비트들이 레지스터(130)에 저장된다. 제어기(121)의 이 초기화 후, CPU(12)가 다시 한번 뱅크(1)에 접근한고 가정하자. 최소 최근 사용 알고리즘(LRU)이 도 8의 상태 기기에 사용되므로, 뱅크 1이 레지스터(126-130)의 정상으로 이동되어야하는 반면, 다른 가장 최근에 사용된 뱅크들(2 및 3)을 유지한다. 레지스터들(126-130)에서의 순서가 뱅크(1)가 레지스터들(126-130)에 의해 형성된 LRU 구조의 정상에 위치하고, 뱅크(2)가 레지스터(128)내에 위치하며, 뱅크(3)가 레지스터(130)내에 위치하므로, CPU(12)가 뱅크에 다시 한번 접근하므로 인해 어떠한 변화도 레지스터(126-130)에 일어날 필요가 없다( 즉, 레지스터(130)는 이미 디폴트에 의해 적절한 순서의 기억 장치 뱅크들을 포함함). 그러므로, 도 8에 도시된 바와 같이, 새로운 인입 어드레스 X가 레지스터 A(레지스터 126)에 저장된 값에 일치할 때, 어떠한 변화도 레지스터들(126-130)내에서 이루어지지 않는다.
그러나, CPU(12)로 부터의 새로운 인입 어드레스 X가 레지스터(128)에 저장된 뱅크(2)에 일치한다고 가정하자. X가 레지스터(128)에 저장된 B의 값에 일치하므로, 도 8의 상태도가 레지스터(128)내의 값이 레지스터(126)로 이동함을 나타내는 반면, 레지스터(126)내의 값이 레지스터(128)로 우선적으로 하향 이동되며, 그에 따라 레지스터(130)의 내용이 LRU 구조에서 최하위 우선순위로 유지된다. 기본적으로, 인입 어드레스 X가 레지스터(128)내의 값과 일치할 때, 128에서의 값이 가장 최근에 사용된 로케이션이 되며 큐의 정면으로 이동되어야 하며 그에 따라 다른 두개의 나머지 소자들은 큐의 단부 근처에 위치하게 된다.
레지스터(126)가 가장 최근에 사용되는 것으로 뱅크(1)을 저장하고, 레지스터(126)가 뱅크(2)를 저장하며, 레지스터(130)가 최소 최근에 사용된 뱅크로 뱅크(3)를 저장하는 최초의 구조라고 가정하자. 도 8의 흐름도는 새로운 어드레스 X가 레지스터(130)에 저장된 값 C에 일치할 때, 레지스터(130)의 내용이 레지스터(126)로 이동되고(최고 최근 사용 로케이션으로 백업됨), 레지스터(128)의 내용이 레지스터(130)로 이동되며, 레지스터(126)의 내용이 레지스터(130)로 이동됨을 나타낸다. 레지스터들 내용의 스위칭은 제어 회로(124)안에 위치한 멀티플렉서 회로(124c)에 의해 실행된다.
뱅크들(1 내지 3)이 각각 레지스터들(126-130)에 각각 저장된다고 가정하자. 상기 CPU(12)가 뱅크(4)에 접근한다고 가정하자. 뱅크 3이 큐의 최하위 우선 순위 로케이션에 저장되므로, 도 8은 뱅크 4를 지칭하는 새로운 어드레스 X가 새로운 최고 최근 사용 아이템으로서 레지스터(126)내로 이동됨을 나타낸다. 레지스터(126)내에 존재했던 뱅크(1)는 레지스터(128)로 이동되며 큐/캐쉬에서 제 2 의 우선 순위를 갖는다. 최소 최근 사용 소자는 이제 도 6에서 레지스터(128)로 부터 레지스터(130)로 이동되는 뱅크(2)가 된다. 앞서 레지스터(130)에 저장되었던 뱅크(3)는 이제 전체 큐로 부터 이동되며 더 이상 도 6의 시스템내에 존재하지 않으며 그러므로 더이상 VDD로의 연결에 의해 이네이블되지 않는다. 그러므로, 뱅크(4)가 접근될 때, 레지스터(126)는 뱅크 4를 포함하며, 레지스터(128)는 뱅크 1의 어드레스 비트들을 포함하며, 레지스터(130)는 뱅크 2의 어드레스 비트들을 포함하며, 이 때 도 6의 제어기(121)는 단지 가장 최근에 사용된 뱅크들(1, 2, 및 4)만을 이네이블하는 반면, 뱅크들(3 및 5)은 낮은 전력 동작 모드에 있게 될 것이다.
이해되어야 하는 바와 같이, 제어 회로(124)를 통해 실행되는 상태 기기와 함께 레지스터(126-130)는 세 개의 가장 최근 사용된 기억 장치들이 레지스터들(126-130)에 의해 식별/저장되게 허용해준다. 도 8을 참조하여 앞서 기술된 바와 같이 레지스터들(126, 128, 및 130)사이에 이동을 실행하기 위해, 도 6의 비교기 논리(132)는 도 8로부터 흐름을 결정하는데 사용된다. 상기 디코더들(134-138)및 OR 논리(140)는 도 1의 레지스터(24)에 제어 신호들을 송출하도록 사용된다. 디코더들(134-138)은 각각 이네이블 되어야 하는 가장 최근에 사용된 기억 장치의 세 개의 기억 장치 뱅크들을 나타내는 하나의 핫 제어 신호를 발생시킨다. 상기 OR 논리(140)는 레지스터(24)에 저장되는 세 개의 이네이블 값들을 발생시키도록 디코더들로(134-138)로 부터 세 개의 이네이블된 신호들을 함께 논리적으로 논리 OR할 것이다. 레지스터(24)는 그후 도 1에서의 기억 장치의 세 개의 가장 최근에 사용된 기억 장치 뱅크들을 이네이블하도록 이들 세 개의 이네이블된 값들을 사용할 것이다. 제어기(121)에 저장되지 않은 기억 장치의 다른 모든 뱅크들은 낮은 전력의 예비 모드로 디스에이블 또는 배치된다. 이 LRU/캐쉬 대체 기법및 다수의 엔트리 캐쉬는 앞서 논의된 반복을 회피하나, 실행될 보다 많은 실리콘 표면적을 요구하게 된다.
도 7은 대체 제어기(120)를 도시한다. 제어기(121 및 120)사이의 주된 차이점은 제어기의 제어 회로(125)가 제어 회로(124)와는 다소 상이한 방식으로 동작한다는 것이다. 샤도우 레지스터들 및/또는 멀티플렉서 회로를 사용하는 대신, 하나 또는 그 이상의 일시적인 저장 레지스터들(124d)이 직렬 또는 병렬 방식으로 레지스터들(126-130)사이에서 내용의 적절한 스위칭을 실행하도록 어드레스 버퍼(124e)와 함께 사용될 수 있다. 기본적으로, 도 6 및 도 7의 제어기들은 유사하며 상태 기기 동작에 있어서의 미소한 변화를 가지면서 앞서 논의된 것과 동일한 기능을 갖는다.
도 8은 각각 도 6 및 도 7 의 제어 회로(124) 및 제어 회로(125)의 기능적 동작을 도시한다. 도 8은 도 6을 참조로 하여 앞서 논의되었으며 여기에서는 간결함을 위해 중복해서 기술되지 않는다.
따라서, 본원 발명에 따라 반도체 장치에서 불필요한 크로스바 전류를 크게 감소시키거나 또는 제거하는 회로 및 레이아웃이 제공된다. 본원 발명이 특정 실시예를 참조하여 기술 및 설명되었을 지라도, 본원 발명이 이들 기술된 실시예들에 제한되지 않음을 인지해야 한다. 본원 기술에 숙련된 자들은 변경 및 수정이 본원 발명의 사상 및 범주를 벗어나지 않고 이루어질 수 있다. 그러므로, 본원 발명은 첨부된 특허 청구 범위에 해당하는 한 모든 변경 및 수정을 포함해야만 한다.

Claims (5)

  1. 집적 회로에 있어서,
    제 1 의 다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34)과;
    제 1 의 전원 라인과;
    제 2 의 전원 라인과;
    제어 회로(20)와;
    상기 제 1 의 다수의 휘발성 기억 장치 셀들에 연결된 출력 단자들과, 상기 제 1 의 전원 라인에 연결된 제 1 입력 단자와, 상기 제 2 의 전원 라인에 연결된 제 2 의 입력 단자, 및 상기 제어 회로에 연결된 제 3 의 입력 단자를 가진 제 1 의 전원 제어 스위치(38, 40, 42)와;
    제 2 의 다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34); 및
    상기 제 2 의 다수의 휘발성 기억 장치 셀들에 연결된 출력 단자, 상기 제 1 의 전원 라인에 연결된 제 1 입력 단자, 상기 제 2 전원 라인에 연결된 제 2 의 입력 단자, 및 상기 제어 회로에 연결된 제 3 입력 단자를 가진 제 2 전원 제어 스위치(38, 40, 42)를 구비하는 집적 회로.
  2. 집적 회로에 있어서, 다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34);
    제 1 의 전원 라인;
    제 2 의 전원 라인;
    중앙 처리 장치(12);
    상기 중앙 처리 장치에 연결된 제어 신호를 발생시키기 위한 제어 회로(20); 및
    상기 다수의 휘발성 기억 장치 셀들에 연결된 출력 단자와; 상기 제 1 의 전원 라인에 연결된 제 1 입력 단자와; 상기 제 2 의 전원 라인에 연결된 제 2 입력 단자, 및 상기 제어 회로에 연결된 제 3 입력 단자를 가진 전원 제어 스위치(38, 40, 42)로서, 이 때 상기 전원 제어 스위치는 상기 다수의 휘발성 기억 장치 셀들을 상기 제어 신호에 응답하여 상기 제 1 전원 라인 및 제 2 전원 라인중 하나에 전기적으로 연결하는 전원 제어 스위치를 구비하는 집적 회로.
  3. 집적 회로에 있어서,
    제 1 의 다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34)과;
    제 1 의 전원 라인과;
    제 2 의 전원 라인과;
    중앙 처리 장치(12)와;
    상기 중앙 처리 장치에 연결된 제어 회로(20)와;
    상기 제 1 의 다수의 휘발성 기억 장치 셀들에 연결된 출력 단자들과, 상기 제 1 의 전원 라인에 연결된 제 1 입력 단자와, 상기 제 2 의 전원 라인에 연결된 제 2 의 입력 단자, 및 상기 제어 회로에 연결된 제 3 의 입력 단자를 가진 제 1 의 전원 제어 스위치(38, 40, 42)와;
    제 2 의 다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34); 및
    상기 제 2 의 다수의 휘발성 기억 장치 셀들에 연결된 출력 단자, 상기 제 1 의 전원 라인에 연결된 제 1 입력 단자, 상기 제 2 전원 라인에 연결된 제 2 의 입력 단자, 및 상기 제어 회로에 연결된 제 3 입력 단자를 가진 제 2 전원 제어 스위치(38, 40, 42)를 구비하는 집적 회로.
  4. 집적 회로에 있어서,
    다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34);
    제 1 전원 라인과;
    제 2 전원 라인과;
    제어 신호를 발생시키기 위한 제어 회로(20); 및
    상기 다수의 휘발성 기억 장치 셀들을 상기 제어 신호 수신에 응답하여 상기 제 1 전원 라인 및 상기 제 2 전원 라인중 하나에 전기적으로 연결시키는 수단을 구비하는 집적 회로.
  5. 집적 회로에 있어서,
    다수의 휘발성 기억 장치 셀들(26, 28, 30, 32, 34);
    제 1 전원 라인;
    제 2 전원 라인;
    중앙 처리 장치(12);
    상기 다수의 휘발성 기억 장치 셀들을 상기 제 1 전원 라인 및 제 2 전원 라인중 하나에 전기적으로 연결시키기위한 수단; 및
    상기 중앙 처리 장치 및 상기 다수의 휘발성 기억장치 셀들을 전기적으로 연결시키기위한 수단에 연결된 제어 회로(20)를 구비하는 집적 회로.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
TW457485B (en) * 1998-09-08 2001-10-01 Siemens Ag Integrated semiconductor-memory
KR100275751B1 (ko) * 1998-11-09 2000-12-15 윤종용 구조가 간단한 반도체 메모리 장치
JP2000215680A (ja) * 1999-01-21 2000-08-04 Mitsubishi Electric Corp メモリ制御回路
US6327664B1 (en) * 1999-04-30 2001-12-04 International Business Machines Corporation Power management on a memory card having a signal processing element
US6175530B1 (en) * 1999-05-14 2001-01-16 Xilinx, Inc. Method for detecting low power on an FPGA interface device
US6330639B1 (en) * 1999-06-29 2001-12-11 Intel Corporation Method and apparatus for dynamically changing the sizes of pools that control the power consumption levels of memory devices
US6226200B1 (en) * 1999-11-17 2001-05-01 Motorola Inc. In-circuit memory array bit cell threshold voltage distribution measurement
DE19964018A1 (de) 1999-12-30 2001-07-12 Bosch Gmbh Robert Anordnung zur Spannungsversorgung eines flüchtigen Halbleiterspeichers
US20030126413A1 (en) * 2000-01-06 2003-07-03 Tony S. El-Kik Processor system including internal address generator for implementing single and burst data transfers
US6691235B1 (en) 2000-07-27 2004-02-10 International Business Machines Corporation Automatic voltage regulation for processors having different voltage requirements and unified or split voltage planes
US6622198B2 (en) * 2000-08-31 2003-09-16 United Memories, Inc. Look-ahead, wrap-around first-in, first-out integrated (FIFO) circuit device architecture
JP4216457B2 (ja) * 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
US6597620B1 (en) * 2001-07-18 2003-07-22 Advanced Micro Devices, Inc. Storage circuit with data retention during power down
JP2003133417A (ja) * 2001-10-26 2003-05-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその設計方法
US6512705B1 (en) * 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices
JP2003173682A (ja) * 2001-12-04 2003-06-20 Seiko Epson Corp 半導体記憶装置、メモリシステムおよび電子機器
US7002859B2 (en) * 2002-07-02 2006-02-21 Dell Products L.P. On-die switchable test circuit
US6738305B1 (en) * 2002-07-25 2004-05-18 Taiwan Semiconductor Manufacturing Company Standby mode circuit design for SRAM standby power reduction
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
US6938146B2 (en) * 2002-12-19 2005-08-30 International Business Machines Corporation Memory power management using prefetch buffers
JP2005071556A (ja) * 2003-08-28 2005-03-17 Renesas Technology Corp 半導体記憶装置および半導体集積回路装置
US6917555B2 (en) * 2003-09-30 2005-07-12 Freescale Semiconductor, Inc. Integrated circuit power management for reducing leakage current in circuit arrays and method therefor
DE102004003323A1 (de) * 2004-01-22 2005-08-18 Infineon Technologies Ag Halbleiterspeichervorrichtung und Schaltungsanordnung
JP4549711B2 (ja) * 2004-03-29 2010-09-22 ルネサスエレクトロニクス株式会社 半導体回路装置
DE102004047764B4 (de) 2004-09-30 2006-08-10 Infineon Technologies Ag Speicheranordnung, Verfahren zum Betrieb und Verwendung einer solchen
US7752410B1 (en) * 2005-01-14 2010-07-06 Oracle America, Inc. System and method for accessing data in a multicycle operations cache
US7400206B2 (en) * 2005-03-24 2008-07-15 Silicon Laboratories Inc. Clock circuit with programmable load capacitors
US7370214B2 (en) * 2005-03-24 2008-05-06 Silicon Laboratories Inc. Automatically switching power supply sources for a clock circuit
US20070081409A1 (en) * 2005-09-23 2007-04-12 Wuu John J Reduced bitline leakage current
JP5168471B2 (ja) * 2008-02-05 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4354001B1 (ja) 2008-07-03 2009-10-28 Ｎｅｃエレクトロニクス株式会社 メモリ制御回路および集積回路
US7924650B2 (en) * 2009-06-30 2011-04-12 Oracle America, Inc. Dynamically controlled voltage regulator for a memory
JP2011123970A (ja) * 2009-12-14 2011-06-23 Renesas Electronics Corp 半導体記憶装置
US8909957B2 (en) 2010-11-04 2014-12-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Dynamic voltage adjustment to computer system memory
US8611169B2 (en) 2011-12-09 2013-12-17 International Business Machines Corporation Fine granularity power gating
JP6046514B2 (ja) * 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
IN2012DE00977A (ko) * 2012-03-30 2015-09-11 Intel Corp
JP6003420B2 (ja) * 2012-09-06 2016-10-05 富士通株式会社 回路システムおよび半導体装置
US9183906B2 (en) 2012-10-02 2015-11-10 International Business Machines Corporation Fine granularity power gating
CN104700886B (zh) 2013-12-06 2019-05-31 恩智浦美国有限公司 具有电源状态传感器的存储器电路
US9786385B2 (en) * 2015-03-02 2017-10-10 Oracle International Corporation Memory power selection using local voltage regulators
GB2551188B (en) * 2016-06-10 2020-06-03 Advanced Risc Mach Ltd Storing and Reading Arrays of Data in Data Processing Systems Comprising a Plurality of Memory Banks

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3703710A (en) * 1970-01-05 1972-11-21 Hitachi Ltd Semiconductor memory
US4388706A (en) * 1980-12-01 1983-06-14 General Electric Company Memory protection arrangement
IL85749A0 (en) * 1987-03-16 1988-08-31 Stern Donald S Selective power gating device
US4984211A (en) * 1988-02-16 1991-01-08 Texas Instruments Incorporated Battery backup bus scheme for an ECL BiCMOS SRAM
DE68925376T2 (de) * 1988-04-20 1996-09-05 Sanyo Electric Co In Direktabbildung und in Bankabbildung wirksamer Informationsprozessor und Verfahren zum Schalten der Abbildungsschemas
US5375247A (en) * 1988-07-28 1994-12-20 Robert Bosch Gmbh Apparatus for controlled switching of a microcomputer to standby mode
JPH0346193A (ja) * 1989-07-13 1991-02-27 Mitsubishi Electric Corp スタティック型半導体記憶装置
JPH03262019A (ja) * 1990-03-13 1991-11-21 Canon Inc 電子機器
US5616162A (en) * 1990-04-11 1997-04-01 Idaho Research Foundation, Inc. Biological system for degrading nitroaromatics in water and soils
JP3159314B2 (ja) * 1990-05-31 2001-04-23 ソニー株式会社 半導体メモリ
US5251178A (en) * 1991-03-06 1993-10-05 Childers Jimmie D Low-power integrated circuit memory
US5283905A (en) * 1991-06-24 1994-02-01 Compaq Computer Corporation Power supply for computer system manager
JP3158542B2 (ja) * 1991-10-09 2001-04-23 日本電気株式会社 半導体メモリ装置
JPH0697285A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置
KR0136074B1 (ko) * 1992-09-11 1998-06-01 세키자와 스토무 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치
US5537360A (en) * 1994-09-16 1996-07-16 Dallas Semiconductor Corporation Programmable power supply systems and methods providing a write protected memory having multiple interface capability
US5650973A (en) * 1994-09-27 1997-07-22 Micrel, Inc. PCMCIA power multiplexer integrated circuit with programmable decode
KR0164814B1 (ko) * 1995-01-23 1999-02-01 김광호 반도체 메모리장치의 전압 구동회로
US5594694A (en) * 1995-07-28 1997-01-14 Micron Quantum Devices, Inc. Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell
US5615159A (en) * 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same

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Publication number Publication date
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US5901103A (en) 1999-05-04
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