KR19980071510A - 광기전 장치, 광전 변환기 및 그 제조 방법 - Google Patents

광기전 장치, 광전 변환기 및 그 제조 방법 Download PDF

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Abstract

p형 반도체층, i형 반도체층 및 n형 반도체층을 중첩하여 형성된 핀(pin) 구조 반도체층을 가지며, 상기 i형 반도체층은 비 단결정 반도체를 포함하고, 상기 i형 반도체층의 결정 입자(grains)의 평균 입자 크기 분포는 균일하지 않은 광기전 장치(photovoltaic device) 및 광전 변환기(photoelectric transducer)가 제공된다. 광기전 장치 및 광전 변환기 제조 방법도 제공된다. 본 발명에 따른 제조 방법은 증진된 속도 및 저렴한 비용으로 탁월한 광전 변환 효율 및 뛰어난 광학적 안정성을 갖는 광기전 장치 및 광전 변환기를 생성할 수 있다.

Description

광기전 장치, 광전 변환기 및 그 제조 방법
본 발명은 비정질(amorphous) 실리콘, 미정질(microcrystalline) 실리콘 또는 다결정 실리콘과 같은 비 단결정 실리콘을 사용하는 핀형 광기전 장치, 광전 변환기 및 이러한 광기전 장치 및 광전 변환기 제조 방법에 관한 것이다.
통상, 13.56 ㎒의 무선 주파수(RF) 전자파를 사용하는 플라즈마 CVD 방법은 비정질 실리콘막을 사용하는 태양 전지(solar cells)와 같은 핀형 광기전 장치 및 포토센서(photosensors)와 같은 광전 변환기의 제조 분야에 널리 알려져 있다. 그러나, 13.56 ㎒를 사용하는 플라즈마 CVD 방법에 의하면, 박막 생성 속도가 증가되는 경우, 생성된 막의 질이 불균형적으로 열화됨이 확인되었다. 이는, 이 방법을 대량 생산에 적용하기 위하여 스루풋을 증가시키는 것이 거의 가능하지 않음을 의미한다.
박막 생성 속도가 증가되더라도 비교적 높은 질의 박막을 생성할 수 있는 다른 방법으로서 통상 2.45 ㎓의 마이크로파(MW)를 사용하는 플라즈마 CVD 방법이 이용되었다. 예를 들면, 마이크로파 플라즈마 CVD 방법에 의해 제조된 i형 반도체층이 마이크로파 플라즈마 CVD 방법을 사용하여 제조된 a-Si 태양 전지(Kazufumi Azuma, Takeshi Watanabe Juichi Shimada; Preliminary Papers for the 50th Applid Physics Society Lecture Meeting, pp. 566)에서 보고된 바 있다.
통상 비정질 실리콘 박막을 사용하는 박막 광기전 장치는 핀 구조를 가지며 i형 반도체층은 주로 광전 변환을 일으킨다. 첨부된 도면들 중의 도 1은 기판(101), n형(또는 p형) 반도체층(102), i형 반도체층(103), p형(또는 n형) 반도체층(104), 투명 전극(105) 및 컬렉터 전극(106)을 포함하는 공지된 핀형 광기전 장치를 도시한다.
p형 및 n형 반도체층용으로 미정질을 사용함으로써 박막 광기전 장치의 접합 특성을 향상시키기 위한 수많은 노력이 행해졌다. 예를 들면, 일본 특허 출원 공개 공보 제57-187971호에는, i형 반도체층이 비정질 실리콘을 포함하는 방법이 개시되어 있는데, 이 방법에서는, 적어도 장치의 수광(受光)측에 위치된 p형 반도체층 또는 n형 반도체층용으로 100 Å 보다 작은 평균 입자 크기를 갖는 미정질 실리콘을 사용하여 장치의 출력 전류와 출력 전압을 향상시키고 있다.
그러나, i형 반도체층용으로 비정질 실리콘을 사용하는 핀형 태양 전지는, 빛이 조사될 때의 광전 변환 효율을 감소시키는 i형 반도체층의 결함 밀도를 증가시키는 등의 바람직하지 못한 현상(Staebler-Wronski effect)을 동반할 수 있다. 이러한 유해 현상은 실용상 치명적이다.
최근, 비정질 실리콘형 박막 광기전 장치의 광전 변환층용으로 i형 미정질 실리콘을 사용하기 위한 노력들이 행해졌다. 미정질 실리콘의 i형 반도체층을 포함하는 핀형 태양 전지는 빛에 의해 열화되지 않는다는 면에서 유리하다. 예를 들면, 뇌샤텔 대학(Neufchatel University)의 샤(Shah)와 그의 동료들에 의한 핀형 태양 전지(the 25th IEEE PV Specialists Conference, Washington, 1996, 5, 13-17)는 p형 반도체층, i형 반도체층 및 n형 반도체층을 포함하는데, 이들 모두는 미정질 실리콘으로 만들어지고 7.7 %의 광전 변환 효율을 나타내며 빛에 의해 열화되지 않는다. 샤와 그의 동료들은 미정질 실리콘 i형 반도체층을 제조하는 공지된 방법과 본질적으로 동일한 고주파수 웨이브 플라즈마 CVD 방법을 사용하는 한편, 이들은 110 ㎒의 VHF대 주파수를 사용하여 플라즈마를 발생시킨다.
한편, 뇌샤텔 대학의 샤와 그의 동료들에 의한 보고에 따르면, 그들은 3.6 ㎛의 두께를 갖는 미정질 실리콘 i형 반도체층에 대해 초당 1.2 Å의 피착 속도를 확인하였다. 엄지손가락 법칙에 의해, 이러한 방법으로 미정질 실리콘 i형 반도체층을 형성하는데에는 8 시간 이상이 소요됨은 분명하다. 이러한 i형 반도체층을 갖는 태양 전지는 높은 광전 변환 효율을 나타내며 빛에 의해 열화되지 않지만, 스루풋이 제조상 극히 부족하여, 이러한 태양 전지를 실용적으로 저렴하게 제조하기가 매우 어려울 것이다.
실제적으로 대량 생산이 가능한 미정질 실리콘 i형 반도체층을 포함하는 핀형 태양 전지를 제조하기 위하여, 미정질 실리콘 i형 반도체층을 형성하는 속도를 현재 유효한 수준에서 대폭 상승시키는 것이 절대적으로 필요하다. 그러나, 종래의 막 형성 처리에서 단순히 비정질 실리콘 또는 미정질 실리콘의 형성 속도를 증가시키는 경우, 생성된 막의 최외측 표면에서의 격자 이완(lattice relaxtion)의 억제로 인해 상기 생성된 막이 열악한 질을 나타냄이 다수의 연구에 의해 증명되었다.
기재(base member)의 온도를 상승시킴으로써 격자 이완을 조장할 수 있음은 사실이다. 그러나, i형 반도체층에 앞서 마련된 n형 반도체층(또는 p형 반도체층)의 인(또는 붕소)와 같은 도펀트가 i형 반도체층내로 현저히 확산되어 층의 질을 손상시켜서 결국 제조된 태양 전지의 동작 특성을 손상시킬 수 있다. 고주파 플라즈마 CVD에 의해 생성된 i형 미정질 실리콘은 본래 약한 n형이므로 i형 미정질 실리콘내로의 인과 같은 n형 도펀트의 확산은 억제되어야 한다.
미정질 실리콘은 비정질 실리콘 보다 높은 광 안정성(photo-stability)을 나타내므로 미정질 실리콘은 비정질 실리콘에 비해 유망하나, 공지된 미정질 실리콘은 해결되어야 할 문제점을 갖고 있다.
본 발명의 목적은 광기전 장치, 광전 변환기 및 그 제조 방법을 제공하는 것이다.
즉, 본 발명의 목적은, 반도체층 형성 속도가 초당 수십 Å까지 상승될 때 탁월한 전기적 광학적 특성을 갖는 i형 비 단결정 실리콘층, 특히 i형 미정질 실리콘층을 형성할 수 있는 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, i형 비 단결정 실리콘층 또는 특히 i형 미정질 실리콘층을 형성하는데 필요한 시간을 감소시킴으로써 n형 반도체층 또는 p형 반도체층으로부터의 인과 붕소와 같은 도펀트의 확산의 역효과를 억제하는 것이다.
본 발명의 또 다른 목적은, 광기전 장치의 변환 효율과 이러한 장치를 제조하는데 있어서의 생산성을 향상시키기 위하여, 미정질 실리콘이 사용되어 단락 광전 전류 및 개방 전류 전압을 향상시킬 수 있으면서 빛에 의한 열화를 감소시킬 수 있는 i형 반도체층을 갖는 다층 구조의 광기전 장치를 제공하는 것이다.
본 발명에서, i형 반도체층은 거의 고유의 반도체층과 관련된다. 즉, 본 명세서내에 사용된 바와 같은 i형 반도체층은 다소의 불순물을 함유하도록 만들어지므로, 더 이상 완전히 고유의 반도체가 아닌 반도체의 층일 수 있다.
본 발명의 일 특징에 따르면, p형 반도체층, i형 반도체층 및 n형 반도체층을 다층 구조로 중첩함으로써 형성된 핀 구조 반도체층을 갖고, i형 반도체층은 비 단결정 실리콘 반도체를 포함하며 i형 반도체층의 결정 입자의 평균 입자 크기 분포가 균일하지 않은 광기전 장치 또는 광전 변환기를 제공함으로써, 상기한 목적들을 달성할 수 있다.
본 발명의 다른 특징에 따르면, p형 반도체층, i형 반도체층 및 n형 반도체층을 다층 구조로 중첩함으로써 형성된 핀 구조 반도체층을 갖고, i형 반도체층은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 압력 및 0.001 내지 0.5 W/㎤의 메이킹(making) 전류 밀도를 사용하는 고주파 플라즈마 CVD에 의해 형성되는 광기전 장치 또는 광전 변환기를 제조하는 방법이 제공된다.
특히, 막 형성시의 막 형성 조건을 변화시킴으로써, i형 반도체층의 결정 입자의 평균 입자 크기 분포를 균일하지 않게 만들 수 있다.
도 1은 광기전 장치의 일 예의 개략적인 단면도.
도 2는 본 발명에 따른 광기전 장치를 제조하는 장치를 도시하는 개략적인 단면도.
도 3a 내지 도 3k는 본 발명에 따른 광기전 장치의 i형 반도체층의 상이한 입자 크기 분포를 도시한 도면.
도 4는 예비 실험 1에서 X선 회절에 의해 얻어진 결과를 도시한 그래프.
도면의 주요 부분에 대한 부호의 설명
201 : 기판
202 : 히터
203 : 마이크로파 주파수 전원
205 : VHF 전원
207 : RF 전원
209 : 가스 도입관
210 : 밸브
다음으로, 본 발명을 실시하는데 있어서의 최적의 형태를 참조하여 본 발명을 더욱 상세히 설명한다.
먼저, 도 1을 참조하여 본 발명에 따른 광기전 장치의 일 실시예를 설명한다. 광기전 장치는 기재(101), n형 반도체층(또는 p형 반도체층)(102), i형 반도체층(103), p형 반도체층(또는 n형 반도체층)(104), 투명 전극(105) 및 컬렉터 전극(106)을 포함한다. 교호적으로, 금속층[백(back) 전극층]과 투명 도전층이 기판(101)상에 배치되면서, 그 위에 n형 반도체층(또는 p형 반도체층)이 놓인다.
다음에, 광기전 장치의 각 층을 설명한다.
(기판)
기판(101)은 적절한 도전성 또는 절연성 재료로 만들어지는데, 적절한 재료로는 금속, 수지, 유리, 세라믹 재료 또는 반도체 벌크 등이 있다. 이 기판은 0.1 내지 1.0 ㎛ 높이의 피크를 갖는 평탄한 표면, 즉 미세하게 기복이 없는 표면을 갖는다. 기판(101)이 도전성 기판 또는 불투명 기판인 경우, 빛으로 하여금 기판에 대향하는 측으로부터 장치를 조사하게 해야 한다. 다른 방법으로서, 투명 기판을 기판(101)용으로 사용하여, 빛이 기판(101)을 통해 장치에 유입되게 할 수도 있다.
기판(101)은 시트형, 시트로부터 형성된 롤(roll)형, 또는 원통형인 것이 바람직하다.
기판(101)용으로 도전성 재료를 사용하는 경우, 도금 강(plated steel), NiCr, 스테인레스 스틸, Al, Cr, Mo, Au, Nb, Ta, V, Ti, Pt, Pb 및 Sn과 이들의 합금을 포함하는 금속으로부터 선택하는 것이 바람직하다.
기판(101)용으로 절연성 재료를 사용하는 경우, 폴리에스테르, 폴리에틸렌, 폴리카보네이트, 셀룰로오스 아세테이트, 폴리프로필렌, 폴리염화비닐, 폴리염화비닐리덴(polyvinylidenechloride), 폴리스티렌, 폴리아미드 및 다른 합성 수지 재료, 유리, 세라믹 재료 및 종이로부터 선택될 수 있다.
기판(101)의 두께는 적절하게 설정되는데, 어느 정도의 기계적 강도를 확보하기 위하여 두께가 10 ㎛ 이상인 것이 바람직하지만, 광기전 장치의 제조 공정에서 기판의 유연성이 요구되는 경우에는 그 두께를 매우 작게 만들 수도 있다.
기판(101)의 표면상에 기복을 제공[표면을 텍스쳐링(texturing)]하기 위하여 기판(101)의 표면을 화학적으로 에칭하거나 요철을 형성할 수 있다. 보다 구체적으로 설명하자면, 다이아몬드, 카보런덤(carborundum) 또는 알런덤(alundum)을 사용하는 기계적 연마 또는 화학적 연마나 전해 연마와 같은 화학적 표면 처리에 의해 제어되는 방법으로 기복을 생성하도록 표면을 처리한 후, 기복진 영역을 배가시키도록 에칭 제거한다.
기판의 연속 스트립(strip)은 연속 막 형성 작업을 위해 사용될 수 있다. 이 경우, 본 발명의 목적을 위하여, 스테인레스 스틸 또는 폴리이미드와 같은 유연성 재료를 사용하는 것이 적합하다.
(백 전극층)
백 전극층은, 반도체층에서 볼 때 빛이 유입되는 측에 대향하는 측에 형성된 전극층이다. 백 전극층은 전극으로서 작용하며, 동시에, 반도체층을 통해 전달된 빛을 반사하여 반도체층에 의해 재활용될 수 있게 하는 반사층으로서 작용한다.
백 전극층은 금, 은, 동, 알루미늄, 니켈, 철, 크롬, 몰리브덴, 텅스텐, 티탄, 코발트, 탄탈, 니오븀 및 지르코늄으로부터 선택된 금속, 또는 스테인레스 스틸이나 AlSi와 같은 합금으로 만들어지는 것이 바람직하며, 이중에서 반사력이 높은 알루미늄, 동, 은 및 금이 매우 바람직하다. 백 전극층은 증착, 스퍼터링, 도금, 수용액을 사용하는 전해 피착 또는 프린팅에 의해 형성될 수 있다.
밴 전극층의 두께는 10 ㎚ ∼ 5,000 ㎚인 것이 바람직하다. 백 전극층의 표면에 기복을 제공함으로써, 반사광으로 하여금 반도체층의 연장 광로를 따르게 하여 장치의 단락 전류(Jsc)를 증가시킨다. 백 전극층은 복수의 층으로 이루어진 다층 구조를 가질 수 있다. 만일 기판(101)이 도전성이면, 백 전극층을 생략할 수 있다. 그러나, 기판(101)이 절연성 재료로 만들어지는 경우에는 백 전극층의 사용이 필수적이다.
(투명 도전층)
백 전극층에서의 불규칙 반사를 증가시키기 위해 백 전극층과 반도체층간에 투명 도전층이 배치된다. 보다 구체적으로 설명하자면, 빛은 광기전 장치에 포착되서 반도체층내의 연장 광로를 따르게 되어, 빛을 불규칙적으로 반사하는 백 전극층의 기복진 표면과 빛을 배가하여 반사하는 투명 도전층에 의해 광기전 장치의 단락 전류(Jsc)를 증가시킨다. 아울러, 투명 도전층은, 백 전극층의 금속이 반도체층내로 확산, 즉 이주하는 것을 방지하여 광기전 장치를 션트(shunt)시키는 역할을 한다. 또한, 만일 투명 도전층이 적절한 레벨의 저항을 나타내도록 만들어지면, 핀 홀과 같은 반도체층의 결함으로 인해 단락이 발생하는 것을 방지한다.
투명 도전층의 도전성은 10-8(1/Ω㎝) 내지 10-1(1/Ω㎝)인 것이 바람직하다. 투명 도전층은 높은 투과율을 나타낼 것을 요하는데, 650 ㎚ 보다 긴 파장을 갖는 유입광의 80 % 이상, 바람직하게는 85 % 이상, 가장 바람직하게는 90 % 이상을 통과시키는 것이 좋다. 투명 도전층은 사용되는 재료의 굴절율에 따라 적절한 두께를 가질 수 있으며, 50 ㎚ 내지 10 ㎛가 적합하다.
투명 도전층은, 증착, 스퍼터링, 전해 피착, CVD, 스프레이, 스핀 온, 디핑(dipping) 및 도금으로부터 선택되는 적절한 막 형성 기술에 의해 ZnO, ITO(induim tin oxide), In2O3, SnO2, TiO2, CdO, Cd2Sn4, Bi2O3, MoO3또는 NaxWO3와 같은 도전성 산화물로 형성된다. 도전성 조절제(modifying agent)가 산화물에 첨가될 수 있다. 투명 도전층을 텍스쳐링하기 위하여, 200 ℃ 이상의 온도에서 층 형성 공정이 행해진다. 층이 형성된 후 약산(weak acid)으로 표면을 에칭함으로써 층의 텍스쳐링 효과를 개선할 수 있다.
(반도체층)
본 발명에 따른 반도체층용으로 사용되는 재료는 Si, C 및 Ge와 같은 Ⅳ족 원소 및 SiGe, SiC 및 SiSn을 포함하는 상기한 원소의 합금으로부터 선택된다.
광기전 장치의 반도체층은 Ⅳ족 원소 및 a-Si:H[수소화 비정질 실리콘], a-Si:F, a-Si:H:F, a-SiGe:H, a-SeGe:F, a-SiGe:H:F, a-SiC:H, a-SiC:F, a-SiC:H:F를 포함하는 상기한 Ⅳ족 원소의 합금을 사용하여 마련된 비 단결정 반도체로부터 선택된 재료로 만들어지는 것이 바람직하다. 반도체층의 가전자 및 금지대 폭은 조절될 수 있다. 이를 위해, 반도체층의 화합 물질은 가전자 조절제 및/또는 금지대 폭 조절제를 함유하도록 만들어져, 단독으로 또는 이와 함께 기타의 막 피착 재료를 함유하는 희석된 또는 비희석된 혼합물 소스 가스로서 막 형성 공간내에 도입된다.
각각의 반도체층은 적어도 부분적으로 p형 및 n형으로 도핑되어 적어도 하나의 핀 구조를 형성한다. 이어서, 복수의 핀 구조를 쌓음으로써, 적층 셀 구조를 생성한다.
일본 특허 출원 공개 공보 제62-209871호는, p형 반도체층 또는 n형 반도체층이 미정질 실리콘으로 만들어질 때, p/i 또는 n/i 인터페이스의 접합 효과를 각별히 향상시키기 위해, 비 단결정 i형 반도체층의 미정질화 정도를 p형 반도체층 또는 n형 반도체층 가까이 점차 증가시키는 기술을 개시한다. 그러나, 이 기술은 단지 비정질 i형 반도체층의 p/i 또는 n/i 인터페이스에서의 결정화 정도를 증가시키고자 할 뿐이며, 이 특허 출원은 i형 반도체층의 결정 입자 크기 분포에 대해서는 아무것도 시사하고 있지 않다. 결정 입자 크기와 결정화 정도는 반도체층에 있어서 전혀 다른 요소이며, 이들 중의 어느 하나를 정의함으로써 나머지 하나를 명확하게 정의할 수 없다.
후술되는 바와 같이, 결정화 정도만이 제어되는 특정 실례와 비교할 때, 결정 입자 크기를 제어함으로써, 핀형 태양 전지의 전류 캐리어들의 확산 거리 제어 효과, 다중 반사 효과 및 양자 효과를 매우 효과적으로 제어할 수 있다.
이에 반해, 결정화 정도는 단지 반도체 물질이 결정 형상으로 발견되는 정도를 나타낸다. 결정화 정도가 단지 상승되는 경우, 반도체는 매우 작거나 불필요하게 큰 결정 또는 보통 크기의 결정들의 혼합물 및 이상 성장의 결과로서 발생된 지극히 큰 결정들을 포함할 수 있다. 결정화 정도에 대해서만 제어된 피착층을 포함하는 광기전 장치는 어느 정도까지는 효과적으로 작동할 수 있으나, 입자 크기를 제어함으로써 실현될 수 있는 전류 캐리어들의 확산 거리 제어 효과, 다중 반사 효과 및 양자 효과의 관점에서는 충분하지 않을 것이다.
요컨데, 이 특허 출원에 개시된 기술은 그 목적 및 효과면에서 결정 입자 크기 분포를 제어하여 균일화하는 것이 아니라 소정의 수치 범위를 찾는 본 발명과 전혀 상이하다.
일본 특허 출원 공개 공보 제63-58974호는 결정부(p1)와 비정질부(p2)로부터 p형 반도체층을 형성하여 결정부(p1)의 결정화 정도를 비정질부(p2) 가까이 점차 감소시키는 방법을 개시한다. 그러나, 앞의 종래 기술의 경우와 마찬가지로, 이 방법은 단지 전극층으로서 작용하는 p형 반도체층의 결정도를 변경시키고자 할 뿐이며, 이 특허 출원은 광전 변환의 영역을 갖는 i형 반도체층의 결정 입자 크기 분포에 대해서는 아무런 언급이 없다. 따라서, 이 특허 출원에 개시된 기술은 그 목적 및 효과면에서 결정 입자 크기 분포를 제어하여 균일화하는 것이 아니라 소정의 수치 범위를 찾는 본 발명과 전혀 상이하다.
종래의 핀형 미정질 실리콘 태양 전지에서, i형 반도체층은 도 3a 또는 도 3b에 도시한 바와 같이 하나의 층에서 균일한 입자 크기 분포를 나타낸다. 미정질 실리콘은 명백하게 설명되는 물리적 특성을 가지며, 통상 단결정 실리콘에 비해 훨씬 큰 흡광 계수(light absorption coefficient)를 나타낸다. 이것은 미정질 파티클의 입자 크기로 인한 양자 효과(입자 크기를 제어하여 큰 결정들로부터의 흡광 계수를 향상시킴으로써 양자 효과를 발생시킬 수 있으므로) 및 결정 입자들간의 빛의 다중 반사 효과(빛은 결정 입자 경계에서 잘 반사되기 때문에 이것은 입자 크기, 즉 결정 입자의 밀도 및 반사면 크기를 제어함으로써 조절될 수 있다)에 기인할 수 있다. 이들 효과를 현저하게 하기 위하여 미정질 실리콘의 입자 크기는 수백 옹스트롬 이하인 것이 바람직한 반면, 장치가 잘 작동하도록 하기 위하여 미정질 실리콘의 입자 크기를 증가시킴으로써 전류 캐리어의 확산 거리를 증가시킬 필요가 있다(전류 캐리어는 단결정 입자에서 잘 확산될 수 있으나 결정 입자 경계는 전류 캐리어의 확산에 대한 장벽을 제공할 수 있으므로).
따라서, i형 반도체에 균일한 입자 크기 분포를 사용하는 종래 기술은 상기한 명백히 모순되는 두 가지 요구를 동시에 만족시킬 수 없다.
이러한 문제를 고려하여 결정 입자 경계와 광기전 장치의 성능간의 관계에 기울여진 철저한 연구 노력의 결과, 본 발명의 발명자는 i형 반도체층의 서로 다른 영역들의 입자 크기를 최적으로 제어함으로써 광기전 장치의 성능을 현저히 개선할 수 있음을 발견하게 되었다. 이하, 반도체층( 및 특히 i형 반도체층)을 더욱 상세히 설명한다.
본 발명에 따르면, i형 반도체층의 결정 입자의 입자 크기 분포는 의도적으로 막 두께 방향 및/또는 그 표면에 따른 방향(표면 방향)으로 균일하지 않게 만들어진다. 도 3c 내지 도 3i는 p/i 및 n/i 인터페이스상 및 근처와 그 외의 영역에서 서로 다른 입자 크기의 조합을 예시한다.
-도 3c 내지 도 3e(p 및 n 인터페이스상 및 근처에 대형 입자 크기)-
p/i 및 n/i 인터페이스상 및 근처에 대형 입자 크기를 사용함으로써 p형 반도체층과 n형 반도체층의 접합 효과를 향상시킬 수 있다. n형 반도체층내 및 근처에 대형 입자 크기가 사용되는 도 3c의 배치는 n형 반도체층으로부터의 인의 확산을 억제하는 효과를 제공한다. p형 반도체층내 및 근처에 대형 입자 크기가 사용되는 도 3d의 배치에 의하면, 입사광을 받는 측에서 접합 효과가 향상되므로, 개방 전류 전압 및 필 팩터(fill factor)를 향상시키는데 현저한 효과를 제공한다. 도 3e에서는, 대형 입자 크기가 p형 및 n형 반도체층내 및 근처에 동시에 사용되어 도 3c 및 도 3d의 효과를 얻는다. 도 3c 내지 도 3e의 배치에 따르면, 소 결정 입자가 i형 반도체층의 p/i 및 n/i 인터페이스 이외의 영역(i형 반도체 벌크 영역)에 사용되므로, 탁월한 흡광 및 큰 광 발생(photo-generated) 전류를 제공할 수 있다. 입자 크기는 불연속적으로 변화될 수도 있으나, 인터페이스 레벨 밀도가 i형 반도체층에서 감소되어 광 발생 캐리어들의 재조합을 억제할 수 있으므로, 연속적으로 변화되는 것이 바람직하다.
-도 3f 내지 도 3h(p/i 및 n/i 입자상 및 근처에 소형 입자 크기)-
도 3f 내지 도 3h의 배치는 비교적 대형 입자 크기를 갖는 미정질을 신속하게 형성하는데 적합하다. 결정 입자 크기가 i형 반도체층 벌크 영역에서 큰 경우, 광 발생 캐리어들의 확산 거리는 현저히 증가되어 탁월한 필 팩터를 갖는 핀 형 태양 전지를 생성한다. 그러나, 입자 크기가 증가되면, i형 반도체층 벌크는 단결정 실리콘처럼 동작함을 유의해야 한다. 또한, 태양 전지가 만좁스럽게 작동하도록 하기 위하여 막 두께가 증가되어야 한다. 본 발명에 따라 p/i 및 n/i 인터페이스상 및 근처의 미정질용으로 소형 입자 크기가 사용되는 경우, 이들은 빛과 기계적 스트레스를 효율적 그리고 효과적으로 흡수하여 대형 입자 크기를 갖는 결정의 i형 반도체층 벌크의 막 두께를 감소시키는 동시에, p형 반도체층과 n형 반도체층간의 팽창 계수의 차이로 인해 생길 수 있는 결함을 억제하는 효과를 가져온다. p형 반도체층 또는 n형 반도체층의 입자 크기가 i형 반도체층 벌크의 입자 크기에 비해 매우 작게 만들어지는 경우, 인터페이스 근처의 소형 입자 크기 영역은 접합시 발생할 수 있는 부정합을 완화시킬 수 있다. 소형 입자 크기 영역은 도 3f에 도시한 바와 같은 n/i 인터페이스측, 도 3g에 도시한 바와 같은 p/i 인터페이스측 또는 도 3h에 도시한 바와 같은 n/i 인터페이스측 또한 p/i 인터페이스측에 위치될 수 있다. 앞서 지적한 바와 같이, 입자 크기는 불연속적으로 변화될 수도 있으나, 인터페이스 레벨 밀도가 i형 반도체층에서 감소되어 광 발생 캐리어들의 재조합을 억제할 수 있으므로, 연속적으로 변화되는 것이 바람직하다.
-도 3i(층 두께 방향으로 소형 입자 크기 및 대형 입자 크기를 주기적으로 반복시킴)-
이러한 배치에 따르면, 빛과 스트레스의 흡수를 증가시키는 소형 입자 크기의 효과 및 확산 거리를 증가시키는 대형 입자 크기의 공동 작용이 이루어진다. 더불어, 소형 결정 입자와 대형 결정 입자간의 밴드 갭의 차이를 이용하여, 양자 웰(well)을 형성함으로써, 광 발생 캐리어의 이동성 및 필 팩터를 향상시킬 수 있다. 입자 크기는 불연속적으로 변화될 수도 있으나, 인터페이스 레벨 밀도가 i형 반도체층에서 감소되어 광 발생 캐리어들의 재조합을 억제할 수 있으므로, 연속적으로 변화되는 것이 바람직하다.
-도 3j(표면 방향으로 불균일한 입자 크기를 가짐)-
본 발명의 목적을 위하여, 입자 크기는 표면 방향으로 균일하지 않은 것이 바람직하다. 이 경우, 빛과 스트레스의 흡수를 증가시키는 소형 입자 크기의 효과 및 확산 거리를 증가시키는 대형 입자 크기의 공동 작용이 이루어진다. 입자 크기는 불연속적으로 변화될 수도 있으나, 인터페이스 레벨 밀도가 i형 반도체층에서 감소되어 광 발생 캐리어들의 재조합을 억제할 수 있으므로, 연속적으로 변화되는 것이 바람직하다.
-도 3k(표면 방향으로 소형 입자 크기 및 대형 입자 크기를 주기적으로 반복시킴)-
태양 전지와 같은 광기전 장치를 모듈화하기 위하여, 컬렉터 전극이 규칙척인 간격으로 배치된다. 따라서, 대 결정 입자들이 컬렉터 전극 아래에서 발견되는 방식으로 표면 방향으로 소형 입자와 대형 입자를 주기적으로 규칙적으로 배치함으로써 광 발생 캐리어 수집 효율을 향상시킬 수 있다. 이 경우, 입자 크기는 불연속적으로 변화될 수도 있으나, 인터페이스 레벨 밀도가 i형 반도체층에서 감소되어 광 발생 캐리어들의 재조합을 억제할 수 있으므로, 연속적으로 변화되는 것이 바람직하다.
다음의 설명은 상술한 내용에 관한 것이다.
i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 나머지 영역의 수소 함량 보다 적은 것이 바람직하다. 보다 바람직하게는, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 10 % 이하이고, i형 반도체층의 나머지 영역의 수소 함량은 3 내지 20 %이다. 아울러, i형 반도체층의 최대 평균 입자 크기에 대한 최소 평균 입자 크기의 비는 0.9 이하인 것이 바람직하다. 또한, 비 단결정 실리콘은 20 Å 내지 1 ㎛의 최소 평균 입자 크기를 갖는 미정질 실리콘 및 50 Å 내지 10 ㎜의 최대 평균 입자 크기를 갖는 다결정 실리콘 또는 미정질 실리콘으로 구성된다. 그리고, i형 반도체층의 도펀트 농도는 n/i 인터페이스상 및 근처에서 2×1017㎝-3인 것이 바람직하다. 더불어, n형 및/또는 p형 반도체층은 미정질 실리콘을 포함하는 것이 바람직하다. 또, i형 비정질 실리콘 인터페이스층은 i형 반도체층과 n형 반도체층간 및/또는 i형 반도체층과 p형 반도체층간에 배치되는 것이 바람직하다. 그리고, 비 단결정 실리콘은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 형성 압력 및 0.001 내지 0.5 W/㎤의 메이킹 전류 밀도로 고주파 플라즈마 CVD에 의한 압력하에 형성되는 것이 바람직하다.
형성되는 태양 전지의 특성 및 태양 전지 제조 생산성을 고려하여 입자 크기 및 수소 함량을 제어함으로써 본 발명의 효과를 개선할 수 있다.
예를 들어, 높은 개방 전류 전압을 갖는 태양 전지가 필요한 경우, 본 발명의 목적을 위해 앞서 정의된 바와 같은 범위내에 비교적 높은 수소 함량이 선택될 것이다. 이에 반해, 광 안정성이 개선된 태양 전지가 필요한 경우에는, 본 발명의 목적을 위하여 앞서 정의된 바와 같은 범위내에 수소 함량이 감소될 것이다. 태양 전지 제조 생산성을 증진시키고자 i형 반도체층의 형성 속도를 증가시키기 위해서는, 본 발명의 목적을 위해 앞서 정의된 바와 같은 각각의 범위내에 비교적 높은 주파수 및 큰 메이킹 전류 밀도가 선택될 것이다.
-도핑층(n형 반도체층, p형 반도체층)-
도핑층의 기재는 비정질 실리콘 또는 미정질 실리콘과 같은 반도체 재료이다. 본 발명의 목적을 위해 사용될 수 있는 비정질(이하, 간단히 a-로 나타냄) 실리콘형 반도체 재료는 a-Si, a-SiC, a-SiO, a-SiN, a-SiCO, a-SiON, a-SiNC 및 a-SiCON으로부터 선택될 수 있다. 이러한 기재는 미정질 실리콘을 포함하는 비정질 실리콘 반도체일 수 있다. p 또는 n 도전형을 만들기 위해 가전제 조절제를 도입하는 속도는 1,000 ppm 내지 10 %가 바람직하다. 수소(H, D)와 플루오르는 댕글링 본드(dangling bonds)를 보상하도록 작용하여 도핑 효과를 향상시킨다. 수소 및 플루오르의 함량은 0.1 내지 30 atom%가 최적이다. 탄소, 산소 및 질소가 도입되어 0.1 ppm 내지 20 %의 농도를 나타내며, 저농도를 원할 경우, 0.1 ppm 내지 1 %를 나타낸다. 전기적 특성에 관하여, 활성화 에너지 레벨은 0.2 eV 이하인 것이 바람직하며 전기적 비저항은 100 Ω㎝ 이하, 가장 바람직하게는 1 Ω㎝ 이하이다.
(i형 반도체층)
i형 반도체층은 광 여기(photo-excited) 캐리어를 발생하여 이송시키므로, 본 발명에 따른 광기전 장치에서 가장 중요한 역할을 한다. 본 발명의 목적을 위해 사용될 수 있는 비 단결정 실리콘은 13.56 ㎒ 내지 2.45 ㎓의 주파수 범위로 고주파 플라즈마 CVD에 의해 형성되며 그 흡수 계수는 고에너지측에서는 비정질 실리콘에 더 의존하며 저에너지측에서는 결정 실리콘에 더 의존하는 광자 에너지를 나타낸다. 본 발명의 목적을 위하여, i형 반도체층의 결정 입자의 입자 크기 분포를 균일하지 않게 함으로써 핀형 태양 전지의 성능을 향상시킨다. 따라서, 도 3c 내지 도 3k에 예시된 배치들은 본 발명의 목적을 위하여 바람직하게 사용될 수 있다.
i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 i형 반도체층의 나머지 영역의 수소 함량보다 적은 것이 바람직하다. 보다 바람직하게는, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 10 % 이하이며, i형 반도체층의 나머지 영역의 수소 함량은 3 내지 20 %이다. 아울러, i형 반도체층의 최대 평균 입자 크기에 대한 최소 평균 입자 크기의 비는 0.9 이하인 것이 바람직하다. 또, 비 단결정 실리콘은 20 Å 내지 1 ㎛의 최소 평균 입자 크기를 갖는 미정질 실리콘 및 50 Å 내지 10 ㎜의 최대 평균 입자 크기를 갖는 미정질 실리콘 또는 다결정 실리콘으로 구성된다. n형 반도체층은 n/i 인터페이스상 및 근처에 거의 도핑되지 않는 것이 바람직하다. 또한, n형 및/또는 p형 반도체층은 미정질 실리콘을 포함하는 것이 바람직하다. 아울러, i형 비정질 실리콘 인터페이스층은 i형 반도체층 및 n형 반도체층간 및/또는 i형 반도체층 및 p형 반도체층간에 배치되는 것이 바람직하다. 그리고, 비 단결정 실리콘은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 형성 압력 및 0.001 내지 0.5 W/㎤의 메이킹 전류 밀도로 고주파 플라즈마 CVD에 의한 압력하에 형성되는 것이 바람직하다.
(투명 전극)
투명 전극(105)용으로 적절한 막 두께를 선택함으로써, 투명 전극(105)은 무반사 처리막으로서 작용하도록 할 수 있다.
투명 전극층은 증착, CVD, 스프레이, 스핀 온 및 함침으로부터 선택되는 적절한 막 형성 기술에 의해 ZnO, ITO(induim tin oxide), In2O3또는 SnO2와 같은 재료로 형성된다. 도전성 조절제가 이 화합물에 더해질 수 있다.
투명 전극이 ZnO로 만들어지는 경우, 도전성 조절용으로 사용하기에 적합한 물질은 Al, In, B, Ga, Si 및 F를 포함한다. 투명 전극이 In2O3로 만들어지는 경우, Sn, F, Te, Ti, Sb 및 Pb로부터 선택되는 물질을 사용하는 것이 적합하다. 투명 전극이 SnO2로 만들어지는 경우, F, Sb, P, As, In, Tl, Te, W, Cl, Br 및 I로부터 선택되는 물질을 사용하는 것이 적합하다.
투명 전극은 높은 투과율을 나타내어야 하는데, 유입되는 550 ㎚ 파장의 빛의 85 % 이상을 통과시키는 것이 바람직하다. 투명 전극의 고유 저항은 5×10-3Ω㎝ 이하인 것이 바람직하며, 1×10-3Ω㎝ 이하인 것이 더욱 바람직하다.
(컬렉터 전극)
컬렉터 전극(106)은 집속 효율(collecting efficiency)을 향상시키기 위해 제공된다. 이것은, 마스크를 사용하여 스퍼터링하고, 도전성 페이스트 또는 납땜 페이스트로 프린팅하거나 금속 배선을 도전성 페이스트와 접착시켜 전극 금속의 패턴을 생성함으로써 형성될 수 있다.
만일 필요하다면, 광기전 장치의 양 표면상에 보호층이 형성될 수 있다. 또한, 시트 스틸(sheet steel)과 같은 보강재가 보호층과 더불어 사용될 수 있다.
본 발명에 따른 핀 구조를 갖는 광기전 장치의 구성을 상술하였으나, 하나 이상의 핀 구조를 채용함으로써 실현된 핀핀 또는 핀핀핀 구조의 사용, 또는 하나 이상의 닙(nip) 구조를 채용함으로써 실현된 닙, 닙닙 또는 닙닙닙 구조의 사용도 본 발명에 따른 광기전 장치에 적용될 수 있음에 주목해야 한다.
주로 광기전 장치와 관련하여 본 발명을 상술하였으나, 본 발명에 따른 광전 변환기는 상술한 바와 본질적으로 동일한 구성을 갖는다.
[실시예]
다음으로, 본 발명에 따른 광기전 장치를 제조하는 실시예들에 의해 본 발명을 설명한다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
다음의 실시예들에서는, 도 2에 도시한 바와 같은 반도체 박막 형성 장치가 사용되었다. 기판(201)은 박막 형성 장치의 내벽의 상부에 지지되어 히터(202)에 의해 적절한 온도로 가열된다. 소스 가스는 가스 도입관(209) 및 밸브(210)에 의해 장치내로 도입된다. 소스 가스는 SiH4가스, PH3/H2가스(희석도: 2 %), B2H6/H2가스(희석도: 2 %) 및 H2가스를 포함하는 매우 정제된 가스이다. 플라즈마를 발생시키기 위하여, 마이크로파 주파수[전원(203)], VHF[전원(205)] 및 RF[전원(207)]을 갖는 전원들이 개별적으로 또는 조합하여 사용되었다. 플라즈마 방전 공간의 효과적인 체적은 약 3,000 ㎤이었다. 소스 가스를 도입하기 전에, 장치의 내측은 터보 분자 펌프에 의해 10-5Torr 정도로 배기되었다. 도 2에서, 참조 번호 204는 마이크로파 도입창을 가리키며 참조 번호 206은 VHF 전극을 그리고 참조 번호 208은 RF 전극을 가리킨다.
예비 실험 1
광기전 장치의 시료(specimens)를 마련하기 전에, 비 도핑 미정질 실리콘의 단층막을 형성하여 테스트하였다. 스퍼터링 방법에 의해 0.5 ㎜ 두께의 스테인레스 스틸판 위에 0.5 ㎛ 두께로 ZnO를 피착함으로써 기판을 형성하였다. 이어서, 표 1에 기재된 조건하에 약 2㎛의 두께까지 피착함으로써 i형 비정질 실리콘 막을 형성하였다(소형 입자 크기 미정질 실리콘의 고속 피착의 경우).
가스 유량 SiH480 sccmH22,400 sccm
형성 압력 150 mtorr
형성 온도 350 ℃
RF(13.56 ㎒) 전력 10 W
VHF (105 ㎒) 전력 500 W
형성 속도 ∼20 Å/s
평가 1
평가를 위하여, 라만(Raman) 산란, X선 회절 및 반사 적외선 흡수에 의해 예비 실험 1에서 형성된 미정질 실리콘막을 테스트하였다. 도 4에 도시한 바와 같이, 라만 산란에 의해 얻어진 라만 시프트는 미정질 실리콘에 대응하여 약 520 ㎝-1의 파장에서 예리한 피크를 나타내었다. 이어서, X선 회절(도 5) 및 셰러 공식(Sherrer's formula) t = 0.9 λ/Bcosθ[t: 입자 크기, b: 중간 폭, θ: 브랙 각(Bragg angle)]에 의해 얻어진 데이터에 기초하여 결정 입자 크기를 추정하였다. 추정된 입자 크기는 (111)면에 대해 약 150 Å이었다. 회절 피크는, 형성된 막이 미정질 실리콘과 비정질 실리콘의 혼합물임을 시사할 정도로 약간 넓었다. 반사 적외선 흡수에 의해 얻어진 2,100 ㎝-1의 파장 및 그 근처에서의 적외선 흡수 스펙트럼을 사용하는 계산에 의해 얻어진 수소 함량은 약 6 %이었다.
예비 실험 2
다음의 표 2에 기재된 조건하에 예비 실험 1의 기판과 동일한 기판상에 약 2 ㎛의 두께까지 미정질 실리콘막을 형성하였다(대형 입자 크기를 갖는 미정질 실리콘의 저속 피착).
가스 유량 SiH480 sccmH22,400 sccm
형성 압력 150 mtorr
형성 온도 350 ℃
RF(13.56 ㎒) 전력 10 W
VHF (105 ㎒) 전력 100 W
형성 속도 ∼5 Å/s
평가 2
평가를 위하여, 라만 산란 및 X선 회절에 의해 예비 실험 2에서 형성된 미정질 실리콘막을 테스트하였다. 라만 산란에 의해 얻어진 라만 시프트는 미정질 실리콘에 대응하여 약 520 ㎝-1의 파장에서 예리한 피크를 나타내었다. 이어서, X선 회절 및 셰러 공식 t = 0.9 λ/Bcosθ(t: 입자 크기, b: 중간 폭, θ: 브랙 각)에 의해 얻어진 데이터에 기초하여 결정 입자 크기를 추정하였다. 추정된 입자 크기는 (111)면에 대해 약 200 Å이었다. 생성물의 결정도는 예비 실험 2의 경우 보다 나은 것처럼 보였음에도 불구하고, 회절 피크는, 형성된 막이 미정질 실리콘과 비정질 실리콘의 혼합물임을 시사할 정도로 약간 넓었다. 반사 적외선 흡수에 의해 얻어진 약 2,100 ㎝-1의 파장 및 그 근처에서의 적외선 흡수 스펙트럼을 사용하는 계산에 의해 얻어진 수소 함량은 약 4 %이었다.
실험예 1
이 예에서는, 도 2에 도시한 바와 같은 막 형성 장치를 사용하여 도 1의 구성을 갖는 태양 전지가 제조되었다.
먼저, 기판이 마련되었다. 0.5 ㎜의 두께와 50×50 ㎟의 표면적을 갖는 스테인레스 스틸 시트를 아세톤과 이소프로필알콜의 혼합물내에 침지하고, 초음파로 세정한 후 열기로 건조시켰다. 이어서, 텍스쳐 구조를 갖는 Ag막을 DC 마그네트론 스퍼터링에 의해 0.8 ㎛의 막 두께까지 300 ℃에서 기판상에 피착한 후, 텍스쳐 구조를 갖는 ZnO 투명 전극막을 역시 DC 마그네트론 스퍼터링에 의해 4.0 ㎛의 막 두께까지 300 ℃에서 피착하였다.
그 후, 피착 장치에 의해 ZnO 투명 도전막 위에 핀 구조를 형성하였다. 표 3의 조건하에 RF파에 의해 막 형성 장치(도시 생략)에서 약 200 Å의 막 두께로 n형 반도체층을 피착하였다. 표 1의 조건하에(소형 입자 크기 결정) VHF(105 ㎒의 고 주파수) 및 RF(13.56 ㎒의 고 주파수)를 모두 사용하여 도 2의 막 형성 장치에서 약 1.0 ㎛의 막 두께로 i형 반도체층을 피착하였다. 표 4의 조건하에 RF파에 의해 약 100 Å의 막 두께로 p형 반도체층을 피착하였다.
표 3은 n형 반도체층에 대한 막 형성 조건에 관한 것이다(n형 미정질 실리콘: 막 두께 200 Å).
가스 유량 SiH4/H2(10 %) 4.0 sccmPH3/H2(2 %)1.0sccmH2100 sccm
형성 압력 1.0 torr
형성 온도 230 ℃
RF(13.56 ㎒) 전력 15 W
형성 속도 0.4 Å/s
표 4는 p형 반도체층에 대한 막 형성 조건에 관한 것이다(p형 미정질 반도체: 막 두께 100 Å).
가스 유량 SiH4H2(10 %)1.0 sccmBF3/H2(2 %)0.2sccmH235 sccm
형성 압력 2.0 torr
형성 온도 170 ℃
RF(13.56 ㎒) 전력 33 W
형성 속도 0.6 Å/s
계속해서, ITO 타겟을 사용하는 스퍼터링에 의해 약 600 Å의 두께로 ITO의 투명 전극을 피착하였다. 아울러, 전극 빔을 사용하는 증착에 의해 약 8,000 Å의 두께로 Au의 컬렉터 전극을 피착하였다. 이하, 핀형 태양 전지를 (Cell-1)(도 3a에 해당함)로 지칭한다.
실험예 2
이 예에서는, 표 2의 조건하에(대형 입자 크기) 약 1.0 ㎛의 두께로 i형 반도체층을 피착 형성하는 것을 제외하면, 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-2)(도 3b에 해당함)로 지칭한다.
실험예 3
이 예에서는, n형 반도체층 근처의 영역에만 표 2의 조건하에(대형 입자 크기) 약 1,000 Å의 두께로 피착한 후 나머지 영역에는 표 1의 조건하에(소형 입자 크기) 약 9,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-3)(도 3c에 해당함)로 지칭한다.
실험예 4
이 예에서는, 먼저 n형 반도체층상에 표 1의 조건하에(소형 입자 크기) 약 9,000 Å의 두께로 피착한 후 p형 반도체층 근처의 영역에만 표 2의 조건하에(대형 입자 크기) 약 1,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-4)(도 3d에 해당함)로 지칭한다.
실험예 5
이 예에서는, 먼저 n형 반도체층상에 표 2의 조건하에(대형 입자 크기) 약 1,000 Å의 두께로, 그 후 표 1의 조건하에(소형 입자 크기) 약 8,000 Å의 두께로 피착한 후, p형 반도체층 근처의 영역에만 표 2의 조건하에(대형 입자 크기) 약 1,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-5)(도 3e에 해당함)로 지칭한다.
실험예 6
이 예에서는, n형 반도체층 근처의 영역에만 표 1의 조건하에(소형 입자 크기) 약 1,000 Å의 두께로 피착한 후, 나머지 영역에 대해서는 표 2의 조건하에(대형 입자 크기) 약 9,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-6)(도 3f에 해당함)로 지칭한다.
실험예 7
이 예에서는, 먼저 n형 반도체층상에 표 2의 조건하에(대형 입자 크기) 약 9,000 Å의 두께로 피착한 후, p형 반도체층 근처의 영역에만 표 1의 조건하에(소형 입자 크기) 약 1,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-7)(도 3g에 해당함)로 지칭한다.
실험예 8
이 예에서는, 먼저 n형 반도체층상에 표 1의 조건하에(소형 입자 크기) 약 1,000 Å의 두께로, 그 후 표 2의 조건하에(대형 입자 크기) 약 8,000 Å의 두께로 피착한 후, p형 반도체층 근처의 영역에만 표 1의 조건하에(소형 입자 크기) 약 1,000 Å의 두께로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-8)(도 3h에 해당함)로 지칭한다.
실험예 9
이 예에서는, 표 1의 조건하에(소형 입자 크기) 형성된 제1 i형 유닛층과 표 2의 조건하에(대형 입자 크기) 형성된 제2 i형 유닛층의 20 주기를 반복함으로써 n형 반도체층상에 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에 태양 전지를 마련하였다.
이하, 이 태양 전지를 (Cell-9)(도 3i에 해당함)로 지칭한다.
실험예 10
이 예에서는, 다음과 같은 방법으로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에서 태양 전지를 마련하였다. n형 반도체층을 형성한 후, 이를 마스크하여 표 1의 조건하에(소형 입자 크기) 5 ㎜의 규칙적인 간격으로 평면을 따라 연장되는 스트라이프와 같이 10,000 Å의 두께로 i형 반도체층을 형성하였다. 이어서, n형 반도체층을 별도로 마스크하여, i형 반도체층의 스트라이프들간의 갭이 표 2의 조건하에(대형 입자 크기) 10,000 Å의 두께로 형성된 i형 반도체층으로 채워지게 한다.
이하, 이 태양 전지를 (Cell-10)(도 3j에 해당함)로 지칭한다.
실험예 11
이 예에서는, 다음과 같은 방법으로 i형 반도체층을 형성하는 것을 제외하면 실험예 1과 관련하여 앞서 기재된 조건하에서 태양 전지를 마련하였다. i형 반도체층의 수광부만을 표 1의 조건하에(소형 입자 크기) 형성하고 금속 전극 아래의 영역을 표 2의 조건하에(대형 입자 크기) 형성하였다. 금속 전극이 10 ㎜의 규칙적인 간격으로 배치되었으며, 따라서 i형 반도체층은 표 1의 조건(소형 입자 크기) 및 표 2의 조건(대형 입자 크기)하에 주기적인 방법으로 평면을 따라 형성되었다.
이하, 이 태양 전지를 (Cell-11)(도 3k에 해당함)로 지칭한다.
표 5에, 각각의 셀마다 관찰되며 기준으로서 사용되는 (Cell-2)와 비교되는 개방 전류 전압(Voc), 단락 전류 밀도(Isc), 필 팩터(FF), 변환 효율(η) 및 광학적 안정성(S)(500 시간동안 1 SUN으로 조사한 후의 변환 효율의 감소 퍼센트)을 표기한다.
표 5는 셀의 특성에 관한 것이다.
셀 번호 Voc Isc FF η S
(Cell-2) 1.00 1.00 1.00 1.00 1.00
(Cell-1) 0.90 1.31 0.84 0.99 0.95
(Cell-3) 0.92 1.28 0.86 1.01 0.96
(Cell-4) 0.93 1.30 0.88 1.06 0.98
(Cell-5) 0.97 1.30 0.92 1.16 0.99
(Cell-6) 0.98 1.05 1.02 1.05 0.99
(Cell-7) 0.97 1.08 1.02 1.07 0.99
(Cell-8) 0.98 1.11 1.06 1.15 0.99
(Cell-9) 1.05 1.10 1.20 1.39 1.00
(Cell-10) 1.01 1.12 0.98 1.11 0.98
(Cell-11) 1.02 1.30 0.90 1.19 0.96
i형 반도체층 벌크 영역에 비해 p 및 n 인터페이스 근처의 입자 크기가 더 큰 (Cell-3) 내지 (Cell-5)의 각각은 (Cell-1)과 비교하여 셀의 Voc, FF 및 η가 향상되었음을 볼 수 있다. 광학적 안정성(S)도 이들 셀에서 향상되었다. 한편, i형 반도체층 벌크 영역에 비해 p 및 n 인터페이스 근처의 입자 크기가 거꾸로 작은 (Cell-6) 내지 (Cell-8)의 각각은 (Cell-2)과 비교하여 셀의 Isc, FF 및 η가 향상되었음을 볼 수 있다. 소형 입자 크기 영역은 충분히 작은 막 두께를 갖기 때문에 광학적 안정성(S)은 이들 셀에서 크게 감소되지 않았다. 주기적으로 변하는 입자 크기를 갖는 (Cell-9)는 현저히 향상된 FF를 나타내었으며, 그러므로 셀의 η도 크게 향상되었다.
한편, 표면 방향으로 입자 크기 분포가 불균일한 (Cell-10)도 향상된 Isc를 나타내었으며 η를 향상시켰다. 금속 전극의 바로 아래에서 입자 크기가 최대가 되는 방식으로 표면 방향으로 주기적인 입자 크기 분포를 갖는 (Cell-11)도 유사하게 향상되었다.
실험예 12
이 예에서는, 표 1 및 표 2의 조건을 기본적으로 사용하여, 실험예 5의 절차가 후속되며, 입자 크기는 변화되지 않았지만, 다채로운 수소 함량을 갖는 시료를 마련한다. 표 6은 얻어진 결과를 나타낸다. 표 6에 도시한 바와 같이, 수소 함량이 표 1의 조건하에(소형 입자 크기) 비해 표 2의 조건하에서(대형 입자 크기) 더 낮게 만들어졌을 때 우수한 성능의 셀이 얻어졌다. 표 2의 조건하에서(대형 입자 크기)의 수소 함량(CH) 10 % 이하 및 표 1의 조건하에서(소형 입자 크기)의 수소 함량(CH) 3 내지 20 %로 이루어진 셀은 우수한 특성을 나타내었다. 이러한 발견은 실험예 5에 한정되지 않고 앞의 모든 실험예들에 적용할 수 있다.
표 6은 안정화 효율에 관한 것이며, ◎는 탁월, ○는 우수, △는 양호, ×는 불량을 나타낸다.
소형 입자 크기의 CH(%) 대형 입자 크기의 CH(%)
1 % 미만 5 10 15 20 30
1 % 미만 △ △ △ △ × ×
2 △ △ △ △ × ×
3 ○ △ △ △ × ×
4 ◎ △ △ △ × ×
5 ◎ ○ △ △ × ×
10 ◎ ◎ ○ △ × ×
15 ◎ ◎ ◎ △ × ×
20 ○ ○ ○ △ × ×
25 △ △ × × × ×
실험예 13
이 예에서는, 표 1 및 표 2의 조건들을 변화시키면서 실험예 5의 절차가 이어져 시료를 마련한다. 표 2의 조건하에서(대형 입자 크기) 생성된 입자 크기는 표 1의 조건하에서(소형 입자 크기) 생성된 입자 크기 보다 항상 크게 만들어졌다. 표 1의 조건하에서(소형 입자 크기) 생성된 입자 크기에 대한 표 2의 조건하에서(대형 입자 크기) 생성된 입자 크기의 비를 변화시킴으로써 셀의 성능을 테스트하였다. 표 7은 얻어진 결과를 나타낸다. 표 7로부터 볼 수 있듯이, 대형 입자 크기에 대한 소형 입자 크기의 비가 0.9 이하일 때 셀의 성능이 양호하였다.
표 7은 변환 효율(η)과 광학적 안정성(S)에 관한 것이며, ○는 우수, △는 양호, ×는 불량을 나타낸다.
입자 크기비(소형/대형) η S
0.20 ○ △
0.40 ○ △
0.60 ○ ○
0.80 ○ ○
0.85 ○ ○
0.9 △ ○
0.95 × ○
실험예 14
이 예에서는, 입자 크기를 광범위하게 변화시킴으로써 도 3e에 도시한 바와 같은 입자 크기 분포를 갖는 핀형 태양 전지의 시료를 마련하여 성능을 확인하였다. 표 8은 얻어진 결과를 도시한다. 표 8로부터 볼 수 있듯이, 20 Å 내지 1 ㎛의 최소 평균 입자 크기를 갖는 미정질 실리콘 및 50 Å 내지 10 ㎜의 최대 평균 입자 크기를 갖는 미정질 실리콘 또는 다결정 실리콘을 갖는 미정질 실리콘을 포함할 때, 셀의 성능이 양호하였다.
표 8은 안정화 효율에 관한 것이며, ◎는 탁월, ○는 우수, △는 양호, ×는 불량을 나타낸다.
최소 평균 입자 크기 최대 평균 입자 크기
30 Å 50 Å 1 ㎛ 1 ㎜ 10 ㎜ 30 ㎜
10 Å × △ △ △ △ △
20 Å △ ○ ○ ○ ○ △
100 Å - - ◎ ◎ ◎ △
500 Å - - ◎ ◎ ◎ ○
1 ㎛ - - - ◎ ◎ ○
5 ㎛ - - - ○ ○ △
실험예 15
이 예에서는, n형 반도체층의 내측에 대한 도핑 속도 및 i형 반도체층의 n/i 인터페이스 근처의 영역에서의 도펀트(인) 농도를 제어함으로써 도 3e에 도시한 바와 같은 입자 크기 분포를 갖는 핀형 태양 전지의 시료가 마련되었다. i형 및 p형 반도체층 이후의 SIMS에 의해 n형 반도체층의 n/i 인터페이스 근처의 영역의 도펀트(인) 농도를 관찰하였다. 표 9는 얻어진 결과를 도시한다. 표 9로부터 알 수 있듯이, i형 반도체층의 n/i 인터페이스 근처의 영역에서의 도펀트(인) 농도가 2×1017㎝-3이었을 때 셀의 성능이 양호하였다.
표 9는 변환 효율 및 광학적 안정성(S)에 관한 것이며, ○는 우수, △는 양호, ×는 불량을 나타낸다.
인 농도(㎝-3) η S
8×1016 ○ ○
2×1017 ○ ○
8×1017 △ ○
2×1018 × △
8×1018 × ×
실험예 16
이 실시예에서는, n형 반도체층 및/또는 p형 반도체층용으로 미정질 실리콘을 사용하여, 도 3e에 도시한 바와 같은 입자 크기 분포를 갖는 핀형 태양 전지의 시료를 마련하였다. 표 10은 얻어진 결과를 나타낸다. 도 10으로부터 볼 수 있듯이, n형 반도체층 및/또는 p형 반도체층용으로 비정질 실리콘을 사용하는 공지된 셀과 비교할 때 핀형 셀이 탁월하게 성능하도록 현저히 향상된 필 팩터를 나타내었다.
표 10은 필 팩터(FF) 및 변환 효율(η)(상대값)에 관한 것이다.
n형 및 p형 반vy도체층 FF η
n과 p 모두비정질 실리콘인 경우 1.00 1.00
n만 미정질 실리콘인 경우 1.05 1.08
p만 미정질 실리콘인 경우 1.20 1.13
n과 p 모두미정질 실리콘인 경우 1.20 1.27
실험예 17
이 예에서는, 도 3e에 도시한 바와 같은 입자 크기 분포를 갖는 핀형 태양 전지의 시료를 마련하여, i형 비정질 실리콘의 100 Å 두께층을 시료의 p/i 인터페이스 및/또는 n/i 인터페이스내로 삽입하였다. 표 11은 얻어진 결과를 도시한다. 표 11로부터 알 수 있듯이, i형 비정질 실리콘층을 p/i 인터페이스 및/또는 n/i 인터페이스내로 삽입함으로써 개방 전류 전압 및 필 팩터가 현저히 향상되었다. 핀형의 성능도 향상되었다.
표 11은 개방 전류 전압(Voc), 필 팩터(FF) 및 변환 효율(η)(상대값)에 관한 것이다.
i형 비정질실리콘 인터페이스층 Voc FF η
무 1.00 1.00 1.00
n/i 인터페이스에만 1.03 1.05 1.10
p/i 인터페이스에만 1.10 1.12 1.29
n/i 및 p/i인터페이스 모두에 1.13 1.15 1.36
실험예 18
이 예에서는, 고주파 플라즈마 CVD에 의해 본 발명에 따른 광기전 장치용으로 사용될 비 단결정 실리콘을 형성하기에 양호한 조건들을 살펴보았다. 그 결과, 최적의 조건은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 형성 압력 및 0.001 내지 0.5 W/㎤의 메이킹 전력 밀도를 포함함을 발견하였다. 주파수와 관련하여, 상기 정의된 범위내의 비교적 높은 주파수를 사용하면 막 형성 속도를 용이하게 상승시킬 수 있음을 발견하였다. 한편, 상기 정의된 범위내의 비교적 낮은 주파수를 사용하면 전기적 방전을 유지할 수 있으며, 따라서 막 형성 속도 및 비용 절감을 향상시키는 이점과 더불어 셀의 성능 및 셀의 제조 수율을 향상시키는데 유리하다. 형성 압력과 관련하여, 비록 최적의 압력은 사용될 주파수에 따라 변화될 수 있더라도, 상기 정의된 범위내의 비교적 낮은 압력을 사용하면 매우 미정질의 실리콘막을 형성할 수 있음을 발견하였다. 마지막으로, 비록 주파수 및 형성 압력에 대해 적절한 값을 선택함으로써 고속 막 형성 조건하에서 탁월한 비정질 실리콘막을 얻을 수 있더라도, 메이킹 전력 밀도와 관련하여, 상기 정의된 범위내의 비교적 큰 메이킹 전력 밀도를 사용하면, 막 형성 속도를 향상시킬 수 있음을 발견하였다. 요컨데, 주파수, 형성 압력 및 메이킹 전력 밀도에 대한 상기 범위들은 저렴한 비용으로 높은 품질의 미정질 실리콘막을 형성하는데 유리하다.
상술한 바와 같이, 본 발명에 따르면, 탁월한 광전 변환 효율 및 뛰어난 광학적 안정성을 갖는 광기전 장치 및 광전 변환기를 저렴하게 제조할 수 있다. 아울러, 본 발명에 따르면, 고주파 플라즈마 CVD를 사용함으로써 넓은 면적과 유리한 질량을 갖는 광기전 장치를 제공할 수 있다.

Claims (32)

  1. p형 반도체층, i형 반도체층 및 n형 반도체층을 중첩하여 형성된 핀 구조 반도체층을 갖는 광기전 장치에 있어서, 상기 i형 반도체층은 비 단결정 반도체를 포함하고, 상기 i형 반도체층의 결정 입자의 평균 입자 크기 분포는 균일하지 않은 광기전 장치.
  2. 제1항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포는 막 두께 방향으로 균일하지 않은 광기전 장치.
  3. 제1항에 있어서, i형 반도체층과 p형 반도체층의 인터페이스 및/또는 i형 반도체층과 n형 반도체층의 인터페이스 근처의 영역에서의 i형 반도체층의 결정 입자의 평균 입자 크기는 i형 반도체층의 나머지 영역에서의 결정 입자의 평균 입자 크기 보다 큰 광기전 장치.
  4. 제1항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포가 주기적으로 변화하는 광기전 장치.
  5. 제1항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포는 막 두께 방향에 수직인 표면 방향으로 균일하지 않은 광기전 장치.
  6. 제1항에 있어서, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 i형 반도체층의 나머지 영역의 수소 함량 보다 적은 광기전 장치.
  7. 제6항에 있어서, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 10 % 이하이며, i형 반도체층의 나머지 영역의 수소 함량은 3 내지 20 %인 광 기전 장치.
  8. 제1항에 있어서, 최대 평균 입자 크기에 대한 최소 평균 입자 크기의 비는 0.9 이하인 광기전 장치.
  9. 제1항에 있어서, 비 단결정 반도체는 20 Å 내지 1 ㎛의 최대 평균 입자 크기를 갖는 미정질 반도체, 및 50 Å 내지 10 ㎜의 최대 평균 입자 크기를 갖는 단결정 반도체 또는 다결정 반도체를 포함하는 광기전 장치.
  10. 제1항에 있어서, 비 단결정 반도체는 비 단결정 실리콘을 포함하는 광기전 장치.
  11. 제1항에 있어서, n형 반도체층의 인터페이스 근처에 위치하는 i형 반도체층의 영역의 도펀트 농도는 2×1017㎝-3이하인 광기전 장치.
  12. 제1항에 있어서, p형 반도체층 및/또는 n형 반도체층은 미정질 반도체를 포함하는 광기전 장치.
  13. 제1항에 있어서, i형 반도체층은 i형 반도체층과 p형 반도체층 및/또는 n형 반도체층간에 위치하는 비정질 반도체층을 포함하는 광기전 장치.
  14. 제1항에 있어서, i형 반도체층은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 압력 및 0.001 내지 0.5 W/㎝3의 메이킹 전력 밀도의 조건하에 고주파 플라즈마 CVD에 의해 형성되는 광기전 장치.
  15. p형 반도체층, i형 반도체층 및 n형 반도체층을 중첩하여 형성된 핀 구조 반도체층을 갖는 광전 변환기에 있어서, 상기 i형 반도체층은 비 단결정 반도체를 포함하고, 상기 i형 반도체층의 결정 입자의 평균 입자 크기 분포는 균일하지 않은 광전 변환기
  16. 제15항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포는 막 두께 방향으로 균일하지 않은 광전 변환기.
  17. 제15항에 있어서, i형 반도체층과 p형 반도체층의 인터페이스 및/또는 i형 반도체층과 n형 반도체층의 인터페이스 근처의 영역에서의 i형 반도체층의 결정 입자의 평균 입자 크기는 i형 반도체층의 나머지 영역에서의 결정 입자의 평균 입자 크기 보다 큰 광전 변환기.
  18. 제15항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포가 주기적으로 변화하는 광전 변환기.
  19. 제15항에 있어서, i형 반도체층에 포함된 결정 입자의 평균 입자 크기 분포는 막 두께 방향에 수직인 표면 방향으로 균일하지 않은 광전 변환기.
  20. 제15항에 있어서, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 i형 반도체층의 나머지 영역의 수소 함량 보다 적은 광전 변환기.
  21. 제20항에 있어서, i형 반도체층의 최대 평균 입자 크기를 갖는 영역의 수소 함량은 10 % 이하이며, i형 반도체층의 나머지 영역의 수소 함량은 3 내지 20 %인 광전 변환기.
  22. 제15항에 있어서, 최대 평균 입자 크기에 대한 최소 평균 입자 크기의 비는 0.9 이하인 광전 변환기.
  23. 제15항에 있어서, 비 단결정 반도체는 20 Å 내지 1 ㎛의 최대 평균 입자 크기를 갖는 미정질 반도체, 및 50 Å 내지 10 ㎜의 최대 평균 입자 크기를 갖는 단결정 반도체 또는 다결정 반도체를 포함하는 광전 변환기.
  24. 제15항에 있어서, 비 단결정 반도체는 비 단결정 실리콘을 포함하는 광전 변환기.
  25. 제15항에 있어서, n형 반도체층의 인터페이스 근처에 위치하는 i형 반도체층의 영역의 도펀트 농도는 2×1017㎝-3이하인 광전 변환기.
  26. 제15항에 있어서, p형 반도체층 및/또는 n형 반도체층은 미정질 반도체를 포함하는 광전 변환기.
  27. 제15항에 있어서, i형 반도체층은 i형 반도체층과 p형 반도체층 및/또는 n형 반도체층간에 위치하는 비정질 반도체층을 포함하는 광전 변환기.
  28. 제15항에 있어서, i형 반도체층은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 압력 및 0.001 내지 0.5 W/㎝3의 메이킹 전력 밀도의 조건하에 고주파 플라즈마 CVD에 의해 형성되는 광전 변환기.
  29. p형 반도체층, i형 반도체층 및 n형 반도체층을 중첩하여 형성된 핀 구조 반도체층을 갖는 광기전 장치의 제조 방법에 있어서, 상기 i형 반도체층은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 압력 및 0.001 내지 0.5 W/㎤의 메이킹 전력 밀도의 조건하에 고주파 플라즈마 CVD에 의해 형성되는 광기전 장치 제조 방법.
  30. 제29항에 있어서, i형 반도체층 형성시 상기 조건 중의 적어도 하나를 변화시킴으로써 i형 반도체층의 결정 입자의 평균 입자 크기 분포가 균일하지 않게 하는 광기전 장치 제조 방법.
  31. p형 반도체층, i형 반도체층 및 n형 반도체층을 중첩하여 형성된 핀 구조 반도체층을 갖는 광전 변환기의 제조 방법에 있어서, 상기 i형 반도체층은 50 내지 2,450 ㎒의 주파수, 0.001 내지 0.5 Torr의 압력 및 0.001 내지 0.5 W/㎤의 메이킹 전력 밀도의 조건하에 고주파 플라즈마 CVD에 의해 형성되는 광전 변환기 제조 방법.
  32. 제31항에 있어서, i형 반도체층 형성시 상기 조건 중의 적어도 하나를 변화시킴으로써 i형 반도체층의 결정 입자의 평균 입자 크기 분포가 균일하지 않게 하는 광전 변환기 제조 방법.
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