KR20100070753A - 광기전력 변환 소자의 제조 방법 - Google Patents

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임미화
서준영
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Abstract

주울-가열 결정화법을 이용한 광기전력 변환 소자의 제조 방법이 제공된다. 상기 광기전력 변환 소자의 제조 방법은 기판 상에 제1 도전 패턴을 형성하는 단계, 제1 도전 패턴이 형성된 기판 상에, 제1 불순물을 포함한 제1 비정질 반도체층, 진성의 제2 비정질 반도체층 및 제2 불순물을 포함한 제3 비정질 반도체층을 포함하는 광전 변환층을 형성하는 단계, 및 광전 변환층에 전계를 인가하여, 광전 변환층의 적어도 일부를 결정화시키는 단계를 포함한다.
태양 전지, 광기전력 변환 소자(photovoltaic), 주울 가열(Joule-heating)

Description

광기전력 변환 소자의 제조 방법{Manufacturing Method of Photovoltaic Devices}
본 발명은 광기전력 변환 소자의 제조 방법에 관한 것으로, 상세하게는 미세 결정질 반도체층을 포함한 태양전지용 광기전력 변환 소자의 제조 방법에 관한 것이다.
태양전지는 태양 에너지를 직접 전기로 변환시키는 광기전력 변화소자의 일종으로 태양광 발전의 핵심소자이다.
태양전지의 가장 기본적인 구조는 PN 접합으로 구성된 다이오드 형태로서 광흡수층의 재료에 따라 구분된다. 예를 들어, CIGS(CuInGaSe2)나 CdTe를 이용하는 화합물계 태양전지, Ⅲ-Ⅴ족 태양전지, 염료감응형 태양전지와 유기 태양전지, 실리콘을 이용하는 태양전지 등으로 구분할 수 있다. 실리콘을 이용하는 태양전지는 다시 결정계 태양전지와 박막계 태양전지로 구분할 수 있다.
특히, 박막계 태양 전지는 얇은 유리나 플라스틱과 같은 투명 기판 또는 스테인레스-호일(Stainless Foil)과 같은 금속 기판에 막을 입히는 방식이다. 일반적으로, 박막계 태양 전지는 박막의 특성 때문에 캐리어의 확산거리가 결정질에 비해 매우 짧다. 따라서, 박막계 태양 전지가 PN접합 구조만 가질 경우, 태양광에 의해 생성되는 전자-정공쌍(Electron-Hole Pairs)의 수집효율이 매우 낮다. 따라서, 박막계 태양 전지는 광흡수율이 높은 진성 반도체 재질의 광흡수층을 P형과 N형 반도체 사이에 삽입한 PIN구조를 갖는다.
태양전지의 광효율에는 셀 구조, 설계 및 셀을 이루는 각 막질과 두께 등이 영향을 주며, 특히 셀 구조의 선택은 매우 신중을 기해야 하는 요소이다.
비정질 실리콘(a-Si:H)과 미세 결정 실리콘(mc-Si:H) 또는 비정질 실리콘-게르마늄(a-SiGe:H)을 이용한 박막 태양 전지는 광흡수층으로 수 마이크론 이하의 두께를 갖는 박막을 사용하고 실리콘 자체의 광흡수계수가 낮아, 단일 PIN 접합으로는 고효율을 달성하는데 한계가 있다. 따라서, PIN 구조의 비정질 실리콘(a-Si:H)과 미세 결정 실리콘(mc-Si:H) 태양 전지를 2층 또는 3층으로 적층하여 제조하는 적층형 태양 전지가 실제로 사용된다. 이는 태양 전지를 직렬 연결함으로써 개방 전압을 높일 수 있고, 입사광에 대한 변환 효율을 향상시킬 수 있다.
미세 결정질 반도체 물질은 장파장 영역에서의 높은 광흡수율 및 낮은 광열화 특성 등의 장점에도 불구하고, 통상적으로 필요한 막두께가 2~3 마이크론에 이르고 요구되는 결정화도가 60~70%에 달해 매우 낮은 성막 속도를 갖는 일반적인 증착방법을 통해서는 장시간의 공정 시간이 소요된다.
미세 결정질 반도체 성막 속도 향상을 위해 여러 연구 개발자들이 Hot-Wall CVD(Chemical Vapor Deposition), VHF CVD(Very High Frequency CVD), ICP-VHF CVD(Ion Coupled VHF CVD), Microwave PECVD 등의 다양한 장비와 기술을 통해 새로 운 미세 결정질 반도체 성막 기술을 제안하고 있지만 개선 효과는 미미하다.
한편, 미세 결정질 반도체 비해 상대적으로 우수한 성막 속도를 갖는 비정질 반도체를 성막하고, 별도의 결정화를 행하여 미세 결정질 또는 다결정질 반도체로 변환하는 기술은 이미 액정 표시기판이나 유기 발광 다이오드와 같은 디스플레이 장치에 다양하게 응용되고 있다. 그중에서 고상 결정화법, 일명 SPC(Solid Phase Crystallization)법은 저가의 장비를 이용해 결정화가 가능한 장점이 있지만 결정화 온도가 섭씨 600~700도 정도로 높고 공정시간이 1~24 시간에 이르러 유리나 플라스틱과 같은 투명 기판이나 저융점 금속기판 사용에 제약이 따른다. 또한, SPC법에 의해 제조된 다결정질 반도체 물질은 쌍정(twin)과 같은 다수의 결정격자 결함을 함유하고 결정립의 크기도 커서 광흡수율이 저하되는 문제점을 안고 있다.
본 발명이 이루고자 하는 과제는 주울-가열 결정화법을 이용한 광기전력 변환 소자의 제조 방법을 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 광기전력 변환 소자 제조 방법의 일 태양은 기판 상에 제1 도전 패턴을 형성하는 단계, 제1 도전 패턴이 형성된 기판 상에, 제1 불순물을 포함한 제1 비정질 반도체층, 진성의 제2 비정질 반도체층 및 제2 불순물을 포함한 제3 비정질 반도체층을 포함하는 광전 변환층을 형성하는 단계, 및 광전 변환층에 전계를 인가하여, 광전 변환층의 적어도 일부를 결정화시키는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명의 광기전력 변환 소자 제조 방법의 다른 태양은 기판 위에, 적어도 하나의 전계 인가부가 정의되어 있는 제1 도전 패턴을 형성하는 단계, 제1 도전 패턴 위에 제1 불순물을 포함한 제1 반도체층, 진성의 제2 반도체층 및 제2 불순물을 포함한 제3 반도체층으로 이루어진 광전 변환층을 형성하는 단계, 광전 변환층 위에 제2 도전층을 형성하는 단계를 포함하며, 광전 변환층을 형성하는 단계와 제2 도전층을 형성하는 단계 사이 또는, 제2 도전층을 형성하는 단계 후에 전계 인가부를 노출시키는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의 해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 광기전력 변환 소자를 이용해 제작된 태양 전지 모듈에 대해 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 광기전력 변환 소자를 이용해 제작된 태양 전지 모듈의 평면도이고, 도 2는 도 1의 태양 전지 모듈을 I-I' 선으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 유리나 플라스틱 같은 투명기판이나 스테인레스-호일(Stainless Foil)과 같은 금속 기판과 같은 제1 기판(100) 위에 제1 도전패턴(110)이 형성되어 있다. 제1 도전패턴(110)은 스크라이빙에 의해 소정 간격(P1)으로 이격된 라인 패턴들을 포함한다.
전계 인가부(112, 113)는 제1 기판(100)의 외곽 영역에 형성되어 있을 수 있다. 전계 인가부(112, 113)는 제1 기판(100)의 외곽의 사면 중 적어도 하나의 면에 평행하게 형성될 수 있다.
한편, 전계 인가부(112, 113)는 제1 도전 패턴(110)과 동일한 물질로 이루어질 수 있다. 또한, 전계 인가부(112, 113)은 제1 도전 패턴(110)과 동일한 레벨에 형성되고, 서로 물리적으로 분리되어 있을 수 있다.
이와 같이 되는 이유는, 제조 방법을 이용하여 설명하겠으나, 제1 도전 패 턴(110)에 전계 인가부(112, 113)가 정의되어 있고, 스크라이빙 공정 등을 이용하여 제1 도전 패턴(110)으로부터 전계 인가부(112, 113)을 분리시키기 때문이다.
그 위에 제1 불순물을 포함한 제1 미세 결정질 반도체층(221), 광흡수층으로 작용하는 진성의 제2 미세 결정질 반도체층(222) 및 제2 불순물을 포함한 제3 미세 결정질 반도체층(223)을 순차적으로 적층하여 광전 변환층(220)을 형성한다. 제1 불순물과 제2 불순물은 서로 다른 타입이다.
광 입사방향이 기판의 전면인 서브스트레이트형(substrate type)의 태양전지의 경우에는 제1불순물을 포함한 제1 미세 결정질 반도체층(221)은 N형으로, 제2불순물을 포함한 제3 미세 결정질 반도체층(223)은 P형으로 형성하는 것이 바람직하다. 따라서 광 입사방향으로부터 PIN층으로 적층된 순서를 따라 광전환이 이루어진다. 광전 변환층(220)은 스크라이빙 등에 의해 형성된 간격(P2)을 가지며, 간격(P2)을 통하여 제1 도전패턴(110)의 일부가 노출되어 있다.
광전 변환층(220) 위에 제2 도전 패턴(320)이 형성되어 있다. 제2 도전 패턴(320) 은 ZAO(ZnO:Al), Mo, ITO, Cu, W, Al 또는 그 합금 등을 이용하여 형성하며, ZAO/Al 또는 ZAO/Mo 등과 같이 둘 이상의 재질을 적층하여 형성할 수도 있다. 제2 도전 패턴(320) 은 서로 소정 간격으로 이격되어 있고, 제2 도전 패턴(320) 은 제1 도전 패턴(110)과 전기적으로 연결되어 있다. 제2 도전 패턴(320)은 간격(P3)만큼 서로 이격되어 있다. 간격(P3)은 스크라이빙에 의해 형성될 수 있다.
제2 도전 패턴(320)의 간격(P3)은, 광전변환층(220)의 간격(P2)와 가깝게 형성된다. 간격(P3)를 통해서 제1 도전패턴(110)의 일부가 노출되어 있다.
제2 도전 패턴(320) 패턴 위에는 접착 필름(410)이 형성되어 있다. 예를 들어, 접착 필름(410)은 접착 방식으로 부착될 수 있다. 접착 필름(410) 상에는 제2 기판(415)이 형성되어 있다.
도 3a 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 광기전력 변환 소자의 제조 방법에 대해 상세히 설명한다. 도 3a 내지 도 5는 본 발명의 일 실시예에 따른 광기전력 변환 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 3a에서와 같이, 제1 기판(100) 위에 도전층을 스퍼터링 등의 방식을 이용하여 성막한 후, 일방향으로 스크라이빙을 통해 성막된 도전층을 일부 제거하여 제1 도전패턴(110)을 형성한다. 도전층으로는 ZAO(ZnO:Al), Mo, ITO, Cu, W, Al 또는 그 합금 등을 이용하여 형성하며, ZAO/Al 또는 ZAO/Mo 등과 같이 둘 이상의 재질을 적층하여 형성할 수도 있다. 제1 도전패턴(110)의 두께는 2,000 내지 10,000Å일 수 있다.
여기서, 제1 도전 패턴(110)은 도 3b에 도시되어 있듯이, 다수의 라인 도전 패턴(110a)과, 라인 도전 패턴(110a)을 서로 물리적으로 연결하는 연결 패턴(110b)을 포함할 수 있다.
연결 패턴(110b)은 제1 기판(100) 끝단으로부터 약 5 내지 50nm의 폭으로 형성된다. 후술하겠으나, 연결 패턴(110b)의 적어도 일부는 전계 인가부(112, 113)로 사용될 영역이다.
도 4a를 참조하면, 제1 도전패턴(110)이 형성되어 있는 제1 기판(100) 위에 제1 불순물을 포함하는 제1 비정질 반도체층(211), 진성의 제2 비정질 반도체 층(212) 및 제2 불순물을 포함하는 제3 비정질 반도체층(213)을 순차적으로 성막하여 광전 변환층(210)을 형성한다. 구체적으로, 플라즈마 화학 기상 증착법(PECVD) 등의 방법을 통하여 성막하여 광전 변환층(210)의 두께는 10,000 내지 30,000Å이다. 증착 공정시간 및 이후 수행되는 고상결정화에 의해 형성되는 다결정 반도체막의 막질을 고려할 때 상기 범위에서 양호한 특성을 얻을 수 있다. 삼중막을 연속 성막할 수도 있고, 제2 불순물을 포함하는 제3 비정질 반도체층(213)을 제외한 이중막만을 먼저 성막할 수도 있다. 제1 불순물을 포함하는 제1 비정질 반도체층(211)은 Ⅴb족 불순물을 포함하고, 상기 제2 불순물을 포함하는 제3 비정질 반도체층(213)은 Ⅲb족 불순물을 포함한다.
도 4b를 참조하면, 스크라이빙이나 식각 공정을 통하여 제1 기판(100) 끝단으로부터 약 5 내지 50nm 떨어진 위치까지 실시하여, 전계 인가부(112,113)를 노출시킨다(즉, 연결패턴(110b)의 일부를 노출한다). 전계 인가부(112,113)는 기판의 외곽 사면 중 적어도 한면에 형성된다.
한편, 도 4a, 도 4b를 참고하여, 전계 인가부(112, 113)를 노출시키는 방법으로 스크라이빙 또는 식각 공정을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 전계 인가부(112,113)를 노출시키는 방법은 별도의 스크라이빙이나 식각 공정 없이 비정질 반도체층(즉, 211, 212, 213)을 성막하는 공정에서 쉐도우 마스크(shadow mask)를 이용하여 전계 인가부(112, 113) 상에 증착되는 것을 방지함으로써 형성할 수 있다.
전계 인가부(112,113)는 추후 전계 인가에 의한 주울 가열(Joule-heating)시 균일한 가열을 위하여 두께를 균일하게 유지하는 것이 필요하므로, 두께 균일도는 {(최대 두께-최소 두께)/최대 두께}＊100 식 기준으로 10% 이하에서 양호한 특성 확보가 가능하다.
여기서, 도 4b를 다시 참고하면, 제1 기판(100) 외곽에 마주하여 형성된 전계 인가부(112,113)에 전계를 인가하여 제1 도전패턴(110) 상부의 비정질 반도체층(211, 212, 213)을 포함한 광전 변환층(210)을 결정화한다. 비정질 반도체층(211, 212, 213)의 결정화를 유도하기 위해 필요한 충분한 열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power desity)의 에너지를 매우 짧은 시간 동안 인가하는 방식으로 수행한다.
종래에는 비정질 반도체층(211, 212, 213)은 상온에서 매우 높은 저항값을 가지므로 본질적으로 전계 인가에 의한 주울 가열이 불가능한 것으로 알려져 있으나, 최근에 비정질 반도체층(211, 212, 213)을 일정 온도로 가열하면 반도체층 내부에 진성 캐리어(intrinsic carrier)가 생성되어 비정질 반도체층(211, 212, 213)의 전기 저항값이 감소함으로 주울 가열이 가능한 것으로 보고되었다.
전계 인가로 인한 주울 가열에 의해 도전층에 가해지는 단위 시간당 에너지의 양은 하기 식으로 표시된다.
W=V×I
상기 식에서 W는 주울 가열의 단위 시간당 에너지량을 나타내고, V는 도전층의 양단에 걸리는 전압을 나타내며, I는 전류를 나타낸다. 따라서 전압이 증가할수록 또는 전류가 증가할수록 주울 가열에 의해 도전층에 가해지는 단위 시간당 에 너지의 양이 증가한다.
따라서, 도전층에 강한 전계가 인가됨으로써 주울 가열에 의해 고열이 순간적으로 발생하고, 그러한 열로써 도전층 사이에 개재된 반도체층을 결정화시킬 수 있다.
주울 가열에 의한 결정화시 고려해야할 중요한 요소는 전계 인가시간으로 1/100,000 내지 1초 범위 이내에서 실시하는 것이 바람직하다. 이러한 매우 짧은 시간동안 이루어진 결정화는 전계 인가부(112,113)를 통해 제1 도전패턴(110)이 매우 고온으로 가열됨에도 불구하고 기판이 변형없이 상부의 비정질 반도체층(211, 212, 213)을 결정화하는 것이 가능하다. 또한, 매우 짧은 시간에 결정화가 이루어짐으로써 제1 불순물을 포함한 제1 비정질 반도체층(211)의 불순물, 제2 불순물을 포함한 제3 비정질 반도체층(213)의 불순물이 진성의 제2 비정질 반도체층(212)으로 확산하는 것을 억제할 수 있다
도 5를 참조하면, 주울 가열 결정화 방법에 의해 결정화된 광전 변환층(220)을 포함한 단면도이다. 주울 가열 결정화 방법에 의해 제조된 반도체층은 미세 결정질을 포함할 수 있으며, 결정화도가 60 내지 70% 범위 이내일 때 양호한 광전 효과를 얻을 수 있다.
주울 가열 결정화 방법에 의해 제조된 광전 변환층(220)은 적어도 제1불순물을 포함한 제1 미세 결정질 반도체층(221) 및 진성의 제2 미세 결정질 반도체층(222), 제2 불순물을 포함한 제3 미세 결정질 반도체층(223)을 포함할 수 있다. 여기서, 주울 가열 결정화 방법의 효율에 따라, 제2 불순물을 포함한 반도체 층(223)은 미세 결정질화되지 않고, 비정질 반도체층일 수 있다.
광변환 효율 향상을 위해 주울 가열 결정화 방법에 의해 제조된 광전 변환층(220) 위에 또 다른 광전 변환층(220)을 적층하여 탠덤(tadem)이나 트리플(triple)구조의 광기전력 변환 소자를 제작할 수도 있다. 이때 하부 광전 변환층(220)과 상부 광전 변환층(220) 사이에 입사된 광을 일부 투과하고 반사할 수 있는 투명 도전막 형태의 중간층(intermediate layer)를 더 포함할 수도 있다.
도 6을 참조하면, 주울 가열 결정화 방법에 의해 제조된 광전 변환층(220)을 스크라이빙을 통해 소정 간격(P2)으로 패터닝하여 하부의 제1 도전패턴(110)의 일부를 노출시킨다.
이어서, 광전 변환층(220) 상에 제2 도전층(310)을 형성한다. 간격(P2) 내에도 제2 도전층(310)이 채워짐으로써, 제2 도전층(310)과 제1 도전 패턴(110)은 전기적으로 연결된다.
도 7을 참조하면, 간격(P2)과 인접하는 영역에 스크라이빙을 통해 간격(P3)을 형성한다. 간격(P3)는 광전변환층(220)을 이웃한 광전변환층(220)과 이격시키고, 제2 도전패턴(320)을 이웃한 제2 도전 패턴(320)과 이격시킨다.
도면으로 표시하지 않았으나, 다수의 라인 도전 패턴(110a)과 연결 패턴(110b)을 서로 분리하는 에지 아이솔레이션(edge isolation) 공정이 더 진행될 수 있다. 이를 통해서, 전계 인가부(112, 113)와 제1 도전 패턴(110)으로부터 분리되거나, 전계 인가부(112, 113)와 제2 도전 패턴(320)으로부터 분리될 수 있다.
도 8 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 광기전력 변환 소자의 제조 방법에 대해 상세히 설명한다. 일 실시예와 중복되는 설명은 생략한다.
도 8을 참조하면, 기판(500) 위에, 적어도 하나의 전계 인가부(511)가 정의되어 있는 제1 도전 패턴(510)을 형성한다. 이어서, 상기 제1 도전 패턴(510) 위에 제1 불순물을 포함한 제1 비정질 반도체층(611), 진성의 제2 반도체층(612) 및 제2 불순물을 포함한 제3 비정질 반도체층(613)으로 이루어진 광전 변환층(610)을 형성한다. 광전 변환층(610)을 스크라이빙하여, 간격(P2)를 형성한다. 이어서, 상기 광전 변환층(610) 위에 제2 도전층(710)을 형성한다. 이때, 간격(P2)을 통해, 노출된 제1 도전패턴(510)과 제2 도전층(710)은 전기적으로 연결되어 있다. 이어서, 전계 인가부(511)를 노출시킨다.
도 9를 참조하면, 제1 기판(500) 가장 자리 적어도 일면에 노출되어 있는 전계 인가부(511)와 제2 도전층(710)의 임의의 위치를 접촉시켜 전계를 가함으로써 짧은 시간 제1 도전 패턴(510)과 제2 도전층(710)이 고온으로 가열되어 제1 도전 패턴(510)과 제2 도전층(710) 사이에 형성된 비정질 반도체층을 포함하는 광전 변환층(610)을 주울 가열 결정화법에 의해 결정화하는 것이 가능하다.
도 10을 참조하면, 간격(P2)과 인접하는 영역에 스크라이빙을 통해 간격(P3)을 형성함으로써, 광전변환층(620) 및 제2 도전패턴(720)을 전기적으로 분리 시킨다.
이와 같이, 주울 가열 결정화법을 이용한 비정질 반도체층의 결정화를 통해 기판 변형없이 양질의 미세 결정질 반도체층을 포함한 광전 변환층(620)의 제조가 가능하며, 이를 이용한 광기전력 변화 소자 제작을 통해 광변환 효율 향상을 기대할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 광기전력 변환 소자를 이용해 제작된 태양전지 모듈의 평면도이다.
도 2는 도 1의 태양 전지 모듈을 I-I' 선으로 절단한 단면도이다.
도 3a 내지 도 5는 본 발명의 일 실시예에 따른 광기전력 변환 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 내지 10은 본 발명의 다른 실시예에 따른 광기전력 변환 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 500 : 제1 기판 110, 510 : 제1 도전 패턴
210, 610 : 비정질 광전 변환층 220, 620 : 미세 결정질 광전 변환층
320, 720 : 제2 도전 패턴 112, 113, 511 : 전계 인가부

Claims (18)

  1. 기판 상에 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴이 형성된 기판 상에, 제1 불순물을 포함한 제1 비정질 반도체층, 진성의 제2 비정질 반도체층 및 제2 불순물을 포함한 제3 비정질 반도체층을 포함하는 광전 변환층을 형성하는 단계; 및
    상기 광전 변환층에 전계를 인가하여, 상기 광전 변환층의 적어도 일부를 결정화시키는 단계를 포함하는 광기전력 변환 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 도전 패턴에는 적어도 하나의 전계 인가부가 정의되어 있는 광기전력 변환 소자의 제조 방법.
  3. 제 2항에 있어서, 상기 제1 도전 패턴에는 서로 분리된 다수의 전계 인가부가 정의되어 있고,
    상기 광전 변환층을 형성하는 단계 후에, 상기 광전 변환층의 일부를 제거하여 상기 다수의 전계 인가부를 노출시키는 단계를 더 포함하고,
    상기 결정화시키는 단계는, 상기 다수의 전계 인가부에 전계를 인가함으로써 상기 광전 변환층에 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 결정화시키는 단계 후에, 상기 광전 변환층 상에 제2 도전 패턴을 형성하는 단계를 더 포함하는 광기전력 변환 소자의 제조 방법.
  5. 제 2항에 있어서,
    상기 광전 변환층을 형성한 후, 상기 광전 변환층 상에 제2 도전층을 형성하는 단계를 더 포함하고,
    상기 제2 도전층을 형성한 후, 상기 제2 도전층의 일부, 상기 광전 변환층의 일부를 제거하여 상기 전계 인가부를 노출시키는 단계를 더 포함하고,
    상기 결정화시키는 단계는, 상기 노출된 전계 인가부와 제2 도전층에 전계를 인가함으로써 상기 광전 변환층에 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  6. 제 2항에 있어서,
    상기 제1 도전 패턴은 다수의 라인 도전 패턴과, 상기 라인 도전 패턴을 서로 물리적으로 연결하는 연결 패턴을 포함하고,
    상기 전계인가부는 상기 연결 패턴의 적어도 일부에 정의되는 광기전력 변환 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 전계인가부는 상기 기판의 가장자리로부터 약 5 내지 50nm의 폭으로 형성되는 광기전력 변환 소자의 제조 방법.
  8. 제 2항에 있어서,
    상기 전계인가부를 상기 제1 도전 패턴으로부터 분리하는 에지 아이솔레이션 단계를 더 포함하는 광기전력 변환 소자의 제조 방법.
  9. 제 1항, 제 3항, 제 5항 중 어느 한 항에 있어서,
    상기 결정화시키는 단계는 1/100,000 내지 1초 동안 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 제1 불순물을 포함하는 제1 비정질 반도체층은 Ⅴb족 불순물을 포함하고, 상기 제2 불순물을 포함하는 제3 비정질 반도체층은 Ⅲb족 불순물을 포함하는 광기전력 변환 소자의 제조 방법.
  11. 기판 위에, 적어도 하나의 전계 인가부가 정의되어 있는 제1 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴 위에 제1 불순물을 포함한 제1 반도체층, 진성의 제2 반도체층 및 제2 불순물을 포함한 제3 반도체층으로 이루어진 광전 변환층을 형성하 는 단계;
    상기 광전 변환층 위에 제2 도전층을 형성하는 단계를 포함하며,
    상기 광전 변환층을 형성하는 단계와 제2 도전층을 형성하는 단계 사이 또는, 제2 도전층을 형성하는 단계 후에 상기 전계 인가부를 노출시키는 단계를 포함하는 광기전력 변환 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 전계 인가부를 노출시키는 단계 후에, 상기 전계 인가부를 이용하여 상기 광전 변환층에 전계를 인가하여 상기 광전 변환층의 적어도 일부를 결정화시키는 단계를 포함하는 광기전력 변환 소자의 제조 방법.
  13. 제 12항에 있어서, 상기 제1 도전 패턴에는 서로 분리된 다수의 전계 인가부가 정의되어 있고,
    상기 결정화시키는 단계는, 상기 다수의 전계 인가부에 전계를 인가함으로써 상기 광전 변환층에 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  14. 제 12항에 있어서,
    상기 결정화시키는 단계는, 상기 노출된 전계 인가부와 제2 도전층에 전계를 인가함으로써 상기 광전 변환층에 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  15. 제 12항 내지 제 14항 중 어느 한 항에 있어서,
    상기 결정화시키는 단계는 1/100,000 내지 1초 동안 전계를 인가하는 광기전력 변환 소자의 제조 방법.
  16. 제 11항에 있어서,
    상기 제1 도전 패턴은 다수의 라인 도전 패턴과, 상기 라인 도전 패턴을 서로 물리적으로 연결하는 연결 패턴을 포함하고,
    상기 전계인가부는 상기 연결 패턴의 적어도 일부에 정의되는 광기전력 변환 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 전계인가부는 상기 기판의 가장자리로부터 약 5 내지 50nm의 폭으로 형성되는 광기전력 변환 소자의 제조 방법.
  18. 제 11항에 있어서,
    상기 전계인가부를 상기 제1 도전 패턴으로부터 분리하는 에지 아이솔레이션 단계를 더 포함하는 광기전력 변환 소자의 제조 방법.
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