KR19980041704A - 반도체 장치 및 그 제조방법 - Google Patents

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KR19980041704A
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Abstract

FS(필드실드)전극과 게이트 전극과의 사이의 분리특성을 높인다.
FS 전극5의 주요부를 이룬 폴리실리콘층35는 그 상주면 및 하주면에서 질화막(SiN막)34,35에 의해 각각 덮혀져 있다. 이 때문에 게이트 절연막 14를 형성하기 위한 산화처리에 수반해서 산화제에 의해 폴리실리콘층 35의 단연부의 부근이 산화하는 것을 억제할 수 있다. 이 때문에 폴리실리콘층35의 산화에 따르는 변형이 억제됨으로 FS전극5와 개이트전극6과의 사이의 거리가 충분하게 확보된다. 그 결과, FS전극5와 게이트전극6과의 사이의 분리 특성이 향상한다.

Description

반도체 장치 및 그 제조방법
본 발명은 필드 분리구조에 적합하고, 반도체층에 대향하는 전극끼리 절연층으로 절연된 구조를 한 반도체 장치 및 그 제조방법에 관 한 것으로서 특히, 절연층에 유래하는 장치의 특성상 및 신뢰성상의 열화를 해소내지 완화 하기 위한 개량에 관한 것이다.
도 49는 본 발명의 배경이되는 필드 분리구조를 한 종래의 반도체 장치의 단면 구조를 표시하는 단면사시도이다.
이 반도체 장치는 트랜지스터 소자등이 형성되는 반도체가 절연성 기판 위에 막형태로 형성된 구조의 반도체 장치, 즉 SOI(semiconductor-on-isolation)형의 반도체 장치로서 구성되어 있다.
도 49도에 표시는 바와 같이 이 반도체 장치151로서는 지지기판 1 위에 매립산화막 2가 형성되고 이 매립 산화막2 위에 반도체층이 SOI층3으로서 형성되어 있다.
이 SOI층3은, 다수의 NMOS 트랜지스터소자의 영역(NMOS 영역) 및 PMOS 트랜지스터소자의 영역(PMOS 영역)을 포함하고 있다.
그리고, 이들의 복수의 소자영역을 서로 전기적으로 분리 하기 위해서 평판모양의 FS 전극(필드 쉴드 전극)5가 SOI층3내의 각 소자영역의 사이에 설정되는 분리 영역에 대향하도록 형성되어 있다.
SOI층3의 각 소자영역에는 도시하지 않은 절연층에 설정된 콘택홀7를 통하여, 드레인전극과 소스전극, 즉 주전극이 접속되어 있고, 또 별도의 콘택홀9를 통하여, 보디 콘택전극이 접속되어 있다.
또, 각 소자영역에는 게이트전극6이 대향하고 있으며, 이 게이트 전극6에는, 또 별도의 콘택홀8를 통하여, 게이트 배선이 접속되어 있다.
FS 전극5는 산화물로 구성되는 FS 절연층(필드실드 절연층)4에 의해서 덮어져 있다. 이 FS 절연층4에 의해서 FS 전극5와 게이트 전극6과의 사이가, 전기적으로 절연되어 있다.
이 장치151에서는 FS 전극5에 역바이어스 전압이 인가되는 것에 따라, 분리 영역의 SOI층3이 차단 상태로 되어, 그 결과 소자영역 간의 전기적인 분리가 실현된다. 각 소자영역 간의 분리를 실현하기 위한 그 밖의 구조로서, SOI층3을 선택적으로 산화함으로써 분리를 실현하는 LOCOS구조, 또는 SOI층3에 선택적으로 에칭을 실행하는 것에 따라, 각 소자영역을 서로 분리하는 메사분리구조가 널리 알려지고 있다.
그렇지만, 이들의 LOCOS 구조 혹은 메사분리구조로서는, SOI층3이 국소적인 산화처리또는 국소적인 에칭처리를 하기 때문에, SOI층3의 국소에 응력이 집중한다.
그 결과, 리이크전류의 발생이 생기는 등의 장치의 신뢰성상의 문제점이 있었다.
이에 대하여, 장치151로서는 필드 분리구조가 채용되어 있기 때문에 국소적인 산화, 에칭등의 공정이 불필요하다.
이 때문에, 응력의 집중을 회피할 수 있어 리이크 전류를 억제하고 비교적 높은 신뢰성을 얻을 수 있다고 하는 이점이 있다.
그렇지만, 종래의 필드 분리구조에서는 그 구조 및 제조방법에 따르는 신뢰성상의 여러가지 문제점이 또 미해소 상태 대로 되어 있었다. 도 50은 이들의 문제점을 명시하기 위해서 도 49의 구형 프레임 A의 부분을 확대하여 표시하는 정면 단면도이다. 도 50의 원형프레임B, C, D는 이들의 문제점에 관련되는 부분을 표시하고 있다.
도 50에 표시하는 바와 같이, FS 절연층4는 FS 전극5의 상부를 덮는 상부 절연층12 및 FS 전극5의 단연부(端緣部) 16를 덮는 측벽(측벽부)13이 있다.
또, SOI층3의 주면과 이에 대향하는 평판모양의 FS전극5와의 사이에는, 하부 절연층11이 개재하여 그들의 사이를 전기적으로 절연하고 있다.
SOI층3의 주면 위에는 또 게이트 절연막14가 형성되어 있다.
이 게이트 절연막 14는 FS 절연층4와 같이 산화물로 구성되어 있다.
게이트 전극6은 이들의 게이트 절연막14, 측벽13 및 상부 절연층12의 표면에 따르도록 형성되어 있다.
즉, 게이트전극6은 게이트 절연막14를 끼우는 것에 따라, SOI층3의 주면에 전기적 절연을 유지하면서 대향하고 있다.
또, 상부절연층12 및 측벽13에 의해서, FS 전극5와 게이트 전극6과의 사이의 전기적절연이 유지되고 있다.
도 51∼도 55는 도 50의 원형프레임B로 표시되는 제 1의 문제점의 원인이 되는 제조공정을 표시하는 공정도면이다.
장치151를 제조하는 종래의 방법에서는 도 51에 표시하는 바와 같이, 우선 지지 기판1의 한편 주면상에 매립산화막2 및 SOI층3이 차례로 형성되어 이루는 복합체가 준비된다.
그리고, 이 복합체의 SOI층3의 표면상에 산화막21 불순물이 도우프된 폴리실리콘층22 및 산화층23이 차례로 형성된다. 그 후, 산화층23의 위에, 패터닝된 레지스트층24가 형성된다.
다음에, 도 52에 도시하는 바와 같이, 레지스트층24를 차폐체(마스크)로서 드라이 에칭이 실시됨에 따라 산화층23이 선택적으로 제거되며, 상부 절연층12가 형성된다. 만일, 드라이 에칭 대신에 웨트 에칭을 하면 상부 절연층12의 측벽면은 도 52도의 부호26과같이 레지스트층24의 내측에로 凹곡면의 형상으로 후퇴한다.
이것은, FS 전극5과 게이트전극6의 사이의 절연 특성 및 분리특성상, 바람직하지 못한 결과를 초래한다.
이 때문에, 상부 절연층12를 형성하는 방법으로서, 드라이 에칭이 선택된다.
이 공정에서, 상부 절연층12의 측부의 표면에 디포지션막25가 부산물로서 형성된다. 이 디포지션막25는 드라이 에칭에 사용되는 예컨데 CF4등의 에쳔트(etchant) 흡착함으로써 형성된다.
드라이 에칭의 과정에서, 산화층23의 주면은 가속된 CF4등에 의해서 끊임없이 에칭되기 때문에 폴리실리콘층 22의 표면상에는 이러한 부산물은 잔류하지 않는다.
그렇지만, 상부절연층12의 측벽에서는, 에칭이 거의 행해지지 않기 때문에 에쳔트가 디포지션막25으로서 잔류한다.
다음에, 도 53에 표시하는 바와같이 레지스트층24를 차폐체로서 사용하여 또 드라이에칭이 실행되는 것에 따라 폴리실리콘층22 및 산화막21이 선택적으로 제거된다.
이 때, 레지스트층24와 함께 디포지션막25도 제거되지 않은 채로 에칭이 행하여진다.
그 결과, 폴리실리콘층22로 부터 FS 전극5가 형성되는 동시에 산화막21로부터 하부절연층11이 형성된다.
그 후, 도 54도에 표시하는 바와 같이 레지스트층24 및 디포지션막25가 제거된다.
계속해서, 도 55도에 표시하는 바와 같이 상부 절연층12의 측벽면 및 FS 전극5의 단연부를 덮도록 하부절연층11 및 상부 절연층12와 동일재료로 측벽13이 형성된다.
그 후, 도 50에 표시하는 바와같이, SOI층3의 주면 위에 게이트 절연막14가 형성되고 또 게이트 절연막14 및 FS 절연층4 위에 게이트 전극6이 형성된다.
장치151은 이상의 공정에서 제조 되기 때문에, 도 55에 표시하는 바와같이 FS 전극5의 단영부16이 상부 절연층12의 측벽면에서 외측으로 돌출하고 있다.
바꿔 말하면 측벽13의 두정부(頭頂部)15가 FS 전극5의 단연부16으로부터 내측으로 후퇴하고 있다.
이 때문에, 도 55의 원형프레임F에 표시하는 바와같이, 다연부를 덮는 측벽13의 두께가 충분하게는 확보할 수 없다고 하는 문제점이 있었다.
이 것은, 도 50의 원형프레임B에 표시하는 바와 같이 단연부16과 게이트전극6과의 사이의 거리가 충분하게 확보되지 않은 것을 의미한다.
그 결과, FS 전극5와 게이트 전극6과의 사이의 정전용량이 불필요하게 높아져, 장치의 고속동작이 방해된다고 하는 문제가 발생하고 있었다.
또, FS 전극5와 게이트전극6과의 사이의 단락이 일어나기 쉽다고 하는 문제점도 야기되고 있었다.
또, 게이트 절연막14를 형성하기 전에, SOI층3의 표면을 청정화하는 동시에 자연산화막을 제거하기 위해서, HF(불산)을 사용한 처리가 실행되지만, 이 HF 처리에 의해서도, 측벽13의 두께는 더 감소한다.
그 결과, FS 전극5와 게이트전극6과의 사이의 거리에 대한 마진이, 더 작아진다고 하는 문제점이 있었다.
다음에, 도 50의 원형프레임C에서 표시되는 제 2의 문제점에 관해서 설명한다.
도 50 또는 도 55에 표시하는 바와같이, 측벽13을 형성 하기 위한 에칭공정에서, SOI층3의 주면의 측벽13에 근접하는 부분이 선택적으로 깎아지기 때문에, 이 부분에 凹부17이 형성된다.
이 현상은, 에칭에 사용되는 플라즈마가 측벽13을 포함하는 FS 절연층4의 단부 부근에 집중함으로써 생긴다.
凹부 17은 국소적이고 또한 불균일하게 형성되기 때문에 이 凹부 17를 포함하는 영역 위에 형성되는 게이트 전극6에 고유의 임계 전압을, 양호한 정도(精度)로 소정의 높이로 제어하는 것이 곤란 하다는 문제점이 있었다.
또, 凹부 17때문에 SOI층3이 국소적인 두께가 어느 한도를 넘어서 감소함으로서 SOI층3의 보디저항이 도 55의 저항R의 부분으로 높아져 보디 콘택전극에 의한 보디 고정(body fixing)의 효과가 충분히 발휘되지 않은 경우가 있다고 하는 문제점이 있었다.
또, 게이트절연막14를 형성하기 전에 행해지는 HF 처리에 의해서, 측벽13의 표면이 내측으로 후퇴하고 있기 때문에, 도 50의 원형프레임C에 표시하는 것과 같은 예리한 단차가 SOI층3의 표면에 형성된다.
그 결과, 이 단차의 근방에 임계 전압이 낮은 MOS 트랜지스터가 기생적으로 발생한다고 하는 문제점이 있었다.
또한, 부가해서 SOI층3이 드라이 에칭으로 노출되기 때문에 SOI층3의 표면에 형성되는 게이트전극6의 신뢰성에도 문제가 있었다.
다음에, 도 50의 원형프레임D로 표시되는 제 3의 문제점에 관해서 설명한다.
도 56도∼도 58은 이 문제점의 원인이 되는 제조공정을 표시하는 공정도면이다.
도 56에 표시하는 바와같이 SOI층3의 주면 위에 게이트 절연막14를 형성 하기 위한 산화처리에 따라서, 산화제가 도 56 중의 사토(砂土)로 표시하는 영역, 즉 상부 절연층12 및 측벽13, 또 FS 전극5의 단연부16에 가까운 하부절연층11의 부분으로 침입한다.
하부 절연층11에서의 단연부16로 부터 측정한 산화제의 침입 깊이E는 대표적인 산화처리 조건인 800℃ 에서의 웨트 산화 처리에서, 약 0.5㎛ 정도이다.
그 결과, FS 전극5 및 SOI층3의 표면 중에서, 이들의 산화제로 노출된 부분이 산화된다.
도 56은 단연부16의 부근을 확대하여 표시하는 확대 단면도이다.
도 제57도에 부호F, G에서 표시하는 바와 같이, 하부 절연층11를 끼워서 대향하는 SOI층3의 상주면 및 FS 전극5의 하주면에 있어서도, 하부절연층11에 침입한 산화제 때문에 단연부16로부터 대략 침입깊이E까지의 범위에 걸쳐서 산화가 진행한다. 그 중에서도, FS 전극5가 불순물을 고농도로 함유하는 폴리실리콘으로 구성되어 있기 때문에, 부호G에서 표시하는 FS 전극5의 하주면의 산화가 특히 현저하다.
그 결과, 도 57도에 과장해서여 표시하는 바와같이, 단연부16이 윗쪽으로 향하도록,
FS 전극5가 단연부16의 부근에서 활모양으로 만곡한다.
이 때문에, FS 전극5와 게이트전극6과의 사이의 거리가 좁게 된다고 하는 문제점이 있었다.
이런 일은, 제 1의 문제점을 더욱 심각하게 만든다.
즉, FS 전극5와 게이트전극6과의 사이의 정전용량이 커지기 때문에, 장치의 동작 속도의 저하를 초래하는 동시에, 이들의 전극간의 분리 능력이 저하한다.
또한, 이들의 전극간의 단락고장도 발생하기 쉽게 된다.
또, FS 전극5가 만곡하는 결과 원형프레임H에 표시하는 바와같이 측벽13의 두정부15가 윗쪽으로 돌출 하기 때문에 측벽13의 단차가 확대된다.
이것은 도 58에 표시하는 바와같이, 선택적인 드라이 에칭을 사용하여 게이트전극6을 형성하는 공정에서, 부호a에서 표시하는 바와같이 게이트 전극6의 측벽면으로 반사하는 플라즈마를 증대시킨다.
그 결과, 게이트전극6이 일부에서 가늘게 된다고 하는 문제점을 발생시키고 있었다. 게이트전극6의 일부가 가늘게 되면 펀치드루에 대한 내성이 약해진다.
이상과같이, 종래의 장치151에서는 FS 전극5와 게이트 전극6과의 두개의 전극 사이를 전기적으로 절연하는 FS 절연층4의 구조 및 제조방법에 유래하여 장치의 동작 속도등의 특성 및 게이트 전극6등에서의 신뢰성에 문제점이 남아 있었다.
본 발명은 종래의 장치에서의 상술한 문제점을 해소하기 위해서 이루어진 것으로, 절연층에 의해서 서로 절연되어 반도체층에 대향하는 복수의 전극을 구비하는 반도체 장치에서, 절연층에 유래하는 장치의 특성상 및 신뢰성상의 열화가 해소 내지 완화된 반도체 장치를 얻는 것을 목적으로 한다.
또한, 본 반도체 장치의 제조에 알맞는 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관련된 반도체 장치는 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화 절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치에 서, 상기 제 2전극이 상기 반도체층의 상기 주면에 대향하는 하주면과 그 반대측의 상주면이 있는 평판모양의 도전체와, 해당 도전체의 상기 상주면을 덮도록 형성된 내산화성의 막인 상부 보호막과, 상기 도전체의 상기 하주면을 덮도록 형성된 내산화성의 막인 하부 보호막을 구비한다.
또, 본 발명에 관련된 반도체 장치는 반도체층의 주면 위에 제 2산화절연막을 끼워서대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서 서로 전기적으로 절연되어 있는 반도체 장치에서, 상기 제 2전극이 상기 반도체층의 상기 주면에 대향하는 하주면과 그 반대측의 상주면이 있는 평판모양의 도전체와, 해당 도전체의 상기 상주면을 덮도록 형성된 내산화성의 막인 상부 보호막과, 상기 도전체의 측벽면을 덮도록 형성된 내산화성의 막인 측부보호막을 구비하고, 상기 측부보호막이 상기 반도체층의 상기 주면에까지 연장되어 있다.
또, 본발명에 관련된 반도체 장치는 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이, 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서 서로 전기적으로 절연되어 있는 반도체 장치에서, 상기 산화절연층의 측벽부의 표면이 상기 반도체층의 상기 주면과의 접속부에서, 凹곡면모양의 형상을 하고 있으며 그 것에 따라 상기 표면이 상기 주면과 원활하게 접속되어 있다.
또, 본발명에 관련된 반도체 장치의 재조방법은 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이, 해당 제 2전극을 덮도록 형성된 산화 절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치를 제조하기 위한 제조방법에서, 상기 반도체층을 준비하는 공정과, 상기 반도체층의 상기 주면 위에, 상기 제 2산화절연막의 기본이 되는 산화물의 막을 형성하는 공정과, 상기 산화물의 막 위에, 전극재료의 층을 형성하는 공정과, 상기 전극 재료의 층의 위에, 산화물의 층을 형성하는 공정과, 상기 산화물의 층 위에, 패터닝된 레지스트층을 형성하는 공정과, 상기 레지스트층을 차폐체로서, 드라이 에칭처리를 실행함으로써, 상기 산화물의 층을 선택적으로 제거하고, 그 결과 해당 산화물의 층으로부터 상기 산화절연층의 일부를 이룬 상부 절연층을 형성하는 공정과, 상기 상부 절연층이 형성된 후에 별도의 드라이 에칭처리를 실행함으로 상기 레지스트층을 제거하는 공정과, 상기 상부 절연층이 형성된 후에, 상기 드라이 에칭처리의 부산물로서 상기 상부 절연층의 측벽면에 부착하는 퇴적물을 제거하기 위해서, 웨트 에칭처리를 실행하는 공정과, 상기 레지스트층과 상기 퇴적물이 제거된 후에, 상기 전극재료의 층을 선택적으로 제거함으로써, 상기 제 2전극을 형성하는 공정과, 상기 제 2전극이 형성된 후에, 상기 상부 절연층의 측벽면과 상기 제 2전극의 측벽면을 덮도록, 상기 산화절연층의 다른 일부를 이룬 측벽부를 형성하는 공정을 구비하여, 상기 제 2전극을 형성하는 상기 공정은 상기 상부 절연층을 차폐체로서 에칭 처리를 실행함으로써, 상기 전극재료의 층을 선택적으로 제거하는 공정을 구비한다.
또, 본 발명에 관련된 반도체 장치의 제조방법은 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화 절연층에 의해서 서로 전기적으로 절연되어 있는 반도체 장치를 제조하기 위한 제조방법에서, 상기 반도체층을 준비하는 공정과, 상기 반도체층의 상기 주면 위에, 상기 제 2산화절연막의 기본이되는 산화물의 막을 형성하는 공정과, 상기 산화물의 막 위에 전극재료의 층을 형성하는 공정과, 상기 전극재료의 층 위에, 산화물의 층을 형성하는 공정을를 구비하며, 상기 전극 재료의 층을 형성하는 공정이 상기 산화물의 막 위에 내산화성의 막을 하부 보호막으로서 형성하는 공정과, 상기 하부보호막의 위에 도전성 재료의 층을 형성하는 공정과, 상기 도전성 재료의 층 위에 내산화성의 막을 상부 보호막으로서 형성하는 공정을 구비하고, 상기 제조방법이 상기 반도체층의 주면 위에 차례로 형성된 상기 산화물의 막으로 부터 상기 산화물의 층까지 중에서, 적어도 상기 도전성 재료의 층으로부터 상기 산화물의 층까지를 선택적으로 제거함으로써 패터닝된 적층체를 형성하는 공정과, 상기 적층체의 측벽면을 덮도록 상기 산화 절연층의 측벽부를 형성하는 공정을 더 구비한다.
또, 본 발명에 관련된 반도체 장치의 제조방법은 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치를 제조하기 위한 제조방법에서, 상기 반도체층을 준비하는 공정과, 상기 반도체층의 상기 주면 위에, 상기 제 2산화절연막의 기본이되는 산화물의 막을 형성하는 공정과, 상기 산화물의 막 위에 전극재료의 층을 형성하는 공정과, 상기 전극재료의 층 위에 산화물의 층을 형성하는 공정을 구비하며, 상기 전극재료의 층을 형성하는 공정이 상기 산화물의 막 위에, 도전성재료의 층을 형성하는 공정과, 상기 도전성재료의 층 위에, 내산화성의 막을 상부 보호막으로서 형성하는 공정을 구비하고, 상기 제조방법이 상기 반도체층의 주면 위에 차례로 형성된 상기 산화물의 막으로부터 상기 산화물의 층까지를 선택적으로 제거함으로써, 패터닝된 적층체를 형성하는 공정과, 상기 적층체의 상면과 측벽면의 위 및 이 적층체에 덮어지지 않은 노출면 위에 별도의 내산화성의 막을 형성하는 공정과, 에칭처리를 실행함으로서, 상기 별도의 내산화성의 막을 선택적으로 제거함으로써, 적어도 상기 적층체의 측벽면중의 상기 도전성 재료의 층 이하의 부분에 상기 별도의 내산화성의 막을 잔류 시키는 공정과, 상기 별도의 내산화성막을 포함하는 상기 적층체의 측벽면을 덮도록, 상기 산화 절연층의 측벽부를 형성하는 공정을 더 구비한다.
도 1은 실시의 형태3의 장치의 단면도.
도 2는 실시의 형태1의 장치의 제조공정도.
도 3은 실시의 형태1의 장치의 제조공정도.
도 4는 실시의 형태1의 장치의 제조공정도.
도 5는 실시의 형태1의 장치의 제조공정도.
도 6은 실시의 형태1의 장치의 제조공정도.
도 7은 실시의 형태1의 장치의 제조공정도.
도 8은 실시의 형태1의 장치의 제조공정도.
도 9는 실시의 형태1의 장치의 제조공정도.
도 10은 실시의 형태1의 장치의 제조공정도.
도 11은 실시의 형태2의 장치의 제조공정도.
도 12는 실시의 형태2의 장치의 제조공정도.
도 13은 실시의 형태3의 장치의 제조공정도.
도 14는 실시의 형태3의 장치의 제조공정도.
도 15는 실시의 형태3의 장치의 제조공정도.
도 16은 실시의 형태3의 장치의 제조공정도.
도 17은 실시의 형태4의 장치의 제조공정도.
도 18은 실시의 형태4의 장치의 제조공정도.
도 19는 실시의 형태4의 장치의 제조공정도.
도 20은 실시의 형태4의 장치의 제조공정도.
도 21은 실시의 형태5의 장치의 제조공정도.
도 22는 실시의 형태5의 장치의 제조공정도.
도 23은 실시의 형태5의 장치의 제조공정도.
도 24는 실시의 형태6의 장치의 제조공정도.
도 25는 실시의 형태6의 장치의 제조공정도.
도 26은 실시의 형태6의 장치의 제조공정도.
도 27은 실시의 형태6의 장치의 제조공정도.
도 28은 실시의 형태6의 장치의 제조공정도.
도 29는 실시의 형태7의 장치의 제조공정도.
도 30은 실시의 형태8의 장치의 제조공정도.
도 31은 실시의 형태8의 장치의 제조공정도.
도 32는 실시의 형태8의 장치의 제조공정도.
도 33은 실시의 형태9의 장치의 제조공정도.
도 34는 실시의 형태9의 장치의 제조공정도.
도 35는 실시의 형태10의 장치의 제조공정도.
도 36은 실시의 형태10의 장치의 제조공정도.
도 37은 실시의 형태10의 장치의 제조공정도.
도 38은 실시의 형태10의 장치의 제조공정도.
도 39는 실시의 형태10의 장치의 제조공정도.
도 40은 실시의 형태10의 장치의 제조공정도.
도 41은 실시의 형태10의 장치의 제조공정도.
도 42는 실시의 형태10의 장치의 제조공정도.
도 43은 실시의 형태10의 장치의 제조공정도.
도 44는 실시의 형태11의 장치의 제조공정도.
도 45는 실시의 형태12의 장치의 제조공정도.
도 46은 실시의 형태12의 장치의 제조공정도.
도 47은 실시의 형태12의 장치의 제조공정도.
도 48은 변형예의 장치의 제조공정도.
도 49는 종래의 장치의 단면사시도.
도 50은 종래의 장치의 단면도.
도 51은 종래의 장치의 제조공정도.
도 52는 종래의 장치의 제조공정도.
도 53은 종래의 장치의 제조공정도.
도 54는 종래의 장치의 제조공정도
도 55는 종래의 장치의 제조공정도.
도 56은 종래의 장치의 제조공정도.
도 57은 종래의 장치의 제조공정도.
도 58은 종래의 장치의 제조공정도.
* 도면의 주요 부분에 대한 부호의 설명
3 : SOI층(반도체층)4 : FS절연층(산화절연층)
5 : FS전극(제 2전극)6 : 게이트전극(제 1전극)
11 : 하부절연층(제 2산화절연막)12 : 상부절연층
13 : 측벽(측벽부)
14 : 게이트절연막(제 1산화절연막)21 : 산화막(산화물의 막)
22 : 폴리실리콘층(전극재료의층)23 : 산화층(산화물의층)
24 : 레지스트층25 : 디포지션막(퇴적물)
26 : 산화막(산화물)
32 : 폴리실리콘층(도전성재료의층과의 층)
31,34 : 질화막(하부보호막)35 : 폴리실리콘층(도전체)
33,36 : 질화막(상부보호막)37 : 희생 산화막
42,45,46,47 : 질화막(측부보호막)
44,47,50 : 질화막(별도의 내산화성의 막)
＜발명의실시의형태＞
실시의 형태1
도 2∼도 10은 실시의 형태1의 제조방법을 표시하는 공정도이다.
또한, 이하의 도면에서, 도 49∼도 58에 표시한 종래의 장치 및 제조공정과 동일한 부분에 대해서는 동일부호를 부착하여 그 상세한 설명을 생략 한다.
이 실시의 형태는 상부 절연층12를 형성한 후에, 폴리실리콘층22 및 산화막21에 에칭처리를 실시하는 데 앞서서, 레지스트층24 및 디포지션막25를 미리 제거하는 점에서, 종래의 제조방법과는 특징적으로 다르다.
본 제조방법에서는 우선, 도 51의 공정이 실행된다.
즉, SOI층3 위에 산화막21, 폴리실리콘층22, 산화층23 및 패터닝된 레지스트층24가 차례로 형성된다.
패터닝된 레지스트층24는 레지스트층의 재료를 산화층23의 표면 전체에 걸쳐서 도포한 후에, 소정의 패턴을 낙인한다는 종래의 알려져 있는 기술을 사용하여 형성가능하다.
산화막21, 폴리실리콘층22 및 산화층23은 각각 예컨데 20nm, 50nm 및 150nm 정도의 두께로 설정된다.
또한, 폴리실리콘층22는 폴리실리콘층을 형성하는 과정중에서 동시에 불순물을 도우프함으로써 형성해도 되며, 폴리실리콘층을 형성한 후에 이온주입법을 사용하여 불순물의 도우프를 하는 것에 따라 형성해도 된다.
다음에, 도 52에 표시하는 바와같이 레지스트층24를 차폐체로서 사용하고, 드라이 에칭을 실행함으로써 산화층 23으로부터 상부 절연층 12를 형성한다.
이 드라이 에칭에는 예컨데, 가스 CF4에 CO를 가해서 행해지는 통상의 에칭 처리가 채용가능하다.
드라이 에칭 처리를 행한 결과, 도 52의 공정에서는 먼저 말한바와같이 상부절연층12의 측벽면을 덮게해 부산물로해서의 디포지션막25가 형성된다.
계속해서, 종래의 방법과는 달리 도 2에 표시하는 바와같이 레지스트층24가 제거된다.
레지스트층24의 제거는 종래의 주지의 레지스트제거에 알맞은 드라이 에칭처리를 사용하여 행해진다.
이 처리만으로서는 디포지션막25는 적어도 충분히 제거되지않고 잔류한다.
이 때문에, 레지스트층24의 제거가 완료한 후에 도 3에 표시하는 바와같이 예컨데H2SO4를 사용한 웨트 에칭처리를 실행함으로써 디포지션막25가 제거된다.
다음에, 도 4에 표시하는 바와같이, 상부 절연층12를 차폐체로서, 이방성 드라이 에칭처리를 함으로써 폴리실리콘층22를 선택적으로 제거한다.
이 드라이 에칭처리에는 예컨데 가스 C12,HBr를 사용한 통상의 에칭 처리가 채용 가능하다.
이 공정의 결과, 폴리실리콘층22으로부터 FS전극5가 형성된다.
그 후, 도 5에 표시하는 바와같이 상부 절연층12(및 FS전극5)를 차폐체로서, 드라이 에칭처리를 실행하는 것에 따라, 산화막21이 선택적으로 제거된다.
이 에칭에는 예컨데 CF4가스에 CO를 가해서 행해지는 종래 주지의 에칭법을 사용할 수 있다.
CO의 비율이 높으면, 산화막21의 에칭과 SOI층3의 에칭과의 사이의 선택비가 높아진다.
따라서, 매립 산화막2 위에 얇게 형성된 SOI층3을 불필요하게 소모하지 않기 때문에, CO의 비율을 높이는 것이 바람직하다.
도 5의 공정 결과, 산화막21으로부터 하부 절연층11이 형성된다.
FS 전극5 및 하부절연층11이 형성되는 데 앞서, 레지스트층24 및 디포지션막25가 제거되어 있기 때문에, FS 전극5는 도 5에 표시하는 바와같이 상부 절연층12의 측벽면에서 외측으로 거의 돌출하지않은 모양으로 형성된다.
또한, 산화막21에 실행되는 에칭처리에 수반하여, 상부절연층 12에도 에칭이 작용하여 그 두께가 얼마쯤 감소한다.
이 때문에, 이 두께의 감소분을 전망하여 상부 절연층12의 두께 바꿔 말하면, 산화층23의 두께를 얼마쯤 두껍게 설정해 놓는 것이 바람직하다.
다음에, 도 6에 표시하는 바와같이 상부 절연층 12 또는 하부절연층11과 동일재료로 구성되는 산화막26을 장치의 전체면에 걸쳐서 퇴적한다.
그 두께는, 예컨데 150nm정도로 설정된다.
그 후, 도 7에 표시하는 바와같이 이방성 에칭을 사용하여 산화막26을 에치백 함으로써, 상부 절연층12, FS 전극5 및 하부 절연층11의 측벽면을 덮도록 측벽13이 형성된다.
이 공정에도, CF4가스에 CO를 가해서 행해지는 종래의 주지의 에칭법을 사용할 수 있다.
이 때, SOI층3을 불필요하게 소모하지 않기 때문에, CO의 비율을 높이는 것이 바람직하다.
다음에, 도 8에 표시하는 바와같이, SOI층3의 표면에 산화처리를 실행하는 것에 따라 게이트 절연막14가 형성된다.
이 산화처리에는 예컨데 800℃에서 행해지는 통상의 웨트산화가 사용된다.
계속해서, 도 9에 표시하는 바와같이, 불순물이 도우프된 폴리실리콘층27를 장치의 상면 전체에 걸쳐서 퇴적한다.
이 공정에서도, 폴리실리콘층22를 형성하는 공정과 마찬가지로 불순물의 도핑은 폴리실리콘층의 퇴적의 과정과 동시에 또는 퇴적 후의 어느것으로 행해져도 된다.
그 후, 패터닝된 레지스트층28이 폴리실리콘층27 위에 형성된다.
레지스트층28은 레지스트층24를 형성하는 공정과 같은 공정을 사용하여 형성할 수 있다.
다음에, 이 레지스트층28를 차폐체로해서 사용하고 드라이 에칭을 실행하는 것에 따라 폴리실리콘층27이 선택적으로 제거된다.
그 결과, 도 10에 표시하는 바와같이 게이트 절연막14 및 FS 절연층4 위에 걸치도록, 게이트전극6이 형성된다.
본 실시의 형태의 제조방법으로서는, 도 10에 표시하는 바와같이, FS 전극5가 상부절연층12의 측벽면에서 거의 돌출하지 않기 때문에 FS 전극5와 측벽13 위에 형성되는 게이트전극6과의 사이의 거리가 충분히 크게 확보된다.
그 결과, FS 전극5와 게이트 전극6과의 사이의 정전용량이 낮게 억제됨으로, 장치의 고속동작이 방해되지 않고, 또 쌍방의 전극간의 분리 특성도 양호하게 된다.
또, 이들의 전극간의 단락 고장이 발생하기 어렵게 되기 때문에 장치의 제조상의 제품 비율이 향상한다.
즉, FS 절연층4의 구조에 유래하는 장치의 특성상, 신뢰성상의 문제점이 해소 내지 완화된다.
실시의 형태2
도 11 및 도 12는 실시의 형태2의 제조 방법을 표시하는 공정도면이다.
이 방법에서는 실시의 형태1에 있어서의 도 3까지의 공정을 실행한 후에, 도 11에 표시하는 바와같이 FS 전극5의 단연부가 상부 절연층12의 측벽면에서 내측으로 후퇴할 때까지 폴리실리콘층22에 등방성 에칭이 실시된다.
도 11에서는 화살표b로 에쳔트가 FS 전극5에 작용하는 방향을 표시하고 있다.
또한, 도 3의 공정에서 직접 도 11의 공정으로 이행하는 대신에 도 3의 공정 다음에 도 4의 이방성에칭공정을 실행하고 그 후에, 도 11의 공정이 행하여져도 된다.
도 11의 등방성 에칭처리로서 예컨데 F2를 사용한 에칭 또는 CF4과 O2를 사용한 에칭을 채용하는 것이 바람직하다.
전자의 예에서는 폴리실리콘의 반응이 진행하기 쉽고, 더구나 측벽에 잔재가 부착하기 어렵다는 이점이 있다.
후자의 예로서는, 잔재가 산소와 반응하여 CO2로서 제거되기 때문에, 역시 잔재가 잔류하기 어렵다는 이점이 있다.
그 후, 도 5 및 도 6과 같은 공정을 실행함으로써 도 12에 표시하는 바와같이, 측벽13이 형성된다. FS 전극5의 단연부가 후퇴함으로써, 상부 절연층12와 하부절연층11과의 사이에 형성된 홈은, 도 6의 산화막26을 퇴적하는 공정을 예컨데 CVD 법을 사용하여 실행하는 것에 따라서 양호한 커버리지를 가지고 산화막26(측벽13)으로 매립하는 것이 가능하다.
그 후, 도 8∼도 10과 같은 공정을 실행함으로써 게이트 절연막14 위와 FS 절연층4 위와 걸치도록, 게이트 전극6이 형성된다.
본 실시의 형태의 제조방법에서는 도 12에 표시하는 바와같이 FS 전극5가 상부 절연층12의 측벽면에서 내측에 후퇴하고 있기 때문에, FS 전극5와 측벽13 위에 형성되는 게이트 전극6과의 사이의 거리가 더 크게 확보된다.
그 결과, FS 전극5와 게이트전극6과의 사이의 정전용량이 더 낮게 억제된다.
따라서, 장치의 동작속도, 분리특성, 신뢰성 및 제품 비율이 더 향상한다.
실시의 형태3
도 13∼도 16 및 도 1은 실시의 형태3의 제조방법을 표시하는 공정도면이다.
본 실시의 형태의 방법에서는, FS 전극5의 상면 및 하면에 질화막이 형성되는 점이, 실시의 형태1의 방법과는 특징적으로 다르다.
이 제조방법에서는, 우선 도 51에 표시한 지지기판1, 매립 산화막2 및 SOI층3을 가지는 복합체가 준비된 후에, 도 13에 표시하는 바와같이 SOI층3 위에 산화막21, 질화막(SiN 막)31, 폴리실리콘층32, 질화막(SiN 막)33 및 산화층23이 이 순서로 형성된다.
질화막31,33은 예컨데 CVD 법을 사용하여 10nm정도의 두께로 퇴적된다.
다음에, 도 2∼도 5와 같은 공정을 실행함으로써 도 14에 표시하는 바와같이 하부 절연층11과 상부절연층 12와 FS 전극5가 끼워진 구조를 얻을 수 있다.
더구나, 이 FS 전극5의 주요 부분을 이룬 평판모양의 폴리실리콘층35의 상주면 및 하주면에는 질화막34,36이 각각 형성되어 있다.
이들의 공정중의 도 4에 해당하는 공정에서는 폴리실리콘층32와 질화막31,33을 동시에 에칭으로 제거하면 좋다.
이 에칭처리에는 예컨데 C12, CF4, HBr 등의 가스를 사용한 에칭이 유효하다.
이 방법에서는, 폴리실리콘과 SiN과의 사이의 선택비가 크지 않다.
이 때문에, 이 방법은 폴리실리콘층32와 질화막31,33을 동시에 에칭하는 데 적합하다.
다음에, 도 6∼도 7은 같은 공정을 실행함으로써, 도 15에 표시하는 바와같이 측벽13이 형성된다.
그 후, 도 8과 같은 공정을 실행함으로써, 도 16에 표시하는 바와같이, SOI층3의 표면에 게이트절연막14가 형성된다.
이 때, 폴리실리콘층35의 양 주면이 질화막34,36에 덮어져 있기 때문에 폴리실리콘층35가 그 측단부면을 제외하고 산화제에 의해서 산화되는 것이 방지된다.
이 때문에, FS 전극5의 단연부16이 도 57에 표시하는 바와같이, 만곡하는 일이 거의 없다.
도 57의 부호F로 표시하는 바와같이, SOI층3의 상주면은 산화제의 영향을 받지만, 먼저 기술한바와같이, SOI층3에서의 산화의 정도는 질화막34,36이 없을 때의 FS 전극5에서의 보다도 매우 낮기 때문에 그 영향은 미소하다.
그 후, 도 9 및 도 10과 같은 공정을 실행함으로써, 도 1에 표시하는 바와같이 게이트절연막14 및 FS 절연층4 위에 게이트전극6이 형성된다.
이상과같이, 이 실시의 형태의 방법에서는 FS 전극5의 만곡이 억제되기 때문에 FS 전극5와 측벽13 위에 형성되는 게이트전극6과의 사이의 거리가 크게 확보된다.
그 결과, FS 전극5와 게이트전극6과의 사이의 정전용량이 낮게 억제되기 때문에 장치의 동작속도, 분리특성, 신뢰성 및 제품 비율이 향상한다.
또한, 도4의 공정을 도 11의 공정으로 대체하므로서, 폴리실리콘층35가 질화막 34,36에 끼워져 이루워지는 FS 전극5의 단연부가 도 12와같이 상부 절연층12 및 하부절연층11의 측벽면에서 후퇴한 구조를 얻는 것이 가능하다.
이 때, FS 전극5와 게이트전극6과의 사이의 거리가 더 크게 확보된다.
실시의 형태4
실시의 형태3의 방법에서는 질화막34,36에 의해서 FS 전극5의 만곡이 방지된다.
이 때문에, SOI층3의 표면에 희생 산화처리를 실시하는 것이 가능해진다.
도 17∼도 20은 그와 같은 제조방법의 예를 표시하는 공정도면이다.
SOI층3은 산화막21를 에칭에 의해서 제거하는 도 14의 공정과 산화막 26을 에칭함으로써 측벽13을 형성하는 도 15의 공정의 쌍방에서, 드라이 에칭의 에쳔트로 쪼여진다.
그 후, 도 16에 표시하는 바와같이 SOI층3의 표면에 게이트 절연막14를 형성하면, 드라이 에칭의 과정에서 SOI층3에 발생한 결정 결함이 게이트 절연막14중에 받아들여, 게이트절연막14의 특성 및 신뢰성이 저하한다.
이 열화를 방지 하기 위해서 이 실시의 형태에서는, 도 15의 공정의 후에, 도 17에 표시하는 바와같이, SOI층3의 표면에 희생 산화막 37이 형성된다.
희생 산화막37은 게이트절연막14를 형성하는 공정과 마찬가지로 SOI층3의 표면에 예컨데 800℃ 에서의 웨트산화처리를 실시함으로서 형성된다.
그 후, 도 18에 표시하는 바와같이 희생 산화막37이 웨트에치를 사용하여 제거된다. 그 결과 SOI층3의 주면에 후퇴면39가 형성된다.
이에 따라, 드라이 에칭에 의해서 SOI층3에 도입된 결정결함은 희생 산화막37과 함께 제거된다.
그 후, 도 19에 표시하는 바와같이 또다시 게이트절연막14가 SOI층3의 표면에 형성된다.
결정 결함은 이미 희생 산화막37과 함께 제거 되어 있기 때문에 게이트절연막14에의 결정 결함의 도입이 억제되고, 게이트 절연막14의 특성상 및 신뢰성상의 열화가 억제된다.
또, 희생 산화막37이 제거된 결과, SOI층3이 후퇴면39에서 균일하게 얇게 된다.
이때문에, 제50도에 있어서의 凹부17이 소멸하고, 凹부17로 유래하는 문제점이 해소된다.
또한, 보디 콘택에 의한 기판 바이어스 효과를 감소할 수 있기 때문에 게이트전극6에 있어서의 임계전압이 낮게 되어, 장치를 저전압으로 동작시키는 것이 가능해진다.
산화 처리에 의해서 SOI층3을 얇게 하고 있기 때문에, 凹부17(도 50)과는 달리, 두께의 균일성이 양호하기 때문에, 임계전압을 양호한 정도에서 소정의 높이로 제어하는 것이 가능하다.
또한, 희생 산화막37의 형성과 게이트절연막14의 형성과, 2회에 걸쳐서 산화 처리가 행하여지기 때문에, 도 20의 원형프레임J로 표시하는 바와같이 폴리실리콘층35의 단연부의 측벽면이 산화되는 것으로, 이 측벽면이 내측으로 향해서 다소 후퇴한다.
이에 따라, FS 전극5와 게이트전극6과의 사이의 거리가 더 확대한다.
그 결과, FS 전극5와 게이트전극6과의 사이의 정전용량이, 더 낮게 억제되는 동시에 단락고장의 발생도 어렵게 된다.
실시의 형태5
실시의 형태4에 표시하는 바와같이 희생 산화막37를 형성하고, 또 제거함으로써 게이트 절연막14의 신뢰성을 높일 수 있다.
그렇지만, 드라이에칭을 실행하는 회수를 감할 수 있으면, 원래 SOI층3에 도입되는 결정 결함의 량을 감소할 수 있기 때문에, 한층 더 바람직하다.
도 21∼도 23은 그와 같은 제조방법의 예를 표시하는 공정도이다.
이 제조방법에서는, 도 13에 표시하는 바와같이, SOI층3위에 산화막21로 부터 산화층23까지를 차례로 형성한 후에, 도 2∼도 4와 같은 공정을 실행함으로써, 도 21에 표시하는 바와같이, 산화층23, 질화막33 및 폴리실리콘층32가 에칭에 의해서 선택적으로 제거되고, 각각 에서 상부 절연층12, 질화막36 및 폴리실리콘층35가 형성된다.
그리고, 질화막31은 에칭되지 않은 채로 남게된다.
폴리실리콘층32를 에칭할 때에, 폴리실리콘과 SiN과의 사이에서 선택비가 높은 에칭법을 사용하는 것에 따라 질화막31만을 남기는 것이 가능하다.
예컨데, C12, CF4, HBr 등의 가스를 사용하고, 더구나, 0℃ 정도의 저온하에서 에칭을 실행함으로써 선택비를 높일 수 있다.
다음에, 도 22에 표시하는 바와같이 측벽을 형성하기 위한 산화막26을 장치의 상면 전체에 걸쳐서 퇴적한다.
그 후, 산화막과 SiN과의 사이에서 선택비가 크지 않은 이방성 에칭을 실시하는 것에 따라, 도 23에 표시하는 바와같이 산화막26으로부터 측벽13이 형성되는 동시에 질화막31으로 부터 질화막41이 형성되어, 산화막21으로 부터 하부절연층11이 형성된다.
질화막41은 질화막34(도 15)와 같이 폴리실리콘층35의 하주면을 덮는 동시에 측벽13의 표면에까지 퍼지고 있다.
도 23의 공정에 사용되는 이방성 에칭으로서 예컨데 CF4와 CO를 사용한 에칭법을 사용할 수 있다.
이 때, CO의 비율을 낮게 함으로써, 산화막과 SiN과의 사이의 선택비를 낮게 하는 것이 가능하다.
그 후, 도 8∼도 10과 같은 공정을 실행함으로써, 게이트절연막14 및 게이트전극6이 형성된다.
이상과같이, 이 제조방법에서는 SOI층3이 에쳔트에 노출되는 것은 측벽13등을 형성하는 도 23의 공정뿐이다.
이 때문에, 실시의 형태3의 방법에 비하여, 게이트절연막14에 도입되는 결정 결함의 량을 감소할 수 있다.
따라서, 게이트절연막14에 있어서의 특성상의 열화 및 신뢰성상의 열화가 억제된다.
또한, 본 실시의 형태의 방법에, 더 희생 산화막37를 형성하는 실시의 형태4의 방법을 조합하는 것이 가능하다.
그것에는, 도 23의 공정 후에, 도 17∼도 19의 공정을 실행하여 그 후, 도 9 및 도 10의 공정을 실행하면 된다.
희생 산화막37를 형성함으로써, 게이트절연막14에 도입되는 결정결함의 량이 더 낮게 억제되기 때문에 게이트 절연막14의 특성 및 신뢰성이 더 향상한다.
실시의 형태6
실시의 형태4에서는 FS 전극5를 구성하는 폴리실리콘층35의 단연부의 측벽면이 산화되는 것에 따라 측벽면이 내측으로 후퇴한다고 하는 이점이 얻어졌다.
이 측벽면은 산화 되는 것에 따라, 근소 하지만 체적팽창한다.
측벽면의 폭, 즉 폴리실리콘층35의 두께는 통상에는 매우 적기 때문에 이 체적팽창은 무시할 수 있다.
그렇지만, 측벽면의 체적팽창이 무시할 수 없을 정도로 폴리실리콘층35의 두께를 크게 설정할 때에는 도 24에 표시하는 바와같이, 폴리실리콘층35의 주면 뿐만 아니라, 그 측벽면도 질화막42로 덮으면 된다.
도 24는 측벽13을 형성하는 공정의 직후에서의 장치의 단면도이다.
폴리실리콘층35가 질화막34,36 뿐만 아니라, 질화막 42에 의해서도 덮어져 있기 때문에 산화 처리에 따라서 그 측단면에 산화가 진행하는 것을 방지할 수 있다.
이 때문에, 폴리실리콘층35가 두껍게 형성되어 있어도 산화에 따르는 측단면의 체적팽창에 의해서 FS 전극5와 게이트전극6과의 사이의 거리가 좁게 되는 것을 방지할 수 있다.
그 결과, FS 전극5와 게이트 전극6과의 사이의 정전 용량이 낮게 억제되는 동시에, 단락고장도 발생하기 어렵게 된다.
도 25∼도28은, 도 24에 표시하는 구조의 FS 전극5를 가지는 장치를 제조하는 방법의 예를 표시하는 공정도이다.
이 제조방법에서는, 실시의 형태5의 도 21까지의 공정도를 실행한다.
그 결과, 상부 절연층12, 질화막36 및 폴리실리콘층35가 형성되며 질화막31은 에칭되지 않은 채로 남겨진다.
다음에, 도 25에 표시하는 바와같이 질화막31이 드라이 에칭에 의해서 선택적으로 제거되는 것에 따라 질화막34가 형성된다.
산화막21만을 남겨놓고 질화막31를 제거 하는데는 산화막(SiO2)와의 선택비가 높은 SiN을 위한 드라이에칭을 실행하면 된다.
다음에, 도 26에 표시하는 바와같이 장치의 상면 전체에 질화막44가 퇴적된다.
계속해서, 도 27에 표시하는 바와같이 이방성 에칭을 실행함으로써, 질화막44가 선택적으로 제거된다.
이 공정에서는, 질화막44가 질화막45으로서 폴리실리콘층35의 측벽면에 남도록 에칭처리가 행하여진다.
산화막21를 남겨놓고, 질화막44만을 제거 하는데는 Cl2혹은 HBr를 사용한 에칭법을 이용 할 수 있다.
이 방법은 폴리실리콘의 제거에도 적합하다.
후 공정에서 측벽13을 위한 산화막26을 퇴적하기 위해서는 질화막45에 대하여, 다소지나친 정도로 에칭을 실시할 필요가 있다.
이 오버 에칭때문에, 질화막45의 상단은 상부 절연층12의 상면에서 아래 쪽으로 다소 후퇴한다.
이 오버 에칭을 더 넉넉하게 실행함으로써, 질화막45의 상단을 더 후퇴시키면 도 28에 표시하는 바와같이 질화막45가 질화막42으로해서, 폴리실리콘층 35의 측벽면에만 잔류한다.
그 후, 도 22 및 도23과 같은 공정을 실행함으로써 도 24의 구조가 완성된다.
그 후 도 8∼도 10과 같은 공정을 실행함으로써 게이트 절연막14 및 게이트전극6이 형성된다.
또한, 도 21의 공정 후에, 도 25의 공정을 거치고 나서 도 26의 공정으로 이행하는 대신에 도 21의 공정에서 직접 도 26의 공정을 실행해도 된다.
이상의 공정중에서, 실시의 형태5와 같이 SOI층3은 한 번 밖에 드라이 에칭에 노출되지 않는다.
이 때문에 게이트절연막14에 도입되는 결정 결함의 량이 낮게 억제 됨으로 게이트절연막14의 특성상 및 신뢰성상의 열화가 억제된다고 하는 이점도 얻을 수 있다.
또, 희생 산화막을 형성하는 공정을 추가해도 된다.
그것에는 도 24의 공정후에, 도 17∼도 19의 공정을 실행하여 그 후, 도 9 및 도 10의 공정을 실행하면 된다.
희생 산화막37를 형성함으로써 게이트절연막14에 도입되는 결정 결함의 량이 더 낮게 억제되기 때문에 게이트 절연막14의 특성 및 신뢰성이 더 향상한다.
실시의 형태7
실시의 형태6의 방법에서는 오버 에칭의 정도를 제어함으로써 FS 전극5의 측벽면 상단의 위치까지 질화막45를 후퇴시킨다고 하는 공정이 포함되고 있었다.
이것에 대하여, 오버 에칭을 도 27의 상태로 종료시켜, 상부 절연층12의 측벽면에 질화막45를 남긴 채로, 도 29에 표시하는 바와같이, 측벽13을 형성하는 것도 가능하다.
도 29의 구조를 완성하기 위해서는 우선, 실시의 형태6과 동일한 공정을 실행함으로써, 도 27의 구조를 얻는다.
그 후 도 28의 공정을 행하는 일없이, 그대로 도 22 및 도 23과 같은 공정을 실행함으로써, 도 29의 구조가 완성된다.
그 후, 도 8∼도 10과 같은 공정을 실행함으로써 게이트 절연막14 및 게이트전극6이 형성된다.
본 제조방법에서는 오버 에칭을 정밀하게 제어할 필요가 없기 때문에, 실시의 형태6의 방법에 비하여 실시가 용이하다는 이점이 있다.
바꿔 말하면, 오버 에칭의 정도를 정밀히 제어할 일 없이, FS 전극5를 구성하는 질화막36의 측벽면을 확실히 질화막45로 덮을 수 있다.
이 때문에 장치의 특성이 안정하며 동시에 수율이 향상한다.
실시의 형태8
도 30에 표시하는 바와같이 질화막46을 폴리실리콘층35의 측벽면을 덮을 뿐만 아니라 그 하단이 SOI층3의 주면에 까지 신장하도록 형성하는 것도 가능하다.
여기서는 그와 같은 제조방법의 예에 관해서 설명한다.
도 30의 구조를 형성 하기 위해서는 우선, 실시의 형태3과 동일한 공정을 실행함으로써, 도 14의 구조를 얻는다.
그 후 도 31에 표시하는 바와같이 장치의 상면 전체를 덮도록 질화막47를 퇴적한다. 다음에, 도 27의 공정과 같이, 질화막47를 오버 에칭함으로서 도 32의 구조를 얻는다.
즉, 질화막47로 부터 질화막46이 형성된다.
질화막46은 폴리실리콘층35의 측벽면을 덮는 동시에, 하부절연층11 및 상부 절연층12의 측벽면도 덮고, 그 상부 절연층12의 상면으로부터 아래 쪽으로 다소 후퇴하여 하단은 SOI층3의 표면에 도달한다.
그 후, 도 6 및 도 7과 같은 공정을 실행함으로써 도 30의 구조가 완성된다.
그 후, 도 8∼도 10과 같은 공정을 실행함으로써, 게이트 절연막14 및 게이트전극6이 형성된다.
본 실시의 형태의 방법에서는 SOI층3이 드라이 에칭에 노출되는 회수는 실시의 형태6의 방법 보다도 증가하지만, 폴리실리콘층35의 두개의 주면과 측벽면이 질화막으로 덮어져 있는 점에는 변함이 없다.
따라서, 이에 수반하는 효과는 실시의 형태6와 마찬가지로 얻을 수 있다.
또한, 질화막46이 하부 절연층11의 측벽도 덮고 있기 때문에 산화 처리에 동반하는 산화제의 하부 절연층11에로 침입 하는 그 것이 억제된다.
이 때문에 도 57의 부호F로 표시하는, SOI층3의 산화도 억제된다.
따라서, SOI층3의 산화에 기인하는, 얼마 안되는 FS 전극5의 변형도 억제된다는 이점이 있다.
즉, 실시의 형태6의 방법에 비하여, FS 전극5와 게이트 전극6의 사이의 정전용량을더 감소하는 동시에, 단락 고장의 발생도 낮게 억제할 수 있다.
또, 희생 산화막을 형성하는 공정을 추가 해도 된다.
그것에는, 도 30의 공정후에 도 17∼도 19의 공정을 실행하여 그 후, 도 9 및 도 10의 공정을 실행하면 된다.
희생 산화막37를 형성함으로써 게이트 절연막14에 도입되는 결정결함의 량이 더 낮게 억제 하기 때문에 게이트절연막14의 특성 및 신뢰성이 더 향상한다.
실시의 형태9
이미 기술한 바와같이, 실시의 형태8의 제조방법에서 질화막46이 SOI층3에 까지 달하고 있기 때문에 산화 처리에 따르는 산화제의 하부 절연층11에의 침입이 억제된다. 이 때문에, 도 33에 표시하는 바와같이 폴리실리콘층35의 하주면을 덮는 질화막34를 제거해도, 도 57의 부호G에 표시한 폴리실리콘층35의 하주면의 산화는 거의 발생하지 않는다.
여기서는 그와 같은 제조방법의 예에 관해서 설명한다.
도 33의 구조는 도 13의 공정을 도 34의 공정으로 대체하여, 실시의 형태8에서의 도 30에 이르는 공정을 실행함으로써 얻을 수 있다.
도 34의 공정에서는 SOI층3위에 산화막21, 폴리실리콘층32, 질화막33 및 산화층23이, 이 순서데로 차례로 형성된다.
즉, 도 34의 공정은 질화막31이 형성되지 않은 점에서 도 13의 공정과는 특징적으로 다르게 되어 있다.
도 33의 공정후, 도 8∼도 10과 같은 공정을 실행함으로써, 게이트절연막14 및 게이트전극6이 형성된다.
본 실시의 형태의 제조방법에서는, 질화막34가 형성되지 않기 때문에 실시의 형태8에 비하여, 제조가 간략해져 있고, 제조비용도 절감할 수 있다.
실시의 형태10
도 35는 실시의 형태10의 제조방법에 있어서 측벽13을 형성하는 공정 직후의 장치의 단면도이다.
본 실시의 형태에서는 실시의 형태8과 마찬가지로, 질화막47이 상부 절연층12의 측벽면으로부터 하부절연층11의 측벽면까지를 덮도록 형성되어 있을 뿐만아니라 또, 측벽13의 바로 아래의 SOI층3위에도 질화막48이 형성되어 있는 점이, 도 30의 구조와는 특징적으로 다르게 되어 있다.
도 35의 구조를 형성하기 위해서는 우선, 실시의 형태8과 동일한 공정을 실행함으로써, 도 31의 구조를 얻는다.
그 후, 도 36에 표시하는 바와같이 질화막47에 에칭을 실시하는 일없이, 측벽13을 위한 산화막26을 장치의 상면 전체를 덮도록 퇴적한다.
다음에, 도 37에 표시하는 바와같이 이방성 드라이 에칭을 함으로써 산화막26으로 부터 측벽13을 형성한다.
이 때, 질화막47은 제거되지않고 남겨진다.
질화막47를 남겨놓고 산화막26을 선택적으로 제거하기 위해서는 예컨데, CF4와 CO를 사용한 드라이 에칭을 실행하면 된다.
CO의 비율을 높게 함에 의해 막26과 질화막47과의 사이의 선택비를 높일 수 있다.
다음에, 웨트 에칭처리를 하므로서 질화막47 중에서 측벽13의 밖으로 노출한 부분을 제거하면, 도 35의 구조를 얻을 수 있다.
이 웨트 에칭처리에는 예컨데 100℃∼200℃의 인산을 사용하면 된다.
그 후, 도 8∼도 10과 같은 공정을 실행 하므로서, 게이트절연막14 및 게이트전극6이 형성된다.
본 실시의 형태의 방법에서는 실시의 형태6과 같이 폴리실리콘층35의 두개의 주면과 측벽면이 질화막으로 덮어져 있다.
또, SOI층3은 한 번 밖에 드라이 에칭에 노출되지 않은 점도 실시의 형태6과 같다. 따라서, 실시의 형태6과 동일한 효과를 얻을 수 있다.
또, 희생 산화막을 형성하는 공정을 추가해도 된다. 그것에는 도 14의 공정 후에, 도 31의 공정을 실행하기 전에 도 38에 표시하는 바와같이, SOI층3위에 희생 산화막37를 형성하면 된다.
희생 산화막37를 형성하기 위해서는 도17과 같은 공정을 실행하면 된다.
그 후, 도 39에 표시하는 바와같이 장치의 상면 전체에 질화막50이 형성되며 또한 그 위에 산화막26이 퇴적된다.
계속해서, 도 37과 같은 에칭처리를 실행함으로, 도 40에 표시하는 바와같이 질화막50을 남겨진 채로 측벽13이 형성된다.
다음에, 도 35와 같은 웨트 에칭을 실시 하므로서 도 41에 표시하는 바와같이, 질화막50의 노출부분이 제거된다.
즉, 질화막50으로부터 질화막47,48이 형성된다.
그 후, 도 18과 같은 공정을 실행함으로써 희생 산화막37이 제거된다.
그 결과, 도 42에 표시하는 바와같이 SOI층3의 원래의 상주면으로부터 심부로 다소 후퇴한 새로운 표면(후퇴면)51이 노출한다.
다음에, 도 19와 같은 공정을 실행하므로서, 도 43도에 표시하는 바와같이 게이트절연막52가 형성된다.
그 후, 도 9 및 도 10의 공정을 실행하므로서 게이트 전극6이 형성된다.
희생 산화막37를 형성하므로서 게이트 절연막14에 도입되는 결정 결함의 량이 더 낮게 억제되기 때문에 게이트 절연막14의 특성 및 신뢰성이 더 향상한다.
실시의 형태11
실시의 형태10의 도 35의 구조에 있어서도, 질화막47이 SOI층3에까지 달하고 있으므로 실시의 형태8과 같이 산화처리에 수반하는 산화제의 하부 절연층11에의 침입이 억제된다.
이 때문에, 도 44에 표시하는 바와같이 폴리실리콘층35의 하주면을 덮는 질화막34를 제거해도, 도 57의 부호G에 표시한 폴리실리콘층35의 하주면의 산화는, 거의 발생하지 않는다.
도 44의 구조는 도 13의 공정을 도 34의 공정으로 대체하여, 실시의 형태10에서의 도 35에 이르는 공정을 실행하므로서 얻을 수 있다.
도 44의 공정후, 도 8∼도 10과 같은 공정을 실행함에 의해 게이트 절연막14 및 게이트전극6이 형성된다.
본 실시의 형태의 제조방법으로서는 질화막34가 형성되지 않기 때문에 실시의 형태8에 비하여, 제조가 간략하게 되어 있고, 제조 비용도 절감할 수 있다.
실시의 형태12
실시의 형태5,6,10에서는 SOI층3이 드라이에칭에 노출되는 회수를, 1회로 억제 할 수 있었으나, SOI층3이 단 한번도 드라이 에칭에 노출되는 일이 없으면, 더욱 바람직하다.
여기서는, 그와 같은 제조방법의 예에 관해서 설명한다.
본 제조방법에서는 우선, 도 4의 공정을 종료한 후에, 산화막26을 예컨데 200nm정도로 퇴적함으로써 도 45의 구조를 얻는다.
다음에, 드라이에칭을 실행하는 것에 따라, 도 46에 표시하는 바와같이 산화막26으로 측벽13을 형성한다.
그 때에, 파셜 에칭을 실행함으로 도 46에 표시하는 바와같이, SOI층3의 위에, 10nm∼20nm정도 두께의 산화막21를 남겨 놓는다.
파셜 에칭에는 예컨데 CF4와 CO를 사용하는 방법등 산화막(SiO2)를 제거 하기 위한 드라이 에칭과 같은 방법이 채용된다.
그리고, SOI층3의 표면이 노출하지않은 사이에 에칭이 정지된다.
다음에, 웨트 에칭을 실행하므로, 산화막21의 노출부분이 제거된다.
그 결과, 도 47의 구조를 얻을 수 있다.
그 후, 도 8∼도 10의 공정을 실행하는 것에 의해, 게이트 절연막14 및 게이트전극6이 형성된다.
이상과 같이 이 제조방법에서는 SOI층3이 드라이 에칭에 한번도 노출되는 일이 없다.
이 때문에, 게이트절연막14에 도입되는 결정 결함의 량이 더 낮게 억제 되기 때문에, 소스·드레인간의 리이크 전류가 현저하게 적어지는등, 게이트 절연막14에서의 특성 및 신뢰성이 더 향상한다.
또, 도 50에 표시한 凹부17이 형성되지 않기 때문에 凹부17에 기인한 문제점도 해소된다.
또한, 산화막26에 에칭처리를 실시하여 측벽13을 형성하는 공정의 최종 단계에서 웨트 에칭이 사용되기 때문에 도 47의 원형프레임L에 표시하는 바와같이 측벽13의 표면의 끝 부분(SOI층3에 접하는 부분)이, 凹면이 되어 SOI층3의 표면과 원활하게 연결된다.
이 때문에 끝 부분의 위에 게이트 절연막14를 끼워 형성되는 게이트 전극6이 발생하는 전계가, 끝 부분에 집중하는 현상이 완화된다고 하는 이점도 얻을 수 있다.
이런 일도, 소스·드레인간의 리이크 전류의 감소에 기여한다.
또한, 본 실시의 형태로서는 파셜 에칭과 웨트 에칭이 사용 되기 때문에 하부 절연층11과 측벽13과는 막질을 같게 하는 것이 바람직하다.
적어도, 에칭레이트를 같게 하는 것이 바람직하다.
그것에는 예컨데, 동일한 CVD 법을 사용하고 또한 CVD 온도를 동일하게 설정하므로 양자를 형성하면 좋다.
또, 예컨데 도 4까지의 공정을 실시의 형태6에 있어서의 도 28까지의 공정으로 대체하므로 FS 전극5를 실시의 형태6에서와 같이, 질화막34,36,42에 애워싸인 구조로 하는 것도 가능하다.
즉, 이상 기술한 각 실시의 형태는 적당히 조합하여 실시하는 것이 가능하다.
변형예
(1)이상의 각 실시의 형태에서 질화막34,36,42,45,46등의 질화막(SiN막)은 일반적으로 내산화성의 막으로 대체하는 것이 가능하다.
예컨데, SiON막으로 대체하여도 된다.
SiON 막으로서는 특히, 막 중의 응력을 완화할 수 있다고 하는 이점를 얻을 수 있다.
(2)이상의 각 실시의 형태에서는, FS 전극5 및 게이트전극6의 재료가 폴리실리콘인 예를 표시하였다.
그렇지만, 이들의 전극의 재료는 일반적으로는 폴리실리콘에 한정되는 것이 아니다. 예컨데, 도 48의 단면도에 표시하는 바와같이, FS 전극5를 구성하는 폴리실리콘층35가 텅스텐 실리사이드(WSi)층61과 폴리실리콘층62와의 중층구조(重層構造)를 이루는 폴리사이드60으로 대체되어도 된다.
이러한 구조를 얻기 위해서는 예컨데, 도 13의 공정에서 폴리실리콘층32를 퇴적하는 대신에, 폴리사이드를 퇴적하면 된다.
(3)이상의 각 실시의 형태에서는 SOI 구조의 반도체 장치를 예로서 설명하였다.
그렇지만, SOI층3위에 형성되는 각 실시의 형태에 특징적인 구조는 SOI층3이 벌크의 반도체 기판으로 대체되어도 마찬가지로 형성이 가능하다.
즉, 각 실시의 형태의 특징은 벌크의 반도체 장치에도 적용이 가능하다.
(4)이상의 각 실시의 형태에서는 SOI층3에 대향하는 2종류의 FS 전극5와 게이트전극6이, FS 절연층4로 절연되는 구조를 예로서 설명하였다.
그렇지만, 각 실시의 형태의 특징은 산화 절연막을 끼워서 반도체층(벌크의 반도체 기판을 포함한다)에 대향하는 두개의 전극 사이가, 산화절연층으로 전기적으로 절연되는 구조로 일반적으로 적용이 가능하다.
본 발명에 관련된 반도체 장치에서는 제 2전극의 도전체의 상하의 주면이, 내산화성의 보호막으로 덮어져 있기 때문에, 제 1산화절연막을 형성할 때의 산화처리에 수반되는 산화제의 작용으로 도전체가 산화하여, 그것에 의해 제 2전극이 변형하는 것이 억제된다.
이 때문에 제 1 및 제 2전극의 사이의 거리가 확보되어, 그들 사이의 정전용량이 낮게 억제 되기 때문에, 장치의 동작속도, 제 1 및 제 2전극사이의 분리특성 및 장치의 신뢰성이 향상한다.
또, 본 발명에 관련된 반도체 장치에서는 도전체의 상주면과 측벽면이 보호막으로 덮어지고, 더구나 측부보호막이 반도체층의 주면에까지 연장되어 있기 때문에, 도전체 및 제 2산화절연층에의 산화제의 침입이 억제된다.
이 때문에, 도전체의 산화에 수반하는 제 2전극의 변형이 억제된다.
이 때문에, 제 1 및 제 2전극간의 거리가 확보되어, 그들의 사이의 정전용량이 낮게 억제 되므로, 장치의 동작속도, 제 1 및 제 2전극간의 분리특성 및 장치의 신뢰성이 향상한다.
또, 본 발명에 관련된 반도체 장치에서는 산화절연층의 측벽부의 표면이 반도체층의 주면과 원활하게 접속되어 있기 때문에 제 1전극이 발생하는 전계가 이 접속부분에 집중하는 현상이 완화된다.
이 때문에 장치의 리이크 전류가 감소된다.
또 본 발명에 관련된 반도체징치의 제조방법에서는 레지스트층과 퇴적물이 제거된 후에, 상부 절연층을 차폐체로서 에칭 처리를 실행하므로 전극 재료가 선택적으로 제거되기 때문에 제 2전극의 측벽면이 상부 절연층의 측벽면의 외측으로 돌출하는 것을 방지할 수 있다.
이 때문에 제 1 및 제 2전극의 사이의 거리가 확보되어, 그들의 사이의 정전용량이 낮게 억제 되기 때문에, 장치의 동작속도, 제 1 및 제 2전극간의 분리특성 및 장치의 신뢰성이 향상한다.
또, 본 발명에 관련된 반도체 장치의 제조방법에서는 도전체의 상하의 주면이 내산화성의 보호막으로 덮혀지도록 제 2전극이 형성 되기 때문에 제 1산화 절연막을 형성할 때의 산화처리에 수반하는 산화제의 작용으로 도전체가 산화하여 그것에 의하여 제 2전극이 변형하는 것이 억제된다.
이 때문에 제 1 및 제 2전극의 사이의 거리가 확보되어, 그들 사이의 정전용량이 낮게 억제 되므로서, 제조되는 장치의 동작속도, 제 1 및 제 2전극간의 분리특성 및 장치의 신뢰성이 향상한다.
또, 본 발명에 관련된 반도체 장치의 제조방법에서는 도전체의 상주면과 측벽면이 내산화성의 보호막으로 덮혀지도록 제 2전극이 형성되고 더구나, 측부보호막이 반도체층의 주면에까지 연장하도록 형성되기 때문에, 도전체 및 제 2산화절연층에의 산화제의 침입이 억제 된다.
이 때문에, 도전체의 산화에 수반되는 제 2전극의 변형이 억제된다.
이 때문에, 제 1 및 제 2전극의 사이의 거리가 확보되어, 그들 사이의 정전용량이 낮게 억제 되기 때문에, 장치의 동작 속도, 제 1 및 제 2전극간의 분리특성 및 장치의 신뢰성이 향상한다.

Claims (6)

  1. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과,
    제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서 서로 전기적으로 절연되어 있는 반도체 장치에 있어서,
    상기 제 2전극이 상기 반도체층의 상기 주면에 대향하는 하주면과 그 반대측의 상주면을 가지는 평판모양의 도전체와,
    해당 도전체의 상기 상주면을 덮도록 형성된 내산화성 막인 상부 보호막과,
    상기 도전체의 상기 하주면을 덮도록 형성된 내산화성 막인 하부 보호막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치에 있어서,
    상기 제 2전극이 상기 반도체층의 상기 주면에 대향하는 하주면과 그 반대측의 상주면을 가지는 평판모양의 도전체와,
    해당 도전체의 상기 상주면을 덮도록 형성된 내산화성의 막인 상부보호막과,
    상기 도전체의 측벽면을 덮도록 형성된 내산화성의 막인 측부 보호막을 구비하고,
    상기 측부 보호막이 상기 반도체층의 상기 주면에까지 연장되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서 서로 전기적으로 절연되어 있는 반도체 장치에 있어서,
    상기 산화절연층의 측벽부의 표면이 상기 반도체층의 상기 주면과의 접속부에서, 凹곡면상의 형상을 이루고 있으며, 그것에 따라 상기 표면이 상기 주면과 매끈하게 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치를 제조하기 위한 제조방법에 있어서,
    상기 반도체층을 준비하는 공정과,
    상기 반도체층의 상기 주면 위에 상기 제 2산화절연막의 기본이 되는 산화물의 막을 형성하는 공정과,
    상기 산화물의 막 위에 전극 재료의 층을 형성하는 공정과,
    상기 전극재료의 층 위에 산화물의 층을 형성하는 공정과,
    상기 산화물의 층 위에 패터닝된 레지스트층을 형성하는 공정과,
    상기 레지스트층을 차폐체로해서, 드라이 에칭처리를 실행함으로써, 상기 산화물의 층을 선택적으로 제거하여 그 결과 해당 산화물의 층으로부터 상기 산화절연층의 일부를 이루는 상부 절연층을 형성하는 공정과,
    상기 상부절연층이 형성된 후에, 별도의 드라이 에칭처리를 실행함으로 상기 레지스트층을 제거하는 공정과,
    상기 상부 절연층이 형성된 후에, 상기 드라이 에칭처리의 부산물로해서 상기 상부 절연층의 측벽면에 부착하는 퇴적물을 제거하기 위해서, 웨트 에칭처리를 실행하는 공정과,
    상기 레지스트층과 상기 퇴적물이 제거된 후에, 상기 전극 재료의 층을 선택적으로 제거함으로써, 상기 제 2전극을 형성하는 공정과,
    상기 제 2전극이 형성된 후에, 상기 상부 절연층의 측벽면과 상기 제 2전극의 측벽면을 덮도록, 상기 산화 절연층의 다른 일부를 이룬 측벽부를 형성하는 공정을 구비하고,
    상기 제 2전극을 형성하는 상기 공정은 상기 상부 절연층을 차폐체로해서 에칭처리를 실행함으로써, 상기 전극재료의 층을 선택적으로 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치를 제조하기 위한 제조방법에 있어서,
    상기 반도체층을 준비하는 공정과,
    상기 반도체층의 상기 주면 위에, 상기 제 2산화절연막의 기본이되는 산화물의 막을 형성하는 공정과,
    상기 산화물의 막 위에 전극재료의 층을 형성하는 공정과,
    상기 전극재료의 층 위에 산화물의 층을 형성하는 공정과을 를 구비하고,
    상기 전극재료의 층을 형성하는 공정이 상기 산화물의 막 위에, 내산화성의 막을 하부 보호막으로서 형성하는 공정과,
    상기 하부 보호막 위에, 도전성 재료의 층을 형성하는 공정과,
    상기 도전성 재료의 층 위에, 내산화성의 막을 상부 보호막으로서 형성하는 공정을 구비하고,
    상기 제조방법이 상기 반도체층의 주면 위에 순차 형성된 상기 산화물의 막에서 상기 산화물의 층까지의 중에서 적어도 상기 도전성재료의 층에서 상기 산화물의 층까지를 선택적으로 제거하는 것에 의해 패터닝된 적층체를 형성하는 공정과,
    상기 적층체의 측벽면을 덮도록 상기 산화절연층의 측벽부를 형성하는 공정을 더 구비하는 반도체 장치의 제조방법.
  6. 반도체층의 주면 위에 제 1산화절연막을 끼워서 대향하는 제 1전극과, 제 2산화절연막을 끼워서 대향하는 제 2전극이 해당 제 2전극을 덮도록 형성된 산화절연층에 의해서, 서로 전기적으로 절연되어 있는 반도체 장치를 제조 하기 위한 제조방법에 있어서,
    상기 반도체층을 준비하는 공정과,
    상기 반도체층의 상기 주면 위에 상기 제 2산화절연막의 기본이 되는 산화물의 막을 형성하는 공정과,
    상기 산화물의 막 위에, 전극재료의 층을 형성하는 공정과,
    상기 전극재료의 층 위에, 산화물의 층을 형성하는 공정을 구비하고,
    상기 전극재료의 층을 형성하는 공정이 상기 산화물의 막 위에 도전성 재료의 층을 형성하는 공정과,
    상기 도전성 재료의 층 위에, 내산화성의 막을 상부 보호막으로서 형성하는 공정을 구비하며,
    상기 제조방법이 상기 반도체층의 주면 위에 차례로 형성된 상기 산화물의 막으로부터 상기 산화물의 층까지를, 선택적으로 제거함으로써, 패터닝된 적층체를 형성하는 공정과,
    상기 적층체의 상면과 측벽면의 위, 및 이 적층체에 덮혀지지 않은 노출면 위에, 별도의 내산화성의 막을 형성하는 공정과,
    에칭처리를 실행함으로서, 상기 별도의 내산화성의 막을 선택적으로 제거함으로써, 적어도 상기 적층체의 측벽면의 중 상기 도전성 재료의 층 이하의 부분에, 상기 별도의 내산화성의 막을 잔류시키는 공정과,
    상기 별도의 내산화성막을 포함하는 상기 적층체의 측벽면을 덮도록 상기 산화절연층의 측벽부를 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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