KR102880552B1 - 반도체 기억 장치 - Google Patents
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Abstract
[과제] 고 집적화를 도모하면서 신뢰성을 개선한 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 플래쉬 메모리의 비트선 선택 회로(100)는, 비트선(BL0~BL3)의 열방향으로 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)를 포함하고, 이들 트랜지스터를 통해 짝수 비트선(BL0)과 홀수 비트선(BL3)의 페어를 선택하고, 선택하는 페어에 인접하는 페어의 비트선(BL1, BL2)을 비선택으로 하고, 선택된 페어(BL0, BL3)를 페이지 버퍼/센스 회로의 노드(BLS0, BLS1)에 접속한다.
[해결수단] 본 발명의 플래쉬 메모리의 비트선 선택 회로(100)는, 비트선(BL0~BL3)의 열방향으로 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)를 포함하고, 이들 트랜지스터를 통해 짝수 비트선(BL0)과 홀수 비트선(BL3)의 페어를 선택하고, 선택하는 페어에 인접하는 페어의 비트선(BL1, BL2)을 비선택으로 하고, 선택된 페어(BL0, BL3)를 페이지 버퍼/센스 회로의 노드(BLS0, BLS1)에 접속한다.
Description
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, NAND형 플래쉬 메모리의 비트선 선택 방식에 관한 것이다.
NAND형 플래쉬 메모리에 있어서, 페이지의 독출 또는 프로그램을 실시할 때, 비트선 간 용량 커플링에 의한 노이즈를 억제하기 위해, 1개의 워드선(word line)을 짝수 페이지와 홀수 페이지로 나누어 동작시키고 있다. 예를 들면, 짝수 페이지의 독출을 실시할 때, 홀수 페이지를 접지하고, 홀수 페이지의 독출을 실시할 때, 짝수 페이지를 접지하고, 또한, 짝수 페이지의 프로그램을 실시할 때, 홀수 페이지를 프로그램 금지로 하고, 홀수 페이지의 프로그램을 실시할 때, 짝수 페이지를 프로그램 금지로 하고 있다(예를 들면, 특허문헌 1).
도 1은, 종래의 NAND형 플래쉬 메모리의 페이지 버퍼/센스 회로와 비트선 선택 회로의 접속 관계를 나타내는 도면이다. 메모리셀 어레이의 NAND 스트링은, 각각 비트선(BL0, BL1, …BL7)(여기서는, 8개의 비트선을 예시)에 접속되고, 이들 비트선은, 비트선 선택 회로(10)를 통해 페이지 버퍼/센스 회로(20)에 접속된다. 비트선(BL0, BL2, BL4, BL6)이 짝수 비트선이며, 비트선(BL1, BL3, BL5, BL7)이 홀수 비트선이고, 메모리셀 어레이의 하나의 워드선은, 짝수 페이지와 홀수 페이지를 포함한다.
비트선 선택 회로(10)는, 노드(BLS0, BLS1, BLS2, BLS3)를 통해 페이지 버퍼/센스 회로(20)에 접속된다. 노드(BLS0, BLS1, BLS2, BLS3)는, 인접하는 짝수 비트선과 홀수 비트선에 의해서 공유된다. 비트선 선택 회로(10)는, 짝수 비트선을 선택하기 위한 트랜지스터와 홀수 비트선을 선택하기 위한 트랜지스터를 포함하고, 짝수 비트선을 선택하는 트랜지스터의 각 게이트에는, 선택 게이트선(BLSE)이 접속되고, 홀수 비트선을 선택하기 위한 트랜지스터의 각 게이트에는, 선택 게이트선(BLSO)이 접속된다. 편의상, 선택 게이트선(BLSE)이 접속되는 트랜지스터를 트랜지스터(BLSE), 선택 게이트선(BLSO)이 접속되는 트랜지스터를 트랜지스터(BLSO)라고 부른다. 또한, 도 1에는 도시하지 않지만, 비트선 선택 회로(10)는, 비선택 비트선을 가상 전원(VIRPWR)(독출 동작 시에는, GND)에 접속하기 위한 트랜지스터를 포함한다.
페이지 버퍼/센스 회로(20)는, 비트선의 접속/비접속을 전환하기 위해서 게이트선(BLCN, /BLCN)에 접속된 트랜지스터, 비트선에 클램프 전압을 생성하기 위한 게이트선(BLCLAMP, /BLCLAMP)에 접속된 트랜지스터, 센스앰프(SA), 센스앰프(SA)에서 센스된 데이터를 유지하는 래치(LT0, LT1, LT2, LT3)를 포함하고, 짝수 비트선의 센싱과 홀수 비트선의 센싱을 교대로 실시한다.
플래쉬 메모리의 고 집적화를 위해서 비트선 선택 회로의 소형화가 중요한 과제의 하나로 되고 있다. 비트선 선택 회로를 메모리셀 어레이 내에 형성함으로써, 비트선 선택 회로의 소형화를 도모하는 것이 가능하지만, 종래와 같이 짝수 비트선과 홀수 비트선을 교대로 센싱하는 방식은, 메모리셀 간의 FG 커플링이나, 비트선 간의 커플링의 영향을 무시할 수 없게 된다.
본 발명은, 이러한 종래의 과제를 해결하고, 고 집적화를 도모하면서 신뢰성을 개선한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
비트선 선택 회로(10)는, 노드(BLS0, BLS1, BLS2, BLS3)를 통해 페이지 버퍼/센스 회로(20)에 접속된다. 노드(BLS0, BLS1, BLS2, BLS3)는, 인접하는 짝수 비트선과 홀수 비트선에 의해서 공유된다. 비트선 선택 회로(10)는, 짝수 비트선을 선택하기 위한 트랜지스터와 홀수 비트선을 선택하기 위한 트랜지스터를 포함하고, 짝수 비트선을 선택하는 트랜지스터의 각 게이트에는, 선택 게이트선(BLSE)이 접속되고, 홀수 비트선을 선택하기 위한 트랜지스터의 각 게이트에는, 선택 게이트선(BLSO)이 접속된다. 편의상, 선택 게이트선(BLSE)이 접속되는 트랜지스터를 트랜지스터(BLSE), 선택 게이트선(BLSO)이 접속되는 트랜지스터를 트랜지스터(BLSO)라고 부른다. 또한, 도 1에는 도시하지 않지만, 비트선 선택 회로(10)는, 비선택 비트선을 가상 전원(VIRPWR)(독출 동작 시에는, GND)에 접속하기 위한 트랜지스터를 포함한다.
페이지 버퍼/센스 회로(20)는, 비트선의 접속/비접속을 전환하기 위해서 게이트선(BLCN, /BLCN)에 접속된 트랜지스터, 비트선에 클램프 전압을 생성하기 위한 게이트선(BLCLAMP, /BLCLAMP)에 접속된 트랜지스터, 센스앰프(SA), 센스앰프(SA)에서 센스된 데이터를 유지하는 래치(LT0, LT1, LT2, LT3)를 포함하고, 짝수 비트선의 센싱과 홀수 비트선의 센싱을 교대로 실시한다.
플래쉬 메모리의 고 집적화를 위해서 비트선 선택 회로의 소형화가 중요한 과제의 하나로 되고 있다. 비트선 선택 회로를 메모리셀 어레이 내에 형성함으로써, 비트선 선택 회로의 소형화를 도모하는 것이 가능하지만, 종래와 같이 짝수 비트선과 홀수 비트선을 교대로 센싱하는 방식은, 메모리셀 간의 FG 커플링이나, 비트선 간의 커플링의 영향을 무시할 수 없게 된다.
본 발명은, 이러한 종래의 과제를 해결하고, 고 집적화를 도모하면서 신뢰성을 개선한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 복수의 비트선의 각각에 접속된 복수의 NAND 스트링과, 상기 복수의 비트선과 동일한 피치의 비트선에 접속된 비트선 선택 회로를 포함하는 메모리셀 어레이와, 상기 비트선 선택 회로에 접속된 페이지 버퍼/센스 회로를 포함하고, 상기 비트선 선택 회로는, 짝수 비트선과 홀수 비트선의 페어를 선택하고, 선택된 페어에 인접하는 비트선의 페어를 비선택으로 하고, 선택된 페어가 상기 페이지 버퍼/센스 회로에 접속된다.
본 발명에 의하면, 메모리셀 어레이 내에 비트선 선택 회로를 배치함으로써, 반도체 기억 장치의 고 집적화를 도모할 수 있다. 게다가, 비트선 선택 회로가 짝수 비트선과 홀수 비트선의 페어를 선택 또는 비선택하고, 선택 페어의 일방 비트선을 인접하는 비선택 페어에 의해 실드(shield)하고, 선택 페어의 타방 비트선을 인접하는 비선택 페어에 의해 실드하고, 또한, 선택 페어와 선택 페어와의 사이에 비선택의 2개의 비트선을 개재시킴으로써, 메모리셀의 FG 커플링이나 비트선 간 커플링의 영향을 경감한다.
[도 1] 종래의 NAND형 플래쉬 메모리의 페이지 버퍼/센스 회로와, 비트선 선택 회로를 나타내는 도면이다.
[도 2] 종래의 비트선 선택 회로의 구성을 나타내는 도면이다.
[도 3] 종래의 비트선 선택 회로의 평면도이다.
[도 4] 도 3에 도시한 비트선 선택 회로의 A-A선 단면 및 B-B선 단면도이다.
[도 5] 본 발명의 제1 실시예에 따른 NAND형 플래쉬 메모리의 비트선 선택 회로의 회로도이다.
[도 6] 제1 실시예에 따른 비트선 선택 회로에 의해 선택되는 홀수조와 짝수조와의 관계를 나타내는 테이블이다.
[도 7] 도 7의 (A)는, 가상 전원과 비트선과의 접속 관계를 예시하는 테이블, 도 7의 (B)는, 노드(BLS)와 비트선과의 접속 관계를 예시하는 테이블이다.
[도 8] 도 8의 (A)는, 제1 실시예에 따른 비트선 선택 회로의 평면도, 도 8의 (B)는, 활성 영역과 폴리실리콘 게이트를 나타내는 평면도이다.
[도 9] 도 9의 (A)는, 도 8의 (A)의 하부 배선층(M0)을 나타내는 평면도, 도 9의 (B)는, 도 8의 (A)의 상부 배선층(M1)을 나타내는 평면도이다.
[도 10] 도 8의 (A)의 비트선(BL0)이 연재(延在)하는(연장되는) 방향의 단면도와, 비트선(BL1)이 연재하는 방향의 단면도이다.
[도 11] 본 발명의 제2 실시예에 따른 비트선 선택 회로의 회로도이다.
[도 12] 제2 실시예에 따른 비트선 선택 회로의 평면도이다.
[도 13] 도 11의 비트선(BL0)이 연재하는 방향의 단면도와, 비트선(BL1)이 연재하는 방향의 단면도이다.
[도 14] 본 발명의 실시예에 따른 플래쉬 메모리의 구성을 나타내는 블록도이다.
[도 2] 종래의 비트선 선택 회로의 구성을 나타내는 도면이다.
[도 3] 종래의 비트선 선택 회로의 평면도이다.
[도 4] 도 3에 도시한 비트선 선택 회로의 A-A선 단면 및 B-B선 단면도이다.
[도 5] 본 발명의 제1 실시예에 따른 NAND형 플래쉬 메모리의 비트선 선택 회로의 회로도이다.
[도 6] 제1 실시예에 따른 비트선 선택 회로에 의해 선택되는 홀수조와 짝수조와의 관계를 나타내는 테이블이다.
[도 7] 도 7의 (A)는, 가상 전원과 비트선과의 접속 관계를 예시하는 테이블, 도 7의 (B)는, 노드(BLS)와 비트선과의 접속 관계를 예시하는 테이블이다.
[도 8] 도 8의 (A)는, 제1 실시예에 따른 비트선 선택 회로의 평면도, 도 8의 (B)는, 활성 영역과 폴리실리콘 게이트를 나타내는 평면도이다.
[도 9] 도 9의 (A)는, 도 8의 (A)의 하부 배선층(M0)을 나타내는 평면도, 도 9의 (B)는, 도 8의 (A)의 상부 배선층(M1)을 나타내는 평면도이다.
[도 10] 도 8의 (A)의 비트선(BL0)이 연재(延在)하는(연장되는) 방향의 단면도와, 비트선(BL1)이 연재하는 방향의 단면도이다.
[도 11] 본 발명의 제2 실시예에 따른 비트선 선택 회로의 회로도이다.
[도 12] 제2 실시예에 따른 비트선 선택 회로의 평면도이다.
[도 13] 도 11의 비트선(BL0)이 연재하는 방향의 단면도와, 비트선(BL1)이 연재하는 방향의 단면도이다.
[도 14] 본 발명의 실시예에 따른 플래쉬 메모리의 구성을 나타내는 블록도이다.
본 발명의 실시의 형태에 대해 도면을 참조해 상세하게 설명한다. 본 발명에 따른 반도체 기억 장치는, NAND형 플래쉬 메모리, 혹은 이러한 플래쉬 메모리를 내장한 마이크로 프로세서, 마이크로 컨트롤러, 로직, ASIC, 화상이나 음성을 처리하는 프로세서, 무선 신호 등의 신호를 처리하는 프로세서 등을 포함한다. 이하의 설명에서는, NAND형 플래쉬 메모리를 예시한다. 덧붙여, 첨부하는 도면은, 발명을 알기 쉽게 하기 위해 강조되어 있고, 반드시 실제 디바이스의 스케일과 같지는 않은 것에 유의해야 한다.
[실시예]
다음에, 본 발명의 실시예에 대해 상세히 설명한다. 본 실시예에 따른 NAND형 플래쉬 메모리는, 비트선 선택 회로의 소형화를 도모하기 위해, 비트선 선택 회로를 메모리셀 어레이 내에 형성하고, 비트선 선택 회로의 비트선의 피치나 활성 영역의 피치를 메모리셀 어레이와 동일하게 한다. 게다가, 본 실시예의 비트선 선택 회로는, 페어-비트선 센스 방식을 채용하고, 종래처럼 짝수 비트선 또는 홀수 비트선을 선택하는 것이 아니라, 짝수 비트선과 홀수 비트선을 페어로 선택하고, 선택하는 페어에 인접하는 페어를 비선택으로 하고, 선택 페어의 각 비트선을 비선택 페어로 실드함으로써 독출 시의 노이즈를 억제하는 한편, 선택 페어와 선택 페어와의 사이에 비선택의 2개의 비트선을 개재시킴으로써 메모리셀의 FG 커플링 또는/및 비트선 간 커플링의 영향을 경감하여, 동작의 신뢰성을 향상시킨다.
또, 페이지 버퍼/센스 회로는, 비트선 간 커플링의 영향을 더 저감하기 위해서 전류 센스 방식을 이용하는 것이 바람직하다. 센스 회로가 전압 검출형인 경우, 비트선의 방전된 전위를 검출하기 때문에, 일방 비트선의 전위가 변화하지 않고 타방 비트선이 방전될 때, 비트선 간 용량 결합에 의해 타방 비트선의 전위가 방전되기 어려워져, 센스 회로에 의해서 비트선의 전위를 신속하고 정확하게 검출할 수 없는 사태가 생길 수 있다. 센스 회로가 전류 검출형인 경우에는, 비트선의 전위를 검출하지 않기 때문에, 전압 검출형 보다는 비트선 간 용량 결합의 영향을 받지 않는다. 전류 검출형의 센스앰프는, 예를 들면, 션트(Shunt) 저항의 양단 전압을 측정한다.
도 2는, 종래의 비트선 선택 회로의 일부를 예시하고, 짝수 비트선이 선택될 때의 트랜지스터의 동작 상태를 나타내고 있다. 동 도면에 도시한 것처럼, 짝수 비트선(BL0, BL2)이 선택될 때, 트랜지스터(BLSE)가 온(On)하고, 트랜지스터(BLSO)가 오프(Off)하고, 짝수 비트선(BL0)이 페이지 버퍼/센스 회로로의 출력 노드(BLS0)에 접속되고, 짝수 비트선(BL2)이 출력 노드(BLS1)에 접속된다. 한편, 트랜지스터(YBLO)가 온하고, 트랜지스터(YBLE)가 오프하고, 홀수 비트선(BL1, BL3)이 가상 전원(VIRPWR)(독출 시에는 GND)에 접속된다. 홀수 비트선(BL1, BL3)이 선택되는 경우에는, 트랜지스터의 온/오프가 상기한 것과 반전된다.
도 3은, 도 2의 비트선 선택 회로의 평면도, 도 4는, 도 3의 비트선 선택 회로의 A-A선 단면 및 B-B선 단면을 나타내고 있다. 각 트랜지스터(더미를 포함한다)의 게이트는, 폴리실리콘층으로 구성되고, 출력 노드(BLS0, BLS1), 비트선(BL0~BL3)은, 금속층(M1)으로 구성된다. BC0는, 활성 영역(AA)과 컨택트(C1) 사이의 컨택트, C1는, 컨택트(BC0)와 비트선(BL) 사이의 컨택트이다. 덧붙여, 활성 영역(AA)의 트랜지스터의 소스/드레인 영역은 생략되어 있다.
다음에, 본 실시예의 비트선 선택 회로에 대해 설명한다. 종래의 비트선 선택 회로에서는, 컨택트(BC0, C1)가 2비트선의 피치로 배치되고, 금속층(M1) 만이 배선에 사용되고, 모든 짝수 비트선 또는 모든 홀수 비트선이 한 번에 선택된다. 이 구성은, 짝수 비트선과 이에 인접하는 홀수 비트선을 페어로서 선택하는, 페어-비트선 센스 방식에 적용할 수는 없다.
본 실시예에서는, 메모리셀 어레이 내에 비트선 선택 회로를 형성하고, 플래쉬 메모리의 고 집적화를 도모한다. 비트선 선택 회로는, 인접하는 비트선 사이에 페이지 버퍼/센스 회로로의 출력 노드(BLS)를 공유하고, 또한 짝수 비트선과 홀수 비트선의 페어를 선택한다. 짝수 비트선과 홀수 비트선을 페어로 선택하기 위해서는, 컨택트(BC0, C1)를 4BL 피치(4비트선의 간격)로 배치할 필요가 있지만, 4BL 피치의 BC0의 형성은, 프로세스 난이도가 높기 때문에, 컨택트(BC0)는, 종래와 마찬가지로 2BL 피치로 배치하고, 컨택트(C1) 만을 4BL 피치로 형성한다. 2BL 피치로 형성한 컨택트(BC0) 중, 절반에 컨택트(C1)를 배치하지 않고, 활성 영역(AA)과 하층의 금속층(M0)과만 접속되는 상태로 함으로써, 짝수 비트선과 홀수 비트선의 페어로의 선택을 가능하게 한다. 또한, 종래의 비트선 선택 회로와 달리, 금속층(M1) 보다 하층의 금속층(M0)을 사용하는 다층 배선 구조로 한다.
도 5는, 제1 실시예의 비트선 선택 회로의 일부를 나타내고, 여기에는, 4개의 비트선(BL0~BL3)이 예시되어 있다. 도 6의 (A)는, 비트선(BL0~BL7)을 예시하고, 비트선의 페어로서 홀수조가 선택될 때의 각 비트선의 상태를 나타내고, 도 6의 (B)는, 비트선의 페어로서 짝수조가 선택될 때의 각 비트선의 상태를 나타내고 있다. 여기에서는, 편의상, BL0, BL3, BL4, BL7을 홀수조로 정의하고, BL1, BL2, BL5, BL6을 짝수조로 정의하고 있다. 덧붙여, 선두의 비트선(BL0)에 관해서는, 페어의 선택 또는 비선택으로 하지 않고, 단일 비트선의 선택 또는 비선택으로 하고 있지만, 이는 일례이며, 비트선(BL0, BL1)을 페어로서 선택 또는 비선택으로 해도 무방하다. 또, 연속하는 4개의 비트선을 1단위로 하여, 각각의 비트선을 왼쪽부터 순서대로 BLeO, BLeE, BLoE, BLoO으로 정의한다. 이에 따라, 홀수조의 선택에서는, 독출 대상으로서 비트선 BLeO, BLoO이 선택되고, 짝수조의 선택에서는, 독출 대상으로서 BLeE, BLoE가 선택되게 된다.
도 6의 (A)에 도시한 것처럼, 홀수조가 선택될 때, 비트선(BLeO, BLoO)이 페이지 버퍼/센스 회로로의 출력 노드(BLS)에 접속된다. 즉, 비트선(BL0)이 출력 노드(BLS0)에 접속되고, 비트선(BL3)이 출력 노드(BLS1)에 접속되고, 비트선(BL4)이 출력 노드(BLS2)에 접속되고, 비트선(BL7)이 출력 노드(BLS3)에 접속된다. 한편, 비선택의 비트선(BLeE, BLoE)은, 가상 전원(VIRPWR)(독출 동작 시는 GND)에 접속된다.
또, 도 6의 (B)에 도시한 것처럼, 짝수조가 선택될 때, 비트선(BLeE, BLoE)이 페이지 버퍼/센스 회로의 출력 노드(BLS)에 접속된다. 즉, 비트선(BL1)이 출력 노드(BLS0)에 접속되고, 비트선(BL2)이 출력 노드(BLS1)에 접속되고, 비트선(BL5)이 출력 노드(BLS2)에 접속되고, 비트선(BL6)이 출력 노드(BLS3)에 접속된다. 비선택의 비트선(BLeO, BLoO)은, 가상 전원(VIRPWR)에 접속된다.
다시, 도 5를 참조한다. 비트선 선택 회로(100)는, 비트선(BLeO, BLeE, BLoE, BLoO)을, 각각 대응하는 출력 노드(BLS0, BLS1)에 접속하기 위한 NMOS 타입의 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)를 포함한다. 비트선(BLeO, BLeE, BLoE, BLoO)은, 각각 열방향(column direction)으로 연재하고, 이들 비트선의 피치에 대응하도록, 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)가 열방향으로 직렬로 구성된다. 각 트랜지스터(BLSeO)의 게이트에는, 행방향(row direction)으로 연재하는 선택 게이트선(BLSeO)이 공통으로 접속되고, 각 트랜지스터(BLSeE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSeE)이 공통으로 접속되고, 각 트랜지스터(BLSoO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSoO)이 공통으로 접속되고, 각 트랜지스터(BLSoE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSoE)이 공통으로 접속된다.
트랜지스터(BLSeO)의 일방의 확산 영역이 비트선(BLeO)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS0)에 전기적으로 접속되고, 트랜지스터(BLSeE)의 일방의 확산 영역이 비트선(BLeE) 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS0)에 전기적으로 접속된다. 또, 트랜지스터(BLSoE)의 일방의 확산 영역이 비트선(BLoE)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS1)에 전기적으로 접속되고, 트랜지스터(BLSoO)의 일방의 확산 영역이 비트선(BLoO)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS1)에 전기적으로 접속된다.
여기에서는, 홀수조가 선택된 예로서, 트랜지스터(BLSeO, BLSoO)가 온 되고, 비트선(BLeO, BLoO)이 노드(BLS0, BLS1)에 각각 접속된다. 트랜지스터(BLSeE, BLSoE)는 오프되어, 비트선(BLeE, BLoE)은, 출력 노드(BLS0, BLS1)로부터 격리된다.
또, 비트선 선택 회로(100)는, 비트선(BLeO, BLeE, BLoE, BLoO)을, 각각 가상 전원(VIRPWR＿0, VIRPWR＿1, VIRPWR＿2)(가상 전원을 총칭할 때는, VIRPWR이라고 부른다)에 접속하기 위한 NMOS 타입의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)를 포함한다. 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)는, 각 비트선에 대응하도록 열방향으로 직렬로 구성되고, 가상 전원(VIRPWR＿0)과 가상 전원(VIRPWR＿1)과의 사이에 트랜지스터(YBLeO, YBLoE)가 직렬로 구성되고, 가상 전원(VIRPWR＿1)과 가상 전원(VIRPWR＿2)과의 사이에 트랜지스터(YBLeE, YBLoO)가 직렬로 구성된다. 각 트랜지스터(YBLeO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLeO)이 공통으로 접속되고, 각 트랜지스터(YBLoE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLoE)이 공통으로 접속되고, 각 트랜지스터(YBLeE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLeE)이 공통으로 접속되고, 각 트랜지스터(YBLoO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLoO)이 공통으로 접속된다.
여기에서는, 홀수조가 선택된 예로서, 트랜지스터(YBLeE, YBLoE)가 온 되고, 비트선(BLeE, BLoE)이 가상 전원(VIRPWR)에 각각 접속된다. 트랜지스터(YBLeO, YBLoO)가 오프되어, 비트선(BLeO, BLoO)이 가상 전원(VIRPWR)으로부터 분리된다.
도 7의 (A)에, 홀수조, 짝수조가 선택되었을 때의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)의 동작 상태를 나타내고, 도 7의 (B)에, 홀수조, 짝수조가 선택되었을 때의 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 상태를 나타낸다. 비트선 선택 회로(100)의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO), 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 동작은, 도시하지 않은 열 선택 회로로부터의 선택 게이트선(YBLeO, YBLoE, YBLeE, YBLoO), 선택 게이트선(BLSeO, BLSeE, BLSoO, BLSoE)에 의해서 제어된다. 덧붙여, 비트선 선택 회로(100)는 레이아웃 등을 고려해, 트랜지스터(BLSeO)와 트랜지스터(YBLoO)의 사이나, 트랜지스터(BLSoE)에 인접한 위치에 더미 트랜지스터가 배치된다. 더미 트랜지스터는, 통상은, 오프 상태이다.
도 8의 (A)는, 본 실시예의 비트선 선택 회로의 일부의 평면도를 나타내고, 여기에는, 비트선(BL0~BL7)이 예시되고 있다. 도 8의 (B)는, 금속층(M1)의 레이아웃, 도 9의 (A)는, 금속층(M0)의 레이아웃, 도 9의 (B)는, 확산 영역과 폴리실리콘층과의 레이아웃, 도 10은, 도 8의 (A)의 비트선(BL0)과 비트선(BL1)의 열방향의 단면도이다. BC0는, 활성 영역(AA)과 컨택트(C1)와의 사이의 컨택트, C1는, 컨택트(BC0)와 비트선(BL)과의 사이의 컨택트이며, 컨택트(BC0, C1)는, 도전성 재료로 구성된다. 또, 금속층(M0, M1)은, 반드시 금속 재료로 한정되지 않으며, 다른 도전성 재료여도 무방하다.
도 8의 (B)에 도시한 것처럼, 금속층(M1)은, 열방향으로 연재하는 비트선(BL0~BL7)을 형성하는 것과 함께, 출력 노드(BLS0~BLS3)의 전극 패턴(BLS0~BLS3)을 형성한다. 비트선(BL0~BL7)은, 상기한 것처럼 대응하는 트랜지스터의 확산 영역에 컨택트(C1, BC0)를 통해 전기적으로 접속된다. 전극 패턴(BLS0, BLS2)은, 비트선(BL0, BL4)의 열방향으로 각각 연재하고, 컨택트(C1)를 통해 하층의 금속층(M0)에 접속되고, 게다가, 그 직하의 컨택트(BC0)를 통해 트랜지스터(BLSoE)의 일방의 확산 영역에도 전기적으로 접속된다. 전극 패턴(BLS1)은, 비트선(BL2, BL3)의 열방향으로 연재하고, 컨택트(C1, BC0)를 통해 비트선(BL2)의 트랜지스터(BLSoE)의 확산 영역, 비트선(BL3)의 트랜지스터(BLSoE)의 확산 영역에 접속된다. 또, 전극 패턴(BLS3)은, 비트선(BL6, BL7)의 열방향으로 연재하고, 컨택트(C1, BC0)를 통해 비트선(BL6)의 트랜지스터(BLSoE)의 확산 영역, 비트선(BL7)의 트랜지스터(BLSoE)의 확산 영역에 접속된다.
도 9의 (A)에 도시한 것처럼, 금속층(M0)은, 비트선(BL0, BL1), 및 비트선(BL4, BL5)의 열방향으로 각각 연재하는 굴곡진 중계 전극 패턴(Q0, Q1)을 형성한다. 중계 전극 패턴(Q0, Q1)은, 컨택트(C1)를 통해 비트선(BL0, BL4)에 접속되고, 게다가, 컨택트(BC0)를 통해 대응하는 트랜지스터의 확산 영역에 전기적으로 접속된다. 중계 전극 패턴(Q0)은, 비트선(BL0, BL1)이 전극 패턴(BLS0)에 공통으로 접속하는 것을 가능하게 하고, 중계 전극 패턴(Q1)은, 비트선(BL4, BL5)이 전극 패턴(BLS2)에 공통으로 접속하는 것을 가능하게 한다. 금속층(M0)은 또한, 행방향으로 연재하는 가상 전원(VIRPWR)을 형성하는 것과 함께, 컨택트(C1)와 컨택트(BC0) 사이의 중계를 형성한다.
도 9의 (B)에 도시한 것처럼, 비트선(BL0~BL7)에 대응하도록 활성 영역(AA)이 열방향으로 형성된다. 또, 활성 영역(AA)을 횡단하도록 폴리실리콘층으로 이루어진 각 트랜지스터의 게이트 전극이 행방향으로 형성된다. 덧붙여, 여기에는 트랜지스터의 소스/드레인을 형성하는 확산 영역은 도시되어 있지 않지만, 열방향으로 인접하는 트랜지스터의 확산 영역은 공통으로 형성될 수 있다.
도 9의 (A)로부터 알 수 있듯이, 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 컨택트(BC0)는, 2BL 피치로 형성되어 있지만, 중계 전극 패턴(Q0, Q1)을 이용함으로써 컨택트(BC0)의 절반에 컨택트(C1)를 4BL 피치로 형성해, 프로세스의 간소화를 도모하고 있다. 이와 같이, 본 실시예에 의하면, 메모리셀 어레이 내에 비트선 선택 회로(100)를 배치시킴으로써 플래쉬 메모리의 소형화, 고 집적화를 도모할 수 있다. 게다가, 선택 페어의 각 비트선을 인접하는 비선택 페어로 GND에 실드하고, 선택 페어와 선택 페어와의 사이에 비선택 페어의 2개의 비트선을 개재시키는 것으로, 독출 노이즈가 억제되고, 메모리셀의 FG 커플링이나 비트선 간 커플링의 영향이 억제된다.
다음에, 본 발명의 제2 실시예에 따른 비트선 선택 회로에 대해 설명한다. 제1 실시예에서는, 금속층(M0)을 비트선의 접속 배선(중계 전극 패턴(Q0, Q1))으로서 사용하지만, 컨택트(BC0)와 금속층(M0)의 접속에 의해 중계 전극 패턴(Q0, Q1)의 형상이 변화해, 미세 피치 하에서는 금속층(M0)의 쇼트(short) 등의 문제가 발생할 가능성이 있다. 그래서, 제2 실시예는, 컨택트(BC0)와 금속층(M0)과의 접속을 사용하지 않고, 짝수 비트선과 홀수 비트선의 페어의 선택을 가능하게 한다.
도 11은, 제2 실시예의 비트선 선택 회로의 일부를 나타내고, 여기에는, 4개의 비트선(BL0~BL3)이 예시되어 있다. 제2 실시예의 비트선 선택 회로(100A)에서는, 트랜지스터(YBLeO)와 트랜지스터(YBLeE)와의 공통의 확산 영역에 행방향으로 연재하는 가상 전원(VIRPWR＿0)이 공통으로 접속되고, 비트선(BLeO)이 트랜지스터(YBLeO)의 타방의 확산 영역에 접속되고, 비트선(BLeE)이 트랜지스터(YBLeE)의 타방의 확산 영역에 접속되고, 또한, 트랜지스터(YBLoE)와 트랜지스터(YBLoO)와의 공통의 확산 영역에 행방향으로 연재하는 가상 전원(VIRPWR＿1)이 공통으로 접속되고, 비트선(BLoE)이 트랜지스터(YBLoE)의 타방의 확산 영역에 접속되고, 비트선(BLoO)이 트랜지스터(YBLoO)의 타방의 확산 영역에 접속된다. 이에 따라, 제1 실시예의 비트선 선택 회로(100)일 때보다 가상 전원(VIRPWR)의 배선 수가 감소된다.
또, 출력 노드(BLS0)는, 짝수 비트선(BL0(BLeO), BL2(BLeE))에서 공유되고, 출력 노드(BLS1)는, 홀수 비트선(BL1(BLoE), BL3(BLoO))에서 공유된다. 도면의 예는, 홀수조가 선택되는 경우를 나타내고 있고, 비트선(BLoE, BLeE)이 가상 전원(VIRPWR＿0, VIRPWR＿1)에 접속되고, 비트선(BLeO)이 출력 노드(BLS0)에 접속되고, 비트선(BLoO)이 출력 노드(BLS1)에 접속된다.
도 12는, 제2 실시예의 비트선 선택 회로의 평면도를 나타내고, 여기에는, 비트선(BL0~BL7)이 예시되어 있다. 도 13은, 도 12의 비트선(BL0)과 비트선(BL1)의 열방향의 단면도이다.
도 12의 (A), (B)에 도시한 것처럼, 금속층(M1)은, 열방향으로 연재하는 비트선(BL0~BL7)을 형성하는 것과 함께, 출력 노드(BLS0~BLS3)의 전극 패턴(BLS0~BLS3)을 형성한다. 전극 패턴(BLS0, BLS3)은, 컨택트(C1)를 통해 금속층(M0)의 중계 전극 패턴(Q3, Q4)에 각각 접속되고, 중계 전극 패턴(Q3)이 컨택트(C1)를 통해 비트선(BL0, BL2)에 접속되고, 중계 전극 패턴(Q4)이 컨택트(C1)를 통해 비트선(BL4, BL6)에 접속된다. 비트선(BL0, BL4)이 컨택트(C1, BC0)를 통해 트랜지스터(BLSeO)의 일방의 확산 영역에 접속되고, 비트선(BL2, BL6)이 컨택트(C1, BC0)를 통해 트랜지스터(BLSeE)의 일방의 확산 영역에 접속된다.
전극 패턴(BLS1)은, 컨택트(C1, BC0)를 통해 비트선(BL1, BL3)에 접속되고, 전극 패턴(BLS3)은, 컨택트(C1, BC0)를 통해 비트선(BL5, BL7)에 접속된다. 비트선(BL1, BL5)은, 트랜지스터(BLSoE)의 일방의 확산 영역에 접속되고, 비트선(BL3, BL7)은, 트랜지스터(BLSoO)의 일방의 확산 영역에 접속된다.
금속층(M0)은, 전극 패턴(BLS0, BLS2)을 짝수 비트선(BL0, BL2, BL4, BL6)에 접속하기 위한 중계 전극 패턴(Q3, Q4)을 형성하는 것과 함께, 분단(分斷)된 홀수 비트선(BL1, BL3, BL5, BL7)을 중계하는 중계 전극 패턴(Q5)을 형성한다. 비트선을 분단함으로써, 비트선의 일부를 배선으로서 이용한다.
이러한 구성에 의해, 컨택트(BC0)와 금속층(M0)과의 접속이 회피되고, 컨택트(BC0)와 금속층(M0)을 접속한 것에 따른 형상 변화에 기인하는 단락 등의 발생을 극력 방지할 수 있다.
다음에, 도 14에, 본 실시예의 NAND형 플래쉬 메모리의 전체 구성을 나타낸다. 플래쉬 메모리(200)는, 행렬상으로 배치된 복수의 메모리셀과, 앞에서 설명한 실시예의 비트선 선택 회로(100, 100A)를 포함하는 메모리셀 어레이(210)와, 독출 데이터를 외부에 출력하거나, 외부로부터 입력되는 데이터를 가져오는 입출력 회로(220)와, 데이터의 에러 검출ㆍ정정을 실시하는 ECC 회로(230)와, 입출력 회로(220)를 통해 주소 데이터를 수취하는 주소 레지스터(240)와, 입출력 회로(220)를 통해 수취한 커맨드 데이터나 단자에 인가된 제어 신호에 근거해 각 부를 제어하는 컨트롤러(250)와, 주소 레지스터(240)로부터의 행주소 정보(Ax)에 근거해 블록 선택이나 워드선의 선택 등을 실시하는 워드선 선택 회로(260)와, 메모리셀 어레이(210)로부터 독출된 데이터를 유지하거나, 프로그램하는 데이터를 유지하는 페이지 버퍼/센스 회로(270)와, 열주소 정보(Ay)에 근거해 페이지 버퍼/센스 회로(270) 내의 열의 선택이나 비트선 선택 회로(100/100A)의 트랜지스터의 선택 게이트선의 선택을 실시하는 열 선택 회로(280)와, 데이터의 독출, 프로그램 및 소거 등을 위해서 필요한 여러가지 전압(기재 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers), 내부 공급 전압(VDD) 등)을 생성하는 내부 전압 발생 회로(290)를 포함하여 구성된다.
메모리셀 어레이(210)는, 복수의 블록(BLK(0), BLK(1), …, BLK(m-1))을 가지고, 1개의 메모리블록에는, 복수의 비트선의 각각에 접속된 복수의 NAND 스트링이 형성된다. 게다가, 메모리셀 어레이(210)는, 메모리셀 어레이의 비트선과 동일한 피치로 형성된 비트선에 접속된 비트선 선택 회로(100/100A)를 포함한다. 메모리셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 좋고, 다비트를 기억하는 타입이어도 무방하다.
페이지 버퍼/센스 회로(270)는, 비트선 선택 회로(100/100A)에 의해 선택된 페어의 비트선에 접속되어, 선택 메모리셀로부터 독출된 데이터를 센싱하고, 그 결과를 래치에 유지한다.
컨트롤러(250)는, 마이크로 컨트롤러 혹은 스테이트 머신에 의해 플래쉬 메모리(200)의 동작을 제어한다. 독출 동작에서는, 비트선에 어느 정(正)의 전압을 인가하고, 선택 워드선에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면, 4.5V)을 인가하고, 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온하고, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택의 워드선에 중간 전위(예를 들면, 10V)를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 뽑아내는 것으로, 블록 단위로 데이터를 소거한다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
[실시예]
다음에, 본 발명의 실시예에 대해 상세히 설명한다. 본 실시예에 따른 NAND형 플래쉬 메모리는, 비트선 선택 회로의 소형화를 도모하기 위해, 비트선 선택 회로를 메모리셀 어레이 내에 형성하고, 비트선 선택 회로의 비트선의 피치나 활성 영역의 피치를 메모리셀 어레이와 동일하게 한다. 게다가, 본 실시예의 비트선 선택 회로는, 페어-비트선 센스 방식을 채용하고, 종래처럼 짝수 비트선 또는 홀수 비트선을 선택하는 것이 아니라, 짝수 비트선과 홀수 비트선을 페어로 선택하고, 선택하는 페어에 인접하는 페어를 비선택으로 하고, 선택 페어의 각 비트선을 비선택 페어로 실드함으로써 독출 시의 노이즈를 억제하는 한편, 선택 페어와 선택 페어와의 사이에 비선택의 2개의 비트선을 개재시킴으로써 메모리셀의 FG 커플링 또는/및 비트선 간 커플링의 영향을 경감하여, 동작의 신뢰성을 향상시킨다.
또, 페이지 버퍼/센스 회로는, 비트선 간 커플링의 영향을 더 저감하기 위해서 전류 센스 방식을 이용하는 것이 바람직하다. 센스 회로가 전압 검출형인 경우, 비트선의 방전된 전위를 검출하기 때문에, 일방 비트선의 전위가 변화하지 않고 타방 비트선이 방전될 때, 비트선 간 용량 결합에 의해 타방 비트선의 전위가 방전되기 어려워져, 센스 회로에 의해서 비트선의 전위를 신속하고 정확하게 검출할 수 없는 사태가 생길 수 있다. 센스 회로가 전류 검출형인 경우에는, 비트선의 전위를 검출하지 않기 때문에, 전압 검출형 보다는 비트선 간 용량 결합의 영향을 받지 않는다. 전류 검출형의 센스앰프는, 예를 들면, 션트(Shunt) 저항의 양단 전압을 측정한다.
도 2는, 종래의 비트선 선택 회로의 일부를 예시하고, 짝수 비트선이 선택될 때의 트랜지스터의 동작 상태를 나타내고 있다. 동 도면에 도시한 것처럼, 짝수 비트선(BL0, BL2)이 선택될 때, 트랜지스터(BLSE)가 온(On)하고, 트랜지스터(BLSO)가 오프(Off)하고, 짝수 비트선(BL0)이 페이지 버퍼/센스 회로로의 출력 노드(BLS0)에 접속되고, 짝수 비트선(BL2)이 출력 노드(BLS1)에 접속된다. 한편, 트랜지스터(YBLO)가 온하고, 트랜지스터(YBLE)가 오프하고, 홀수 비트선(BL1, BL3)이 가상 전원(VIRPWR)(독출 시에는 GND)에 접속된다. 홀수 비트선(BL1, BL3)이 선택되는 경우에는, 트랜지스터의 온/오프가 상기한 것과 반전된다.
도 3은, 도 2의 비트선 선택 회로의 평면도, 도 4는, 도 3의 비트선 선택 회로의 A-A선 단면 및 B-B선 단면을 나타내고 있다. 각 트랜지스터(더미를 포함한다)의 게이트는, 폴리실리콘층으로 구성되고, 출력 노드(BLS0, BLS1), 비트선(BL0~BL3)은, 금속층(M1)으로 구성된다. BC0는, 활성 영역(AA)과 컨택트(C1) 사이의 컨택트, C1는, 컨택트(BC0)와 비트선(BL) 사이의 컨택트이다. 덧붙여, 활성 영역(AA)의 트랜지스터의 소스/드레인 영역은 생략되어 있다.
다음에, 본 실시예의 비트선 선택 회로에 대해 설명한다. 종래의 비트선 선택 회로에서는, 컨택트(BC0, C1)가 2비트선의 피치로 배치되고, 금속층(M1) 만이 배선에 사용되고, 모든 짝수 비트선 또는 모든 홀수 비트선이 한 번에 선택된다. 이 구성은, 짝수 비트선과 이에 인접하는 홀수 비트선을 페어로서 선택하는, 페어-비트선 센스 방식에 적용할 수는 없다.
본 실시예에서는, 메모리셀 어레이 내에 비트선 선택 회로를 형성하고, 플래쉬 메모리의 고 집적화를 도모한다. 비트선 선택 회로는, 인접하는 비트선 사이에 페이지 버퍼/센스 회로로의 출력 노드(BLS)를 공유하고, 또한 짝수 비트선과 홀수 비트선의 페어를 선택한다. 짝수 비트선과 홀수 비트선을 페어로 선택하기 위해서는, 컨택트(BC0, C1)를 4BL 피치(4비트선의 간격)로 배치할 필요가 있지만, 4BL 피치의 BC0의 형성은, 프로세스 난이도가 높기 때문에, 컨택트(BC0)는, 종래와 마찬가지로 2BL 피치로 배치하고, 컨택트(C1) 만을 4BL 피치로 형성한다. 2BL 피치로 형성한 컨택트(BC0) 중, 절반에 컨택트(C1)를 배치하지 않고, 활성 영역(AA)과 하층의 금속층(M0)과만 접속되는 상태로 함으로써, 짝수 비트선과 홀수 비트선의 페어로의 선택을 가능하게 한다. 또한, 종래의 비트선 선택 회로와 달리, 금속층(M1) 보다 하층의 금속층(M0)을 사용하는 다층 배선 구조로 한다.
도 5는, 제1 실시예의 비트선 선택 회로의 일부를 나타내고, 여기에는, 4개의 비트선(BL0~BL3)이 예시되어 있다. 도 6의 (A)는, 비트선(BL0~BL7)을 예시하고, 비트선의 페어로서 홀수조가 선택될 때의 각 비트선의 상태를 나타내고, 도 6의 (B)는, 비트선의 페어로서 짝수조가 선택될 때의 각 비트선의 상태를 나타내고 있다. 여기에서는, 편의상, BL0, BL3, BL4, BL7을 홀수조로 정의하고, BL1, BL2, BL5, BL6을 짝수조로 정의하고 있다. 덧붙여, 선두의 비트선(BL0)에 관해서는, 페어의 선택 또는 비선택으로 하지 않고, 단일 비트선의 선택 또는 비선택으로 하고 있지만, 이는 일례이며, 비트선(BL0, BL1)을 페어로서 선택 또는 비선택으로 해도 무방하다. 또, 연속하는 4개의 비트선을 1단위로 하여, 각각의 비트선을 왼쪽부터 순서대로 BLeO, BLeE, BLoE, BLoO으로 정의한다. 이에 따라, 홀수조의 선택에서는, 독출 대상으로서 비트선 BLeO, BLoO이 선택되고, 짝수조의 선택에서는, 독출 대상으로서 BLeE, BLoE가 선택되게 된다.
도 6의 (A)에 도시한 것처럼, 홀수조가 선택될 때, 비트선(BLeO, BLoO)이 페이지 버퍼/센스 회로로의 출력 노드(BLS)에 접속된다. 즉, 비트선(BL0)이 출력 노드(BLS0)에 접속되고, 비트선(BL3)이 출력 노드(BLS1)에 접속되고, 비트선(BL4)이 출력 노드(BLS2)에 접속되고, 비트선(BL7)이 출력 노드(BLS3)에 접속된다. 한편, 비선택의 비트선(BLeE, BLoE)은, 가상 전원(VIRPWR)(독출 동작 시는 GND)에 접속된다.
또, 도 6의 (B)에 도시한 것처럼, 짝수조가 선택될 때, 비트선(BLeE, BLoE)이 페이지 버퍼/센스 회로의 출력 노드(BLS)에 접속된다. 즉, 비트선(BL1)이 출력 노드(BLS0)에 접속되고, 비트선(BL2)이 출력 노드(BLS1)에 접속되고, 비트선(BL5)이 출력 노드(BLS2)에 접속되고, 비트선(BL6)이 출력 노드(BLS3)에 접속된다. 비선택의 비트선(BLeO, BLoO)은, 가상 전원(VIRPWR)에 접속된다.
다시, 도 5를 참조한다. 비트선 선택 회로(100)는, 비트선(BLeO, BLeE, BLoE, BLoO)을, 각각 대응하는 출력 노드(BLS0, BLS1)에 접속하기 위한 NMOS 타입의 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)를 포함한다. 비트선(BLeO, BLeE, BLoE, BLoO)은, 각각 열방향(column direction)으로 연재하고, 이들 비트선의 피치에 대응하도록, 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)가 열방향으로 직렬로 구성된다. 각 트랜지스터(BLSeO)의 게이트에는, 행방향(row direction)으로 연재하는 선택 게이트선(BLSeO)이 공통으로 접속되고, 각 트랜지스터(BLSeE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSeE)이 공통으로 접속되고, 각 트랜지스터(BLSoO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSoO)이 공통으로 접속되고, 각 트랜지스터(BLSoE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(BLSoE)이 공통으로 접속된다.
트랜지스터(BLSeO)의 일방의 확산 영역이 비트선(BLeO)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS0)에 전기적으로 접속되고, 트랜지스터(BLSeE)의 일방의 확산 영역이 비트선(BLeE) 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS0)에 전기적으로 접속된다. 또, 트랜지스터(BLSoE)의 일방의 확산 영역이 비트선(BLoE)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS1)에 전기적으로 접속되고, 트랜지스터(BLSoO)의 일방의 확산 영역이 비트선(BLoO)에 전기적으로 접속되고, 타방의 확산 영역이 출력 노드(BLS1)에 전기적으로 접속된다.
여기에서는, 홀수조가 선택된 예로서, 트랜지스터(BLSeO, BLSoO)가 온 되고, 비트선(BLeO, BLoO)이 노드(BLS0, BLS1)에 각각 접속된다. 트랜지스터(BLSeE, BLSoE)는 오프되어, 비트선(BLeE, BLoE)은, 출력 노드(BLS0, BLS1)로부터 격리된다.
또, 비트선 선택 회로(100)는, 비트선(BLeO, BLeE, BLoE, BLoO)을, 각각 가상 전원(VIRPWR＿0, VIRPWR＿1, VIRPWR＿2)(가상 전원을 총칭할 때는, VIRPWR이라고 부른다)에 접속하기 위한 NMOS 타입의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)를 포함한다. 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)는, 각 비트선에 대응하도록 열방향으로 직렬로 구성되고, 가상 전원(VIRPWR＿0)과 가상 전원(VIRPWR＿1)과의 사이에 트랜지스터(YBLeO, YBLoE)가 직렬로 구성되고, 가상 전원(VIRPWR＿1)과 가상 전원(VIRPWR＿2)과의 사이에 트랜지스터(YBLeE, YBLoO)가 직렬로 구성된다. 각 트랜지스터(YBLeO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLeO)이 공통으로 접속되고, 각 트랜지스터(YBLoE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLoE)이 공통으로 접속되고, 각 트랜지스터(YBLeE)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLeE)이 공통으로 접속되고, 각 트랜지스터(YBLoO)의 게이트에는, 행방향으로 연재하는 선택 게이트선(YBLoO)이 공통으로 접속된다.
여기에서는, 홀수조가 선택된 예로서, 트랜지스터(YBLeE, YBLoE)가 온 되고, 비트선(BLeE, BLoE)이 가상 전원(VIRPWR)에 각각 접속된다. 트랜지스터(YBLeO, YBLoO)가 오프되어, 비트선(BLeO, BLoO)이 가상 전원(VIRPWR)으로부터 분리된다.
도 7의 (A)에, 홀수조, 짝수조가 선택되었을 때의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO)의 동작 상태를 나타내고, 도 7의 (B)에, 홀수조, 짝수조가 선택되었을 때의 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 상태를 나타낸다. 비트선 선택 회로(100)의 트랜지스터(YBLeO, YBLoE, YBLeE, YBLoO), 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 동작은, 도시하지 않은 열 선택 회로로부터의 선택 게이트선(YBLeO, YBLoE, YBLeE, YBLoO), 선택 게이트선(BLSeO, BLSeE, BLSoO, BLSoE)에 의해서 제어된다. 덧붙여, 비트선 선택 회로(100)는 레이아웃 등을 고려해, 트랜지스터(BLSeO)와 트랜지스터(YBLoO)의 사이나, 트랜지스터(BLSoE)에 인접한 위치에 더미 트랜지스터가 배치된다. 더미 트랜지스터는, 통상은, 오프 상태이다.
도 8의 (A)는, 본 실시예의 비트선 선택 회로의 일부의 평면도를 나타내고, 여기에는, 비트선(BL0~BL7)이 예시되고 있다. 도 8의 (B)는, 금속층(M1)의 레이아웃, 도 9의 (A)는, 금속층(M0)의 레이아웃, 도 9의 (B)는, 확산 영역과 폴리실리콘층과의 레이아웃, 도 10은, 도 8의 (A)의 비트선(BL0)과 비트선(BL1)의 열방향의 단면도이다. BC0는, 활성 영역(AA)과 컨택트(C1)와의 사이의 컨택트, C1는, 컨택트(BC0)와 비트선(BL)과의 사이의 컨택트이며, 컨택트(BC0, C1)는, 도전성 재료로 구성된다. 또, 금속층(M0, M1)은, 반드시 금속 재료로 한정되지 않으며, 다른 도전성 재료여도 무방하다.
도 8의 (B)에 도시한 것처럼, 금속층(M1)은, 열방향으로 연재하는 비트선(BL0~BL7)을 형성하는 것과 함께, 출력 노드(BLS0~BLS3)의 전극 패턴(BLS0~BLS3)을 형성한다. 비트선(BL0~BL7)은, 상기한 것처럼 대응하는 트랜지스터의 확산 영역에 컨택트(C1, BC0)를 통해 전기적으로 접속된다. 전극 패턴(BLS0, BLS2)은, 비트선(BL0, BL4)의 열방향으로 각각 연재하고, 컨택트(C1)를 통해 하층의 금속층(M0)에 접속되고, 게다가, 그 직하의 컨택트(BC0)를 통해 트랜지스터(BLSoE)의 일방의 확산 영역에도 전기적으로 접속된다. 전극 패턴(BLS1)은, 비트선(BL2, BL3)의 열방향으로 연재하고, 컨택트(C1, BC0)를 통해 비트선(BL2)의 트랜지스터(BLSoE)의 확산 영역, 비트선(BL3)의 트랜지스터(BLSoE)의 확산 영역에 접속된다. 또, 전극 패턴(BLS3)은, 비트선(BL6, BL7)의 열방향으로 연재하고, 컨택트(C1, BC0)를 통해 비트선(BL6)의 트랜지스터(BLSoE)의 확산 영역, 비트선(BL7)의 트랜지스터(BLSoE)의 확산 영역에 접속된다.
도 9의 (A)에 도시한 것처럼, 금속층(M0)은, 비트선(BL0, BL1), 및 비트선(BL4, BL5)의 열방향으로 각각 연재하는 굴곡진 중계 전극 패턴(Q0, Q1)을 형성한다. 중계 전극 패턴(Q0, Q1)은, 컨택트(C1)를 통해 비트선(BL0, BL4)에 접속되고, 게다가, 컨택트(BC0)를 통해 대응하는 트랜지스터의 확산 영역에 전기적으로 접속된다. 중계 전극 패턴(Q0)은, 비트선(BL0, BL1)이 전극 패턴(BLS0)에 공통으로 접속하는 것을 가능하게 하고, 중계 전극 패턴(Q1)은, 비트선(BL4, BL5)이 전극 패턴(BLS2)에 공통으로 접속하는 것을 가능하게 한다. 금속층(M0)은 또한, 행방향으로 연재하는 가상 전원(VIRPWR)을 형성하는 것과 함께, 컨택트(C1)와 컨택트(BC0) 사이의 중계를 형성한다.
도 9의 (B)에 도시한 것처럼, 비트선(BL0~BL7)에 대응하도록 활성 영역(AA)이 열방향으로 형성된다. 또, 활성 영역(AA)을 횡단하도록 폴리실리콘층으로 이루어진 각 트랜지스터의 게이트 전극이 행방향으로 형성된다. 덧붙여, 여기에는 트랜지스터의 소스/드레인을 형성하는 확산 영역은 도시되어 있지 않지만, 열방향으로 인접하는 트랜지스터의 확산 영역은 공통으로 형성될 수 있다.
도 9의 (A)로부터 알 수 있듯이, 트랜지스터(BLSeO, BLSeE, BLSoO, BLSoE)의 컨택트(BC0)는, 2BL 피치로 형성되어 있지만, 중계 전극 패턴(Q0, Q1)을 이용함으로써 컨택트(BC0)의 절반에 컨택트(C1)를 4BL 피치로 형성해, 프로세스의 간소화를 도모하고 있다. 이와 같이, 본 실시예에 의하면, 메모리셀 어레이 내에 비트선 선택 회로(100)를 배치시킴으로써 플래쉬 메모리의 소형화, 고 집적화를 도모할 수 있다. 게다가, 선택 페어의 각 비트선을 인접하는 비선택 페어로 GND에 실드하고, 선택 페어와 선택 페어와의 사이에 비선택 페어의 2개의 비트선을 개재시키는 것으로, 독출 노이즈가 억제되고, 메모리셀의 FG 커플링이나 비트선 간 커플링의 영향이 억제된다.
다음에, 본 발명의 제2 실시예에 따른 비트선 선택 회로에 대해 설명한다. 제1 실시예에서는, 금속층(M0)을 비트선의 접속 배선(중계 전극 패턴(Q0, Q1))으로서 사용하지만, 컨택트(BC0)와 금속층(M0)의 접속에 의해 중계 전극 패턴(Q0, Q1)의 형상이 변화해, 미세 피치 하에서는 금속층(M0)의 쇼트(short) 등의 문제가 발생할 가능성이 있다. 그래서, 제2 실시예는, 컨택트(BC0)와 금속층(M0)과의 접속을 사용하지 않고, 짝수 비트선과 홀수 비트선의 페어의 선택을 가능하게 한다.
도 11은, 제2 실시예의 비트선 선택 회로의 일부를 나타내고, 여기에는, 4개의 비트선(BL0~BL3)이 예시되어 있다. 제2 실시예의 비트선 선택 회로(100A)에서는, 트랜지스터(YBLeO)와 트랜지스터(YBLeE)와의 공통의 확산 영역에 행방향으로 연재하는 가상 전원(VIRPWR＿0)이 공통으로 접속되고, 비트선(BLeO)이 트랜지스터(YBLeO)의 타방의 확산 영역에 접속되고, 비트선(BLeE)이 트랜지스터(YBLeE)의 타방의 확산 영역에 접속되고, 또한, 트랜지스터(YBLoE)와 트랜지스터(YBLoO)와의 공통의 확산 영역에 행방향으로 연재하는 가상 전원(VIRPWR＿1)이 공통으로 접속되고, 비트선(BLoE)이 트랜지스터(YBLoE)의 타방의 확산 영역에 접속되고, 비트선(BLoO)이 트랜지스터(YBLoO)의 타방의 확산 영역에 접속된다. 이에 따라, 제1 실시예의 비트선 선택 회로(100)일 때보다 가상 전원(VIRPWR)의 배선 수가 감소된다.
또, 출력 노드(BLS0)는, 짝수 비트선(BL0(BLeO), BL2(BLeE))에서 공유되고, 출력 노드(BLS1)는, 홀수 비트선(BL1(BLoE), BL3(BLoO))에서 공유된다. 도면의 예는, 홀수조가 선택되는 경우를 나타내고 있고, 비트선(BLoE, BLeE)이 가상 전원(VIRPWR＿0, VIRPWR＿1)에 접속되고, 비트선(BLeO)이 출력 노드(BLS0)에 접속되고, 비트선(BLoO)이 출력 노드(BLS1)에 접속된다.
도 12는, 제2 실시예의 비트선 선택 회로의 평면도를 나타내고, 여기에는, 비트선(BL0~BL7)이 예시되어 있다. 도 13은, 도 12의 비트선(BL0)과 비트선(BL1)의 열방향의 단면도이다.
도 12의 (A), (B)에 도시한 것처럼, 금속층(M1)은, 열방향으로 연재하는 비트선(BL0~BL7)을 형성하는 것과 함께, 출력 노드(BLS0~BLS3)의 전극 패턴(BLS0~BLS3)을 형성한다. 전극 패턴(BLS0, BLS3)은, 컨택트(C1)를 통해 금속층(M0)의 중계 전극 패턴(Q3, Q4)에 각각 접속되고, 중계 전극 패턴(Q3)이 컨택트(C1)를 통해 비트선(BL0, BL2)에 접속되고, 중계 전극 패턴(Q4)이 컨택트(C1)를 통해 비트선(BL4, BL6)에 접속된다. 비트선(BL0, BL4)이 컨택트(C1, BC0)를 통해 트랜지스터(BLSeO)의 일방의 확산 영역에 접속되고, 비트선(BL2, BL6)이 컨택트(C1, BC0)를 통해 트랜지스터(BLSeE)의 일방의 확산 영역에 접속된다.
전극 패턴(BLS1)은, 컨택트(C1, BC0)를 통해 비트선(BL1, BL3)에 접속되고, 전극 패턴(BLS3)은, 컨택트(C1, BC0)를 통해 비트선(BL5, BL7)에 접속된다. 비트선(BL1, BL5)은, 트랜지스터(BLSoE)의 일방의 확산 영역에 접속되고, 비트선(BL3, BL7)은, 트랜지스터(BLSoO)의 일방의 확산 영역에 접속된다.
금속층(M0)은, 전극 패턴(BLS0, BLS2)을 짝수 비트선(BL0, BL2, BL4, BL6)에 접속하기 위한 중계 전극 패턴(Q3, Q4)을 형성하는 것과 함께, 분단(分斷)된 홀수 비트선(BL1, BL3, BL5, BL7)을 중계하는 중계 전극 패턴(Q5)을 형성한다. 비트선을 분단함으로써, 비트선의 일부를 배선으로서 이용한다.
이러한 구성에 의해, 컨택트(BC0)와 금속층(M0)과의 접속이 회피되고, 컨택트(BC0)와 금속층(M0)을 접속한 것에 따른 형상 변화에 기인하는 단락 등의 발생을 극력 방지할 수 있다.
다음에, 도 14에, 본 실시예의 NAND형 플래쉬 메모리의 전체 구성을 나타낸다. 플래쉬 메모리(200)는, 행렬상으로 배치된 복수의 메모리셀과, 앞에서 설명한 실시예의 비트선 선택 회로(100, 100A)를 포함하는 메모리셀 어레이(210)와, 독출 데이터를 외부에 출력하거나, 외부로부터 입력되는 데이터를 가져오는 입출력 회로(220)와, 데이터의 에러 검출ㆍ정정을 실시하는 ECC 회로(230)와, 입출력 회로(220)를 통해 주소 데이터를 수취하는 주소 레지스터(240)와, 입출력 회로(220)를 통해 수취한 커맨드 데이터나 단자에 인가된 제어 신호에 근거해 각 부를 제어하는 컨트롤러(250)와, 주소 레지스터(240)로부터의 행주소 정보(Ax)에 근거해 블록 선택이나 워드선의 선택 등을 실시하는 워드선 선택 회로(260)와, 메모리셀 어레이(210)로부터 독출된 데이터를 유지하거나, 프로그램하는 데이터를 유지하는 페이지 버퍼/센스 회로(270)와, 열주소 정보(Ay)에 근거해 페이지 버퍼/센스 회로(270) 내의 열의 선택이나 비트선 선택 회로(100/100A)의 트랜지스터의 선택 게이트선의 선택을 실시하는 열 선택 회로(280)와, 데이터의 독출, 프로그램 및 소거 등을 위해서 필요한 여러가지 전압(기재 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers), 내부 공급 전압(VDD) 등)을 생성하는 내부 전압 발생 회로(290)를 포함하여 구성된다.
메모리셀 어레이(210)는, 복수의 블록(BLK(0), BLK(1), …, BLK(m-1))을 가지고, 1개의 메모리블록에는, 복수의 비트선의 각각에 접속된 복수의 NAND 스트링이 형성된다. 게다가, 메모리셀 어레이(210)는, 메모리셀 어레이의 비트선과 동일한 피치로 형성된 비트선에 접속된 비트선 선택 회로(100/100A)를 포함한다. 메모리셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 좋고, 다비트를 기억하는 타입이어도 무방하다.
페이지 버퍼/센스 회로(270)는, 비트선 선택 회로(100/100A)에 의해 선택된 페어의 비트선에 접속되어, 선택 메모리셀로부터 독출된 데이터를 센싱하고, 그 결과를 래치에 유지한다.
컨트롤러(250)는, 마이크로 컨트롤러 혹은 스테이트 머신에 의해 플래쉬 메모리(200)의 동작을 제어한다. 독출 동작에서는, 비트선에 어느 정(正)의 전압을 인가하고, 선택 워드선에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면, 4.5V)을 인가하고, 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온하고, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택의 워드선에 중간 전위(예를 들면, 10V)를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면, 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 뽑아내는 것으로, 블록 단위로 데이터를 소거한다.
이상과 같이 본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되지 않으며, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
10: 비트선 선택 회로
20: 페이지 버퍼/센스 회로
100, 100A: 비트선 선택 회로
Q0, Q1, Q3, Q4: 중계 전극 패턴
200: 플래쉬 메모리
20: 페이지 버퍼/센스 회로
100, 100A: 비트선 선택 회로
Q0, Q1, Q3, Q4: 중계 전극 패턴
200: 플래쉬 메모리
Claims (10)
- 반도체 기억 장치에 있어서,
복수의 비트선의 각각에 접속된 복수의 NAND 스트링과, 상기 복수의 비트선과 동일한 피치의 비트선에 접속된 비트선 선택 회로를 포함하는 메모리셀 어레이와,
상기 비트선 선택 회로에 접속된 페이지 버퍼/센스 회로
를 포함하고,
상기 비트선 선택 회로는,
각 비트선의 연신(延伸) 방향으로 교대로 직렬로 배치된 비선택 비트선을 가상 전원에 접속하기 위한 트랜지스터, 및
선택 비트선을 상기 가상 전원으로부터 분리하기 위한 트랜지스터
를 포함하고,
상기 비트선 선택 회로는, 짝수 비트선과 홀수 비트선의 페어를 선택하고, 선택된 페어에 인접하는 비트선의 페어를 비선택으로 하고, 선택된 페어가 상기 페이지 버퍼/센스 회로에 접속되는,
반도체 기억 장치. - 제1항에 있어서,
상기 복수의 비트선은, 제1 내지 제4 비트선을 1단위로 했을 때, 해당 단위를 복수 포함하고,
상기 비트선 선택 회로는,
상기 제1 내지 제4 비트선을 선택 또는 비선택하기 위한 제1 내지 제4 트랜지스터
를 포함하고,
상기 제1 내지 제4 트랜지스터는,
상기 제1 내지 제4 비트선의 각 비트선의 열방향에 따라 직렬로 구성되고,
상기 제1 내지 제4 트랜지스터의 각 게이트는,
행방향으로 연장되는 상기 제1 내지 제4 게이트선에 각각 공통으로 접속되는,
반도체 기억 장치. - 제2항에 있어서,
상기 비트선 선택 회로는,
상기 제1 내지 제4 게이트선에 기초하여, 상기 제1 내지 제4 비트선 중에서 짝수 비트선과 홀수 비트선의 페어를 선택하고, 나머지의 페어를 비선택으로 하는,
반도체 기억 장치. - 제1항 내지 제3항 중 어느 한 항에 있어서,
선택 페어의 일방 비트선과 비선택 페어의 일방 비트선이, 제1 출력 노드를 공유하고,
선택 페어의 타방 비트선과 비선택 페어의 타방 비트선이, 제2 출력 노드를 공유하고,
상기 제1 출력 노드 및 상기 제2 출력 노드가 상기 페이지 버퍼/센스 회로에 접속되는,
반도체 기억 장치. - 제2항에 있어서,
상기 제1 내지 제4 비트선은,
제1 내지 제4 컨택트를 통해 대응하는 제1 내지 제4 트랜지스터의 확산 영역에 전기적으로 접속되는,
반도체 기억 장치. - 제5항에 있어서,
제1 컨택트는, 제1 트랜지스터에 관하여 행방향으로 4비트선의 피치로 형성되고,
제2 컨택트는, 제2 트랜지스터에 관하여 행방향으로 4비트선의 피치로 형성되고,
제3 컨택트는, 제3 트랜지스터에 관하여 행방향으로 4비트선의 피치로 형성되고,
제4 컨택트는, 제4 트랜지스터에 관하여 행방향으로 4비트선의 피치로 형성되는,
반도체 기억 장치. - 제4항에 있어서,
상기 비트선 선택 회로는,
제1 출력 노드를 형성하는 제1 노드층과,
제2 출력 노드를 형성하는 제2 노드층
을 포함하고,
제1 노드층은, 제1 하부 도전층을 통해 선택 페어의 일방 비트선과 비선택 페어의 일방 비트선에 접속되고,
제2 노드층은, 제2 하부 도전층을 통해 선택 페어의 타방 비트선과 비선택 페어의 타방 비트선에 접속되는,
반도체 기억 장치. - 제1항 또는 제2항에 있어서,
상기 비트선 선택 회로는,
제1 내지 제4 비트선을 가상 전원에 접속 또는 비접속하기 위한 제5 내지 제8 트랜지스터
를 포함하고,
상기 제5 내지 제8 트랜지스터는,
상기 제1 내지 제4 비트선의 각 비트선의 열방향을 따라 직렬로 구성되고,
상기 제5 내지 제8 트랜지스터의 각 게이트는,
행방향으로 연장되는 제5 내지 제8 게이트선에 각각 공통으로 접속되는,
반도체 기억 장치. - 제8항에 있어서,
상기 비트선 선택 회로는,
제5 내지 제8 게이트선에 근거해, 비선택 페어의 비트선을 상기 가상 전원에 접속하는,
반도체 기억 장치. - 제1항 또는 제2항에 있어서,
독출 동작 시, 상기 페이지 버퍼/센스 회로는,
선택 페어의 비트선에 흐르는 전류를 검출하는,
반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021101306A JP7089622B1 (ja) | 2021-06-18 | 2021-06-18 | 半導体記憶装置 |
| JPJP-P-2021-101306 | 2021-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220169398A KR20220169398A (ko) | 2022-12-27 |
| KR102880552B1 true KR102880552B1 (ko) | 2025-11-04 |
Family
ID=82115455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220065989A Active KR102880552B1 (ko) | 2021-06-18 | 2022-05-30 | 반도체 기억 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US12014799B2 (ko) |
| JP (1) | JP7089622B1 (ko) |
| KR (1) | KR102880552B1 (ko) |
| CN (1) | CN115497538A (ko) |
| TW (1) | TWI789307B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11972823B2 (en) * | 2022-09-11 | 2024-04-30 | Apple Inc. | Mitigation of transistor reliability degradation within memory circuits |
| JP7660153B2 (ja) * | 2023-02-15 | 2025-04-10 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリ |
| CN119012682B (zh) * | 2023-05-15 | 2025-10-21 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法、一种存储器 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469955B1 (en) * | 2000-11-21 | 2002-10-22 | Integrated Memory Technologies, Inc. | Integrated circuit memory device having interleaved read and program capabilities and methods of operating same |
| KR100399353B1 (ko) * | 2001-07-13 | 2003-09-26 | 삼성전자주식회사 | 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법 |
| JP4575118B2 (ja) * | 2004-11-24 | 2010-11-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4612413B2 (ja) * | 2004-12-28 | 2011-01-12 | 株式会社東芝 | 半導体記憶装置 |
| US7391656B2 (en) | 2006-07-25 | 2008-06-24 | Etron Technology, Inc. | Self-feedback control pipeline architecture for memory read path applications |
| TW200737192A (en) | 2006-03-28 | 2007-10-01 | Fujitsu Ltd | Semiconductor memory and system |
| KR100879387B1 (ko) * | 2006-09-22 | 2009-01-20 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| JP2011134380A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 不揮発性半導体記憶装置 |
| JP5159916B2 (ja) * | 2011-04-28 | 2013-03-13 | 株式会社東芝 | ホスト |
| JP5550609B2 (ja) | 2011-07-13 | 2014-07-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| TW201513120A (zh) * | 2013-04-26 | 2015-04-01 | Ps4 Luxco Sarl | 半導體裝置及其控制方法 |
| KR20160107566A (ko) | 2015-03-04 | 2016-09-19 | 에스케이하이닉스 주식회사 | 저항변화 메모리 장치 및 그 동작 방법 |
| JP6103787B1 (ja) * | 2016-01-18 | 2017-03-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| JP6502452B1 (ja) * | 2017-10-12 | 2019-04-17 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| TWI650769B (zh) * | 2018-05-22 | 2019-02-11 | 華邦電子股份有限公司 | 記憶體裝置及記憶胞陣列的程式化方法 |
| JP6770140B1 (ja) * | 2019-06-20 | 2020-10-14 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその動作方法 |
| JP6876755B2 (ja) * | 2019-07-29 | 2021-05-26 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置および連続読出し方法 |
-
2021
- 2021-06-18 JP JP2021101306A patent/JP7089622B1/ja active Active
-
2022
- 2022-05-18 TW TW111118520A patent/TWI789307B/zh active
- 2022-05-30 KR KR1020220065989A patent/KR102880552B1/ko active Active
- 2022-06-10 CN CN202210655458.5A patent/CN115497538A/zh active Pending
- 2022-06-16 US US17/842,766 patent/US12014799B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20220406349A1 (en) | 2022-12-22 |
| JP7089622B1 (ja) | 2022-06-22 |
| TWI789307B (zh) | 2023-01-01 |
| JP2023000466A (ja) | 2023-01-04 |
| CN115497538A (zh) | 2022-12-20 |
| US12014799B2 (en) | 2024-06-18 |
| KR20220169398A (ko) | 2022-12-27 |
| TW202301339A (zh) | 2023-01-01 |
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| JP2009283070A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| D22 | Grant of ip right intended |
Free format text: ST27 STATUS EVENT CODE: A-1-2-D10-D22-EXM-PE0701 (AS PROVIDED BY THE NATIONAL OFFICE) |
|
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| F11 | Ip right granted following substantive examination |
Free format text: ST27 STATUS EVENT CODE: A-2-4-F10-F11-EXM-PR0701 (AS PROVIDED BY THE NATIONAL OFFICE) |
|
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| U11 | Full renewal or maintenance fee paid |
Free format text: ST27 STATUS EVENT CODE: A-2-2-U10-U11-OTH-PR1002 (AS PROVIDED BY THE NATIONAL OFFICE) Year of fee payment: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| Q13 | Ip right document published |
Free format text: ST27 STATUS EVENT CODE: A-4-4-Q10-Q13-NAP-PG1601 (AS PROVIDED BY THE NATIONAL OFFICE) |