KR102577164B1 - 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법 - Google Patents

반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법 Download PDF

Info

Publication number
KR102577164B1
KR102577164B1 KR1020200185626A KR20200185626A KR102577164B1 KR 102577164 B1 KR102577164 B1 KR 102577164B1 KR 1020200185626 A KR1020200185626 A KR 1020200185626A KR 20200185626 A KR20200185626 A KR 20200185626A KR 102577164 B1 KR102577164 B1 KR 102577164B1
Authority
KR
South Korea
Prior art keywords
polishing
polishing composition
functional group
semiconductor processing
acid
Prior art date
Application number
KR1020200185626A
Other languages
English (en)
Other versions
KR20220094421A (ko
Inventor
홍승철
한덕수
김환철
박한터
이형주
김종우
진규안
Original Assignee
에스케이엔펄스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이엔펄스 주식회사 filed Critical 에스케이엔펄스 주식회사
Priority to KR1020200185626A priority Critical patent/KR102577164B1/ko
Priority to JP2021207392A priority patent/JP7329035B2/ja
Priority to TW110148669A priority patent/TWI815260B/zh
Priority to CN202111612498.3A priority patent/CN114686117A/zh
Priority to US17/563,499 priority patent/US20220208552A1/en
Publication of KR20220094421A publication Critical patent/KR20220094421A/ko
Application granted granted Critical
Publication of KR102577164B1 publication Critical patent/KR102577164B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1436—Composite particles, e.g. coated particles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Abstract

구현예는 반도체 공정용 연마 조성물, 연마 조성물을 적용한 기판의 연마방법 등을 제공한다. 연마율, 선택비 등이 향상되고, 분산성이 향상된 반도체공정용 연마 조성물을 제공할 수 있고, 이 반도체공정용 연마 조성물을 적용하여 연마된 기판을 제조하는 방법을 제공할 수 있다.

Description

반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법 {POLISHING COMPOSITION FOR SEMICONDUCTOR PROCESS AND POLISHING METHOD OF SUBSTRATE}
구현예는 선택비가 우수한 연마가 가능하고, 분산성이 향상되고, 분산 안정성이 확보된 연마 조성물을 적용한 기판의 연마방법, 연마 조성물, 기판의 연마방법으로 연마된 기판 등에 관한 것이다.
반도체 소자는 더욱 미세화, 고밀도화됨에 따라 더욱 미세한 패턴 형성 기술이 사용되고 있으며, 그에 따라 반도체 소자의 표면 구조가 더욱 복잡해지고 층간 막들의 단차도 더욱 커지고 있다. 반도체 소자를 제조하는 데 있어서 기판 상에 형성된 특정한 막에서의 단차를 제거하기 위한 평탄화 기술로서 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 "CMP"라 칭함) 공정이 이용된다.
CMP 공정은 연마패드에 슬러리가 제공되면서 기판이 가압, 회전하며 표면이 연마된다. 공정의 단계에 따라 평탄화하고자 하는 대상이 달라지고, 이 때에 적용되는 슬러리의 물성에도 차이가 있다.
금속배선이 형성된 후의 연마는 디싱 또는 에로젼 등을 최소화하면서 충분한 연마율 및 연마속도를 유지하는 것이 필요하다.
대한민국 공개특허 제 10-2019-0105770 호 대한민국 공개특허 제 10-2019-0060226 호
구현예의 목적은 연마율, 선택비 등이 향상되고, 분산성이 향상된 반도체공정용 연마 조성물을 제공하는 것이다.
구현예의 다른 목적은 반도체공정용 연마 조성물을 적용하여 연마된 기판을 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 일 실시예에 따른 반도체공정용 연마 조성물은, 기능기가 노출된 표면을 갖는 금속산화물 입자를 연마입자로 포함하고, 상기 표면은 에폭시기를 말단에 포함하는 제1기능기와 아민기를 말단에 포함하는 제2기능기를 포함하고, 상기 제2기능기의 함량이 상기 제1기능기의 함량보다 크다.
일 실시예에서 상기 금속산화물 입자는 일 말단에 상기 제1기능기를 갖는 실란화합물과 상기 제2기능기를 갖는 실란화합물로 개질된 것일 수 있다.
일 실시예에서 상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 15의 몰비일 수 있다.
일 실시예에서 상기 금속산화물 입자는 콜로이달 실리카, 흄드 실리카, 세리아, 알루미나, 티타니아, 지르코니아 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다.
일 실시예에서 상기 금속산화물 입자는 직경(D50)이 10 내지 120 nm일 수 있다.
일 실시예에서 상기 반도체공정용 연마 조성물은 비이온성 고분자; 및 킬레이터를 더 포함할 수 있다.
일 실시예에서 상기 반도체공정용 연마 조성물은 pH가 2 내지 5일 수 있다.
일 실시예에서 상기 반도체공정용 연마 조성물은 아래 식 1로 표시되는 실리콘산화막 연마지수가 250 [Å/(min·wt%)] 이상일 수 있다.
[식 1]
일 실시예에서 상기 반도체공정용 연마 조성물은 텅스텐의 연마율을 기준으로 하는 실리콘산화막의 연마율인 선택비가 25 이상일 수 있다.
일 실시예에서 상기 반도체공정용 연마 조성물은 D50을 기준으로 입자 크기가 10% 이상 증가하는 시점이 12개월 이상일 수 있다.
일 실시예에서 상기 반도체공정용 연마 조성물은 텅스텐, 확산방지막 및 실리콘산화막을 동시에 연마할 수 있다.
상기 목적을 달성하기 위하여, 일 실시예에 따른 기판의 제조방법은 위에서 설명한 반도체공정용 연마 조성물을 적용하여 기판을 연마하는 과정을 포함한다.
구현예는 연마율, 선택비 등이 향상되고, 분산성이 향상된 반도체공정용 연마 조성물을 제공할 수 있다. 구현예는 보관안정성이 보다 향상된 반도체공정용 연마 조성물을 제공할 수 있다. 반도체공정용 연마 조성물을 적용하면, 텅스텐, 확산방지막, 절연막이 모두 존재하는 면에서도 우수한 선택비로 평탄화가 가능하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 구현예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 명세서에서, 어떤 구성이 다른 구성을 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 그 외 다른 구성을 제외하는 것이 아니라 다른 구성들을 더 포함할 수도 있음을 의미한다.
본 명세서에서, 어떤 구성이 다른 구성과 "연결"되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우만이 아니라, '그 중간에 다른 구성을 사이에 두고 연결'되어 있는 경우도 포함한다.
본 명세서에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
본 명세서에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서에서, "A 및/또는 B"의 기재는, "A, B, 또는, A 및 B" 를 의미한다.
본 명세서에서, “제1”, “제2” 또는 “A”, “B”와 같은 용어는 특별한 설명이 없는 한 동일한 용어를 서로 구별하기 위하여 사용된다.
본 명세서에서 단수 표현은 특별한 설명이 없으면 문맥상 해석되는 단수 또는 복수를 포함하는 의미로 해석된다.
이하, 본 발명을 보다 상세하게 설명한다.
상기 목적을 달성하기 위한 일 구현예는 기능기가 노출된 표면을 갖는 금속산화물 입자를 연마입자로 포함하고, 상기 표면은 에폭시기를 말단에 포함하는 제1기능기와 아민기를 말단에 포함하는 제2기능기를 포함하고, 상기 제2기능기의 함량이 상기 제1기능기의 함량보다 큰, 반도체공정용 연마 조성물을 제공한다.
금속산화물 입자는, 반도체공정용 연마 조성물에 적용되는 금속산화물 입자가 적용될 수 있고, 예시적으로 콜로이달 실리카, 흄드 실리카, 세리아, 알루미나, 티타니아, 지르코니아 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나가 적용될 수 있다. 구체적으로, 상기 금속산화물 입자로 콜로이달 실리카, 흄드 실리카, 세리아 또는 이들의 혼합물이 적용될 수 있다.
금속산화물 입자는 기능기가 노출된 표면을 갖는다. 예시적으로, 나노스케일의 크기를 갖는 콜로이달 실리카는 분산성을 향상시킬 목적으로 표면을 아민기 등으로 개질한다. 그러나, 이는 금속산화물 입자의 표면 제타 전위에 변화를 가져오며, 이러한 제타전위 값의 변화는 반도체공정용 연마 조성물의 장기보관성에 나쁜 영향을 끼칠 수 있다. 이를 개선하기 위해, 구현예에서는 표면을 양의 전하로 개질하는 기능기와 비이온성 기능기로 개질하는 기능기를 동시에 도입한다.
금속산화물 입자는 개질된 표면을 갖는다.
상기 표면은 에폭시기를 말단에 포함하는 제1기능기와 아민기를 말단에 포함하는 제2기능기를 포함한다.
상기 표면에서, 상기 제2기능기의 함량이 상기 제1기능기의 함량보다 더 클 수 있다. 이러한 표면을 갖는 금속산화물 입자는 연마입자로 적용 시에 연마패드와 사이에서 적절한 반발력을 가져서, 기판 연마시 입자에 의해 발생할 수 있는 스크래치 등 결함 발생을 보다 감소시킬 수 있다.
상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 15의 몰비일 수 있다. 상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 12의 몰비일 수 있다. 상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 8의 몰비일 수 있다. 상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 6의 몰비일 수 있다. 상기 제1기능기와 상기 제2기능기의 비율은 1: 1.2 내지 3.8의 몰비일 수 있다. 이러한 비율로 상기 제1기능기와 상기 제2기능기를 적용하는 경우 연마시 결함 발생 가능성을 줄이면서도 동시에 보다 연마 조성물의 보관 안정성을 향상시킬 수 있다.
상기 기능기는 예시적으로 상기 기능기를 일 말단에 갖는 실란화합물을 상기 금속산화물 입자에 적용하여 표면에 도입할 수 있다.
제2기능기를 갖는 실란화합물은 예시적으로 아미노 실란, 우레이도 실란 및 이들의 조합일 수 있고, 아미노 실란일 수 있다.
상기 아미노 실란은 예시적으로 3-아미노프로필트라이에톡시실란, 비스[(3-트리에톡시실릴)프로필]아민, 3-아미노프로필트리메톡시실란, 비스[(3-트리메톡시실릴)프로필]아민, 3-아미노프로필메틸디에톡시실란, 3-아미노프로필메틸디메톡시실란, N-[3-(트리메톡시실릴)프로필]에틸렌디아민, N-비스[3-(트리메톡시실릴)프로필]-1,2-에틸렌디아민, N-[3-(트리에톡시실릴)프로필]에틸렌디아민, 디에틸렌트리아미노프로필트리메톡시실란, 디에틸렌트라이아미노프로필메틸디메톡시실란, 디에틸아미노메틸트리에톡시실란, 디에틸아미노프로필트리메톡시실란, 디에틸아미노프로필트리에톡시실란, 디메틸아미노프로필트리메톡시실란, N-[3-(트리메톡시실릴)프로필]부틸아민, 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다.
상기 우레이도 실란은 3-우도트리시실란, 3-우도트리에시실란, 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다.
상기 제1기능기를 갖는 실란 화합물은 에폭시 실란일 수 있다.
상기 에폭시 실란은 예시적으로 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 3-(2,3-에폭시프로폭시프로필)메틸디메톡시실란, 3-(2,3-에폭시프로폭시프로필)메틸디메톡시실란, 3-(2,3-에폭시프로폭시프로필)메틸디에톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나이다.
실란화합물은 상기 금속산화물 입자 100 중량부를 기준으로 1 내지 10 중량부로 적용될 수 있고, 3 내지 8 중량부로 적용될 수 있다. 실란화합물이 금속산화물 입자 100 중량부를 기준으로 1 중량부 미만으로 적용될 경우에는 입자 표면의 개질이 충분히 진행되지 않을 수 있고, 10 중량부 초과로 적용될 경우에는 금속산화물 입자에 필름층이 형성되어 의도하는 연마 속도가 오히려 감소할 수 있다.
상기 실란 화합물의 함량은 제1기능기를 갖는 실란 화합물의 양과 제2기능기를 갖는 실란 화합물의 양을 합한 값이다.
상기 금속산화물 입자는 직경(D50)이 10 내지 120 nm일 수 있다. 상기 금속산화물 입자는 직경(D50)이 20 내지 100 nm일 수 있다. 상기 금속산화물 입자는 직경(D50)이 20 내지 60 nm일 수 있다. 상기 금속산화물 입자가 120 nm를 초과하는 경우에는 연마대상 기판 등에 스크래치 등 결함을 발생시킬 가능성이 커지고, 상기 직경이 20 nm 미만인 경우에는 입자의 분산성이 나빠질 수 있다. 상기 직경이 20 내지 60 nm인 경우 미세배선폭의 기판의 연마용 슬러리로 적용시에 우수한 물성을 얻을 수 있다.
위에서 언급한 직경은 DLS(dynamic light scattering) 방식으로 입자의 크기를 측정하는 Malvern社의 Nano-ZS 장비로 기준으로 한다.
연마입자는 반도체공정용 연마 조성물 전체를 기준으로 0.5 내지 8 중량%으로 포함될 수 있고, 0.5 내지 5 중량%으로 포함될 수 있다. 연마입자는 반도체공정용 연마 조성물 전체를 기준으로 2 내지 4 중량%로 포함될 수 있다. 이러한 함량의 범위로 연마입자를 포함하는 경우, 분안정성과 연마된 기판 표면에 디펙 감소 효과를 동시에 얻을 수 있다. 상기 반도체공정용 연마 조성물은 비이온성 고분자를 더 포함할 수 있다.
비이온성 고분자는 연마입자의 분산성을 향상시킬 수 있다. 구체적으로, 비이온성인 고분자는 상기 연마입자에 흡착되어 분산성을 증가시킬 수 있고, 흡착되지 않은 비이온성 고분자는 입체 장애효과 등으로 분산안정성을 보다 높일 수 있다. 또한, 상기 고분자는 비이온성으로 후술하는 산성 환경에서도 상기 반도체공정용 연마 조성물이 보다 안정적인 분산안정성을 갖도록 한다. 또한, 연마 과정에서 기판 상에 연마에 의한 결함 발생을 감소시킬 수 있다.
상기 비이온성 고분자는, 폴리에틸렌글리콜, 폴리프로필렌글리콜, 폴리비닐피롤리돈, 폴리에틸렌옥사이드, 폴리프로필렌옥사이드, 폴리알킬옥사이드, 폴리옥시에틸렌옥사이드, 폴리에틸렌옥사이드-프로필렌옥사이드 공중합체, 셀룰로오스, 메틸셀룰로오스, 메틸히드록시에틸셀룰로오스, 메틸히드록시프로필셀룰로오스, 히드록시에틸셀룰로오스, 카르복시메틸셀룰로오스, 카르복시메틸히드록시에틸셀룰로오스, 설포에틸셀룰로오스 및 카르복시메틸설포에틸셀룰로오스로 이루어진 군에서 선택되는 적어도 어느 하나일 수 있다.
비이온성 고분자는 중량평균분자량이 25,000 g/mol 미만인 것이 적용될 수 있다. 상기 비이온성 고분자의 중량평균분자량이 25,000 g/mol 초과인 경우 용해도나 분산성에 나쁜 영향을 미칠 수 있다. 비이온성고분자는 중량평균분자량이 1,000 g/mol 이상 25,000 g/mol 미만인 것이 적용될 수 있다. 이러한 범위의 것을 적용하는 경우 보다 우수한 용해성, 분산안정성 등을 가져올 수 있고, 연마특성에도 유리하다.
비이온성 고분자는 반도체공정용 연마 조성물 전체를 기준으로 0.01 내지 5 중량%로 포함될 수 있고, 0.1 내지 2 중량%로 포함될 수 있다. 상기 비이온성 고분자를 0.01 중량% 미만으로 포함하는 경우 연마된 기판 표면의 결함 감소 효과가 미미할 수 있고, 5 중량% 초과로 포함하는 경우에는 연마 후 연마된 기판 표면에 파티클이 재부착되는 등의 오염이 발생할 수 있다.
킬레이터는 금속 또는 금속이온을 흡착하여 제거가 용이하도록 한다. 구체적으로, 연마 과정에서 발생할 수 있는 금속이 연마된 표면에 재부착되거나 후속 공정에 남아 불량을 발생시킬 가능성이 크다. 특히 텅스텐과 같은 금속은 특정한 환경에서 비교적 쉽게 용해되나, 다시 표면에 부착되기도 쉬운 특성이 있어서, 이를 막기위한 봉쇄제의 역할로 킬레이터를 적용할 수 있다.
예시적으로, 킬레이터는 부티르산, 시트르산, 타르타르산, 숙신산, 옥살산, 아세트산, 아디프산, 카프르산, 카프로산, 카프릴산, 카르복실산, 글루타르산, 글루탐산, 글리콜산, 티오글리콜산, 포름산, 만델산, 푸마르산, 락트산, 라우르산, 말산, 말레산, 말론산, 미리스트산, 플라미트산, 프탈산, 이소프탈산, 테레프탈산, 시트라콘산, 프로피온산, 피루브산, 스테아르산, 발레르산, 벤조산, 페닐아세트산, 나프토산, 아스파르트산, 아미노산 및 에틸렌디아민테트라아세트산으로 이루어진 군에서 선택된 적어도 하나일 수 있다. 상기 아미노산으로는 글라이신, α-알라닌, β-알라닌, L-아스파라진산, N-메틸글라이신(메틸글라이신) 및 이들의 조합이 적용될 수 있다.
킬레이터는 분자 내에 카르복실기 또는 알코올기를 2 이상 포함하는 것일 수 있다. 킬레이터로는 분자 내에 카르복실기 또는 알코올기를 2 이상 포함하는 것을 2종 이상 적용할 수 있다. 구체적으로, 상기 킬레이터는 EDTA (ethylenediaminetetraacetic acid), 글라이신(Glycine), 카르복실산류 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다. 상기 카르복실산류는 분자 내에 적어도 하나 또는 둘 이상의 카르복실기를 포함하는 화합물을 의미한다.
킬레이터는 상기 반도체공정용 연마 조성물 전체를 기준으로 0.003 내지 0.5 중량%로 포함될 수 있고, 0.005 내지 0.3 중량%로 포함될 수 있다. 상기 킬레이터가 0.003 중량% 미만으로 포함될 경우 연마율이 떨어지거나 디싱 등 표면 결함이 발생할 가능성이 높아질 수 있고, 0.5 중량% 초과로 포함되는 경우 과연마 발생 가능성을 높일 수 있다.
반도체공정용 연마 조성물은 산화제를 더 포함할 수 있다.
산화제는 텅스텐과 같은 금속을 산화시켜 보다 용이하게 평탄화할 수 있는 환경을 조성하며, 연마속도와 에칭속도를 향상시키는 역할을 한다.
산화제는 과산화수소, 우레아 과산화수소, 우레아, 과탄산염, 과요오드산, 과요오드산염, 과염소산, 과염소산염, 과브롬산, 과브롬산염, 과붕산, 과붕산염, 과망간산, 과망간산염, 과황산염, 브롬산염, 염소산염, 아염소산염, 크롬산염, 요오드산염, 요오드산, 과산화황산암모늄, 벤조일 퍼옥사이드, 칼슘 퍼옥사이드, 바륨 퍼옥사이드, 소듐 퍼옥사이드 및 과산화요소로 이루어진 군에서 선택되는 적어도 어느 하나일 수 있다.
산화제는 상기 반도체공정용 연마 조성물 전체를 기준으로 0.01 내지 5 중량%로 포함될 수 있다. 상기 산화제의 함량이 0.01 중량% 미만인 경우에는 연마 속도가 너무 느리거나 텅스텐 등의 금속 부분의 연마가 충분하지 않을 수 있고, 5 중량% 초과인 경우에는 오히려 금속 부분에 산화막이 성장할 수 있으며, 이로 인하여 연마된 표면의 평탄도 등 품질이 저하될 수 있다.
반도체공정용 연마 조성물은 산성 용액일 수 있다. 구체적으로, 상기 반도체공정용 연마 조성물의 pH는 2 내지 5일 수 있고, 3 내지 4.5일 수 있다. 이러한 범위로 산성 환경을 유지하는 경우, 금속성분이나 연마장치의 지나친 부식은 방지하면서 연마속도와 품질을 일정 수준 이상으로 유지할 수 있다.
반도체공정용 연마 조성물을 산성 용액으로 제조하기 위하여, 용매 외에 산 성분이 추가될 수 있다. 상기 산 성분은 pH 조절제와 함께 적용될 수 있다.
산 성분은 예시적으로 염산, 인산, 황산, 불산, 브롬산, 요오드산, 포름산, 말론산, 말레인산, 옥살산, 초산, 아디프산, 구연산, 아디프산, 아세트산, 프로피온산, 푸마르산, 유산, 살리실산, 피멜린, 벤조산, 숙신산, 프탈산, 부티르산, 글루타르산, 글루타민산, 글리콜산, 락트산, 아스파라긴산, 타르타르산 및 그의 염으로 이루어진 군으로부터 선택되는 적어도 어느 하나일 수 있다.
상기 pH 조절제는 암모니아, 아미노메틸프로판올, 테트라메틸암모늄하이드록사이드, 수산화칼륨, 수산화나트륨, 수산화마그네슘, 수산화루비듐, 수산화세슘, 탄산수소나트륨, 탄산나트륨, 이미다졸 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나일 수 있다.
상기 산 성분과 pH 조절제는 의도하는 pH에 맞추어 적절한 양으로 적용될 수 있다.
반도체공정용 연마 조성물은 위에서 설명한 각 성분들과 이후 설명하는 추가적인 각각의 성분들을 제외하고 잔여성분으로 용매를 포함한다. 상기 용매는 물일 수 있고, 바람직하게 초순수가 적용된다.
반도체공정용 연마 조성물은, 위에서 설명한 특징적인 성분들 전체로, 우수한 연마 특성과 함께, 우수한 보관 안정성을 갖는다.
구체적으로, 상기 연마입자의 D50을 기준으로 입자 크기가 10% 이상 증가하는 시점이 12개월 이상일 수 있다. 이는, 구현예에서 특정한 표면개질을 진행하지 않은 입자와 비교하면 약 2배 이상의 효과로, 분산안정성이 보다 향상되어서 실질적으로 장 기간 동안 보관된 후에도 안정적으로 입자들이 잘 분산되어 있다는 것을 의미하며, 보다 장기간 보관에 용이하다는 특징도 함께 갖는다.
또한, 일부 반도체공정용 연마 조성물이 입자 분산 안정성을 유지할 목적으로, 산 성분을 사용 직전에 혼합하기도 하나, 구연예의 반도체공정용 연마 조성물은 산 성분이 모두 포함된 상태에서의 입자 분산 안정성도 상당히 우수하며, 이는 사용 편이성을 더욱 증대시킬 수 있는 특징이다.
반도체공정용 연마 조성물은, 텅스텐, 확산방지막 및 실리콘산화막을 동시에 연마할 수 있다.
반도체공정용 연마 조성물은, 복잡하고 다단화된 반도체 제조의 각 단계들에 따라서 각각 적합한 특징을 갖도록 지속적으로 연구되고 있다.
반도체소자의 배선폭이 점점 좁아져서 텅스텐과 같은 금속을 적용한 7 내지 10 ㎛ 폭의 미세 선폭이 구현이 요구되고 있다. 절연층은 배선 디자인에 따라 연마된 부분을 갖고, 여기에 텅스텐 배선층을 형성한 후 평탄화하는 과정을 포함해 배선이 형성된다. 이 때, 연마는 벌크 텅스텐을 제거하는 1차 연마과정과, 절연층과 텅스텐 배선층을 함께 연마하는 2차 연마과정을 포함한다.
텅스텐의 경우, 금속 텅스텐과 텅스텐 산화물 사이의 연마 정도에 큰 차이가 있으므로, 상기 1차 연마과정에는 화학적인 연마 특성이 강한 연마 조성물이 적용된다면, 상기 2차 연마과정에는 1차 연마과정과 동일한 연마 조성물을 적용하기 어렵다. 이는, 절연층과 텅스텐 배선층이 동시에 노출된 면에서 평탄화 작업을 하는 경우, 이들의 연마 정도 차이에 의하여 결함이 발생할 가능성이 커지기 때문이다.
SiO2 등의 절연층과 텅스텐 배선층 사이에는 접착 성능을 향상시키는 등의 목적으로 베리어층(확산방치층)이 위치할 수 있다. 예시적으로, 상기 베리어층은 티타늄 또는 티타늄 나이트라이드를 포함할 수 있다.
베리어층이 상기 기판에 적용된 경우, 상기 2차 연마과정은, 절연층, 베리어층, 그리고 배선층이 모두 한 평면에 노출되어 연마되게 되며, 각각의 재료가 강도, 연마액에 대한 연마 정도가 차이가 나기 때문에, 일정한 수준 이상의 연마 속도를 유지하면서 이들을 디싱 등의 결함 발생 없이 연마하는 것은 쉽지 않다.
반도체공정용 연마 조성물은 텅스텐의 연마율을 기준으로 하는 실리콘산화막의 연마율을 의미하는 선택비가 25 이상일 수 있다. 이는 텅스텐의 연마율과 비교해서 실리콘산화막의 연마율이 25배 더 크다는 것을 의미한다. 상기 선택비는 30 이상일 수 있다. 상기 선택비는 50 이하일 수 있고, 45 이하일 수 있다. 상기 선택비는 40 이하일 수 있다. 상기 선택비가 이러한 범위인 경우, 디싱 등의 결함 발생 없이 적절하게 상기 2차 연마과정에 적용하기에 좋다.
반도체공정용 연마 조성물은, 실리콘 산화막의 연마율을 조성물에 함유된 연마입자의 단위 중량당으로 나타낸, 실리콘 산화막 연마지수가 일정한 수준 이상이라는 특징도 갖는다.
실리콘산화막 연마지수는 아래 식 1로 표시된다.
[식 1]
반도체공정용 연마 조성물은 상기 실리콘산화막 연마지수가 250 [Å/(min·wt%)] 이상일 수 있고, 300 [Å/(min·wt%)] 이상일 수 있다. 반도체공정용 연마 조성물은 상기 실리콘산화막 연마지수가 500 [Å/(min·wt%)] 이하일 수 있고, 450 [Å/(min·wt%)] 이하일 수 있으며, 400 [Å/(min·wt%)] 이하일 수 있다. 상기 실리콘산화막 연마지수가 250 미만인 경우에는 실리콘산화막 연마 속도가 낮아 연마 효율이 떨어질 수 있고, 500 초과인 경우에는 연마 결함이 나타날 가능성이 커질 수 있다.
반도체공정용 연마 조성물은, 텅스텐의 연마율을 조성물에 함유된 연마입자의 단위 중량당으로 나타낸, 텅스텐 연마지수가 일정한 수준 이상이라는 특징도 갖는다.
텅스텐 연마지수는 아래 식 1로 표시된다.
[식 2]
반도체공정용 연마 조성물은 상기 텅스텐 연마지수가 8 [Å/(min·wt%)] 이상일 수 있고, 10 [Å/(min·wt%)] 이상일 수 있다. 반도체공정용 연마 조성물은 상기 실리콘산화막 연마지수가 15 [Å/(min·wt%)] 이하일 수 있고, 12 [Å/(min·wt%)] 이하일 수 있다. 상기 텅스텐 연마지수가 8 미만인 경우에는 텅스텐 연마 속도가 낮아 연마 효율이 떨어질 수 있고, 15 초과인 경우에는 연마 결함이 나타날 가능성이 커질 수 있다.
구현예에 따른 연마된 기판의 제조방법운, 위에서 설명한 반도체공정용 연마 조성물을 슬러리로 적용하여 기판을 연마하는 과정을 포함한다.
상기 기판은 반도체 기판이 적용될 수 있고, 구체적으로, 평탄화된 반도체 기판 상에 절연막이 형성되고, 미리 디자인된 배선 형태에 따라 상기 절연막의 일부가 연마된 후 텅스텐 금속 막이 형성된 것일 수 있다. 상기 절연막과 상기 텅스텐 금속 막 사이에는 필요에 따라 확산방지층이 형성될 수 있다.
상기 절연막, 상기 텅스텐 금속 막, 상기 확산방지층 등의 형성과 적용되는 재료 등은 통상 적용될 수 있는 것이라면 제한없이 적용된다.
기판을 연마하는 과정은 적어도 2 단계로 진행될 수 있다.
상기 기판을 연마하는 과정은, 실질적으로 텅스텐 금속 막이 노출된 표면(벌크 텅스텐층이라 약칭함)을 평탄화하는 1차연마과정, 그리고 1차연마과정을 거친 기판을 절연층, 텅스텐 금속 막 등이 노출되면서 평탄화하는 2차연마과정으로 진행될 수 있다.
위에서 설명한 반도체공정용 연마 조성물은 2차연마과정에 적용될 수 있다.
반도체공정용 연마 조성물에 대한 구체적인 설명은 위에서 한 설명과 중복되므로 그 기재를 생략한다.
이렇게 제조된 연마된 기판은, 보다 결함이 감소된 연마된 표면을 가질 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
1. 연마 조성물의 제조
금속산화물 입자로 D50이 40 ㎛인 콜로이달 실리카 입자를 상기 실리카 입자 100 중량부를 기준으로 아민계 실란인 3-아미노프로필 트리 에톡시 실란과 에폭시계 실란을 총합이 5 중량부가 되도록 적용하여 표면개질된 연마입자를 제조했다. 각 실란 화합물의 적용 비율은 아래 표 1에 제시된 함량을 기준으로 하였다.
용매로 초순수를 적용하고, 상기 연마입자를 3 중량%, 킬레이트제로 글라이신을 0.1 중량%로 적용하고, 분산제로 불소계 계면활성제 (중량평균 분자량 350 g/mol)를 50 ppm (중량기준)으로 적용하고, 아세트산을 더 추가해 pH 4의 반도체공정용 연마 조성물을 제조했다.
구분
　		 에폭시 실란
투입 비		 아미노 실란
투입 비		 표면개질제비율 pH Size
(nm)		 연마입자
농도
(wt%)
실시예 1 1 4 4.00 4 40 3
실시예 2 2 3 1.50 4 40 3
비교예 1 3 2 0.67 4 40 3
비교예 2 4 1 0.25 4 40 3
비교예 3 0 5 무한대 4 40 3
비교예 4 5 0 0.00 4 40 3
2. 연마 조성물의 물성 평가
(1) 연마평가
두께가 약 5,000 Å인 텅스텐 웨이퍼, 두께가 약 20,000Å 인 실리콘 산화막 웨이퍼에 대한 연마 평가를 진행하였다. 구체적으로 60초 동안 압력 2.2psi, 캐리어 속도 103rpm, 플레이튼 속도 57rpm, 슬러리 유속 300ml/min의 조건으로 연마를 수행하였다.
상기 연마공정이 진행된 후의 각 웨이퍼의 두께를 측정하여, 이로부터 해당 슬러리 조성물의 텅스텐막, 실리콘 산화막에 대한 연마율 (연마 속도; Å/min)을 각각 산출하였다. 그 결과는 표와 같다.
(2) 디펙의 평가
CMP 평가와 동일 조건으로 연마를 진행한 후, 자체 제조한 cleaning chemcial 용액을 사용하여 Brush의 회전속도 500rpm, 60s 2000cc/min 케미칼 분사 조건에서 클리닝 공정을 수행하였다. 클리닝 공정이 완료된 텅스텐 및 실리콘 산화막 웨이퍼는 웨이퍼 풉 (foup)에 밀폐된 상태에서 SKC社에서 보유 중인 AIT-XP+ 장비를 사용하여 총 결함수 (total defect)를 측정하였다. 측정에 적용된 플랭킷 텅스텐 웨이퍼와 블랭킷 실리콘 웨이퍼는 각각 직경이 300 mm의 원형 웨이퍼 전면을, 3.5 ㎛ 레이저 소스로 평가했다.
(3) 보관안정성(Life time)의 평가
각각의 연마 조성물을 45 ℃에서 보관했다. 보관전 입경을 측정하고, 1달 간격으로 입경을 다시 측정하여, 입경이 5 % 이상 증가한 시점을 아래 표 2에 나타냈다.
텅스텐 연마율
(Å/min)		 텅스텐연마지수* 실리콘산화막 연마율
(Å/min)		 실리콘산화막 연마지수* 비율
(선택비)		 블랭킷 텅스텐 웨이퍼 디펙 (ea) 블랭킷 실리콘산화막 디펙 (ea) 보관안정성 (Life time)
실시예 1 35 11.67 1101 367.00 31.46 12 88 12 개월 이상
실시예 2 32 10.67 1012 337.33 31.63 8 75 12 개월 이상
비교예 1 32 10.67 578 192.67 18.06 22 66 12 개월 이상
비교예 2 34 11.33 493 164.33 14.50 19 57 12 개월 이상
비교예 3 33 11.00 1320 440.00 40.00 23 320 6 개월
비교예 4 31 10.33 342 114.00 11.03 31 31 12 개월 이상
* 연마지수는 식 1과 식 2에 의해 평가된 값임.
상기 표 1 및 표 2를 참고하면, 구현예의 표면특성을 갖는 실시예들이 텅스텐 연마율과 실리콘산화막 연마율 모두에서 적절한 수준 이상의 결과를 보이며, 디펙도 비교적 낮은 것으로 나타났다. 비교예 3의 경우에는 연마속도는 전체적으로 우수하나 실리콘산화막의 디펙이 과다하게 나타났고, 비교예 1, 2, 4의 경우 연마속도의 면에서 단점이 확인되었다. 비교예 3의 경우에는 보관안정성이 다른 실시예, 비교예들과 비교해 반 이상으로 떨어지는 결과를 보였다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (12)

  1. 기능기가 노출된 표면을 갖는 금속산화물 입자를 연마입자로 포함하고,
    상기 표면은 에폭시기를 말단에 포함하는 제1기능기와 아민기를 말단에 포함하는 제2기능기를 포함하고,
    상기 제2기능기의 함량이 상기 제1기능기의 함량보다 크고,
    비이온성 고분자; 및 킬레이터를 더 포함하고,
    pH가 2 내지 5인, 반도체공정용 연마 조성물.
  2. 제1항에 있어서,
    상기 금속산화물 입자는 일 말단에 상기 제1기능기를 갖는 실란화합물과 상기 제2기능기를 갖는 실란화합물로 개질된 것인, 반도체공정용 연마 조성물.
  3. 제1항에 있어서,
    상기 제1기능기와 상기 제2기능기의 비율은 1: 1 내지 15의 몰비인, 반도체공정용 연마 조성물.
  4. 제1항에 있어서,
    상기 금속산화물 입자는 콜로이달 실리카, 흄드 실리카, 세리아, 알루미나, 티타니아, 지르코니아 및 이들의 조합으로 이루어진 군에서 선택된 어느 하나인, 반도체공정용 연마 조성물.
  5. 제1항에 있어서,
    상기 금속산화물 입자는 직경(D50)이 10 내지 120 nm인, 반도체공정용 연마 조성물.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    아래 식 1로 표시되는 실리콘산화막 연마지수가 250 [Å/(min·wt%)]이상인, 반도체공정용 연마 조성물;
    [식 1]

  9. 제1항에 있어서,
    텅스텐의 연마율을 기준으로 하는 실리콘산화막의 연마율인 선택비가 25 이상인, 반도체공정용 연마 조성물.
  10. 제1항에 있어서,
    D50을 기준으로 입자 크기가 10% 이상 증가하는 시점이 12개월 이상인, 반도체공정용 연마 조성물.
  11. 제1항에 있어서,
    텅스텐, 확산방지막 및 실리콘산화막을 동시에 연마하는, 반도체공정용 연마 조성물.
  12. 제1항에 따른 반도체공정용 연마 조성물을 슬러리로 적용하여 기판을 연마하는 과정을 포함하는, 기판의 제조방법.
KR1020200185626A 2020-12-29 2020-12-29 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법 KR102577164B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200185626A KR102577164B1 (ko) 2020-12-29 2020-12-29 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법
JP2021207392A JP7329035B2 (ja) 2020-12-29 2021-12-21 半導体工程用研磨組成物及び研磨組成物を適用した基板の研磨方法
TW110148669A TWI815260B (zh) 2020-12-29 2021-12-24 半導體製程用研磨組成物及基板和半導體器件的製造方法
CN202111612498.3A CN114686117A (zh) 2020-12-29 2021-12-27 半导体工艺用抛光组合物、基板和半导体器件的制造方法
US17/563,499 US20220208552A1 (en) 2020-12-29 2021-12-28 Semiconductor process polishing composition and polishing method of substrate applied with polishing composition

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200185626A KR102577164B1 (ko) 2020-12-29 2020-12-29 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법

Publications (2)

Publication Number Publication Date
KR20220094421A KR20220094421A (ko) 2022-07-06
KR102577164B1 true KR102577164B1 (ko) 2023-09-08

Family

ID=82119933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200185626A KR102577164B1 (ko) 2020-12-29 2020-12-29 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법

Country Status (5)

Country Link
US (1) US20220208552A1 (ko)
JP (1) JP7329035B2 (ko)
KR (1) KR102577164B1 (ko)
CN (1) CN114686117A (ko)
TW (1) TWI815260B (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101243331B1 (ko) 2010-12-17 2013-03-13 솔브레인 주식회사 화학 기계적 연마 슬러리 조성물 및 이를 이용하는 반도체 소자의 제조 방법
CN108250974A (zh) * 2016-12-28 2018-07-06 安集微电子（上海）有限公司 一种化学机械抛光液

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6582623B1 (en) * 1999-07-07 2003-06-24 Cabot Microelectronics Corporation CMP composition containing silane modified abrasive particles
US7044836B2 (en) * 2003-04-21 2006-05-16 Cabot Microelectronics Corporation Coated metal oxide particles for CMP
JP2006147993A (ja) * 2004-11-24 2006-06-08 Hitachi Chem Co Ltd Ｃｍｐ用研磨液及び研磨方法
EP2188344B1 (en) * 2007-09-21 2016-04-27 Cabot Microelectronics Corporation Polishing composition and method utilizing abrasive particles treated with an aminosilane
EP2110414A1 (de) * 2008-04-18 2009-10-21 Nanoresins AG Oberflächenmodifizierte Siliziumdioxid-Partikel
US8021449B2 (en) * 2008-04-18 2011-09-20 Saint-Gobain Abrasives, Inc. Hydrophilic and hydrophobic silane surface modification of abrasive grains
JP5843613B2 (ja) * 2009-01-20 2016-01-13 キャボット コーポレイションＣａｂｏｔ Ｃｏｒｐｏｒａｔｉｏｎ シラン変性金属酸化物を含む組成物
KR101076625B1 (ko) * 2009-02-10 2011-10-27 솔브레인 주식회사 텅스텐 배선 형성용 슬러리 조성물 및 이를 이용한 반도체 소자의 제조 방법
JP5789200B2 (ja) * 2009-03-13 2015-10-07 アクゾ ノーベル ケミカルズ インターナショナル ベスローテン フエンノートシャップＡｋｚｏ Ｎｏｂｅｌ Ｃｈｅｍｉｃａｌｓ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂ．Ｖ． 水性シラン処理シリカ分散体
JP6057706B2 (ja) * 2012-12-28 2017-01-11 株式会社フジミインコーポレーテッド 研磨用組成物
US9303189B2 (en) * 2014-03-11 2016-04-05 Cabot Microelectronics Corporation Composition for tungsten CMP
CN105802512A (zh) * 2014-12-29 2016-07-27 安集微电子（上海）有限公司 一种化学机械抛光液及其应用
EP3261114B1 (en) * 2015-02-19 2021-01-13 Fujimi Incorporated Composition for silicon wafer polishing and polishing method
JP2017061612A (ja) * 2015-09-25 2017-03-30 Jsr株式会社 化学機械研磨用組成物および化学機械研磨方法
KR20190060226A (ko) 2017-11-24 2019-06-03 에스케이씨 주식회사 Cmp용 슬러리 조성물
KR102084164B1 (ko) 2018-03-06 2020-05-27 에스케이씨 주식회사 반도체 공정용 조성물 및 반도체 공정
JP7120780B2 (ja) * 2018-03-20 2022-08-17 株式会社フジミインコーポレーテッド 研磨用組成物およびそれを用いた研磨方法
JP7031485B2 (ja) * 2018-05-11 2022-03-08 昭和電工マテリアルズ株式会社 Ｃｍｐ研磨剤及びその製造方法、並びにｃｍｐ研磨方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101243331B1 (ko) 2010-12-17 2013-03-13 솔브레인 주식회사 화학 기계적 연마 슬러리 조성물 및 이를 이용하는 반도체 소자의 제조 방법
CN108250974A (zh) * 2016-12-28 2018-07-06 安集微电子（上海）有限公司 一种化学机械抛光液

Also Published As

Publication number Publication date
JP7329035B2 (ja) 2023-08-17
TW202227585A (zh) 2022-07-16
CN114686117A (zh) 2022-07-01
JP2022104814A (ja) 2022-07-11
TWI815260B (zh) 2023-09-11
US20220208552A1 (en) 2022-06-30
KR20220094421A (ko) 2022-07-06

Similar Documents

Publication Publication Date Title
JP6023125B2 (ja) 化学的機械的研磨スラリー組成物およびそれを使用した銅のための方法およびシリコン貫通ビア適用
JP5519507B2 (ja) アミノシランを用いて処理した研磨剤粒子を利用する研磨組成物および研磨方法
JP5986146B2 (ja) 基板を化学機械的に研磨加工する方法
JP4053165B2 (ja) 研磨用組成物およびそれを用いた研磨方法
CN101821354B (zh) 用于金属的化学机械抛光的浆料组合物以及使用其的抛光方法
JP2019071413A (ja) 帯電した研磨剤を含有する研磨組成物
JP2009164186A (ja) 研磨用組成物
JP2003514949A (ja) 表面平坦化組成物及び方法
JPWO2008132983A1 (ja) 研磨剤組成物および半導体集積回路装置の製造方法
JP6517555B2 (ja) 研磨用組成物およびそれを用いた研磨方法
JP2006352042A (ja) 半導体研磨用組成物
JP2009164188A (ja) 研磨用組成物
TWI546371B (zh) 研磨組成物
JP5319887B2 (ja) 研磨用スラリー
JP2005294798A (ja) 研磨剤および研磨方法
WO2017061229A1 (ja) 研磨用組成物およびこれを用いた研磨方法、ならびにこれらを用いた研磨済研磨対象物の製造方法
JP2015532005A (ja) 白金及びルテニウム材料を選択的に研磨するための組成物及び方法
JP4156137B2 (ja) 金属膜用研磨剤
KR102577164B1 (ko) 반도체 공정용 연마 조성물 및 연마 조성물을 적용한 기판의 연마방법
JP2009272418A (ja) 研磨剤組成物および半導体集積回路装置の製造方法
JP2006352043A (ja) 半導体研磨用組成物
US20230332017A1 (en) Composition for semiconductor processing and manufacturing method of semiconductor device using the same
KR102455159B1 (ko) 금속막 연마용 슬러리 조성물
TWI821407B (zh) 研磨用組合物、研磨方法及基板之製造方法
TW202340405A (zh) 半導體製程用組合物以及基板的拋光方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant