KR102367270B1 - Ldmos 소자와 그 제조 방법 및 전자 장치 - Google Patents

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Abstract

본 발명은 반도체 기판(100), 반도체 기판 중에 형성된 드리프트 영역(101); 반도체 기판의 표면의 일부 상에 형성되고, 드리프트 영역의 표면의 일부를 덮는 게이트 구조(103); 드레인이 드리프트 영역 내에 형성되고, 게이트 구조와의 사이에 간극이 존재하도록 게이트 구조의 양측의 반도체 기판 중에 각각 형성되는 소스(1052) 및 드레인(1051); 드레인 구조와 드레인 사이의 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층(106); 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공(1081)을 포함하는 LDMOS 소자와 그 제조 방법 및 전자 장치를 제공한다.

Description

LDMOS 소자와 그 제조 방법 및 전자 장치
본 발명은 반도체 기술 분야에 관한 것으로, 구체적으로 LDMOS 소자와 그 제조 방법 및 전자 장치에 관한 것이다.
종래의 고전압 소자 구조는, 일반적으로 다결정 실리콘의 길이를 조절하여, 다결정 실리콘을 드리프트 영역(drift region)의 필드 플레이트(field plate) 산화층 상면에 신장시켜서 필드 플레이트로서 작용하게 하고, 필드 플레이트는 드리프트 영역을 공핍시켜 공핍층을 형성하므로, 횡방향 공핍층의 폭이 증가하고, 나아가 내압(耐壓)(즉, 항복 전압)이 상승한다. 동시에, 고전압 소자에서는 드리프트 영역에서 드레인과 게이트 사이에 적절한 필드 플레이트 산화층 두께를 선택할 필요가 있고, 필요한 필드 플레이트 산화층 두께는 모두 단일의 두께 또는 기생하는 산화물(예를 들어, 드레인 및 게이트 사이에 설치되는 드리프트 영역 중의 좁은 트렌치 격리 구조(STI) 등)로 실현된다. 그러나, STI을 사용하면 소자의 내압을 향상시킬 수는 있지만 on 저항을 증가시킨다.
따라서, 소자의 내압을 보장한다는 전제 하에서, 온 저항을 가능한 감소시키는 시급히 해결해야 할 문제이다.
본 개시의 다양한 실시예에 따르면, LDMOS 소자와 그 제조 방법, 및 전자 장치가 제공된다.
LDMOS 소자는 이하의 구성을 포함한다:
반도체 기판;
상기 반도체 기판 중에 형성된 드리프트 영역;
상기 반도체 기판의 표면의 일부 상에 형성되고, 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조;
상기 게이트 구조의 양측의 반도체 기판 중에 각각 형성되는 소스 및 드레인, 여기서 상기 드레인은 상기 드리프트 영역 내에 형성되고, 상기 게이트 구조와의 사이에 간극이 존재한다;
상기 드레인 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층;
상기 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공.
또한, 다음을 포함하는 LDMOS 소자의 제조 방법이 제공된다:
반도체 기판을 제공하고, 상기 반도체 기판 중에 드리프트 영역을 형성하고, 상기 반도체 기판 표면 상에 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조를 형성하고, 상기 게이트 구조 양측의 반도체 기판 중에 각각 소스와 드레인을 형성하며, 여기서 상기 드레인은 상기 드리프트 영역 내에 형성되고 상기 게이트 구조와의 사이에 간극이 존재하며,
금속 규화물 저항층을 형성하고, 여기서 상기 금속 규화물 저항층은 상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮으며,
상기 금속 규화물 저항층의 표면의 적어도 일부 상에 제1 접촉공을 형성한다.
또한, 상술한 LDMOS 소자를 포함하는 전자 장치가 제공된다.
본 발명의 하나 또는 복수의 실시예의 세부 사항이 이하의 첨부 도면 및 설명에서 설명된다. 본 발명의 다른 특징, 목적 및 이점은 상세한 설명, 도면 및 청구 범위로부터 명확할 것이다.
본 명세서에 개시된 발명의 실시예 및/또는 예시를 더 잘 묘사하고 설명하기 위해서, 하나 이상의 도면을 참고할 수 있다. 도면을 설명하기 위해 사용된 추가적인 세부 사항 또는 예시는, 개시된 발명, 지금 설명하는 실시예 및/또는 예시 및 지금 이해되는 이러한 발명의 최상의 모드 중 어느 하나의 범위로 제한하는 것으로 간주되어서는 안된다.
도 1a 내지 1g는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 방법의 관련 단계들에 의해 얻어진 소자의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 방법의 공정 순서도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 개략도이다.
본 발명의 이해를 돕기 위해, 이하에서 관련되는 도면을 참조하여 본 발명에 대해 더 상세하게 설명한다. 도면은 본 발명의 바람직한 실시예를 도시한다. 그러나, 본 발명은 다양한 상이한 형태로 실시될 수 있고, 여기에서 설명하는 실시예에 한정되지 않는다. 반대로, 이들 실시예를 제공하는 목적은, 본 개시의 내용을 더 명확하고 완전하게 하는 것이다.
달리 정의되지 않는 한, 여기서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 본 발명의 설명 중 여기서 사용된 용어는 특정 실시예만을 설명하기 위한 것이며, 본 발명을 한정하려는 것은 아니다. 여기서 사용된 용어 "및/또는"은 하나 이상의 관련되는 그 연결 항목 중 어느 것과 모든 것의 조합을 포함한다.
본 발명을 완전히 이해하기 위해, 이하의 설명에서 상세한 단계 및 구조를 제시하여, 본 발명에 의해 제시된 기술 방안을 설명한다. 본 발명의 바람직한 실시예에 대해 자세히 설명하지만, 이러한 상세한 설명 외에도, 본 발명은 다른 실시 형태를 가질 수 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 LDMOS 소자를 제공하며, LDMOS 소자는 주로, 반도체 기판; 상기 반도체 기판 중에 형성된 드리프트 영역; 상기 반도체 기판의 표면의 일부 상에 형성되고, 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조; 상기 게이트 구조 양측의 반도체 기판 중에 각각 형성되는 소스 및 드레인; 상기 드레인 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층; 상기 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공을 포함한다. 여기서, 상기 드레인은 상기 드리프트 영역 내에 형성되고 상기 게이트 구조와의 사이에 간극이 존재한다.
요약하면, 본 발명의 LDMOS 소자는 상기 게이트 구조와 상기 드레인 사이에서 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층 및, 상기 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공을 포함하여, 드리프트 영역의 공핍을 더욱 증강시키고, 나아가 소자의 항복 전압을 증가시켜 소자의 성능을 향상시킨다. 또한, 본 발명에 따른 LDMOS 소자는 드레인 단의 드리프트 영역 내에 좁은 트렌치 격리 구조를 필요로 하지 않기 때문에, 소자의 온 저항이 크게 감소시킨다.
제1 실시예
이하, 도 1g를 참조하여 본 발명에 따른 LDMOS 소자에 대하여 상세하게 설명한다.
일 예에 따르면, 본 발명에 따른 LDMOS 소자는 반도체 기판(100)을 포함한다. 반도체 기판(100)의 구성 재료로는 도핑되지 않은 단결정 실리콘, 불순물이 도핑된 단결정 실리콘, 실리콘온절연체(SOI), 적층형 실리콘온절연체(SSOI), 적층형 실리콘-게르마늄온절연체(S-SiGeOI), 실리콘-게르마늄온절연체(SiGeOI) 및 게르마늄온절연체(GeOI) 등을 채용할 수 있다. 일 예로서, 본 실시예에 따르면, 반도체 기판(100)의 구성 재료로 단결정 실리콘이 사용된다.
반도체 기판(100)은 P형 반도체 기판 또는 N형 반도체 기판일 수 있고, 예를 들어, N형 고전압 소자는 P형 반도체 기판을 사용 선택하고, P형 고전압 소자는 N형 반도체 기판을 사용 선택하여도 좋다. 본 실시예에 따르면, 반도체 기판(100)은 P형 반도체 기판이다.
예를 들어, 활성 영역을 규정하도록 상기 반도체 기판 중에 좁은 트렌치 격리 구조(STI)가 형성된다.
예를 들어, 드리프트 영역(101)이 반도체 기판(100) 중에 형성된다.
구체적인 LDMOS 소자의 유형에 따라서 상기 드리프트 영역은 상이한 전기 전도 타입을 가지며, 예를 들어, LDMOS 소자가 N형 LDMOS 소자인 경우, 드리프트 영역(101)은 N형 드리프트 영역이고, LDMOS 소자가 P형 LDMOS 소자인 경우, 드리프트 영역(101)은 P형 드리프트 영역이다.
일반적으로, 드리프트 영역의 도핑 농도는 비교적 낮고, 소스 및 드레인의 도핑 농도보다 낮다. 이것은 소스와 드레인 사이에 하나의 고저항층을 형성하는 것에 상당하여, 항복 저항을 상승시키고, 또한 소스 및 드레인 사이의 기생 커패시턴스를 감소시킬 수 있어, 주파수 특성을 향상시키는데 유리하다.
일 예에 따르면, 반도체 기판(100)에 바디 영역(102)이 더 형성될 수 있고, 바디 영역(102)은 드리프트 영역과 간격을 두고 상기 드리프트 영역(101)의 외측에 위치한다. 여기서, 바디 영역 및 드리프트 영역은 상반되는 전기 전도 타입을 가진다, 즉, 드리프트 영역이 N형인 경우, 바디 영역은 P형이고, 또는 드리프트 영역이 P형인 경우, 바디 영역은 N형이다.
예시적으로, 반도체 기판(100)에는 웰(well) 영역이 더 형성되고, 바디 영역(102) 및 드리프트 영역(101)은 모두 웰 영역 중에 형성된다. 여기서, 상기 웰 영역은 드리프트 영역(101)과 동일한 전기 전도 타입을 가지고, 상기 웰 영역의 도핑 농도는 드리프트 영역(102)의 도핑 농도보다 낮고, 바디 영역 외측의 상기 웰 영역 및 드리프트 영역(102)은 점진적으로 변화하는 도핑 농도를 가지는 드리프트 영역을 구성한다.
반도체 기판(100)에는 다른 웰 영역 등도 형성될 수 있고, 여기서는 상세하게 설명하지 않는다.
일 예에 따르면, 반도체 기판(100)의 표면의 일부 상에 게이트 구조(103)가 형성된다.
여기서, 게이트 구조(103)는 채널 영역(예를 들어, 바디 영역(102)의 표면의 일부)을 덮고, 또한 게이트 구조는 드리프트 영역(101)의 표면의 일부를 덮는다. 예를 들어, 게이트 구조(103)는 반도체 기판(100)의 표면 상에 위치하는 게이트 유전층(1031) 및 게이트 유전층(1031) 상에 위치하는 게이트층(1032)을 포함한다.
일 실시예에 따르면, 게이트 유전층(1031)은 예를 들어 대략 4 내지 대략 20의 유전 상수(진공에서 측정)를 가지는 실리콘의 산화물, 질화물 및 옥시 질화물과 같은 종래의 유전체 재료를 포함할 수 있다. 또는, 게이트 유전층은 약 20 내지 약 100 이상의 유전 상수를 가지는 일반적으로 비교적 높은 유전 상수의 유전체 재료를 포함할 수 있다. 이러한 비교적 높은 유전 상수의 전해질 재료는 산하프늄 옥사이드, 하프늄 실리케이트, 티타늄 옥사이드, 바륨 스트론튬 티타 네이트(BSTs) 및 티탄산 지르콘산 연(PZTs)을 포함할 수 있지만, 이에 한정되지는 않는다. 게이트층(1032)은 다결정 실리콘 재료로 이루어지고, 일반적으로 금속, 금속 질화물, 금속 규화물 또는 이와 유사한 화합물이 게이트층의 재료가 될 수 있다. 본 실시예에 따르면, 게이트층(1032)의 재료는 다결정 실리콘을 포함한다.
일 예에 따르면, 게이트 구조(103)의 측벽 상에 스페이서(104)가 형성된다. 상기 스페이서는 산화 규소, 질화규소 및 산화질화규소 중 하나 또는 이들의 조합에 의해 구성될 수 있다.
일 예에 따르면, 게이트 구조(103)의 양측의 반도체 기판(100)에 소스(1052) 및 드레인(1051)이 각각 형성되고, 드레인(1051)은 드리프트 영역(101) 내에 형성되어, 게이트 구조(103)와의 사이에 간극이 존재한다. 소스(1052)는 바디 영역(102)에 형성되고, 소스(1052) 및 드레인(1051)과 드리프트 영역(101)은 동일한 전기 전도 타입을 가진다. 예를 들어, 드리프트 영역은 N형 드리프트 영역이고, 드레인 및 소스는 N형 소스 및 드레인일 수 있고, 또한, N형 도핑 이온으로 고농도 도핑된 소스 및 드레인일 수도 있다.
또한, 드레인(1051)과 상기 드레인에 인접한 스페이서(104) 사이에 간극이 존재한다.
일 예에 따르면, 바디 영역과 동일한 전기 전도 타입의 바디 영역 인출 영역(미도시)이 바디 영역에 형성된다. 예를 들어, 바디 영역이 P형이면, 바디 영역 인출 영역도 P형일 수도 있고, 그 불순물 도핑 농도는 바디 영역의 불순물 도핑 농도보다 크다. 예를 들어, 바디 영역 인출 영역은 P형 불순물로 고농도 도핑된다.
예시적으로, 드리프트 영역, 소스, 드레인 및 바디 영역의 표면은 모두 반도체 기판의 표면과 동일한 평면에 있다.
일 예에 따르면, LDMOS 소자는 금속 규화물 저항층(106)을 더 포함하고, 금속 규화물 저항층(106)은 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면의 적어도 일부를 덮는다. 즉, 게이트 구조(103)와 드레인(1051)의 사이의 드리프트 영역(101)을 덮는다.
일 예에 따르면, 금속 규화물 저항층(106)은 게이트 구조(103)의 상면 일부 및 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면을 덮는다. 즉, 금속 규화물 저항층(106)은 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면을 덮고, 게이트 구조(103)의 상면의 일부까지 연장된다. 게이트 구조(103)의 측벽 상에 스페이서(104)가 형성된 경우, 금속 규화물 저항층(106)은 나아가 상기 드레인과 인접하는 게이트 구조(103)의 일 측벽 상의 스페이서(104)를 덮는다.
일 예에 따르면, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 적층된 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 산화물층은 예를 들어 실리콘 산화물을 포함하고, 상기 질화물층은 예를 들어 실리콘 질화물을 포함하며, 상기 질산화물층은 실리콘 질산화물을 포함한다.
예를 들어, 금속 규화물 저항층(106) 중의 상기 질화물층의 두께, 상기 질산화물 층의 두께는 모두 산화물층의 두께보다 작다. 예를 들어, 상기 질화물층의 두께는 350 ~ 700 옹스트롬, 상기 질산화물층의 두께는 350 ~ 700 옹스트롬일 수 있으며, 산화물층의 두께는 1000 ~ 3000 옹스트롬, 예를 들어, 1000 옹스트롬, 1500 옹스트롬, 2000 옹스트롬, 2500 옹스트롬, 3000 옹스트롬 등일 수 있다.
바람직하게는, 금속 규화물 저항층(106)은 다른 적합한 재료를 더 포함할 수 있고, 예를 들어, 금속 규화물 저항층(106)은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 탄소 도핑된 실리콘 질화물층 중 적어도 하나를 포함할 수 있다.
일 예에 따르면, 접촉 저항을 감소시키기 위해, 소스(1052), 드레인(1051) 및 게이트 구조(103)의 표면 일부 상에 금속 규화물층(107)이 형성되고, 여기서 금속 규화물층(107)은 CoSix, NiSix 및 PtSix 또는 이들의 조합된 재료를 포함할 수 있다.
일 예에 따르면, 금속 규화물 저항층(106)의 표면의 적어도 일부 상에 제1 접촉공(1081)이 형성된다. 제1 접촉공(1081)은 게이트 구조 상방의 금속 규화물 저항층(106)의 표면의 상에 부분적으로 위치하고, 상기 스페이서 상방의 금속 규화물 저항층(106)의 표면 및 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치할 수 있다. 또는, 제1 접촉공(1081)은 단지 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 위치할 수 있다. 또는, 제1 접촉공(1081)은 상기 스페이서 상방의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치하고 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치할 수 있다.
일 예에 따르면, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 제1 접촉공(1081)의 저부는 상기 질화물층 중에 위치한다. 예를 들어, 제1 접촉공(1081)의 저부는 상기 질화물층의 표면에 위치하고, 이를 통해서 금속 규화물 저항층(106) 중의 질화물층 하방의 산화물층의 두께를 조절하여, 드리프트 영역의 공핍을 조절함으로써, 소자 특성을 개선할 수 있다.
일 예에 따르면, 소스(1052)의 표면의 일부에 제2 접촉공(1082)이 형성되고, 제2 접촉공(1082)은 소스(1052)에 전기적으로 연결되어 있다. 구체적으로, 제2 접촉공(1082)은 소스(1052) 표면의 금속 규화물층(107)과 전기적으로 연결되어, 소스(1052)와의 전기적인 연결을 실현한다.
또한, 제2 접촉공(1082)과 제1 접촉공(1081)은 전기적으로 연결되고 함께 접지되며, 이를 통해 드리프트 영역의 공핍을 더 증가시키고, 소자의 항복 전압을 더 증가시킬 수 있다.
제2 접촉공(1082)과 제1 접촉공(1081)은 동일한 금속층의 전기적 연결 또는 금속 상호 연결 구조를 통해서 양자 사이의 전기적인 연결이 실현될 수 있고, 또는 기타 적절한 방식으로 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 드레인(1051)의 표면의 일부에는 제3 접촉공(1083)이 형성되고, 제3 접촉공(1083)은 드레인(1051)에 전기적으로 연결된다. 구체적으로, 제3 접촉공(1083)은 드레인(1051) 표면의 금속 규화물층(107)에 전기적으로 연결되어, 드레인(1051)과의 전기적인 연결을 실현한다.
일 예에 따르면, 제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)은 전기 전도성 재료로 채워지고, 여기서, 전기 전도도성 재료는 본 영역의 당업자에게 공지된 임의의 적합한 전기 전도성 재료일 수 있고, 금속 재료를 포함하지만 이에 한정되지 않는다. 여기서, 금속 재료는 Ag, Au, Cu, Pd, Pt, Cr, Mo, Ti, Ta, W 및 Al 중 하나 이상을 포함할 수 있다.
제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)에는 동일한 전도성 재료가 채워지고, 예를 들어, 구리 금속 등으로 채워지거나 다른 전기 전도성 재료로 채워질 수 있다.
일 예에 따르면, 드리프트 영역의 공핍을 증강시키기 위해서, 제1 접촉공(1081)의 폭은 제2 접촉공(1082) 및 제3 접촉공(1083)의 폭보다 더 크다. 상기 폭은 제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)에서 소스 및 드레인의 연결선 및 그 연장 방항 상의 직경을 지칭한다.
일 예에 따르면, LDMOS 소자는 층간 유전층(109)을 포함하고, 상기 층간 유전층(109)은 게이트 구조(103), 소스(1052), 드레인(1051) 및 금속 규화물 저항층(106)과 노출된 반도체 기판의 표면을 덮는다. 제1 접촉공(1081)은 금속 규화물 저항층(106) 상방의 층간 유전층(109)을 관통하고, 제2 접촉공(1082)은 소스(1052) 상방의 층간 유전층(109)을 관통하며, 제3 접촉공(1083)은 드레인(1051) 상방의 층간 유전층(109)을 관통한다.
층간 유전층(109)은 실리콘 산화물층일 수 있고, 열 화학 기상 증착(thermal CVD) 제조 공정 또는 고밀도 플라즈마(HDP) 제조 공정을 사용하여 형성된, 예를 들어, 도핑되지 않은 실리카 유리(USG), 포스 포 실리케이트 유리(PSG) 또는 보로 포스 포 실리케이트 유리(BPSG)와 같은 도핑되거나 도핑되지 않은 실리콘 산화물의 재료를 포함한다. 그 밖에, 층간 유전층은 붕소 또는 인이 도핑된 스핀-온-글라스(spin-on-glass, SOG), 인이 도핑된 테트라 에톡시 실란(PTEOS) 또는 붕소가 도핑된 테트라 에톡시 실란(BTEOS)일 수 있다.
지금까지, 본 발명에 따른 LDMOS 소자의 주요 구조에 대한 설명이 완료되었으며, 완전한 소자 구조는 다른 구성 요소도 포함할 수 있으며, 여기서는 상세히 설명하지 않는다.
요약하면, 본 발명에 따른 LDMOS 소자는 게이트 구조와 드레인 사이의 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층, 및 금속 규화물 저항층의 표면 상의 적어도 일부에 형성되는 제1 접촉공을 포함하여, 드레인 영역의 공핍을 증강시켜 소자의 항복 전압을 향상시키고, 나아가 소자의 성능을 향상시킨다. 또한, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 적층되는 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 제1 접촉공의 저부는 상기 질화물층 중에 위치한다. 예를 들어, 제1 접촉공의 저부는 상기 질화물층의 표면에 위치하고, 이를 통해서, 금속 규화물 저항층(106) 중의 질화물층 하방의 산화물층의 두께를 조절함으로써 드리프트 영역의 공핍을 조절할 수 있어, 소자 특성을 향상시킬 수 있다. 또한, 본 발명에 따른 LDMOS 소자는 드레인 단부의 드리프트 영역 내에 좁은 트렌치 격리 구조를 필요로 하지 않기 때문에, 소자의 온 저항이 크게 감소시킨다.
제2 실시예
본 발명은 또한 제1 실시예에 따른 LDMOS 소자의 제조 방법을 제공한다. 예를 들어, 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 주로 이하의 단계를 포함한다.
단계(S1)에서, 반도체 기판을 제공하고, 반도체 기판 중에 드리프트 영역을 형성하고, 상기 반도체 기판의 표면의 일부 상에 상기 드리프트 영역의 표면의 일부를 덮도록 게이트 구조를 형성하며, 상기 게이트 구조의 양측의 반도체 기판에 소스 및 드레인을 형성한다. 여기서, 상기 드레인은 상기 드리프트 영역 내에 형성되고, 상기 게이트 구조와의 사이에 간극이 존재한다.
단계(S2)에서, 금속 규화물 저항층을 형성한다. 여기서, 상기 금속 규화물 저항층은 게이트 구조와 드레인 사이의 반도체 기판 표면의 적어도 일부를 덮는다.
단계(S3)에서, 금속 규화물 저항층의 표면의 적어도 일부 상에 제1 접촉공을 형성한다.
이하, 도 1a 내지도 1g 및 도 2를 참조하여 본 발명에 따른 LDMOS 소자의 제조 방법을 상세히 설명한다. 여기서, 도 1a 내지 1g는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 방법의 관련 단계에 의해 얻어진 소자의 단면 개략도를 도시한다. 도 2는 본 발명의 일 실시예에 따른 LDMOS 소자의 제조 방법의 공정 흐름도이다.
구체적으로, 본 발명의 LDMOS 소자의 제조 방법은 다음 단계를 포함한다.
먼저, 반도체 기판을 제공하고, 반도체 기판 중에 드리프트 영역을 형성하고, 반도체 기판의 표면의 일부 상에 드리프트 영역의 표면의 일부를 덮는 게이트 구조를 형성하고, 게이트 구조 양측의 반도체 기판에 소스 및 드레인을 각각 형성하는 단계 1을 수행한다. 여기서, 드레인은 드리프트 영역 내에 형성되고, 게이트 구조와의 사이에 간극이 존재한다.
예를 들어, 도 1a에 도시된 바와 같이, 반도체 기판(100)을 제공한다. 반도체 기판(100)의 구성 재료로는 도핑되지 않은 단결정 실리콘, 불순물이 도핑된 단결정 실리콘, 실리콘온절연체(SOI), 적층형 실리콘온절연체(SSOI), 적층형 실리콘-게르마늄온절연체(S-SiGeOI), 실리콘-게르마늄온절연체 (SiGeOI) 및 게르마늄온절연체(GeOI) 등을 채용할 수 있다. 일 예로서, 본 실시예에 따르면, 반도체 기판(100)의 구성 재료로서 단결정 실리콘이 사용된다.
반도체 기판(100)은 P형 반도체 기판 또는 N형 반도체 기판일 수 있고, 예를 들어, N형 고전압 소자는 P형 반도체 기판을 사용 선택하고, P형 고전압 소자는 N형 반도체 기판을 사용 선택하여도 좋다. 본 실시예에 따르면, 반도체 기판(100)은 P형 반도체 기판이다.
예를 들어, 상기 반도체 기판에 좁은 트렌치 격리 구조(STI)가 형성되어, 활성 영역을 규정한다.
예를 들어, 드리프트 영역(101)이 반도체 기판(100)에 형성된다.
구체적인 LDMOS 소자의 유형에 따라서 상기 드리프트 영역은 상이한 전기 전도 타입을 가지며, 예를 들어, LDMOS 소자가 N형 LDMOS 소자인 경우, 드리프트 영역(101)은 N형 드리프트 영역이고, LDMOS 소자가 P형 LDMOS 소자인 경우, 드리프트 영역(101)은 P형 드리프트 영역이다.
일반적으로, 드리프트 영역의 도핑 농도는 비교적 낮으며, 소스 및 드레인의 도핑 농도보다 낮다. 이것은 소스와 드레인 사이에 하나의 고저항층을 형성하는 것에 상당하여, 항복 저항을 상승시키고, 또한 소스 및 드레인 사이의 기생 커패시턴스를 감소시킬 수 있어, 주파수 특성을 향상시키는데 유리하다.
드리프트 영역(101)은 예를 들어 이온 주입 방법 등의 적절한 방법으로 형성될 수 있고, 예를 들어, N형 고전압 소자를 제조하는 경우, 반도체 기판(100) 중에서 드리프트 영역(101)이 형성될 예정인 영역에 대해서 N형 이온 도핑을 수행하여, 기판 내에 N형 드리프트 영역을 형성하고, P형 고전압 소자를 제조하는 경우, 반도체 기판(100)에 대해 P형 이온 도핑을 수행하여, P형 드리프트 영역을 형성한다.
도핑은 일반적으로 주입에 의해 달성된다. 필요한 도핑 농도가 높을수록, 주입 공정 중의 주입량은 그에 상응하여 더 높아지게 된다. 일반적으로, 드리프트 영역의 도핑 농도는 낮으며, 이는 소스와 드레인 사이에 고저항층을 형성하는 것에 상응하여, 항복 전압을 증가시키고, 또한 소스와 드레인 사이의 기생 커패시턴스를 감소시킬 수 있어, 주파수 특성 개선에 유리하다. 예를 들어, 본 발명의 일 실시예에서, 주입되는 불순물은 인이고, 드리프트 영역에의 주입량은 1.0 × 1012 ~ 1.0 × 1013 cm-2이다.
일 예에 따르면, 반도체 기판(100)에 바디 영역(102)이 더 형성될 수 있고, 바디 영역(102)은 드리프트 영역과 간격을 두고 상기 드리프트 영역(101)의 외측에 위치한다. 여기서, 바디 영역 및 드리프트 영역은 상반되는 전기 전도 타입을 가진다, 즉, 드리프트 영역이 N형인 경우, 바디 영역은 P형이고, 또는 드리프트 영역이 P형인 경우, 바디 영역은 N형이다. 바디 영역(102)도 예를 들어 이온 주입 방법을 사용하여 형성될 수 있고, 예를 들어, P형 바디 영역을 형성하는 것이 예정되면, 이온 주입에 의해 반도체 기판에서 바디 영역의 형성이 예정된 영역을 향해 붕소와 같은 P형 도핑된 불순물이 주입된다.
예시적으로, 상기 바디 영역과 상기 드리프트 영역을 형성하기 전에, 반도체 기판(100)에는 웰(well) 영역을 더 형성하고, 바디 영역(102) 및 드리프트 영역(101)을 모두 웰 영역에 형성한다. 여기서, 상기 웰 영역은 드리프트 영역(101)과 동일한 전기 전도 타입을 가지고, 상기 웰 영역의 도핑 농도는 드리프트 영역(102)의 도핑 농도보다 낮고, 바디 영역 외측의 상기 웰 영역 및 드리프트 영역(102)은 점진적으로 변화하는 도핑 농도를 가지는 드리프트 영역을 구성한다.
반도체 기판(100)에는 다른 웰 영역 등도 형성될 수 있으며, 여기서는 상세하게 설명하지 않는다.
바람직하게는, 바디 영역을 먼저 형성할 수도 있고, 상기 드리프트 영역을 먼저 형성할 수도 있지만, 여기에서 구체적으로 한정하지 않는다.
일 예에 따르면, 반도체 기판(100)의 표면의 일부 상에 게이트 구조(103)를 형성한다.
여기서, 게이트 구조(103)는 채널 영역(예를 들어, 바디 영역(102)의 표면의 일부)을 덮고, 또한 게이트 구조는 드리프트 영역(101)의 표면의 일부를 덮는다. 예를 들어, 게이트 구조(103)는 반도체 기판(100)의 표면 상에 위치하는 게이트 유전층(1031) 및 게이트 유전층(1031) 상에 위치하는 게이트층(1032)을 포함한다.
일 예에 따르면, 게이트 구조(103)를 형성하는 방법은, 반도체 기판(100) 상에 순서대로 게이트 유전층 및 게이트층을 형성하고, 게이트 유전층 및 게이트층을 패터닝하여 게이트 구조(103)를 형성하는 단계를 포함할 수 있다. 게이트 유전층(1031)은 예를 들어 대략 4 내지 대략 20의 유전 상수(진공에서 측정)를 가지는 실리콘의 산화물, 질화물 및 옥시 질화물과 같은 종래의 유전체 재료를 포함할 수 있다. 또는, 게이트 유전층은 약 20 내지 약 100 이상의 유전 상수를 가지는 일반적으로 비교적 높은 유전 상수의 유전체 재료를 포함할 수 있다. 이러한 비교적 높은 유전 상수의 전해질 재료는 산하프늄 옥사이드, 하프늄 실리케이트, 티타늄 옥사이드, 바륨 스트론튬 티타 네이트(BSTs) 및 티탄산 지르콘산 연(PZTs)를 포함할 수 있지만, 이에 한정되지는 않는다. 게이트층(1032)은 다결정 실리콘 재료로 이루어지고, 일반적으로 금속, 금속 질화물, 금속 규화물 또는 이와 유사한 화합물이 게이트층의 재료가 될 수 있다. 본 실시예에 따르면, 게이트층(1032)의 재료는 다결정 실리콘을 포함한다.
게이트층을 형성하는 바람직한 방법은 화학 기상 증착(CVD), 예컨대 저온 화학 기상 증착(LTCVD), 저압 화학 기상 증착(LPCVD), 고속 열 화학 기상 증착(LTCVD) 및 플라즈마 화학 기상 증착(PECVD)과 같은 화학 기술 증착법(CVD)을 포함한다. 또한, 스퍼터링 및 물리 기상 증착(PVD)과 같은 일반적으로 유사한 방법이 사용될 수도 있다. 게이트층의 두께는 소자의 크기에 따라 적절한 두께일 수 있으며, 본 명세서에서 특별히 한정되지는 않는다.
일 예에 따르면, 게이트 구조를 형성한 후에, 선택적으로, 게이트 구조(103)의 측벽 상에 스페이서(104)를 형성한다. 스페이서(104)는 산화규소, 질화규소 및 질산화규소 중 하나 또는 이들의 조합에 의해 구성될 수 있다. 본 실시예의 일 실시 형태에 따르면, 상기 스페이서는 실리콘 산화물 및 실리콘 질화물로 함께 조성된다. 구체적인 프로세스는, 반도체 기판 상에 제1 실리콘 산화물층, 제1 실리콘 질화물층 및 제2 산화물층을 형성하고, 그 후, 에칭법에 의해 스페이서를 형성하는 것이다.
예시적으로, 그 후, 이온 주입을 진행하여, 바디 영역에 바디 영역과 동일한 전기 전도 타입의 바디 영역 인출 영역을 형성한다. 예를 들어, 바디 영역이 P형이면, 바디 영역 인출 영역 또한 P형일 수 있고, 그 불순물의 도핑 농도는 바디 영역의 불순물 도핑 농도보다 크다. 예를 들어, 바디 영역 인출 영역은 P형 불순물로 고농도 도핑된다.
일 예에 따르면, 게이트 구조(103)의 양측의 반도체 기판(100)에 소스(1052) 및 드레인(1051)이 각각 형성된다. 여기서, 드레인(1051)은 드리프트 영역(101) 내에 형성되며, 게이트 구조(103)와의 사이에 간극이 존재한다. 소스(1052)는 바디 영역(102)에 형성되고, 소스(1052) 및 드레인(1051)과 드리프트 영역(101)은 동일한 전기 전도 타입을 가진다. 예를 들어, 드리프트 영역은 N형 드리프트 영역이고, 드레인 및 소스는 N형 소스 및 드레인일 수 있고, 또한, N형 도핑 이온으로 고농도 도핑된 소스 및 드레인일 수도 있다.
또한, 드레인(1051)과 상기 드레인에 인접한 스페이서(104) 사이에 간극이 존재한다.
여기서, 소스 및 드레인을 형성하는 방법은, 소스 및 드레인이 형성될 예정인 반도체 기판의 영역에 대해 소스-드레인 이온 주입을 수행하여, 게이트 구조(103)의 양측의 반도체 기판(100)에 각각 소스(1052) 및 드레인(1051)을 형성하는 것을 포함한다. 여기서, 포토 리소그래피 공정을 이용하여 먼저 소스 및 드레인을 형성할 예정인 영역을 노출시키는 패턴화된 포토 레지스트층을 형성하고, 다시 상기 패턴화된 포토 레지스트층을 마스크로 하여, 소스-드레인 이온 주입을 진행한 후, 마지막으로 예를 들어 에싱(ashing) 방법을 이용해 상기 패턴화된 포토 레지스트층을 제거한다.
이어서, 어닐링 공정이 더 수행될 수 있다. 예를 들어, 어닐링은 급속 열적 어닐링, 퍼니스 튜브 어닐링, 피크 어닐링, 레이저 어닐링 등을 포함하지만 이에 제한되지 않는 당업자에게 공지된 임의의 어닐링 처리 방법에 의해 수행될 수 있다. 예를 들어, 가열 어닐링 공정을 진행하여, 900 내지 1050 ℃의 고온을 이용하여 소스/드레인 영역 내에서 도펀트를 활성화시키고, 동시에 이온 주입 공정 중에 손상된 반도체 기판 표면의 격자 구조를 보수한다. 그 밖에, 제품 요구 사항 및 성능의 고려 사항에 따라 소스/드레인 영역과 각각의 게이트 사이에 저농도로 도핑된 드레인(Lightly Doped Drain; LDD)이 형성된다.
다음으로, 단계 2에서, 금속 규화물 저항층을 형성하고, 여기서, 금속 규화물 저항층은 상기 게이트 구조와 드레인 사이의 반도체 기판의 표면의 적어도 일부를 덮는다.
예를 들어, 도 1c에 도시된 바와 같이, 금속 규화물 저항층(106)은 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면의 적어도 일부, 즉 게이트 구조(103)와 드레인(1051) 사이의 드리프트 영역(101)의 표면을 덮는다.
일 예에 따르면, 금속 규화물 저항층(106)은 게이트 구조(103)의 상면의 일부 및 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면을 덮는다. 즉, 금속 규화물 저항층(106)은 게이트 구조(103)와 드레인(1051) 사이의 반도체 기판(100)의 표면을 덮고, 게이트 구조(103)의 상면의 일부 위로 연장된다. 게이트 구조(103)의 측벽 상에 스페이서(104)가 형성되면, 금속 규화물 저항층(106)은 나아가 상기 드레인에 인접한 게이트 구조(103)의 측벽 상의 스페이서(104)를 덮는다.
일 예에 따르면, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 적층된 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 산화물층은 예를 들어 실리콘 산화물을 포함하고, 상기 질화물층은 예를 들어 실리콘 질화물을 포함하며, 상기 질산화물층은 실리콘 질산화물을 포함한다.
예를 들어, 금속 규화물 저항층(106) 중의 상기 질화물층, 상기 질산화물 층의 두께는 산화물층의 두께보다 작다. 예를 들어, 상기 질화물층의 두께는 350 ~ 700 옹스트롬, 상기 질산화물층의 두께는 350 ~ 700 옹스트롬일 수 있으며, 산화물층의 두께는 1000 ~ 3000 옹스트롬, 예를 들어, 1000 옹스트롬, 1500 옹스트롬, 2000 옹스트롬, 2500 옹스트롬, 3000 옹스트롬 등일 수 있다.
바람직하게는, 금속 규화물 저항층(106)은 다른 적합한 재료를 더 포함할 수 있고, 예를 들어, 금속 규화물 저항층(106)은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 탄소 도핑된 실리콘 질화물층 중 적어도 하나를 포함할 수 있다
일 예에 따르면, 도 1b 및 1c에 도시된 바와 같이, 금속 규화물 저항층(106)을 형성하는 방법은 다음 단계를 포함한다.
먼저, 도 1b에 도시된 바와 같이, 금속 규화물 저항 재료층(106a)이 게이트 구조(103), 스페이서(104), 소스(1052) 및 드레인(1051)을 덮도록 증착 형성된다. 나아가, 금속 규화물 저항 재료층(106a)은 반도체 기판의 전체 표면을 덮는다. 예를 들어 화학 기상 증착, 물리 기상 증착 또는 원자층 증착 방법과 같은 공형 증착을 통해서, 금속 규화물 저항 재료층(106a)을 형성할 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 금속 규화물 저항 재료층을 패턴화하여, 금속 규화물 저항층(106)을 형성한다.
구체적으로, 먼저 예를 들어 패터닝된 포토 레지스트층과 같은 패터닝된 마스크층을 금속 규화물 저항 재료층 상에 형성한다. 상기 패터닝된 마스크층은 형성될 예정인 금속 규화물 저항층(106)을 규정한다. 그 후 패터닝된 마스크층을 마스크로 하여, 반도체 기판의 표면에서 정지하도록 금속 규화물 저항 재료층을 에칭하여, 금속 규화물 저항층(106)을 형성한다. 상기 에칭 공정은 건식 에칭 또는 습식 에칭 등의 방법을 사용하여 금속 규화물 저항 재료층에 대한 에칭을 수행할 수 있다. 마지막으로 패터닝된 마스크 층을 제거한다.
여기서, 최종적으로 형성된 금속 규화물 저항층(106)은 게이트 구조의 상면의 일부, 드레인 표면 및 소스의 표면을 노출시켜서, 금속 규화물을 후속적으로 형성하기 편하도록 한다.
이어서, 상기 소스, 상기 드레인 및 상기 게이트 구조의 노출된 표면 상에 금속 규화물층을 형성한다.
일 예에 따르면, 도 1d에 도시된 바와 같이, 접촉 저항을 감소시키기 위해, 소스(1052), 드레인(1051) 및 게이트 구조(103)의 표면의 일부 상에 금속 규화물층(107)이 형성되고, 여기서 금속 규화물층(107)은 CoSix, NiSix 및 PtSix 또는 이들의 조합된 재료를 포함할 수 있다.
일 예에 따르면, 도 1d 내지 도 1e에 도시된 바와 같이, 금속 규화물층(107)을 형성하는 방법은 다음 단계를 포함한다. 먼저, 도 1d에 도시된 바와 같이, 니켈(nickel), 코발트(cobalt) 및 백금(platinum)을 포함할 수 있는 금속층(107a)을 증착시킨다. 이어서, 기판을 가열하여, 금속층과 그 아래의 실리콘층의 규화 작용이 발생하도록 함으로써 금속 규화물층(107)의 영역이 형성된다. 이어서 금속층은 침식시키지만, 금속 규화물층 영역을 침식시키지 않는 에칭제를 사용하여, 미방은한 금속층을 제거한다.
이어서, 게이트 구조(103), 소스(1052), 드레인(1051) 및 금속 규화물 저항층(106)을 덮도록 층간 유전층을 형성한다.
구체적으로, 도 1f에 도시된 바와 같이, 게이트 구조(103), 소스(1052), 드레인(1051) 및 금속 규화물 저항층(106)을 덮도록 층간 유전층(109)을 형성한다. 더 나아가, 층간 유전층은 반도체 기판의 노출된 모든 표면, 게이트 구조(103), 소스(1052), 스페이서(104), 드레인(1051) 및 금속 규화물 저항층(106)을 덮는다.
층간 유전층(109)은 실리콘 산화물층일 수 있고, 열 화학 기상 증착(thermal CVD) 제조 공정 또는 고밀도 플라즈마(HDP) 제조 공정을 사용하여 형성된 예를 들어, 도핑되지 않은 실리카 유리(USG), 포스 포 실리케이트 유리(PSG) 또는 보로 포스 포 실리케이트 유리(BPSG)와 같은 도핑되거나 도핑되지 않은 실리콘 산화물의 재료를 포함한다. 그 밖에, 층간 유전층은 붕소 또는 인이 도핑된 스핀-온-글라스(spin-on-glass, SOG), 인이 도핑된 테트라 에톡시 실란 (PTEOS) 또는 붕소가 도핑된 테트라 에톡시 실란(BTEOS)일 수 있다.
예를 들어, 나아가 평탄화 방법(예를 들어 화학-기계 연마)을 통해서 증착된 층간 유전층(109)의 평탄화를 진행하여, 층간 유전층(109)이 평탄한 표면을 가지도록 할 수 있다.
다음으로, 금속 규화물 저항층의 표면의 적어도 일부 상에 제1 접촉공을 형성하는 단계 3이 수행된다.
구체적으로, 도 1g에 도시된 바와 같이, 금속 규화물 저항층(106)의 표면의 적어도 일부 상에 제1 접촉공(1081)이 형성된다.
일 예에 따르면, 제1 접촉공을 형성하는 단계 중에는 다음 단계가 더 포함된다.
소스(1052)의 표면의 일부에 제2 접촉공(1082)을 형성한다. 제2 접촉공(1082)은 소스(1052)에 전기적으로 연결된다.
드레인(1051)의 표면 일부에 제3 접촉공(1083)을 형성한다. 드레인(1051)에는 제3 접촉공(1083)이 전기적으로 연결된다.
일 예에 따르면, 상기 제1 접촉공, 제2 접촉공 및 제3 접촉공을 형성하는 방법은 다음 단계를 포함한다.
먼저, 층간 유전층(109)의 표면 상에 패턴화된 마스크층(예를 들어, 패턴화된 포토 레지스트층)을 형성한다. 패턴화된 마스크층은 형성 예정인 제1 접촉공, 제2 접촉공 및 제3 접촉공의 패턴 및 위치 등을 정의한다.
다음으로, 패터닝된 마스크층을 마스크로 하여, 층간 유전층을 에칭하여, 제1 접촉공, 제2 접촉공 및 제3 접촉공을 각각 형성한다. 여기서, 제1 접촉공을 에칭 형성할 때, 금속 규화물 저항층(106) 중의 질화물층 중에서 정지하도록 할 수 있고, 또한 질화물층의 표면에서 정지하도록 할 수도 있다. 금속 규화물 저항층(106)은 아래에서 위로 순서대로 적층된 신화물층, 질화물층 및 질산화물층을 포함히기 때문에, 질화물층 및 질산화물층이 에칭 저항층으로 작용할 수 있다. 이에 따라서 제1 접촉공의 에칭 과정 중에 반도체 기판이 에칭되지 못하고 질화물층에서 정지하도록 하는 것을 보증할 수 있다. 여기서, 제2 접촉공과 제3 접촉공의 에칭은 반도체 기판의 표면 상에서 정지한다.
이어서, 당업자에게 공지된 방법을 사용하여 패터닝된 마스크층을 제거한다.
이어서, 제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)을 전기 전도성 재료로 채워서, 제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)을 형성한다. 여기서, 전기 전도도성 재료는 본 영역의 당업자에게 공지된 임의의 적합한 전기 전도성 재료일 수 있고, 금속 재료를 포함하지만 이에 한정되지 않는다. 여기서, 금속 재료는 Ag, Au, Cu, Pd, Pt, Cr, Mo, Ti, Ta, W 및 Al 중 하나 이상을 포함할 수 있다.
제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)에는 동일한 전도성 재료로 채워질 수 있고, 예를 들어, 구리 금속 등으로 채워지거나 다른 전기 전도성 재료로 채워질 수 있다.
일 예에 따르면, 금속 규화물 저항층(106)의 표면의 적어도 일부 상에 제1 접촉공(1081)이 형성된다. 여기서, 제1 접촉공(1081)은 게이트 구조 상방의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치하고, 상기 스페이서 상방의 금속 규화물 저항층(106)의 표면 및 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치할 수 있다. 또는, 제1 접촉공(1081)은 단지 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 위치할 수 있다. 또는, 제1 접촉공(1081)은 상기 스페이서 상방의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치하고 상기 스페이서와 상기 드레인 사이의 반도체 기판 표면 상의 금속 규화물 저항층(106)의 표면 상에 부분적으로 위치할 수 있다.
일 예에 따르면, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 제1 접촉공(1081)의 저부는 상기 질화물층에 위치한다. 예를 들어, 제1 접촉공(1081)의 저부는 상기 질화물층의 표면에 위치하고, 이를 통해서 금속 규화물 저항층(106) 중의 질화물층 하방의 산화물층의 두께를 조절하여, 드리프트 영역의 공핍을 조절함으로써, 소자 특성을 개선할 수 있다.
일 예에 따르면, 소스(1052)의 표면의 일부에 제2 접촉공(1082)이 형성되고, 제2 접촉공(1082)은 소스(1052)에 전기적으로 연결되어 있다. 구체적으로, 제2 접촉공(1082)은 소스(1052) 표면의 금속 규화물층(107)과 전기적으로 연결되어, 소스(1052)와의 전기적인 연결을 실현한다.
또한, 제2 접촉공(1082)과 제1 접촉공(1081)은 함께 전기적으로 연결되고 접지되며, 이를 통해 드리프트 영역의 공핍을 더 증가시키고, 소자의 항복 전압을 더 증가시킬 수 있다.
제2 접촉공(1082)과 제1 접촉공(1081)은 동일한 금속층의 전기적 연결 또는 금속 상호 연결 구조를 통해서 양자 사이의 전기적인 연결이 실현될 수 있고, 또는 기타 적절한 방식으로 서로 전기적으로 연결될 수 있다.
일 예에 따르면, 드레인(1051)의 표면의 일부 상에는 제3 접촉공(1083)이 형성되고, 제3 접촉공(1083)은 드레인(1051)에 전기적으로 연결된다. 구체적으로, 제3 접촉공(1083)은 드레인(1051) 표면의 금속 규화물층(107)에 전기적으로 연결되어, 드레인(1051)과의 전기적인 연결을 실명한다.
일 예에 따르면, 드리프트 영역의 공핍을 증강시키기 위해서, 제1 접촉공(1081)의 폭은 제2 접촉공(1082) 및 제3 접촉공(1083)의 폭보다 더 크다. 상기 폭은 제1 접촉공(1081), 제2 접촉공(1082) 및 제3 접촉공(1083)에서 소스 및 드레인의 연결선 및 그 연장 방항 상의 직경을 지칭한다.
일 예에 따르면, 제1 접촉공(1081)은 금속 규화물 저항층(106) 상방의 층간 유전층(109)을 관통하고, 제2 접촉공(1082)은 소스(1052) 상방의 층간 유전층(109)을 관통하며, 제3 접촉공(1083)은 드레인(1051) 상방의 층간 유전층(109)을 관통한다.
지금까지, 본 발명에 따른 LDMOS 소자의 제조 방법의 주요 단계에 대한 설명이 완료되었으며, 완전한 소자 구조의 준비를 위해서는 다른 단계가 필요할 수 있으나, 여기서는 상세히 설명하지 않는다.
요약하면, 본 발명의 제조 방법을 통해 형성된 LDMOS 소자는 게이트 구조와 드레인 사이의 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층, 및 금속 규화물 저항층의 표면 상의 적어도 일부에 형성되는 제1 접촉공을 포함하여, 드레인 영역의 공핍을 증강시켜 소자의 항복 전압을 향상시키고, 나아가 소자의 성능을 향상시킨다. 또한, 금속 규화물 저항층(106)은 아래에서 위로 순서대로 적층되는 산화물층, 질화물층 및 질산화물층을 포함하고, 상기 제1 접촉공의 저부는 상기 질화물층 중에 위치한다. 예를 들어, 제1 접촉공의 저부는 상기 질화물층의 표면에 위치하고, 이를 통해서, 금속 규화물 저항층(106) 중의 질화물층 하방의 산화물층의 두께를 조절함으로써 드리프트 영역의 공핍을 조절할 수 있어, 소자 특성을 향상시킬 수 있다. 그 밖에, 본 발명에 따른 LDMOS 소자는 드레인 단의 드리프트 영역 내에 좁은 트렌치 격리 구조를 필요로 하지 않기 때문에, 소자의 온 저항이 크게 감소시키고, 또한, 본 발명의 방법은 포토 리소그래피 판을 증가시킬 필요가 없고, 공정 단계를 증가시키는 포토 리소그래피 판을 중복 이용을 하지 않으므로, 공정이 간단하고, 제어가 용이하다.
제3 실시예
본 발명은 제1 실시예에 따른 LDMOS 소자를 포함하고, 상기 LDMOS 소자는 제2 실시예에 설명된 방법에 따라 제조되는 전자 장치를 더 제공한다.
본 실시예에 따른 전자 장치는, 휴대폰, 태블릿 컴퓨터, 노트북 컴퓨터, 넷북, 게임 콘솔, 텔레비전, VCD, DVD, 네비게이터, 디지털 사진 프레임, 카메라, 비디오 카메라, 보이스 레코더, MP3, MP4, PSP 등과 같은 임의의 전자 제품 또는 설비일 수 있고, 또한 임의의 전기 회로를 포함하는 중간 제품일 수 있다. 본 발명의 일 실시예에 따른 전자 장치는 상술한 LDMOS 소자를 사용하므로 성능이 우수하다.
여기서, 도 3은 이동 전화 단말기의 일례를 도시하고 있다. 휴대 전화 단말기(300)에는 하우징(301)에 포함되어 표시부(302), 조작 버튼(303), 외부 접속 포트(304), 스피커(305), 마이크로폰(306) 등이 설치되어 있다.
여기서 상기 휴대 전화 단말기는 제1 실시예에 따른 LDMOS 소자를 포함하고, LDMOS 소자는, 반도체 기판; 상기 반도체 기판 중에 형성되는 드리프트 영역; 상기 반도체 기판의 표면 일부 상에 형성되고 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조; 상기 게이트 구조 양측의 반도체 기판 중에 각각 형성되는 소스와 드레인; 상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층; 상기 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공을 포함한다. 여기서, 상기 드레인은 상기 드리프트 영역 내에 형성되고 상기 게이트 구조와의 사이에 간극이 형성된다.
상술한 실시예의 기술적 특징은 임의로 조합될 수 있지만, 설명을 간략하게 하기 위해, 상기 실시예에서의 기술적 특징의 모든 가능한 조합은 설명되지 않았다, 그러나, 이들 기술적 특징의 조합에 모순이 없는 한, 본 명세서에 기재된 범위로 간주되어야 할 것이다.
상술한 실시예는 본 발명의 몇 가지 실시 방식을 나타낸 것에 불과하고, 그 설명은 비교적 구체적이고 상세하지만, 본 발명의 범위를 제한하는 것으로 이해되어서는 안된다. 당업자는, 본 발명의 사상을 벗어나지 않는 전제하에, 약간의 수정 및 개선을 할 수 있을 것이며, 그러한 것은 모두 보 발명의 보호범위에 속한다는 것이 이해되어야 할 것이다. 따라서, 본 발명 특허의 보호범위는 첨부된 청구범위에 의해 정해져야 한다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 중에 형성된 드리프트 영역;
    상기 반도체 기판의 표면의 일부 상에 형성되고, 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조;
    상기 게이트 구조 양측의 반도체 기판 중에 각각 형성되는 소스 및 드레인;
    상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮는 금속 규화물 저항층;
    상기 금속 규화물 저항층의 표면의 적어도 일부 상에 형성되는 제1 접촉공을 포함하고,
    상기 드레인은 상기 드리프트 영역 내에 형성되고 상기 게이트 구조와의 사이에 간극이 존재하며,
    상기 금속 규화물 저항층은 아래에서 위로 순서대로 적층된 산화물층, 질화물층 및 산질화물층을 포함하고, 상기 제1 접촉공의 저부는 상기 질화물층의 표면에 위치하고,
    상기 질화물층과 상기 산질화물층의 두께는 모두 상기 산화물층의 두께보다 작은 것을 특징으로 하는 LDMOS 소자.
  2. 제1항에 있어서,
    상기 금속 규화물 저항층은 상기 게이트 구조의 상면의 일부 및 상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면을 덮는 것을 특징으로 하는 LDMOS 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 소스의 표면 상에 제2 접촉공이 형성되고, 상기 제2 접촉공은 상기 소스와 전기적으로 연결되고,
    상기 드레인의 표면 일부에는 제3 접촉공이 형성되고, 제3 접촉공은 드레인에 전기적으로 연결되며,
    상기 제1 접촉공의 폭은 상기 제2 접촉공과 상기 제3 접촉공의 폭보다 크고,
    상기 제1 접촉공과 상기 제2 접촉공은 전기적으로 연결되고 모두 접지되는 것을 특징으로 하는 LDMOS 소자.
  6. 반도체 기판을 제공하고, 상기 반도체 기판 중에 드리프트 영역을 형성하고, 상기 반도체 기판 표면 상에 상기 드리프트 영역의 표면의 일부를 덮는 게이트 구조를 형성하고, 상기 게이트 구조 양측의 반도체 기판 중에 각각 소스와 드레인을 형성하며, 여기서 상기 드레인은 상기 드리프트 영역 내에 형성되고 상기 게이트 구조와의 사이에 간극이 존재하며,
    금속 규화물 저항층을 형성하고, 여기서 상기 금속 규화물 저항층은 상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 적어도 일부를 덮으며,
    상기 금속 규화물 저항층의 표면의 적어도 일부 상에 제1 접촉공을 형성하되,
    상기 금속 규화물 저항층은 아래에서 위로 순서대로 적층된 산화물층, 질화물층 및 산질화물층을 포함하고, 상기 제1 접촉공의 저부는 상기 질화물층의 표면에 위치하며, 상기 질화물층과 상기 산질화물층의 두께는 모두 상기 산화물층의 두께보다 작은 것을 특징으로 하는 LDMOS 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 금속 규화물 저항층은 상기 게이트 구조의 상면 및 상기 게이트 구조와 상기 드레인 사이의 상기 반도체 기판의 표면의 일부를 덮는 것을 특징으로 하는 LDMOS 소자의 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 제1 접촉공을 형성하는 것은,
    상기 소스의 표면의 일부 상에 제2 접촉공을 형성하여, 상기 제2 접촉공을 통해 상기 소스와 전기적으로 연결될 수 있도록,
    상기 드레인의 표면 일부 상에 제3 접촉공을 형성하여, 상기 제3 접촉공을 통해 상기 드레인과 전기적으로 연결될 수 있도록 하는 단계를 포함하고,
    상기 제1 접촉공의 폭은 상기 제2 접촉공과 상기 제3 접촉공의 폭보다 크고,
    상기 제1 접촉공과 상기 제2 접촉공은 전기적으로 연결되고 모두 접지되는 것을 특징으로 하는 LDMOS 소자의 제조 방법.
  10. 제1항, 제2항 및 제5항 중 어느 한 항에 따른 LDMOS 소자를 포함하는 것을 특징으로 하는 전자 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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