KR102284597B1 - 다공성 반사성 콘택트를 생성하기 위한 방법 및 장치 - Google Patents

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Abstract

발광 디바이스는 N-타입 영역(103)과 P-타입 영역(101) 사이에 배치된 발광 영역(102)을 가지는 반도체 구조체를 포함한다. 다공성 영역(103A)은 발광 영역(102)과, N-타입 영역(103) 및 P-타입 영역들(101) 중 하나에 전기적으로 연결된 콘택트{N-콘택트(131)} 사이에 배치된다. 다공성 영역(102)은 콘택트(131)로부터 멀리 광을 산란시키고, 이는 디바이스로부터의 광 추출을 개선할 것이다. 일부 실시예들에서, 다공성 영역(103A)은 GaN 또는 GaP와 같은 N-타입 반도체 재료이다. 다공성 영역(103A)은 ITO 및/또는 은 영역들을 포함하는 반사성 콘택트에 연결될 수 있다. 반사성 콘택트는 다공성 영역과 함께 확산 광을 주 발광 표면(들)을 향해 반사할 수 있다.

Description

다공성 반사성 콘택트를 생성하기 위한 방법 및 장치{METHOD AND APPARATUS FOR CREATING A POROUS REFLECTIVE CONTACT}
본 발명은 다공성 반도체 영역(porous semiconductor region)을 포함하는 발광 다이오드와 같은 반도체 발광 디바이스에 관한 것이다.
현재 사용가능한 가장 효율적인 광원 중에는 LED들(light emitting diodes), RCLED들(resonant cavity light emitting diodes), VCSEL들(vertical cavity laser diodes), 및 에지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들이 있다. 가시 스펙트럼(visible spectrum)에 걸친 동작이 가능한 고휘도(high-brightness) 발광 디바이스들의 제조에서 현재 흥미로운 재료 시스템들은 III-V족 반도체들을 포함하고, 구체적으로 갈륨, 알루미늄, 인듐, 및 질소의 2원(binary), 3원(ternary), 및 4원(quaternary) 합금들(alloys)이며, 이들은 또한 III-질화물 재료들로 지칭된다. 일반적으로, III-질화물 발광 디바이스들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜 기술들(epitaxial techniques)에 의해, 사파이어, 실리콘 카바이드, III-질화물, 또는 다른 적합한 기판 상에 상이한 조성들 및 도펀트(dopant) 농도들의 반도체 층들의 스택을 에피택셜 방식으로(epitaxially) 성장시킴으로써 제조된다. 스택은 보통 기판 상에 형성되고 예를 들어 Si로 도핑된 하나 이상의 n-타입 층, N-타입 영역 또는 층들 상에 형성된 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역 상에 형성되고 예를 들어 Mg로 도핑된 하나 이상의 P-타입 영역을 포함한다. 전기적 콘택트가 N- 및 P-타입 영역 상에 형성된다. 보통, N-타입 영역이 기판 상에 퇴적되고(deposited), 다음으로 활성 영역이 N-타입 영역 상에 퇴적되며, 다음으로 P-타입 영역이 활성 영역 상에 퇴적된다. 층들의 순서는 P-타입 영역이 기판에 인접하도록 거꾸로 될 수 있지만, 그러한 실시가 통상적이지는 않다.
LED들은 많은 광학적 손실 메커니즘들을 포함하는 비-이상적인 디바이스들인데, 그러한 메커니즘들은 활성 영역 재-흡수(re-absorption) 및 자유-캐리어 흡수(free-carrier absorption)와 같이 반도체 층들 내에서도 있고, 높은 반사성을 가진 효과적인 저항성 콘택트들(highly-reflective effective Ohmic contacts)이 실현되기 어려운 반도체-금속 계면들(semiconductor-metal interfaces)에도 있다. 전반사(total internal reflection) 또는 도파(waveguiding)에 의해 트래핑된 광선이 특히 이들 메커니즘들에 의해 영향을 받는다.
LED는 일반적으로 LED의 "상부"로서의 발광 표면을 가질 것이다. 상부 표면에 반대측인 표면은 LED의 "하부"로서 설명된다. 효율적인 광 추출을 위하여, 넓은 영역의 하부 반사체의 광학적 손실이 최소화되어야 한다. 많은 LED 설계들에서의 하부 반사체 또한 전기적 콘택트이고, 이는 반사체로서 사용될 수 있는 재료들의 선택을 제한한다. 추가적으로, 효율적인 LED는 높은 굴절률(refractive index)의 반도체 스택으로부터 낮은 굴절률의 봉합재(encapsulant) 및 다음으로 공기로의 광의 추출을 향상하기 위하여, 소정의 설계 요소들을 포함하여야 할 것이다. 높은 인덱스 재료와 낮은 인덱스 재료 사이의 평면 계면에서, 탈출 원뿔(escape cone) 이내에 있는 광선들만이 통과할 것이고, 더 큰 각도의 광선들은 칩 내로 다시 반사된다. 이들 더 큰 각도의 광선들이 산란(scattering)에 의해 재지향되지 않는 한, 그들은 칩 내에서 "도파(waveguide)"할 것이고 높은 확률로 흡수될 것이다. 반도체 스택이 LED 폭에 대하여 충분히 두꺼운 경우, 즉 높이 대 폭의 비율이 적어도 0.3:1인 경우, 칩의 측벽 각을 최적화함으로써 광선들이 LED의 "상부" 및/또는 측면들을 통해 탈출하도록 가이딩될 수 있다. "높고" 투명한 디바이스 구조체("tall" transparent device structure)를 성취하기 위하여, 에피택셜 층들은 투명 기판들 상에서 성장될 수 있거나, 대안적으로, 그들은 제거되는 흡수 기판 상에서 성장될 수 있고 다음으로 에피택셜 층들이 투명 윈도우 기판들(transparent window substrates)에 반도체간 프로세스(semiconductor-to-semiconductor process)에 의해 접합된다. 두번째 방법에 의해 형성된 이 설계 요소의 일 예는 Philips Lumileds Lighting으로부터 상업적으로 사용가능한 잘 알려진 TIP(truncated inverted pyramid) AlInGaP LED들이다. 두번째 설계 요소는 상부 표면의 조면화(roughening) 또는 패턴화(patterning)이다. 비-평면 계면에 부딪히는 반도체 내의 광선들은 탈출할 기회가 더 많다. 또한 반도체 내로 다시 산란되는 광자들은 높은 확률로 재지향되고 이는 도파를 감소시킨다. 세번째 설계 요소는 반도체 내부에 매장된 산란 층이다. 이 층의 기능은 주로 광자 방향을 랜덤화하고 도파를 감소시키는 것이다. 산란이 소정의 반사를 야기하기 때문에, 활성 영역 아래에 산란 레벨을 가지는 것은 특히 효과적이다. 산란 층이 하부 반사체에 구축될 수 있는 경우, 그것은 특히 효과적일 수 있다. 그 경우에서, 반사율에서의 소정의 개선이 예상되고, 산란 효과는 도파를 제한하고 추출을 향상시킬 것이다.
다공성 반도체는 반도체 스택 내로 포함될 수 있는 효과적인 광 산란 층이다. 공기와 반도체 사이의 큰 인덱스 차이 및 넓은 계면 영역으로 인하여, 재료는 거의 손실이 없고, 산란성이 높다. 본 명세서에서 참조에 의해 포함되는 U.S. Patent No. 8,174,025에서 설명된 것과 같이, AlInGaP LED들에 대하여, 다공성 GaP 영역들은 AuGe 콘택트들과 결합되어 왔다. 그러나, 이러한 타입의 콘택트를 추가적으로 개선하는 것이 필요하다.
본 발명의 실시예들에 따르면, 발광 디바이스는 N-타입 영역과 P-타입 영역 사이에 배치된 발광 영역을 가지는 반도체 구조체를 포함한다. 다공성 영역은 발광 영역과, N-타입 영역 및 P-타입 영역 중 하나에 전기적으로 연결된 콘택트 사이에 배치된다. 다공성 영역은 흡수 콘택트로부터 광을 산란시키고, 이는 디바이스로부터의 광 추출을 개선할 것이다. 일부 실시예들에서, 다공성 영역은 GaN 또는 GaP와 같은 N-타입 반도체 재료이다.
U.S. Patent No. 8,174,025에서 논의된 것과 같이, 다공성 층의 사용은, 합금 콘택트와 결합되는 경우, AlInGaP LED들의 효율을 향상시키는 데에 효과적이다. 증가된 lm/W가 관측되지만, GaP 재료의 다공성은 합금 콘택트의 생성 도중에 Au 및 Ge가 반도체 내로 빠르게 확산하는 것을 가능하게 하기 때문에, 콘택트 형성 프로세스를 제어하는 것이 어려울 수 있다. 지나친 확산은 포함된 Au 및 Ge로 인하여 광학적 손실들을 증가시키고, 불충분한 확산은 과소-합금 콘택트(under-alloyed contact)로 인하여 포워드 전압의 증가를 야기한다. 추가적으로, AuGe 합금의 좋지 않은 반사율은 광 손실들을 충분히 감소시키기 위하여 적어도 10μm의 두꺼운 다공성 층을 요구하고, 즉 다공성 층은 90% 초과의 광이 콘택트에 도달하지 못하기에 충분한 두께이어야 할 것이다. 또한, 이 두꺼운 다공성 층의 전기적 및 열 전도성의 감소는 작지만 아직은 상당할 수 있다. 합금 콘택트를 피하고 AuGe와 같은 광 흡수 콘택트 금속들을 피하여, 이 타입의 콘택트를 더 개선하는 것이 필요하다. 비-합금 콘택트 및 더 높은 반사율 재료들에 의해, 더욱 더 얇은 다공성 층이 사용될 수 있고, 더 강건한 프로세스가 구현된다.
반도체 콘택트는 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide)와 같은 투명한 전도성 산화물(transparent conductive oxide)일 수 있고, 높은 반사성 재료들은 은 또는 금일 수 있다. 티타늄 또는 니켈과 같은 접착 촉진 층(adhesion promoting layer)이 투명한 전도성 산화물과 반사성 금속 사이에 개재될 수 있다. 접착 촉진 층들은 5nm 만큼 얇을 수 있다. 하나의 제안된 콘택트는 더 강건한 프로세스 흐름에 의해 더 반사성인 콘택트를 생성하기 위하여, ITO(Indium Tin Oxide) 영역 및 은 영역을 다공성 영역과 결합하여 활용한다. 대안으로, 티타늄 은 영역이 다공성 영역과 결합될 수 있다.
본 명세서에서 참조에 의해 포함되는 US patent No. 7,985,979에서, ITO 콘택트의 사용이 개시되었다. ITO 콘택트들은 또한 상업적으로 즉, Epistar HB-ITO LED들에서 사용되고 있다. 본 발명의 일 실시예에 따르면, 디바이스 웨이퍼 내의 전술한 다공성 영역은 반도체에 대하여 저항성 콘택트를 형성하기 위하여 ITO 층에 의해 코팅될 수 있다. ITO 재료에 의해 저항성 콘택트를 형성하기 위하여 요구되는 어닐링 온도 및 시간은, 상당한 합금 및 콘택트 재료들의 반도체 층으로의 내부-확산을 야기하지 않는 것이 관찰되었고, 따라서 반도체 및 ITO의 투명성은 손상되지 않는다.
양질의 반사성 특징들을 가진 저항성 콘택트를 형성하기 위하여, ITO는 금속과 결합될 수 있다. 콘택트는 발광 영역에 의해 방출된 광에 대하여 반사성일 수 있다. 일 실시예에서, 두꺼운 다공성 영역이 확산 반사체로서 사용될 수 있고, ITO 및 금속 콘택트는 어닐링 동안 다공성 영역 내로의 금속들의 확산을 완화한다. 다른 실시예에서, ITO 및 금속 콘택트는 반사체로서 역할할 수 있고, 다소 더 얇은 다공성 영역이 산란 영역으로서 역할할 수 있다. 산란과 반사율 사이의 임의의 적합한 트레이드오프(tradeoff)가 본 발명의 범주 내에서 고려되고 포함된다.
다공성 영역은 산란을 제공하기에 충분히 두꺼운 약 3-5μm일 수 있다. ITO/Ag 콘택트는 AlInGaP 디바이스 내에서 N-타입 영역에 대하여 생성될 수 있다. 유사한 구조체가 넓은 영역의 n-GaN 반사성인 산란 콘택트에 대하여 사용될 수 있다.
다공성은 다공성 에치 동안의 전류 밀도에 의해 제어될 수 있다. 더 높은 전류 밀도들은 더욱 다공성인 구조체를 생성한다. 광학적으로 더 다공성인 층일 수록 산란이 더 크고, 따라서 주어진 누적 산란(cumulative scattering)을 성취하기 위하여 필요한 층이 더 얇아진다. 8 마이크로미터 두께의 10%의 다공성(에칭 제거된 부피)은 단지 4 마이크로미터 두께의 30%의 다공성 층 만큼 효과적일 수 있다. 본래의 비-다공성 층의 굴절률은 산란 능력의 다른 인자이다. 광학적으로, 다공성 층은 반도체와 공기의 굴절률 n 사이의 차이로부터 기인한 산란을 갖는, 비-다공성의 본래의 재료 및 공기의 혼합물이다. 주어진 동등한 다공성들에서, GaP (n~3.3)와 같은 더 높은 인덱스 재료들의 다공성 층은 GaN(n~2.4)의 다공성 층보다 높은 산란 능력을 가질 것이다. 주어진 응용 및 다공성에 대하여, GaN의 더 두꺼운 층이 요구될 수 있다. 다공성 층은 본래의 층 및 공기의 굴절률들(n~1)의 가중 평균으로부터 기인한 n의 단일 값을 가지는 것으로 간주될 수 있다. 다공성 층의 설계는 본래의 비-다공성 반도체, 다공성 반도체, ITO, 및 Ag와 같은 재료들의 최종 스택의 광학적 효과를 고려해야 할 것이다. 예를 들어, 결합된 구조체의 반사율은 다공성 층의 두께 및 다공성을 선택함으로써 최적화될 수 있다.
다공성 프로세스는 실리콘 질화물과 같은 유전체 층들에 의해 패턴화될 수 있다(소정의 영역들에 제한됨). 유전체 재료에 의해 덮여진 표면의 영역들은 다공성으로 되지 않을 것이다. 표면은 평평할 필요는 없다. 다공성 생성 프로세스 이전에, 구조체는 반도체 내로 에칭될 수 있거나, 후속하여 제거되는 비-평면 기판 상에서의 성장과 같은 다른 수단들에 의해 생성될 수 있다.
다공성 영역은 일반적으로 웨이퍼 레벨에서 전기적 콘택트를 웨이퍼에 대하여 적용하고 전기적인 바이어스와 함께 부식성 바스(corrosive bath) 내에 웨이퍼를 침강(submerging)시킴으로써 생성된다. 소정의 경우들에서, 웨이퍼의 조명(illumination)이 프로세스를 향상시키기 위하여 사용될 수 있다. 일반적으로, 웨이퍼 프로세싱 동안, 성장 기판은 제거되고, 반도체는 다음으로 다공성을 형성하는 N-타입 반도체 콘택트 영역과 같은 특정한 영역을 드러내도록 에칭될 수 있다. 두께 및 다공성은, 적절한 광 산란을 제공하면서도 다공성 영역을 통한 열적 및 전기적 전도성에 대한 상당한 감소를 야기하지 않게 하기 위하여, 시간 및 전류 밀도에 의해 제어된다. 다공성 영역의 생성 이후에, ITO/Ag 콘택트가 형성된다. P-타입 다공성 영역 및 ITO/Ag 콘택트를 갖는 버전이 또한 본 발명의 범주 내에서 고려되고 포함된다. P-타입 다공성 영역 및 ITO/Ag 콘택트를 갖는 버전이 또한 본 발명의 범주 내에서 고려되고 포함된다. 패턴화된 다공성 영역(들) 및 ITO/Ag 콘택트를 갖는 버전이 또한 본 발명의 범주 내에서 고려되고 포함된다. 다른 실시예는 투명한 전도성 벌크 GaN 기판 상에 InGaN LED 구조체를 성장시키고, P-타입 영역의 일부를 다공성으로 만들며, ITO/Ag 콘택트를 프로세싱하고, 기판의 후면을 패턴화된 n-콘택트에 의해 프로세싱하며, 다음으로 각진 측벽(angled sidewall)을 생성하기 위하여, 사면 날(beveled blade)에 의해 결정을 소잉(saw)하는 것이다. 벌크 GaN 또는 SiC 성장 기판에 대하여 적합한 유사한 실시예가 고려되는데, 거기에서는 후면 콘택트를 대신하여, 양 콘택트들을 웨이퍼의 에피택시 측(epitaxy side)에 위치시키기 위하여 플립 칩 프로세스가 사용된다. 측벽은 사면 소잉(beveled saw)에 의해 생성될 수 있다.
도 1a 내지 도 1k는 반사성 콘택트를 가진 LED를 생성하는 단계들의 측면도;
도 2는 성형된 디바이스를 사용하는 반사성 콘택트를 가진 LED의 측면도;
도 3a 내지 도 3g는 반사성 콘택트를 가진 LED를 생성하는 단계들의 측면도;
도 4a 내지 도 4e는 반사성 콘택트를 가진 LED를 생성하는 단계들의 측면도; 및
도 5는 성형된 디바이스를 사용하는 반사성 콘택트를 가진 플립 칩 LED의 측면도.
상이한 도면들에서의 동일한 참조 번호들의 사용은 유사하거나 동일한 요소들을 나타낸다.
정사각형 다이 형상이 설명되더라도, 임의의 적합한 다이 형상 또는 형상들이 본 발명의 범주 내에서 고려되고 포함된다.
에피택셜 층들을 가진 기판이 도시되더라도, 예컨대 비결정질 층들(amorphous layers)과 같은 비-에피택셜 층들을 활용하는 다른 반도체 구조들이 본 발명의 범주 내에서 고려되고 포함된다. 에피택셜 층들을 가진 웨이퍼와 기판이 도시되더라도, 서브마운트들의 웨이퍼에 마운팅되거나 접합된 디바이스들의 웨이퍼와 같은 다른 구성들이 본 발명의 범주 내에서 고려되고 포함된다.
예시적인 실시예들이 AlInGaP 또는 InGaN LED를 도시하더라도, 임의의 적합한 LED 구성이 본 발명의 범주 내에서 고려되고 포함된다. 이하의 예시들에서 설명되는 디바이스들이 일반적으로 GaAs 기판 상에서 성장된 III-인화물 반도체 층들을 포함하더라도, 일부 실시예들에서, III-질화물 반도체 층들이 사용될 수 있다.
일부 경우들에서 수직형 박막(VTF: vertical thin film) LED가 형성되는 것으로 도시되더라도, 상부 상의 P-콘택트 및 N-콘택트 모두가 디바이스의 일 측(디바이스의 하부) 상에 있는 박막 플립 칩(TFFC: thin film flip chip) 또는 비-박막 플립 칩(FC)과 같은 다른 구조들이 있다. 다른 실시예들에서, 변형된 수직형 박막(VTF) 디바이스가 본 발명의 범주 내에서 고려되고 포함된다.
본 발명의 실시예들에 따라, 반도체 발광 디바이스는 다공성 반도체 영역과 같은 반사성 영역 및/또는 산란/반사성 영역을 포함하는 반사성 콘택트를 포함한다. 반사성 영역은 LED의 하부 표면으로부터의 광을 LED의 상부 표면을 향하여 재지향한다(redirects). 산란/반사성 영역은 디바이스로부터 방출된 광자들의 방향을 랜덤화한다. 일반적으로, 반사성 영역 및 산란/반사성 영역의 조합은 광을 디바이스의 상부 표면과 같은 디바이스의 원하는 방출 표면들의 방향으로 산란하는 확산 반사체(diffuse reflector)로서 역할하고, 이때 디바이스로부터 추출된 대부분의 광은 방출될 수 있다.
산란 영역은 GaP 또는 다른 III-P, GaN, 또는 GaAs와 같은 비-다공성 반도체로부터 형성된 다공성 반도체를 포함한다. 다공성 영역은 일반적으로 전기적으로 그리고 열적으로 전도성이다. 다공성 영역은 N-타입 영역으로부터 형성될 수 있고, 다공성으로 된 이후에, N-타입 다공성 영역은 P-타입 전도성으로 변환될 수 있거나, 다공성 영역은 P-타입 영역으로부터 직접적으로 형성될 수 있다. 일반적으로, 다공성 영역은 균일한 층으로서 배치된다. 앞서 설명된 것과 같이, 산란의 양은 다공성 영역의 두께 및 다공성에 의해 결정된다. 다공성 영역은 일반적으로 0.4 내지 40 마이크로미터 사이의 두께를 가진다. 다공성 영역은 5% 내지 80% 사이의 다공성을 가질 수 있고, 보통 20% 내지 40% 사이의 다공성을 가진다. 다공성은 하측 단부에서는 광을 산란하는 다공성 영역의 능력에 의해 제한되고, 상측 단부에서는 다공성 영역의 저항성(resistivity) 및 기계적 안정도에 의해 제한된다. 앞서 설명된 것과 같이, 적합한 다공성은 반도체의 타입, 다공성 영역의 두께, 및 재료들의 예상된 스택에 관계된 광학적 효과들과 관련될 수 있다.
설명들이 재료의 "영역들"을 지칭하더라도, 층 내에 구성된 영역, 층의 일부와 같이, 재료의 다른 더 구체적인 구성들이 형성될 수 있다. 영역들의 이들 배치들 각각 또는 재료의 임의의 다른 적합한 구성이 본 발명의 범주 내에서 고려되고 포함된다. 층들은 평평하지 않은 층을 생성함으로써 또한 형성될 수 있고, 다음으로 수평하게(level){평탄하게{(flat)}되도록 평활화되거나, 층의 일부를 제거하기 위하여 마스킹된다.
도 1a 내지 도 1k는 디바이스를 생성하기 위한 예시적인 방법을 도시한다. 본 명세서에서 도시된 방법의 단계들이 AlInGaP VTF 디바이스를 생산하기 위하여 사용될 수 있더라도, 본 방법을 사용하여 구조화될 수 있는 임의의 다른 적합한 디바이스 타입이 본 발명의 범주 내에서 고려되고 포함된다. 프로세스의 단계들이 특정한 순서로 도시되더라도, 프로세스 내에서 어닐링이 일어나는 시점을 변화시키는 것과 같은 다른 변형들이 본 발명의 범주 내에서 고려되고 포함된다.
도 1a는 LED들(100)의 웨이퍼의 예시적인 부분의 측면도이다. 웨이퍼(100)는 성장 기판(104) 상에 AlInGaP 에피택셜 층(120)을 성장시킴으로써 생성될 수 있다. 에피택셜 층(120)은 N-타입 영역(103)과 P-타입 영역(101) 사이에 활성 영역(102)을 포함할 수 있다. P-타입 영역(101)은 활성 영역(102)에 의해 방출된 광의 파장에 대하여 투명(transparent)할 수 있다.
도 1a 내지 도 1k가 성장 기판(104)에 연결된 N-타입 영역(103)을 도시하더라도, P-타입 영역이 기판에 연결되도록 층들의 순서를 거꾸로하는 다른 구성들이 본 발명의 범주 내에서 고려되고 포함된다.
도 1b는 ITO 영역(110)이 P-타입 영역(101) 상에 형성된 이후의 웨이퍼(100)를 도시한다. 일반적으로, ITO 영역(110)은 증발 프로세스(evaporative process) 및/또는 스퍼터링 프로세스(sputtering process)를 통해 형성된다. 바람직하게, ITO 영역(110)은 활성 영역(102)으로부터 방출된 광에 대하여 투명하다. ITO가 구체화되더라도, 임의의 적합한 대체가 본 발명의 범주 내에서 고려되고 포함된다.
도 1c는 P-콘택트 금속(109)이 ITO 영역(110) 상에 생성된 이후의 웨이퍼(100)를 도시한다. P-콘택트 금속은 ITO 영역(110)과 함께 P-콘택트(130)를 형성한다. 일반적으로, P-콘택트 금속(109)을 생성하기 위하여, 레지스트가 ITO 영역(110)의 일부를 노출시키도록 패턴화되고, 티타늄 및 은(TiAg)의 코팅 및 리프트-오프(lift-off) 단계가 후속한다. P-콘택트 금속(109)은 티타늄의 얇은 층으로서 형성될 수 있고, 은의 더 두꺼운 층이 후속한다. 앞서 설명된 것과 같이, 티타늄은 접착 층(adhesion layer)으로서 역할할 수 있다. 대안에서, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 P-콘택트 금속(109)으로서 사용될 수 있다. 위에서 설명된 것과 같이, 니켈과 같은 다른 금속들이 접착 층으로서 사용될 수 있다.
P 콘택트(109)는 활성 영역(102)으로부터 P-타입 영역(101)을 통해 방출된 빛의 차단을 최소화하기 위하여 더 작아질 수 있다. 단일 P-콘택트 금속(109)이 도시되더라도, 임의의 적합한 형상 및 구성의 다수의 P-콘택트 금속들이 본 발명의 범주 내에서 고려되고 포함된다. 일부 프로세스 흐름들에 대하여, P-콘택트 금속은 400℃ 초과의 온도들에 노출될 수 있고, 은 및 금(Au)과 같은 안정 금속들(stable metals)이 선호된다. TiAg가 구체화되더라도, 크롬/금(Cr/Au), 티타늄/금(TiAu) 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다.
도 1d는 캐리어 기판(105)이 P-콘택트 금속(109) 및 ITO 영역(110)에 부착된 후의 웨이퍼(100)를 도시한다. 일반적으로, 캐리어 기판(105)은 고온의 유기 접합 재료(111)에 의해 부착된다. 유기 접합 재료(111)는 P-콘택트 금속(109)과 같은 평평하지 않은 표면 특징형상들을 용납한다(forgiving). 캐리어 기판(105)은 웨이퍼(100)의 남은 프로세싱 동안 에피택셜 층(120)에 대한 강성(stiffness)을 제공한다.
도 1e는 에피택셜 층(120)으로부터의 성장 기판(104)의 제거 이후의 웨이퍼(100)를 도시한다. 일반적으로, 성장 기판(104)은 먼저 재료의 벌크(bulk)를 제거하기 위한 그라인딩 및/또는 래핑(lapping) 및 다음의 재료의 남은 부분을 제거하기 위한 에칭에 의해 제거된다.
도 1f는 N-타입 영역(103)의 일부가 다공성 영역(103A)으로 변환된 이후의 웨이퍼(100)를 도시한다. N-타입 영역(103)의 작은 부분 또는 전부를 포함하는 임의의 양의 N-타입 영역(103)을 다공성 영역(103A)으로 변환하는 것이 본 발명의 범주 내에서 고려되고 포함된다. N-타입 영역(103)은 도 1f에서 도시된 것과 같이 층 내에서, 또는 N-타입 영역(103)의 일부 측면 부분들(lateral sections)이 변환되지 않은 채로 남아있는 측면 부분들(도시되지 않음) 내에서 변환될 수 있다. 유사하게, 다공성 영역(103A)은 일부 부분들이 두껍게 되고 다른 부분들이 더 얇게 되도록 두께가 달라질 수 있다.
도 1g는 ITO 영역(106)이 다공성 영역(103A) 상에 형성된 이후의 웨이퍼(100)를 도시한다. 일반적으로, ITO 영역(106)은 증발 프로세스 및/또는 스퍼터링 프로세스를 통해 형성된다. ITO가 구체화되더라도, 임의의 적합한 대체가 본 발명의 범주 내에서 고려되고 포함된다.
도 1h는 N-콘택트(131)의 형성을 완료하기 위하여 N-콘택트 금속(107)이 ITO 영역(106) 상에 생성된 이후의 웨이퍼(100)를 도시한다. 패턴화된 N-콘택트 금속은 포토레지스트를 ITO 영역(106)의 일부 부분으로부터 제거하는 것과, 후속하는 TiAg의 코팅 및 리프트-오프 단계에 의해 형성될 수 있다. TiAg가 구체화되더라도, TiAu, CrAu, 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다. 107은 ITO 영역(106)의 일부 또는 전부 상에서 형성될 수 있다. 다수의 영역, 측면 부분들 및 ITO 영역(106)을 우회하는(bypass) 부분들로 형성된 N-콘택트 금속들이 본 발명의 범주 내에서 고려되고 포함된다. 위에서 P-콘택트(130)에 관하여 설명된 것과 같이, Ti는 접착 층으로서 형성될 수 있다. 대안으로, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 P-콘택트 금속(109)으로서 사용될 수 있다.
도 1i는 매칭된 기판(108)이 N-콘택트 금속(107)에 접합된 이후의 웨이퍼(100)를 도시한다. 매칭된 기판(108)은 알루미늄 실리콘(AlSi) 또는 게르마늄(Ge) 기판일 수 있다. 일반적으로, 매칭된 기판(108)은 N-콘택트 금속(107)에 금속 접합된다. Au-Au 열압축(thermocompression) 접합 또는 Pd-In 공융(eutectic) 접합은 유기 접합 재료(111)의 온도 제한들과 양립가능한 2개의 가능한 방법이다. 매칭된 기판(108)은 구조적인 지지를 제공하고 성장 기판(104) 및/또는 에피택셜 층(120)의 열 팽창을 매칭한다.
도 1j는 캐리어 기판(105)의 제거 및 콘택트들의 어닐링 이후의 웨이퍼(100)를 도시한다. 캐리어 기판(105)은 P-콘택트 금속(109) 및 ITO 영역(110)에 대한 캐리어 기판(105)의 일시적 접합을 끊음으로써 제거될 수 있다. 일시적 접합은 유기적(organic)일 수 있고, 대략 200℃의 상승된 온도에서 끊어진다.
어닐링 프로세스는 양 콘택트들 사이; P-콘택트 금속(109), ITO 영역(110) 및 P-타입 영역(101) 사이 및 N-콘택트 금속(107), ITO 영역(106) 및 다공성 영역(103A) 사이의 기계적 및 전기적 연결을 완료한다. 더 낮은 온도들이 더 긴 어닐링 시간을 요구하더라도, 다양한 어닐링 레시피들(recipes)이 사용될 수 있다. 예를 들어, 25분 동안의 400℃의 어닐링 또는 1분 동안의 700℃의 어닐링이 충분할 수 있다. 어닐링 온도는 선택된 콘택트 금속들에 대하여 수용가능한 범위 내에 유지되어야 할 것이다. 추가적으로, 어닐링은 매칭된 기판에 대한 접합의 강도를 개선하기 위하여 압력에 의해 수반될 수 있다.
도 1k는 ITO 영역(106)의 노출된 표면의 일부 또는 전부를 조면화한 이후의 웨이퍼(100)를 도시한다. 웨이퍼(100)는 개별화 선들(singulation lines)(112A 및 112B)을 따라 개별 디바이스들로 개별화될 것이다.
대안으로, 조면화된 층은 ITO 영역(106)의 노출된 표면 상에서 성장된다. 또 다른 대안적 실시예에서, 포토레지스트는 개구들을 통해 노출된 ITO 영역(106)의 표면의 일부 영역들을 남기도록 패턴화되고, ITO 영역(106)은 P-타입 영역(101)까지 아래로 에칭된다. 유사하게, ITO 영역(106)의 부분들을 제거한 이후에, P-타입 영역(101)의 부분들이 에칭될 수 있거나, 조면화될 수 있다.
도 2는 도 1과 유사한 프로세스 흐름에 의하지만 비-수직적인 측벽들을 가지는 본 발명의 일 실시예를 도시한다. 반도체 스택은 효율적인 추출을 위해 0.3 대 1보다 더 큰 높이 대 폭 요구를 만족하도록 두꺼운 N-타입 영역을 포함한다. 후술하는 2개의 방법 중 하나 또는 둘 다가 AlInGaP 구조체 내에서 두꺼운 N-타입 영역을 생성하기 위하여 사용될 수 있다: 1) 수소화물 프로세스(hydride process)를 사용하여 두꺼운 N-타입 에피택셜 층을 성장시키는 것, 또는 2) Philips Lumileds Lighting의 상업용 AlInGaP LED들에 대하여 일반적으로 적용되는 것과 같이, 성장 기판을 제거하고 및 반도체 웨이퍼 접합을 사용하여 투명 웨이퍼를 부착하는 것. 디바이스로부터의 광의 추출을 증가시키기 위하여, 완성된 디바이스의 측벽들(231A 및 231B)은 발광 표면 즉, N-타입 영역(201)의 더 큰 표면의 수직에 대한 각도(또는 각도들)에서 배향된다. 따라서, 상부 표면(230)의 영역 크기는 활성 영역(202)의 그것보다 더 크다. 사각(oblique angle)은 (도 2에서 도시된 것과 같이) 디바이스 높이의 함수로서 상수일 필요는 없지만, 부분적으로 또는 전체적으로 오목하거나 볼록한 측벽 형상들을 야기하도록 디바이스 높이에 따라 연속적으로 변할 수 있다. 측벽 배향은 활성 영역의 평면 내에서 생성된 광선들이 몇몇 바운스들(bounces) 이내에서 디바이스의 상부 또는 측면 표면에서의 탈출 원뿔 내에 도달하도록 최적화된다.
디바이스의 주 광 추출 표면들은 상부 표면{P 콘택트(209)가 그 위에 형성되는 P-타입 영역(201)의 상부 표면(230)}, 및 디바이스의 4개의 측면 표면(231A, 231B 및 도 2에 도시되지 않은 2개의 다른 표면)이다. 수직적 측벽들을 가진 직사각형의 입체형 및 안으로 각진 측벽들을 가진 절단된 피라미드(truncated pyramid)를 포함하는 다른 형상들이 가능하다. P-타입 영역(201)의 상부 및 칩의 측면들 상의 랜덤한 또는 주기적 표면 텍스처링(surface texturing)이 광 추출을 증가시키기 위하여 추가될 수 있다. 일부 실시예들에서, 디바이스의 하나 이상의 측벽은 상부 표면(230)으로부터의 광 출력을 더 증가시키기 위하여 다공성으로 되고/되거나 ITO/TiAg 반사체를 가진다. 원통형 디바이스들, 3개 또는 4개보다 많은 측벽들을 가진 디바이스들이 본 발명의 범주 내에서 고려되고 포함된다. 도 3a 내지 도 3g 및 도 4a 내지 도 4e는 플립 칩(FC) 디바이스를 생성하기 위한 예시적인 방법을 도시한다. 본 명세서에 도시된 방법의 단계들이 AlInGaP 또는 InGaN 디바이스를 생산하기 위하여 사용될지라도, 이들 방법들을 사용하여 구조화될 수 있는 임의의 다른 적합한 디바이스 타입이 본 발명의 범주 내에서 고려되고 포함된다.
프로세스의 단계들이 특정한 순서로 도시되더라도, 프로세스 내에서 어닐링이 일어나는 시점을 변화시키는 것과 같은 다른 변화들이 본 발명의 범주 내에서 고려되고 포함된다.
도 3a 내지 도 3g는 AlInGaP LED들의 웨이퍼의 예시적인 부분을 도시한다. 도면들 중 일부는 LED들의 웨이퍼의 프로세싱을 도시하고, 다른 일부는 웨이퍼로부터 개별화된 LED들의 그룹 또는 하나의 LED에 적용되는 프로세싱을 도시한다. 하나의 개별화된 LED 또는 LED들의 그룹이 프로세싱되더라도, 남아있는 LED들이 순차적으로 또는 병렬적으로 유사하게 프로세싱될 것이 이해될 것이다.
도 3a는 AlInGaP LED들(300)의 웨이퍼의 예시적인 부분의 측면도이다. 웨이퍼(300)는 성장 기판(304) 상에서 AlInGaP 에피택셜 층(320)을 성장시킴으로써 생성될 수 있다. 에피택셜 층(320)은 N-타입 영역(303)과 P-타입 영역(301) 사이에 활성 영역(302)을 포함할 수 있다. P-타입 영역(301)은 활성 영역(302)에 의해 방출된 광의 파장에 대하여 투명할 수 있다.
도 3a 내지 도 3g가 성장 기판(304)에 연결된 N-타입 영역(303)을 도시하더라도, P-타입 영역이 기판(304)에 연결되도록 층들의 순서를 거꾸로 하는 다른 구성들이 본 발명의 범주 내에서 고려되고 포함된다.
도 3b는 P-타입 영역(301)의 일부가 다공성 영역(301A)으로 변환되고, ITO 층(310)이 다공성 영역(401A)에 부착된 이후의 웨이퍼(300)를 도시한다. P-타입 영역(301)의 작은 부분 또는 전부를 포함하는 임의의 양의 P-타입 영역(301)을 다공성 영역(301A)으로 변환하는 것이 본 발명의 범주 내에서 고려되고 포함된다. P-타입 영역(301)은 도 1b에서 도시된 것과 같이 층 내에서, 또는 P-타입 영역(301)의 일부 측면 부분들이 변환되지 않은 채로 남아있는 측면 부분들(도시되지 않음) 내에서 변환될 수 있다. 유사하게, 다공성 영역(301A)은 일부 부분들이 두껍게 되고 다른 부분들이 더 얇게 되도록 두께가 달라질 수 있다.
다음으로, ITO 영역(310)이 다공성 영역(301A) 상에 형성된다. 일반적으로, ITO 영역(310)은 증발 프로세스 및/또는 스퍼터링 프로세스를 통해 형성된다. ITO가 구체화되더라도, 임의의 적합한 대체가 본 발명의 범주 내에서 고려되고 포함된다.
도 3c는 ITO 영역(310) 상의 P-콘택트 금속(309)의 퇴적에 의해 P-콘택트(330)가 완성된 이후의 웨이퍼(300)를 도시한다. 일반적으로, P-콘택트 금속(309)을 생성하기 위하여, 레지스트가 ITO 영역(310)의 일부를 노출시키도록 패턴화되고, TiAg의 코팅 및 리프트-오프 단계가 후속한다. TiAg 콘택트는 증발 프로세스 및/또는 스퍼터링 프로세스에 의해 형성될 수 있다. TiAg가 구체화되더라도, TiAu, TiAu, CrAu와 같은 임의의 적합한 금속 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다.
위에서 P-콘택트(130)에 관하여 설명된 것과 같이, Ti는 접착 층으로서 형성될 수 있다. 대안으로, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 P-콘택트 금속(309)으로서 사용될 수 있다.
도 3d는 P-콘택트 금속(309), ITO 영역(310), 다공성 영역(301A), P-타입 영역(301) 및 활성 영역(302)의 일부가 N-콘택트(316)의 부착을 위해 N-타입 영역(303)의 일부를 노출시키도록 에치백된 이후의 웨이퍼(300)를 도시한다. 일부 실시예들에서, N-타입 영역(303)의 일부가 또한 에칭되어, N-타입 영역(303) 내로 압흔(indentation)을 생성할 수 있다. 에칭은 웨이퍼(300)의 P-콘택트 금속 ITO 영역(310), 다공성 영역(301A), P-타입 영역(301) 및 활성 영역(302)의 재료 내에 보이드들(voids)을 형성할 수 있다. 보이드들은 트렌치들(trenches), 비아들 또는 임의의 다른 적합한 형상의 모습을 가질 수 있다.
에칭 이후에, N-콘택트(316)가 형성될 수 있다. N-콘택트(316)는 ITO 및 TiAg의 조합으로서 형성될 수 있다. 일반적으로, 레지스트는 N-타입 영역(303)의 일부를 노출시키도록 패턴화되고, ITO는 증발 프로세스 및/또는 스퍼터링 프로세스를 통해 형성된다. ITO가 구체화되더라도, 임의의 다른 적합한 대체가 본 발명의 범주 내에서 고려되고 포함된다. ITO의 퇴적 이후에, N-콘택트(316)를 생성하기 위하여, 레지스트가 ITO의 일부를 노출시키도록 패턴화되고, TiAg의 코팅 및 리프트-오프 단계가 후속한다. TiAg가 구체화되더라도, TiAu, CrAu 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다.
위에서 P-콘택트(130)에 관하여 설명된 것과 같이, Ti는 접착 층으로서 형성될 수 있다. 대안으로, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 N-콘택트(416)를 형성하기 위하여 사용될 수 있다.
다음으로, P-콘택트 금속(309)이 P-타입 영역(301)에 대하여 어닐링된다. 어닐링 프로세스는 양 콘택트들 사이; P-콘택트 금속(309), ITO 영역(310) 및 P-타입 영역(301) 사이의 기계적 및 전기적 연결을 완료한다. 어닐링 프로세스는 또한 N-콘택트(316)를 N-타입 영역(303)에 대하여 어닐링할 수 있다. 일반적으로, 어닐링은 웨이퍼의 온도를 20분 동안 400℃까지 올리는 것을 요구한다.
도 3e는 웨이퍼(300)로부터 개별화된 LED(300A)를 도시한다. 일반적으로, 304는 개별화 이전에 연마적(abrasive) 및 화학적 프로세싱의 조합에 의해 웨이퍼(300)로부터 제거된다. 일부 실시예들에서, 성장 기판의 일부(304A)는 유지된다. 성장 기판의 일부(304A)는 수 마이크로미터 두께의 층일 수 있다. 성장 기판의 일부(304A)는 전류 확산(current spreading) 및 N-콘택트 형성을 위해 사용될 수 있다. GaAs와 같은 투명하지 않은 성장 기판에 대하여, 웨이퍼의 후면은 레지스트에 의해 패턴화될 수 있고, 성장 기판 층(304)은 전류 트레이스들의 네트워크, 및 N-콘택트 형성을 위한 패드들을 생성하기 위하여 에칭된다. 그 경우에서, N-콘택트를 위한 비아의 에칭은 층(304A)까지 연장될 것이다.
다음으로 또는 병렬적으로, 금속 콘택트들(313A 및 313B)을 가진 서브마운트(314)가 형성된다. 금속 콘택트들(313A 및 313B)은 N-콘택트(316) 및 P-콘택트 금속(309)에 각각 대응한다. 금속 콘택트들(313A 및 313B)은 서브마운트(314)의 반대측 상의 패드들을 포함하는, 서브마운트(314) 내에 및/또는 서브마운트 상에 포함된 회로들, 구성요소들 또는 비아들에 연결될 수 있다.
도 3f는 서브마운트(314)에 전기적으로 및/또는 기계적으로 연결된 LED(300A)를 포함하는 마운팅된 LED(300B)를 도시한다. LED(300A)를 서브마운트(314)에 연결한 이후에, LED(300A)와 서브마운트(314) 사이의 보이드들 중 일부 또는 전부는 본 기술분야에서 알려진 것처럼 재료(315)에 의해 "언더필링(underfilled)"된다. 명확성의 목적을 위해, 실질적으로 N-콘택트(316)를 둘러싸는 언더필만이 도시된다. 그러나, 일반적인 언더필은 P- 콘택트 금속(309) 근처의 보이드들을 포함하는 LED(300A)와 서브마운트(314) 사이의 모든 보이드들을 실질적으로 채우도록 사용될 것이다.
도 3g는 성장 기판의 일부(304A)의 제거 및 N-타입 영역(303)의 표면의 조면화 이후의 마운팅된 LED(300B)를 도시한다. 하나의 대안에서, 성장 기판의 작은 부분(304A)은 제거되지 않고, 다른 대안에서, 성장 기판의 작은 부분(304A)은 제거되지만, N-타입 영역(303)의 표면은 조면화되지 않는다. 일반적으로, 대부분의 성장 기판의 부분(304A)은 제거되고, 많은 경우들에서, 90% 이상이 제거된다.
도 4a 내지 도 4e는 InGaN LED들의 웨이퍼의 예시적인 부분을 도시한다. 도면들 중 일부는 LED들의 웨이퍼의 프로세싱을 도시하고, 다른 부분들은 웨이퍼로부터 개별화된 LED들의 그룹 또는 하나의 LED에 적용된 프로세싱을 도시한다. 하나의 개별화된 LED 또는 LED들의 그룹이 프로세싱되더라도, 남아 있는 LED들이 순차적으로 또는 병렬적으로 유사하게 프로세싱될 것이 이해될 것이다.
도 4a는 InGaN LED들(400)의 웨이퍼의 예시적인 부분의 단면도이다. 웨이퍼(400)는 성장 기판(404) 상에서 InGaN 에피택셜 층(420)을 성장시킴으로써 생성될 수 있다. 에피택셜 층(420)은 N-타입 영역(403)과 P-타입 영역(401) 사이에 활성 영역(402)을 포함할 수 있다. P-타입 영역(401)은 활성 영역(402)에 의해 방출된 광의 파장에 대하여 투명할 수 있다.
도 4a 내지 도 4e가 성장 기판(404)에 연결된 N-타입 영역(403)을 도시하더라도, P-타입 영역이 기판(404)에 연결되도록 층들의 순서를 거꾸로 하는 다른 구성들이 본 발명의 범주 내에서 고려되고 포함된다.
도 4b는 P-타입 영역(401)의 일부가 다공성 영역(401A)으로 변환되고, P-콘택트(430)가 다공성 영역(401A)에 부착된 이후의 웨이퍼(400)를 도시한다. P-타입 영역(401)의 작은 부분 또는 전부를 포함하는 임의의 양의 P-타입 영역(401)을 다공성 영역(401A)으로 변환하는 것이 본 발명의 범주 내에서 고려되고 포함된다. P-타입 영역(401)은 도 1b에서 도시된 것과 같이 층 내에서, 또는 P-타입 영역(401)의 일부 측면 부분들이 변환되지 않은 채로 남아있는 측면 부분들(도시되지 않음) 내에서 변환될 수 있다. 유사하게, 다공성 영역(401A)은 일부 부분들이 두껍게 되고 다른 부분들이 더 얇게 되도록 두께가 달라질 수 있다.
다음으로, ITO 영역(410)이 다공성 영역(401A) 상에 형성된다. 일반적으로, ITO 영역(410)은 증발 프로세스 및/또는 스퍼터링 프로세스를 통해 형성된다. ITO가 구체화되더라도, 임의의 적합한 대체가 본 발명의 범주 내에서 고려되고 포함된다.
다음으로, P-콘택트 금속(409)이 P-콘택트(430)의 형성을 완료하도록 ITO 영역(410) 상에 생성된다. 일반적으로, P-콘택트 금속(409)을 생성하기 위하여, 레지스트가 ITO 영역(410)의 일부를 노출시키도록 패턴화되고, 티타늄 및 은(TiAg)의 코팅 및 리프트-오프 단계가 후속한다. TiAg 콘택트는 증발 프로세스 및/또는 스퍼터링 프로세스에 의해 형성될 수 있다. TiAg가 구체화되더라도, TiAu, CrAu와 같은 임의의 적합한 금속 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다.
위에서 P-콘택트(130)에 관하여 설명된 것과 같이, Ti는 접착 층으로서 형성될 수 있다. 대안으로, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 P-콘택트 금속(109)으로서 사용될 수 있다.
P-콘택트 금속(409)이 생성된 이후에, P-콘택트 금속(409)이 P-타입 영역(401)에 대하여 어닐링된다. 어닐링 프로세스는 양 콘택트들 사이, P-콘택트 금속(409), ITO 영역(410) 및 P-타입 영역(401) 사이의 기계적 및 전기적 연결을 완료한다. 어닐링 프로세스는 또한 N-콘택트(416)를 N-타입 영역(403)에 대하여 어닐링할 수 있다. 일반적으로, 어닐링은 웨이퍼의 온도를 20분 동안 약 400℃까지 올리는 것을 요구한다.
도 4c는 P-콘택트 금속(409), ITO 영역(410), 다공성 영역(401A), P-타입 영역(401) 및 활성 영역(402)의 일부가 N-콘택트(416)의 부착을 위해 N-타입 영역(403)의 일부를 노출시키도록 에치백된 이후의 웨이퍼(400)를 도시한다. 일반적으로, N-타입 영역(403)의 일부가 또한 에칭되어, N-타입 영역(403) 내의 압흔을 생성하는 할 수 있다. 에치는 웨이퍼(400)의 P-콘택트 금속(409), ITO 영역(410), 다공성 영역(4301A), P-타입 영역(401) 및 활성 영역(402)의 재료 내에 보이드들을 형성할 수 있다. 보이드 중 일부는 N-타입 영역(403)의 일부 내에 형성될 수 있다. 보이드들은 트렌치들, 비아들 또는 임의의 다른 적합한 형상의 모습을 가질 수 있다.
N-콘택트(416) 에치 이후에, N-콘택트(416)가 형성될 수 있다. 일반적으로, 콘택트 금속은 알루미늄(Al)이고, 증발 프로세스 및/또는 스퍼터링 프로세스를 통해 형성된다. Al이 구체화 되더라도, TiAg, 또는 임의의 다른 적합한 조합/합금 또는 금속/유기 조합이 본 발명의 범주 내에서 고려되고 포함된다. 일반적으로, 레지스트는 N-콘택트(416)를 생성하기 위하여 리프트-오프 단계와 함께 패턴화된다. 위에서 P-콘택트(130)에 관하여 설명된 것과 같이, Ti는 접착 층으로서 형성될 수 있다. 대안으로, Ti 및 Ag의 합금들 또는 임의의 순서의 다중 층들이 P-콘택트 금속(109)으로서 사용될 수 있다.
도 4d는 웨이퍼(400)로부터 개별화된 LED(400A)를 도시한다. 일반적으로, 성장 기판(404)의 벌크는 개별화 이전에 웨이퍼(400)로부터 제거된다. 일반적으로, 성장 기판(404)은 먼저 그라인딩 및/또는 래핑에 의해 300 마이크로미터 미만으로 얇아지고, 성장 기판(404A)의 작은 부분이 남겨진다.
다음으로 또는 병렬적으로, 금속 콘택트들(413A 및 413B)을 가진 서브마운트(414)가 형성된다. 금속 콘택트들(413A 및 413B)은 N-콘택트(416) 및 P-콘택트 금속(409)에 각각 대응한다. 금속 콘택트들(413A 및 413B)은 서브마운트(414)의 반대측 상의 패드들을 포함하는 서브마운트(414) 내에 및/또는 서브마운트 상에 포함된 회로들, 구성요소들 또는 비아들에 연결될 수 있다.
LED(400A)는 다음으로 마운팅된 LED(400B)를 형성하기 위하여 서브마운트(414)에 전기적으로 및/또는 기계적으로 연결된다. LED(400A)를 서브마운트(414)에 연결한 이후에, LED(400A)와 서브마운트(414) 사이의 보이드들 중 일부 또는 전부는 본 기술분야에서 알려진 것처럼 재료(415)에 의해 "언더필링"된다. 명확성의 목적을 위해, 실질적으로 N-(416)을 둘러싸는 언더필만이 도시된다. 그러나, 일반적인 언더필은 위에서 도 3f에 관하여 설명된 것과 같이, P-콘택트 금속(409) 근처의 보이드들을 포함하는 LED(400A)와 서브마운트(414) 사이의 모든 보이드들을 실질적으로 채우도록 사용될 것이다.
도 4e는 성장 기판의 작은 부분(404A)의 제거 및 N-타입 영역(403)의 표면의 조면화 이후의 마운팅된 LED(400B)를 도시한다. 하나의 대안에서, 성장 기판의 작은 부분(404A)은 제거되지 않고, 또 다른 대안에서, 성장 기판의 작은 부분(404A)은 제거되지만, N-타입 영역(403)의 표면은 조면화되지 않는다. 다른 실시예에서, 에피택셜 성장은 비-평면 성장 기판 상에서 일어나고, 성장 기판의 제거 이후에, 성장 기판의 표면 릴리프(relief)는 403의 표면 상에 남아있다.
도 5는 도 4와 유사한 프로세스 흐름에 의하지만 비-수직적인 측벽들을 가지는 본 발명의 일 실시예를 도시한다. 반도체 스택은 효과적인 추출을 위해 0.3 대 1보다 더 큰 높이 대 폭 요구를 만족하도록 두꺼운 N-타입 영역을 포함한다. InGaN 디바이스에 대하여, 후술하는 2개의 방법 중 하나 또는 둘 다가 두꺼운 N-타입 영역을 생성하기 위하여 사용될 수 있다: 1) 벌크 GaN 또는 SiC와 같은 투명하고 전도성인 n-타입 기판 상에서 에피택셜 층들을 성장시키는 것, 2) 수소화물 프로세스를 사용하여 두꺼운 N-타입 에피택셜 층을 성장시키는 것. 도 2에 대하여 설명된 모든 다른 설계 고려는 도 5에서 도시된 실시예에 대하여 적용된다.
도 2 및 도 5가 다공성 층이 콘택트들에 직접적으로 연결되는 것을 도시하더라도, 비-수직적인 측벽들에 부착된 추가적인 다공성 층들이 본 발명의 범주 내에서 고려되고 포함된다. 도 5가 FC 구성에서의 두꺼운 N-영역을 가진 InGaN 형상의 칩을 도시하더라도, 디바이스의 VTF 형상이 본 발명의 범주 내에서 고려되고 포함된다.
개시된 실시예들에 대한 다른 변형들이 도면들, 명세서, 및 첨부된 청구항들의 숙지로부터, 청구된 발명을 실시하는 본 기술분야의 기술자들에 의해 이해되고 영향받을 수 있을 것이다. 청구항들에서, 용어 "포함하는(comprising)"은 다른 요소들 또는 단계들을 배제하지 아니하며, 부정 관사 "일(a)" 또는 "일(an)"은 복수를 배제하지 아니한다. 소정의 특징들이 상호적으로 상이한 종속 청구항들에서 인용되는 단순한 사실은 이들 특징들의 조합이 이점을 위하여 사용될 수 없다는 것을 나타내는 것이 아니다. 청구항들 내의 임의의 참조 부호들은 범위를 한정하는 것으로서 해석되어서는 안될 것이다.

Claims (33)

  1. 디바이스로서,
    n-타입 반도체 영역, p-타입 반도체 영역, 및 상기 n-타입 반도체 영역과 상기 p-타입 반도체 영역 사이의 발광 영역을 포함하는 반도체 구조체;
    상기 n-타입 반도체 영역에 전기적으로 결합된 제1 콘택트 - 상기 제1 콘택트는 제1 ITO 영역 및 제1 금속성 영역을 포함함 -;
    상기 제1 콘택트와 상기 발광 영역 사이에 있고 상기 제1 ITO 영역과 접촉하는 다공성 영역;
    상기 p-타입 반도체 영역에 전기적으로 결합된 제2 콘택트; 및
    상기 제1 콘택트에 부착되고, 상기 반도체 구조체의 열 팽창과 매칭되는 열 팽창을 갖는 매칭된 기판
    을 포함하는 디바이스.
  2. 제1항에 있어서,
    상기 제1 금속성 영역은 은을 포함하는, 디바이스.
  3. 제1항에 있어서,
    상기 다공성 영역은 0.4 내지 40 마이크로미터 사이의 두께를 가지는, 디바이스.
  4. 제1항에 있어서,
    상기 다공성 영역은 5% 내지 80% 사이의 다공성을 가지고, 상기 다공성은 상기 다공성 영역 내의 공기의 퍼센트 부피(percent volume)인, 디바이스.
  5. 제1항에 있어서,
    상기 다공성 영역은 20% 내지 40% 사이의 다공성을 가지고, 상기 다공성은 상기 다공성 영역 내의 공기의 퍼센트 부피인, 디바이스.
  6. 제1항에 있어서,
    상기 제2 콘택트는,
    제2 ITO 영역; 및
    제2 금속성 영역
    을 포함하는, 디바이스.
  7. 제6항에 있어서,
    상기 제2 ITO 영역의 노출된 부분은 텍스처링된, 디바이스.
  8. 제6항에 있어서,
    상기 제2 금속성 영역은 티타늄 및 은을 포함하는, 디바이스.
  9. 제1항에 있어서,
    상기 제2 콘택트는 상기 p-타입 반도체 영역의 일부분에 연결된, 디바이스.
  10. 제1항에 있어서,
    비-수직적인 측벽들을 포함하는, 디바이스.
  11. 디바이스로서,
    n-타입 반도체 영역, p-타입 반도체 영역, 및 상기 n-타입 반도체 영역과 상기 p-타입 반도체 영역 사이의 발광 영역을 포함하는 반도체 구조체;
    상기 p-타입 반도체 영역에 전기적으로 결합된 제1 콘택트 - 상기 제1 콘택트는 제1 ITO 영역 및 제1 금속성 영역을 포함함 -;
    상기 n-타입 반도체 영역에 전기적으로 결합된 제2 콘택트; 및
    상기 제1 콘택트와 상기 발광 영역 사이에 있고 상기 제1 ITO 영역과 접촉하는 다공성 영역; 및
    상기 제1 콘택트에 부착되고, 상기 반도체 구조체의 열 팽창과 매칭되는 열 팽창을 갖는 매칭된 기판
    을 포함하는 디바이스.
  12. 제11항에 있어서,
    상기 제2 콘택트는,
    제2 ITO 영역; 및
    제2 금속성 영역
    을 포함하는, 디바이스.
  13. 제12항에 있어서,
    상기 제2 ITO 영역의 노출된 부분은 텍스처링된, 디바이스.
  14. 제11항에 있어서,
    상기 제1 금속성 영역은 티타늄 및 은을 포함하는, 디바이스.
  15. 제11항에 있어서,
    상기 제1 콘택트는 상기 p-타입 반도체 영역의 일부분에 연결된, 디바이스.
  16. 제11항에 있어서,
    비-수직적인 측벽들을 포함하는, 디바이스.
  17. 제11항에 있어서,
    상기 다공성 영역은 0.4 내지 40 마이크로미터 사이의 두께를 가지는, 디바이스.
  18. 제11항에 있어서,
    상기 다공성 영역은 5% 내지 80% 사이의 다공성을 가지고, 상기 다공성은 상기 다공성 영역 내의 공기의 퍼센트 부피(percent volume)인, 디바이스.
  19. 제11항에 있어서,
    상기 다공성 영역은 20% 내지 40% 사이의 다공성을 가지고, 상기 다공성은 상기 다공성 영역 내의 공기의 퍼센트 부피인, 디바이스.
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