KR102182509B1 - 방사선 방출 반도체 칩 - Google Patents

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Abstract

본 발명에서는 방사선 방출 반도체 칩(1)이 제시되며,
상기 방사선 방출 반도체 칩은
방사선을 발생시키기 위해 제공된 활성 영역(20)을 갖는 반도체 몸체(2);
상기 반도체 칩의 외부 전기 접촉을 위한 제1 콘택 면(31) 및 상기 제1 콘택 면과 연결된 제1 콘택 핑거 구조(35)를 갖는 제1 콘택 층(3);
상기 반도체 칩의 외부 전기 접촉을 위한 제2 콘택 면(41) 및 상기 제2 콘택 면과 연결된 제2 콘택 핑거 구조(45)를 갖는 제2 콘택 층(4) ― 이때 상기 제1 콘택 핑거 구조와 제2 콘택 핑거 구조는 상기 반도체 칩의 평면도에서 볼 때, 국부적으로 중첩됨 ―;
상기 제1 콘택 층에 전기 전도성으로 연결된 전류 분배 층(51);
상기 전류 분배 층을 통해 상기 제1 콘택 층과 전기 전도성으로 연결된 접속 층(52); 및
유전체 재료를 함유하는 절연 층(6)을 포함하고,
상기 절연 층은 국부적으로 상기 접속 층과 전류 분배 층 사이에 배치된다.

Description

방사선 방출 반도체 칩
본 출원은 방사선 방출 반도체 칩에 관한 것이다.
예를 들어, 발광 다이오드 반도체 칩과 같은 방사선 방출 반도체 소자들의 효율적인 작동을 위해서는, 측면 방향(lateral direction)으로의 효율적인 전류 분배가 바람직하다. 이를 위해서는 예를 들면, 금속 콘택 구조들 또는 투명 전도성 층들이 사용될 수 있다. 그러나 이러한 것은 흡수 손실로 이어질 수 있으며, 그 결과 반도체 칩의 효율이 감소된다.
본 발명의 과제는 고효율 그리고 낮은 흡수 손실을 특징으로 하는 방사선 방출 반도체 칩을 제시하는 것이다.
상기 과제는 무엇보다도 청구항 1에 따른 방사선 방출 반도체 칩에 의해서 달성된다. 추가 실시 예들 및 합목적성은 종속항들의 대상이다.
본 발명에서는 반도체 몸체를 포함하는 방사선 방출 반도체 칩이 제시된다. 상기 반도체 몸체는 방사선을 발생시키기 위해 제공된 활성 영역을 갖는다. 예를 들어, 상기 활성 영역은 자외선, 가시광선 또는 적외선 스펙트럼 범위의 방사선을 발생시키기 위해 제공되어 있다. 활성 영역은 특히, 제1 반도체 층과 제2 반도체 층 사이에 배치되어 있으며, 이 경우 상기 제1 반도체 층과 제2 반도체 층은 적어도 국부적으로 그들의 전도형과 관련하여 서로 상이하며, 그 결과 상기 활성 영역이 pn 접합부 내에 있다. 제1 반도체 층, 제2 반도체 층 및 활성 영역은 각각 단일 층 또는 다층으로 형성될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩은 제1 콘택 층을 갖는다. 특히, 제1 콘택 층은 반도체 칩의 외부 전기 접촉을 위한 제1 콘택 면을 갖는다. 예를 들어, 제1 반도체 층의 전기 접촉을 위해서는 제1 콘택 면이 제공되어 있다. 또한, 상기 제1 콘택 층은 상기 제1 콘택 면과 연결된 제1 콘택 핑거 구조를 가질 수 있다. 제1 콘택 핑거 구조는, 방사선 방출 반도체 칩의 작동 중에 제1 콘택 면을 통해 인가되는 전하 캐리어의 측면 분포를 위해 제공되었다.
측면 방향은 활성 영역의 주 연장 평면에 평행한 방향을 의미하는 것으로 이해된다. 따라서 수직 방향은 활성 영역의 주 연장 평면에 수직으로 진행된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩은 반도체 칩의 외부 전기 접촉을 위한 제2 콘택 면을 갖는 제2 콘택 층을 갖는다. 특히, 제2 콘택 층은 제2 반도체 층의 전기 접촉을 위해 제공되어 있다. 예를 들어, 제2 콘택 층은 제2 콘택 면과 연결된 제2 콘택 핑거 구조를 갖는다.
합목적적으로 제1 콘택 층과 제2 콘택 층 사이에는 직접적인 전기적 접촉이 없다. 특히, 제1 콘택 층과 제2 콘택 층 사이 전류 경로는 반도체 몸체를 통해서, 특히 활성 영역을 통해서 연장된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 제1 콘택 핑거 구조와 제2 콘택 핑거 구조는 반도체 칩의 평면도에서 볼 때 적어도 국부적으로 중첩된다. 제1 콘택 핑거 구조와 제2 콘택 핑거 구조가 중첩되는 영역들은 제1 반도체 층의 접촉을 위한 측면 전류 분포 및 제2 반도체 층의 접촉을 위한 측면 전류 분포 모두에 사용될 수 있다. 예를 들어, 제1 콘택 핑거 구조의 적어도 10%, 적어도 30% 또는 적어도 90%는 반도체 칩의 평면도에서 볼 때, 제2 콘택 핑거 구조 내에 있다. 상기와 같은 백분율이 클수록, 제2 콘택 핑거 구조로 인해 어떠한 경우라도 방사선 생성에 사용될 수 없는 반도체 칩의 더 많은 면적이 제1 콘택 핑거 구조를 통한 전하 캐리어 분포에 추가로 사용될 수 있다. 제1 콘택 층과 제2 콘택 층이 중첩되지 않고 나란히 배치된 방사선 방출 반도체 칩과는 달리, 콘택 층들에 의해 덮인 활성 영역의 면적이 감소될 수 있다. 그러나 콘택 층들 중 하나, 예를 들어 제1 콘택 층은 또한, 다른 층, 예를 들면 제2 콘택 층과 중첩되지 않고 형성된 적어도 하나의 콘택 핑거를 가질 수 있다. 이와 대조적으로, 제1 콘택 면 및 제2 콘택 면은 바람직하게는 서로 중첩되지 않도록 배치되어 있으며, 두 콘택 면은 외부 전기 접촉을 위해 접근 가능하다.
특히, 제1 콘택 핑거 구조는 제2 콘택 핑거 구조의 콘택 핑거의 수보다 크거나 같은 콘택 핑거 수를 가질 수 있다.
콘택 핑거 구조는 일반적으로 전기 접촉을 위해 제공된 콘택 면과 비교하여 적어도 측면 방향으로 비교적 작은 연장부를 갖는 콘택 층의 영역을 의미하는 것으로 이해된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩은 전류 분배 층을 갖는다. 상기 전류 분배 층은 제1 콘택 층과 전기 전도성으로 연결되어 있다. 예를 들어, 전류 분배 층은 제1 콘택 층에 직접 인접해 있다. 예를 들어, 제1 콘택 층은 반도체 칩의 평면도에서 볼 때, 전류 분배 층 내에 완전히 배치되어 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩은 접속 층을 갖는다. 상기 접속 층은 예를 들어, 전류 분배 층을 통해서 제1 콘택 층과 전기 전도성으로 연결되어 있다. 특히, 접속 층은 반도체 몸체, 특히 제1 반도체 층에 직접 인접해 있다. 예를 들어, 접속 층은 어느 위치에서도 제1 콘택 층에 직접 인접하지 않는다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩은 절연 층을 갖는다. 상기 절연 층은 예를 들면, 유전체 재료를 함유한다. 유전체 재료는 전하 캐리어가 일반적으로 ― 즉, 예를 들어 통상적인 작동 전류의 경우에 ― 자유롭게 이동하지 않는 전기적으로 약하거나 비전도성인 비금속 재료이다. 절연 층은 예를 들면, 다음 재료들 중 적어도 하나의 재료를 함유한다: 질화규소, 이산화규소, 산질화규소, 산화알루미늄, 산화티타늄, 산화탄탈, 산화니오븀.
절연 층은 예를 들면, 평면도에서 볼 때, 반도체 칩의 전체 베이스 면적의 30% 이상, 예를 들어 50% 이상, 70% 이상 또는 90% 이상을 덮는다. 예를 들어, 절연 층은 평면에서 볼 때, 반도체 칩의 전체 베이스 면적의 최대 99%를 덮는다.
예를 들어, 절연 층은 국부적으로, 특히, 수직 방향에서 볼 때 접속 층과 전류 분배 층 사이에 배치되어 있다. 따라서 절연 층에 의해, 접속 층과 전류 분배 층 사이의 직접적인 수직 전류 경로가 적어도 국부적으로 저지된다.
예를 들어, 절연 층은 제1 콘택 층과 제2 콘택 층 사이에 수직 방향으로 배치되어 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에서, 방사선 방출 반도체 칩은 방사선을 발생시키기 위해 제공된 활성 영역을 갖는 반도체 몸체를 포함한다. 반도체 칩은 반도체 칩의 전기 접촉을 위한 제1 콘택 면 및 상기 제1 콘택 면과 연결된 제1 콘택 핑거 구조를 갖는 제1 콘택 층을 포함한다. 상기 반도체 칩은, 상기 반도체 칩의 외부 전기 접촉을 위한 제2 콘택 면 및 상기 제2 콘택 면과 연결된 제2 콘택 핑거 구조를 갖는 제2 콘택 층을 포함하며, 이 경우 상기 제1 콘택 핑거 구조와 제2 콘택 핑거 구조는 반도체 칩의 평면에서 볼 때, 국부적으로 중첩된다. 반도체 칩은, 제1 콘택 층과 전기 전도성으로 연결된 전류 분배 층을 포함한다. 반도체 칩은 상기 전류 분배 층을 통해서 제1 콘택 층과 전기 전도성으로 연결된 접속 층을 포함한다. 반도체 칩은 유전체 재료를 함유하는 절연 층을 포함하고, 이 경우 상기 절연 층은 국부적으로 접속 층과 전류 분배 층 사이에 배치되어 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 접속 층의 면적의 30% 이상으로 접속 층을 덮는다. 예를 들어, 절연 층은 50% 이상으로, 70% 이상으로 또는 90% 이상으로 접속 층을 덮는다. 따라서 절연 층은 넓은 면적에 걸쳐 접속 층을 덮을 수 있다. 예를 들어, 절연 층은 접속 층을 최대 95% 또는 최대 99%를 덮는다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 적어도 하나의 개구를 갖는다. 예를 들어, 접속 층과 전류 분배 층은 상기 개구 내에서 서로 인접해 있다. 바꾸어 말하면, 접속 영역과 전류 분배 층은 개구 영역에서 서로 전기적으로 연결되어 있다. 특히, 접속 층과 전류 분배 층은 적어도 하나의 개구에서만 서로 인접해 있다. 예를 들어, 개구는 그의 전체 원주를 따라 절연 층의 재료에 의해 둘러싸여 있다. 예를 들어, 개구는 적어도 국부적으로 전류 분배 층의 재료로 채워진다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 다수의 개구를 갖는다. 개구의 위치를 통해서 반도체 칩의 제조 시, 전류 분배 층이 접속 층에 인접하는 위치를 설정할 수 있다. 예를 들어, 개구들은 그들의 분포 밀도 및/또는 크기와 관련하여, 측면 방향으로 균일한 전류 인가가 반도체 칩 내로 전달되도록 형성되어 있다. 예를 들어, 인접한 2개의 개구 사이 간격은 5㎛ 이상 60㎛ 이하이며, 예를 들면, 20㎛ 이상 50㎛ 이하이다. 특히, 개구들의 직경은 0.5㎛ 이상 20㎛ 이하, 예를 들면, 2㎛ 이상 6㎛ 이하이다. 직경은 둥글지 않은 개구의 경우 가장 긴 측면 연장부로 이해된다. 개구들은 또한, 그 형상 및/또는 크기와 관련하여 서로 상이 할 수 있다. 예를 들어, 반도체 칩의 에지 영역에는 반도체 칩의 중앙 영역의 개구보다 큰 하나 이상의 개구가 제공될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 필터층으로서 형성되어 있고, 이 필터층은 제1 각도 범위 내에서 입사되는 방사선을 주로 투과시키고, 그리고 제2 각도 범위 내에서 입사되는 방사선을 주로 반사시킨다. "주로"라는 표현은 특히, 방사선의 60% 이상이 투과되거나 반사된다는 것을 의미한다.
특히, 수직 방향을 기준으로 제1 각도 범위의 각도는 제2 각도 범위의 각도보다 작다. 따라서 비교적 가파른 각도에서 절연 층에 입사되는 방사선은 주로 투과되는 반면, 비교적 평탄하게 입사되는 방사선은 주로 반사된다. 따라서 비교적 평탄한 프로파일로 인하여 어떠한 경우라도 반도체 칩으로부터 분리될 수 없는 방사선 성분은 이미 절연 층에서 제지된다. 절연 층 다음에 배치된 층들, 예를 들어 전류 분배 층에서의 방사선 흡수 손실이 감소될 수 있다.
예를 들어, 제1 각도 범위와 제2 각도 범위 사이의 경계는 반도체 몸체의 굴절률 및 주변 매질의 굴절률로부터 도출될 수 있는 전반사의 임계각에 의해 결정된다. 이 경우 제1 각도 범위는 상기 제한보다 작은 각도가 포함한다. 그러나 제2 각도 범위는 상기 제한보다 큰 각도를 포함한다.
특히, 필터층으로서 형성된 절연 층은 단일 층으로 이루어질 수 있다. 이것은 특히, 절연 층이 균질하게 형성되고, 예를 들어 단일 유전체 재료로 형성된다는 것을 의미한다. 유전체 재료는 바람직하게는 조절된 굴절률을 가지며, 이 경우 "조절된"이라는 표현은 유전체 재료의 굴절률이 절연 층을 둘러싸는 매체의 굴절률보다 크거나 같다는 것을 의미한다. 주변 매질은 반도체 몸체로부터 시작하여, 절연 층 다음에 배치되어 있다. 주변 매질은 반도체 몸체를 둘러싸고, 특히 보호 기능을 갖는 요소들을 포함한다. 예를 들어, 반도체 몸체는 주변 매질로서 패시베이션 층 및/또는 인캡슐레이션을 가질 수 있다.
대안적인 형성 예에서, 특히 필터층으로서 형성된 절연 층은 다층으로 형성되고, 굴절률이 서로 상이한 적어도 2개의 서브 층을 갖는다. 필터층은 바람직하게는 더 높은 굴절률 및 더 낮은 굴절률을 갖는 교대하는 서브 층들로 이루어진 층 시퀀스를 포함한다. 특히, 더 높은 굴절률을 갖는 서브 층은 더 낮은 굴절률을 갖는 서브 층보다 작은 두께를 갖는다.
바람직하게는, 특히 필터층으로서 형성된 절연 층은 400nm 이상 800nm 이하의 두께를 갖는다. 절연 층의 두께를 결정할 때에는, 한편으로는 단층 구조에서보다 절연 층의 다층 구조에서 더 큰 생산 비용이 절제되고, 다른 한편으로는 그럼에도 불구하고 경우에 따라 본 경우 단층 구조보다 다층 구조를 통해 원하는 필터 특성이 더 잘 달성될 수 있다는 것에 유의해야 한다. 400nm 이상 800nm 이하의 두께에 의해 제조 비용과 필터 특성 사이 적절한 절충이 달성될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 접속 층 및 전류 분배 층에 인접한다. 따라서 접속 층과 전류 분배 층 사이에는 절연 층을 제외하고 수직 방향으로 적어도 국부적으로 더 이상의 층이 없다. 바꾸어 말하면, 절연 층은 적어도 국부적으로 접속 층과 전류 분배 층 사이에 배치된 유일한 층이다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 접속 층은 전류 분배 층보다 작은 두께를 갖는다. 예를 들어, 전류 분배 층은 접속 층의 두께의 적어도 두 배이다. 예를 들면, 접속 층의 두께는 3㎚ 이상 30㎚ 이하이고, 예를 들어, 5㎚ 이상 25㎚ 이하이다. 전류 분포 층의 두께는, 예를 들면 30㎚ 이상 200㎚ 이하이고, 예를 들어, 50㎚ 이상 150㎚ 이하이다. 특히, 더 큰 두께로 인해, 전류 분배 층은 접속 층보다 큰 횡 전도성을 특징으로 한다. 이와 달리 접속 층은 더 작은 두께로 인해, 접속 층을 통과하는 방사선에 대해 더 낮은 흡수 손실도 갖는다.
전류 분배 층에서의 방사 흡수 손실은 특히, 필터층으로서 작용하는 절연 층에 의해 감소될 수 있다. 바꾸어 말하면, 접속 층과 전류 분배 층, 그리고 특히 수직 방향으로 그 사이에 배치된 절연 층의 조합에 의해, 낮은 흡수 손실과 함께 높은 횡 전도성이 달성된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 제2 콘택 핑거 구조의 전체 면적의 50% 이상이 제1 콘택 핑거 구조와 중첩된다. 바꾸어 말하면, 제2 콘택 핑거 구조에 의해 덮인 면적의 적어도 절반이 제1 콘택 핑거 구조에 의한 전류 분배에도 이용된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 몸체는 활성 영역을 통해 방사선 출력 면으로부터 연장되는 적어도 하나의 홈을 포함한다. 특히, 홈 내의 제2 콘택 층은 반도체 몸체에 전기 전도성으로 연결되어 있다. 예를 들어, 제2 콘택 층은 반도체 몸체, 특히 제2 반도체 층에 직접 인접해 있다. 예를 들어, 홈 내에는 적어도 국부적으로 절연 층 및/또는 전류 분배 층의 재료가 배치되어 있다.
그러나 홈은 제2 콘택 층의 재료로 완전히 채워질 수도 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 절연 층은 제1 콘택 층과 제2 콘택 층 사이에 배치되어 있다. 따라서 절연 층은 제1 및 제2 콘택 층 사이의 전기적 분리를 위해 사용되며, 그 결과 특히 이들 콘택 층 사이에는 직접적인 전류 경로가 없다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 반도체 칩의 어느 위치에도 제1 콘택 층과 반도체 몸체 사이에 직접적인 수직 전류 경로가 없다. 따라서 제1 콘택 층으로부터 반도체 몸체로의 전하 캐리어 주입은 제1 콘택 층의 바로 아래에서가 아니라, 상기 제1 콘택 층으로부터 이격되어 측면 방향으로 일어난다. 이로 인해 활성 영역에서 제1 콘택 층 바로 아래에서 발생되는 방사선의 비율을 감소되고, 방사선 출구에서는 제1 콘택 층에 의해 방지된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 유전체 미러 층은 국부적으로 반도체 몸체와 전류 분배 층 사이에 배치되어 있다. 예를 들어, 유전체 미러 층은 다수의 층 쌍을 포함하며, 이 경우 층 쌍의 층들은 그들의 굴절률과 관련하여 서로 상이하다. 예를 들어, 유전체 미러 층은 3개 이상 10개 이하의 서브 층을 포함하고, 이 경우 서로 인접하는 서브 층들은 굴절률이 서로 상이하다. 바람직하게는, 유전체 미러 층은 더 높은 굴절률과 더 낮은 굴절률을 갖는 교대하는 서브 층들로 이루어진 층 시퀀스를 포함한다. 특히, 더 높은 굴절률을 갖는 서브 층은 더 낮은 굴절률을 갖는 서브 층보다 작은 두께를 갖는다.
특히, 유전체 미러 층은 제1 및/또는 제2 콘택 층에서의 흡수 손실을 방지하기 위해 제공되어 있다.
특히, 유전체 미러 층은 특히, 국부적으로 홈들의 측면을 덮는다. 예를 들어, 유전체 미러 층은 수직 방향으로 국부적으로 접속 층과 전류 분배 층 사이에, 특히 접속 층과 절연 층 사이에 배치되어 있다. 이로 인해 홈의 측면에서는 방사선이 반도체 몸체로부터 빠져 나오고, 이어서 제1 콘택 층 및/또는 제2 콘택 층에서 흡수 손실이 발생하는 것이 방지된다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 상기 유전체 미러 층은 상기 반도체 칩의 평면도에서 볼 때, 국부적으로 제1 콘택 층 및 제2 콘택 층과 중첩된다. 따라서 제1 콘택 층과 제2 콘택 층 모두에서 방사선 흡수가 방지되거나, 또는 적어도 감소될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 접속 층 및/또는 전류 분배 층은 TCO 재료를 함유한다.
투명 전도성 산화물(transparent conductive oxides, "TCO")은 투명 전도성 재료들은 산화아연, 산화주석, 산화카드뮴, 산화티타늄, 산화인듐 또는 산화 인듐 주석(ITO)과 같은 금속 산화물이다. 예를 들어, ZnO, SnO2 또는 In2O3과 같은 이원 금속 산화 화합물 이외에, 또한 TCO 그룹에는 예컨대, Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 또는 In4Sn3O12 또는 상이한 투명 전도성 산화물의 혼합물과 같은 삼원 금속 산소 화합물도 속한다. 또한, TCO는 반드시 화학량론적 조성에 상응하는 것은 아니며, p형 또는 n형 도핑될 수도 있다.
접속 층 및 전류 분배 층은 동일한 재료로 형성될 수 있다. 대안적으로, 접속 층과 전류 분배 층은 서로 상이한 재료 조성을 가질 수도 있다. 예를 들어, 콘택 층은 반도체 몸체에 대한 우수한 접촉 저항과 관련하여 그리고/또는 전류 분배 층은 활성 영역에서 생성된 방사선에 대한 높은 투과율과 관련하여 선택될 수 있다.
방사 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 유전체 미러 층은 국부적으로 반도체 몸체와 상기 제2 콘택 층 사이에 배치되어 있다. 예를 들어, 유전체 미러 층은 제2 콘택 층이 반도체 몸체에 직접 인접하는 리세스를 갖는다. 유전체 미러 층에 의해서는, 활성 영역에서 생성된 방사선이 제2 콘택 층에 의해 흡수되는 것이 적어도 국부적으로 방지될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 제2 콘택 층은 미러 층을 갖는다. 예를 들어, 은 또는 알루미늄이 미러 층에 적합하다. 은에 의해서는 가시 스펙트럼 범위에서 특히 높은 반사율을 얻을 수 있다. 예를 들어, 미러 층의 두께는 300nm 이상 2㎛ 이하이다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 제2 콘택 층은 콘택 형성 층을 갖는다. 콘택 형성 층은, 반도체 몸체, 특히 제2 반도체 층과의 우수한 옴 접촉을 형성하기 위해 제공되어 있다. 예를 들어, 콘택 형성 층은 3nm이상 100nm 이하의 두께를 갖는다. 콘택 형성 층은 특히, 미러 층과 제2 반도체 층 사이에 배치되어 있다. 따라서 미러 층에는 예를 들어, 은에서부터 n형 질화물 화합물 반도체 재료까지 원래 반도체 몸체에 비교적 열악한 접촉을 형성할 수 있는 재료도 적합하다. 예를 들어, 콘택 형성 층은 ITO 또는 ZnO와 같은 TCO 재료를 함유한다. 특히, 콘택 형성 층을 위한 TCO 재료 및 미러 층을 위한 은에 의해서는 높은 반사율과 동시에 제2 반도체 층에 대한 우수한 전기 접촉을 특징으로 하는 콘택 층이 실현될 수 있다.
방사선 방출 반도체 칩의 적어도 하나의 실시 형태에 따르면, 제2 콘택 층은 배리어 층을 갖는다. 특히, 미러 층은 콘택 형성 층과 상기 배리어 층 사이에 배치되어 있다. 배리어 층으로는, 예를 들면, Ti, Pt, Cu 또는 Au와 같은 금속 또는 ITO, ZnO와 같은 TCO 재료가 적합하다. 예를 들어, 배리어 층은 30nm 이상 400nm 이하의 두께를 갖는다. 배리어 층에 의해서는 미러 층이 인캡슐레이션될 수 있다. 따라서 미러 층에는 예를 들어 수분으로 인해 마이그레이션(migration) 위험이 존재하는 재료도 적합하다.
언급된 재료 및/또는 적어도 하나 또는 모든 층이 또한 제1 콘택 층에 사용될 수 있다.
기술된 방사선 방출 반도체 칩에 의해서는 특히, 하기의 효과가 달성될 수 있다.
금속층, 예를 들어 제1 콘택 층 또는 제2 콘택 층이 반도체 칩에 직접 인접한 영역들이 감소된다. 그 결과 동일한 작동 전류에서 방사선 방출 반도체 칩의 밝기가 증가한다.
절연 층에 의해서는, 특히 전류 분배 층에서 흡수 손실이 감소된다. 높은 분로 전도성과 관련하여 비교적 두꺼운 전류 분배 층을 사용하는 경우에도 흡수 손실은 절연 층에 의해 감소된다. 특히, 절연 층은 각도 선택 필터층의 기능을 충족할 수 있다.
반도체 칩의 작동 중에 가장 큰 전류 밀도가 발생하는 영역들은 절연 층의 적어도 하나의 개구에 의해 조정 가능하다. 특히, 이들 영역은 제1 콘택 층으로부터 측면 방향으로 이격될 수 있다. 예를 들어, 가장 큰 전류 밀도가 발생하는 영역들은 또한 제1 콘택 핑거 구조로부터 측 방향으로 이격될 수 있다.
결과적으로, 활성 영역에서 발생된 광의 양은 증가하고, 높은 작동 전류("드루프(droop)"로도 지칭됨)에서의 효율 손실은 감소된다. 반도체 칩의 방사선 출력 면에서 더 높은 전류 밀도 분포 및 그에 따른 균일한 광 분포는 또한 하류에 배치된 방사선 변환 물질의 효과도 증가시키며, 이로 인해 이러한 방사선 방출 반도체 칩을 갖는 소자의 밝기가 더욱 증가된다.
또한, 제2 콘택 층에서의 흡수 손실도, 예를 들면 유전체 미러 층에 의해 방지될 수 있다. 반도체 칩의 측면 상에, 예를 들어 홈의 측면 상에 유전체 미러 층을 배치함으로써, 제2 콘택 층에서의 흡수 손실이 더욱 방지되거나 적어도 감소될 수 있다.
제2 콘택 층 자체는 매우 적은 흡수 손실, 특히 콘택 형성 층과 미러 층을 갖는 다층 구조를 특징으로 할 수 있다. 마이그레이션 효과는 배리어 층에 의해 억제될 수 있으며, 그 결과 미러 층에 대한 재료 선택에서 자유도가 증가된다.
추가의 형성 예들 및 합목적성은 도면들과 관련한 실시 예들의 하기 설명으로부터 드러난다.
도면부에서:
도 1a, 도 1b 및 도 1c는 방사선 방출 반도체 칩의 제1 실시예로서, 이때 도 1a는 개략적인 단면도로, 도 1b는 개략적인 단면도로 그리고 도 1c는 도 1b의 단면도의 커트-아웃을 확대한 도면으로 도시하고;
도 2a 내지 도 2c는 방사선 방출 반도체 칩의 전류 밀도 분배에 대한 시뮬레이션 결과로서, 이때 도 2a는 본 발명에 따른 그리고 도 2b 및 2c는 비교 구조들에 따른 방사선 방출 반도체 칩의 전류 밀도 분배에 대한 시뮬레이션 결과를 도시하며;
도 3은 방사선 방출 반도체 칩의 제2 실시 예의 개략적인 단면도로 도시하고; 그리고
도 4는 방사선 방출 반도체 칩의 제3 실시 예를 개략적인 단면도로 도시한다.
도면들에서 동일한, 동일한 형태의 또는 동일하게 작용을 하는 소자들에는 동일한 도면 부호들이 제공되었다.
도면들은 각각 개략적인 도시로 표현되며, 따라서 반드시 척도에 맞는 것은 아니다. 오히려 비교적 크기가 작은 소자들 및 층 두께는 명확성을 위해 과도하게 크게 도시될 수 있다.
도 1a에는 방사선 방출 반도체 칩(1)의 제1 실시 예를 도시되어 있으며, 이 경우 도 1b는 상기 반도체 칩의 커트-아웃을 단면도로 도시한다. 평면도에서 볼 때, 상기 방사선 방출 반도체 칩은 예를 들면, 도 2a에 도시된 바와 같이 형성될 수 있다.
방사선 방출 반도체 칩(1)은 반도체 층 시퀀스를 갖는 반도체 몸체(2)를 갖는다. 반도체 몸체(2)는 특히, 제1 도전형(예를 들어, p형)의 제1 반도체 층(21)과 상기 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 제2 반도체 층(22) 사이에 배치된, 방사선을 발생시키기 위해 제공된 활성 영역을 포함한다. 반도체 몸체(2)는, 특히, 상기 활성 영역(20)은 바람직하게는 Ⅲ-Ⅴ-화합물 반도체 재료, 특히, 질화물-화합물 반도체 재료를 기반으로 한다.
"질화물-화합물 반도체 재료를 기반으로 하는"이라는 표현은 반도체 영역들 중 적어도 하나의 층이 질화물-III/V-화합물 반도체 재료, 바람직하게는 AlnGamIn1 -n-m을 함유하며, 이 경우 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n + m ≤ 1이다. 이 경우 상기 재료는 반드시 상기 식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 하나 이상의 도펀트 및 추가 성분을 가질 수 있으며, 상기 추가 성분은 AlnGamIn1 -n-mN 재료의 특징적인 물리적 특성을 실제로 변경하지 않는다. 그러나 간단함을 목적으로 상기 일반식은, 주요 성분들이 부분적으로 소량 다른 물질로 대체될 수 있더라도 결정 격자(Al, Ga, In, N)의 주요 성분만을 포함한다.
반도체 몸체(2)는 캐리어(29) 상에 배치되어 있다. 특히, 상기 캐리어는 반도체 몸체의 반도체 층 시퀀스를 위한 성장 기판이다. 질화물-화합물 반도체 재료를 기반으로 하는 반도체 몸체의 경우, 예를 들어 사파이어, 탄화규소 또는 질화갈륨이 성장 기판으로 적합하다.
캐리어(29)로부터 떨어져서 마주보는 방사선 출력 면(28) 상에는 제1 콘택 층(3) 및 제2 콘택 층(4)이 배치되어 있다. 상기 제1 콘택 층(3)은 제1 반도체 층(21)의 외부 전기 접촉을 위한 제1 콘택 면(31)을 갖는다. 상기 제2 콘택 층(4)은 제2 반도체 층의 외부 전기 접촉을 위해 제공된 제2 콘택 면(41)을 갖는다.
제1 콘택 층(3)은 또한, 제1 접촉 표면(31)에 연결된 제1 콘택 핑거 구조(35)를 갖는다. 이에 상응하게 제2 콘택 층(4)은 제2 콘택 면(41)에 전기 전도성으로 연결된 제2 콘택 핑거 구조(45)를 갖는다.
도 2a에 도시된 실시 예에서, 콘택 핑거 구조(35, 45)들은, 개별 콘택 면(31, 41)으로부터 시작하는 2개의 콘택 핑거를 각각 포함한다. 콘택 핑거들은 각각 꺾임을 가지므로 상기 두 콘택 핑거는 함께 프레임형 구조를 형성한다. 그러나 이와 달리, 다른 구조들, 예를 들어, 국부적으로 만곡되어 연장되는 콘택 핑거, 빗 모양의 형성 예 또는 잎의 맥상과 유사한 콘택 핑거 구조들의 형성 예도 고려될 수 있다. 콘택 핑거의 수 또한 넓은 한도 내에서 변경 가능하다. 제1 콘택 핑거 구조(35) 및 제2 콘택 핑거 구조(45)의 콘택 핑거의 수는 서로 다를 수 있다. 예를 들어, 제1 콘택 핑거 구조의 콘택 핑거 수는 제2 콘택 핑거 구조의 콘택 핑거 수보다 크다.
제1 콘택 핑거 구조(35) 및 제2 콘택 핑거 구조(45)는 방사선 방출 반도체 칩의 평면도에서 볼 때 중첩된다. 이러한 방식으로 어떠한 경우라도 제2 콘택 핑거 구조(45)의 형성을 위해 활성 영역(20)이 제거되는 반도체 칩의 영역들은 제1 반도체 층(21)의 전기 접촉을 위한 전류 분배에도 사용될 수 있다.
설명된 실시 예와 달리, 제1 콘택 핑거 구조(35) 및 제2 콘택 핑거 구조(45)는 또한, 더 작은 백분율로도 중첩될 수 있다. 예를 들어, 제1 콘택 핑거 구조(35)는 그의 주 연장 축의 적어도 절반에 걸쳐 제2 콘택 핑거 구조(45)와 중첩되지 않는 하나 이상의 콘택 핑거를 가질 수 있다.
제2 콘택 층(4), 특히 제2 콘택 핑거 구조(45)는 반도체 몸체의 홈(25) 내에서 제2 반도체 층(22)에 인접한다. 상기 홈에 의해서는, 즉 제1 반도체 층(21)에 의해 덮인 제2 반도체 층(22)이 국부적으로 제2 콘택 층(4)과 접촉을 위해 노출된다.
제1 콘택 층(3)과 제2 콘택 층(4) 사이에는 수직 방향으로 보면, 절연 층(6)이 배치되어 있다. 상기 절연 층(6)은 국부적으로 반도체 몸체(2)의 방사선 출력 면(28)을 덮는다. 도시된 실시 예에서, 절연 층(6)은 또한 홈(25)의 측면(250)들을 덮는다.
반도체 칩(1)은 제1 콘택 층(3)과 전기 전도성으로 연결된 전류 분배 층(51)을 더 구비한다. 또한, 방사선 방출 반도체 칩(1)은 접속 층(52)을 포함한다. 상기 접속 층(52)은 상기 전류 분배 층(51)을 통해 제1 콘택 층에 전기 전도성으로 연결되어 있다. 전류 분배 층(51)과 접속 층(52) 사이에는, 국부적으로 절연 층(6)이 배치되어 있다(특히 수직 방향으로 보면).
절연 층(6)은 전류 분배 층(51)과 접속 층(52)이 서로 인접하는 다수의 개구(60)를 갖는다. 방사선 방출 반도체 칩의 작동 중에, 상기 반도체 칩에 인가되는 전류 밀도는 개구(60) 아래에서 수직인 영역에서 가장 높다. 즉, 전류 밀도가 가장 높은 영역들은 절연 층(6)의 개구들을 통해 정의될 수 있다. 이와 달리 전류 배분 층(51)과 접속 층(52) 사이에 절연 층이 형성되지 않는 경우에는, 제1 콘택 층(3) 주위 영역에서 전류 밀도가 가장 높을 것이다. 반면에 콘택 층(3)으로부터 더 멀리 떨어진 측면 영역들에서는, 비교적 적은 전하 캐리어 주입만 일어날 것이다.
개구(60)들은 가장 균질한 전류 밀도 분포가 측면 방향으로 이루어지도록 측면 방향으로 적절하게 배열되어 있다. 특히, 방사선 출력 면(28) 상에서 개구들의 배치는 또한, 매우 균일한 전류 밀도 분포가 발생되도록 전류 분배 층(51)과 접속 층(52)의 각각의 재료 파라미터에 기반하여 선택된다.
예를 들어, 방사선 출력 면(28)의 에지 영역들은 방사선 출력 면의 중앙 영역들보다 더 많은 개구를 가질 수 있다. 개구들 사이 거리는 20㎛ 이상 50㎛ 이하일 수 있다. 개구들의 적합한 직경은 특히, 1㎛ 이상 15㎛ 이하이며, 예를 들면, 2㎛ 이상 6㎛ 이하이다.
개구(60)들에도 불구하고, 절연 층(6)은 반도체 칩의 평면도에서 볼 때 예컨대, 접속 층의 면적의 30% 이상으로, 50% 이상으로 또는 70% 이상으로 넓게 접속 층을 덮을 수 있다. 예를 들어, 절연 층은 접속 층(52)을 최대 90% 또는 최대 95%를 덮는다.
접속 층(52)은 전류 분배 층(51)보다 작은 두께를 갖는다. 상기 전류 분배 층(51)과는 대조적으로, 접속 층(52)은 높은 분로 전도성을 가질 필요가 없다. 접속 층(52)의 두께가 비교적 얇기 때문에, 접속 층에서의 흡수 손실이 감소될 수 있다.
활성 영역(20)으로부터 볼 때, 전류 분배 층(51) 앞에는 적어도 국부적으로 절연 층(6)이 배치되어 있다. 절연 층(6)은 특히, 필터층의 기능을 충족할 수 있으며, 이 경우 상기 필터층은, 활성 영역(20)의 주 연장 평면에 대한 법선에 비교적 큰 각도로 연장되는 방사선에 있어서, 상기 법선에 대해 비교적 작은 각도로 입사되는 방사선보다 더 높은 반사율을 갖는다. 전반사로 인해 어떠한 경우라도 반도체 칩(1)으로부터 벗어날 수 없는 방사선 성분은 이미 절연 층(6)에서 전반적으로 손실 없이 반사될 수 있다. 따라서 전류 분배 층(51)에서의 흡수 손실이 감소될 수 있다. 절연 층은 예를 들면, 평면에서 볼 때 반도체 칩의 전체 베이스 면적의 적어도 50%, 예를 들면, 적어도 70% 또는 적어도 90%를 덮을 수 있다. 따라서 흡수 손실은 절연 층(6)에 의해 특히 효율적으로 방지될 수 있다.
특히, 제1 각도 범위의 방사선에 있어서 전송은 종래의 반도체 칩에 비해 증가될 수 있다. 이 경우 제1 각도 범위는 0° ≤ α ≤ αtot의 식을 갖는 각도를 나타내며, 이 경우 αtot는 전반사의 임계각을 제시한다. 임계각 αtot보다 큰, 즉 αtot ＜ α ≤ 90°의 식을 갖는 제2 각도 범위 내에서 각도 α일 때, 기술된 반도체 칩에서 흡수가 종래의 반도체 칩에 비해 현저히 감소된다. 제1 각도 범위는 수직 방향에 평행한 주 축을 갖는 원뿔형 영역이다. 전반사(αtot)의 임계각은 반도체 몸체(2)의 굴절률과 주변 매질의 굴절률로부터 결정되는데, 이 경우 예를 들어, 굴절률 n = 2.5를 갖는 GaN으로 형성된 반도체 몸체(2)와 굴절률 n = 1.55를 갖는 주변 매질의 경우, 임계각 αtot = arcsin(1.55/2.5) = 38.3°가 나타난다.
특히 효율적인 필터링 효과는 더 낮은 굴절률과 더 높은 굴절률을 갖는 층들의 교대 배열을 갖는 절연 층의 다층 형성 예로부터 주어질 수 있다. 그러나 단층 절연 층을 사용하더라도 이미 필터링 효과가 달성될 수 있다.
캐리어(29)로부터 떨어져서 마주보는 면 상에서, 방사선 방출 반도체 칩(1)은 국부적으로 패시베이션 층(7)에 의해 폐쇄될 수 있다. 특히, 상기 패시베이션 층은 습기, 먼지 또는 기계적 응력과 같은 외부 응력으로부터 반도체 몸체를 보호하는 역할을 한다.
상기 전류 배분 층(51)과 접속 층(52)은 각각 동일한 재료 또는 서로 다른 재료들을 포함할 수 있다. 바람직하게 상기 전류 분배 층과 접속 층은 TCO 재료, 예를 들어 ITO를 함유한다.
제1 콘택 층(3) 및 제2 콘택 층(4) 또는 이들 중 적어도 하나의 서브 층은 각각 금속성으로 형성될 수 있다. 이로 인해 반도체 칩(1)의 외부 전기 접촉이 단순화된다.
제2 콘택 층(4)의 가능한 다층 형성 예는 도 1c에 개략적으로 도시되어 있다.
제2 콘택 층은 콘택 형성 층(42), 미러 층(43) 및 배리어 층(44)을 갖는다.
예를 들어, 은 또는 알루미늄은 미러 층에 적합하다. 은에 의해서는 가시 스펙트럼 범위에서 특히 높은 반사율을 얻을 수 있다. 예를 들어, 미러 층의 두께는 300nm 이상 2㎛ 이하이다.
콘택 형성 층(42)에 의해서는 반도체 몸체에 대한 우수한 옴 콘택이 형성될 수 있는데, 특히 원래 반도체 몸체에 대해 비교적 불량한 콘택을 형성할 수 있는 미러층(43)을 위한 재료 사용 시에도, 예를 들면, n형 질화물-화합물 반도체 재료 대해 은 사용 시에도 우수한 옴 콘택이 형성될 수 있다. 예를 들어, 콘택 형성 층의 두께는 3nm 이상 100nm 이하이다. 콘택 형성 층은 특히, 미러 층과 제2 반도체 층 사이에 배치되어 있다. 예를 들어, 콘택 형성 층은 예를 들면, ITO 또는 ZnO와 같은 TCO 재료를 함유한다. 특히, 콘택 형성 층을 위한 TCO 재료 및 미러 층을 위한 은에 의해서는 제2 콘택 층(4)이 높은 반사율과 동시에 제2 반도체 층에 대해 우수한 전기 접촉을 특징으로 할 수 있다.
배리어 층(44)에는 예를 들면, Ti, Pt, Cu 또는 Au와 같은 금속 또는 ITO, ZnO와 같은 TCO 재료가 적합하다. 예를 들어, 배리어 층은 30nm 이상 400nm 이하의 두께를 갖는다. 미러 층(43)은 배리어 층에 의해 인캡슐레이션될 수 있다. 따라서 미러 층에는, 예를 들면 수분으로 인해 마이그레이션 위험이 있는 재료, 특히 은도 적합하다.
제1 콘택 층(3)은 또한 다층으로 형성될 수 있고, 제2 콘택 층과 관련하여 설명된 재료들 중 적어도 하나를 가질 수 있다.
전술한 방사선 방출 반도체 칩(1)에 대한 측면 방향 전류 밀도 분포의 시뮬레이션 결과는 도 2a에 도시되어 있으며, 이 경우 높은 전류 밀도를 갖는 반도체 몸체의 영역들은 밝게 도시되고, 낮은 전류 밀도를 갖는 영역들은 어둡게 도시되어 있다. 콘택 핑거 구조(35)의 위치로부터, 접속 층(52)을 통해 반도체 몸체(2) 내부로의 전하 캐리어의 직접 주입의 측면 방향 분리에 의해서는 측면 방향으로의 전하 캐리어 밀도의 균일성이 상당히 증가될 수 있다.
이는 도 2b 및 도 2c에 도시된 비교 구조들에 대한 시뮬레이션 결과에 의해 명백해진다. 도 2c에 도시된 반도체 칩들의 경우, 제1 콘택 구조(91)와 제2 콘택 구조(92)는 서로 중첩되지 않고 나란히 배치되어 있다. 그 결과 반도체 칩(1)의 비교적 큰 면적 비율이 방사선 발생을 위한 콘택 구조(91, 92)의 큰 전체 면적 때문에 손실된다.
도 2b에 도시된 실시 예에서는, 반도체 칩의 평면도에서 볼 때 제1 콘택 구조(91)와 제2 콘택 구조(92)가 중첩된다. 금속이 차지하는 면적이 더 작기 때문에 흡수 손실도 감소된다. 그러나 위 아래로 중첩되어 배치된 콘택 웨브들 바로 근처에서 현저히 증가된 전류 밀도가 나타나는데, 그 이유는 전하 캐리어가 상기 콘택 웨브들 사이에서 최단 전류 경로를 선택하고, 그리고 반도체 칩의 구조가 본 발명과 달리 이에 대한 대책을 제공하지 않기 때문이다. 그러므로 측면 방향으로 균일한 전류 인가가 이루어지지 않는다.
이와 달리 기술된 방사선 발광 반도체 칩에 의해서는 종래 기술에 비해 흡수 손실을 현저히 최소화될 수 있을 뿐만 아니라 측면 방향으로의 전류 밀도 분포의 균일성도 증가될 수 있다.
도 3에 도시된 제2 실시 예는 실제로 도 1a, 1b 및 1c와 관련하여 설명된 제1 실시 예에 상응한다.
이와 달리, 방사선 방출 반도체 칩(1)은 추가적으로 유전체 미러 층(65)을 갖는다. 상기 유전체 미러 층(65)은 국부적으로 반도체 몸체(2)와 제1 콘택 층(3) 사이에 배치되어 있다. 특히, 유전체 미러 층(65)은 제1 콘택 층(3) 및 제2 콘택 층(4)과 중첩된다. 유전체 미러 층(65)은 리세스(650)를 갖고, 이 리세스 내에서 제2 콘택 층(4)은 반도체 몸체(2), 특히 제2 반도체 층(22)에 인접한다. 유전체 미러 층(65)은, 예를 들면, 다수의 층 쌍을 갖고, 이 경우 층 쌍의 층들은 각각 서로 다른 굴절률을 갖는다.
유전체 미러 층에는 특히, 설명의 일반적인 부분에서 절연 층과 관련하여 기술된 재료들이 적합하다. 유전체 미러 층의 개개의 서브 층들은 단순화를 위해 도면에 명시적으로 도시되어 있지 않다.
유전체 미러 층(65)에 의해, 제2 콘택 층(4)에서의 방사선 흡수가 방지될 수 있다. 이는 유전체 미러 층(65)에서 반사된 방사선을 지시하는 화살표(8)에 의해 예시된다. 또한, 유전체 미러 층(65)은 홈(25)의 측면(250)도 덮는다. 이로 인해 이 측면을 통해 나오는 방사선이 제1 콘택 층(3) 또는 제2 콘택 층(4)에서 흡수되는 것을 방지할 수 있다.
유전체 미러 층은 특히, 국부적으로 절연 층(6)과 반도체 몸체(2) 사이에 배치되어 있다. 또한, 유전체 미러 층(65)은, 수직 방향으로 보면, 국부적으로 전류 분배 층(51)과 접속 층(52) 사이에서 진행된다. 이와 달리, 유전체 미러 층(65)과 접속 층(52)은 서로 중첩되지 않고 배치될 수도 있다. 전류 분배 층(51)은 반도체 칩의 평면도에서 볼 때 유전체 미러 층(65)을 완전히 덮을 수 있다.
도 4에 도시된 제3 실시 예는 실제로 도 3과 관련하여 설명된 제2 실시 예에 상응한다.
이와 달리, 홈(25)은 유전체 미러 층(65)과 제2 콘택 층(4)의 재료로 완전히 또는 적어도 거의 완전히 채워진다. 제2 반도체 층(22)의 전기적 접촉은 본 실시 예에서 서로 인접하여 배치된, 유전체 미러 층(65)의 리세스(650)를 통해 이루어진다.
바람직하게 리세스(650)들의 측면 방향 연장부는 제2 콘택 핑거 구조(45)의 관련된 콘택 핑거의 측면 방향 주 연장 방향을 따라서도 제한된다. 따라서 리세스들은 그들의 전체 원주를 따라 유전체 미러 층의 재료에 의해 둘러싸인다. 바꾸어 말하면, 제2 콘택 핑거 구조(45)는 적어도 다수의 위치에서 관련된 콘택 핑거의 주 연장 방향을 따라 콘택 핑거의 주 연장 방향에 측면 횡 방향으로 유전체 미러 층의 재료에 의해 완전히 하층에 놓일 수 있다. 따라서 제2 콘택 층(4)에서의 방사선 흡수 손실이 더욱 감소될 수 있다.
또한, 도 4에는 캐리어(29)로부터 떨어져서 마주보는 반도체 몸체(2)의 측면 상에 패시베이션 층(7)이 형성되어 있다. 이 패시베이션 층은 도 3에 도시된 실시 예에서도 사용될 수 있다.
측면 방향으로, 홈(25)과 중첩된, 상기 제1 콘택 핑거 구조(35)의 콘택 핑거는 제2 콘택 핑거 구조(45)의 관련된 핑거 구조보다 작은 측면 연장부를 갖는다.
제2 콘택 핑거 구조에서의 흡수 손실이 더욱 감소될 수 있다.
본 특허 출원서는 독일 특허 출원서 10 2016 112 587.3호를 우선권으로 주장하며, 상기 우선권 문서의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
본 발명은 실시 예들을 참고한 설명에 의해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 상기 특징 또는 상기 특징 조합 자체가 특허청구범위 또는 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주된다.
1: 방사선 방출 반도체 칩
2: 반도체 몸체
20: 활성 영역
21: 제1 반도체 층
22: 제2 반도체 층
25: 홈
250: 측면
28: 방사선 출력 면
29: 캐리어
3: 제1 콘택 층
31: 제1 콘택 면
35: 제1 콘택 핑거 구조
4: 제2 콘택 층
41: 제2 콘택 면
42: 콘택 형성 층
43: 미러 층
44: 배리어 층
45: 제2 콘택 핑거 구조
51: 전류 분배 층
52: 접속 층
6: 절연 층
60: 개구
65: 유전체 미러 층
650: 리세스
7: 패시베이션
8: 화살표
91: 제1 콘택 구조
92: 제2 콘택 구조

Claims (20)

  1. 방사선 방출 반도체 칩(1)으로서,
    방사선을 발생시키기 위해 제공된 활성 영역(20)을 갖는 반도체 몸체(2);
    상기 반도체 칩의 외부 전기 접촉을 위한 제1 콘택 면(31) 및 상기 제1 콘택 면과 연결된 제1 콘택 핑거 구조(35)를 갖는 제1 콘택 층(3);
    상기 반도체 칩의 외부 전기 접촉을 위한 제2 콘택 면(41) 및 상기 제2 콘택 면과 연결된 제2 콘택 핑거 구조(45)를 갖는 제2 콘택 층(4) ― 이때 상기 제1 콘택 핑거 구조와 제2 콘택 핑거 구조는 상기 반도체 칩의 평면도에서 볼 때, 국부적으로 중첩됨 ―;
    상기 제1 콘택 층과 전기 전도성으로 연결된 전류 분배 층(51);
    상기 전류 분배 층을 통해 상기 제1 콘택 층과 전기 전도성으로 연결된 접속 층(52);
    유전체 재료를 함유하는 절연 층(6)
    을 포함하고,
    상기 절연 층은 국부적으로 상기 접속 층과 전류 분배 층 사이에 배치되고;
    상기 절연 층이 다수의 개구(60)를 갖고, 이 개구 내에서는 상기 접속 층과 전류 분배 층이 서로 인접하며;
    상기 개구들의 직경이 2㎛ 이상 6㎛ 이하이고; 그리고
    상기 반도체 칩의 에지 영역 내에는 반도체 칩의 중심 영역 내에 있는 개구들보다 큰 하나 또는 다수의 개구가 제공되며, 그리고/또는
    방사선 출력 면의 에지 영역은 방사선 출력 면의 중심 영역보다 더 많은 개구를 갖는,
    방사선 방출 반도체 칩.
  2. 제1항에 있어서,
    상기 절연 층이 접속 층의 면적의 30% 이상으로 상기 접속 층을 덮는,
    방사선 방출 반도체 칩.
  3. 제1항에 있어서,
    상기 개구들의 직경이 1㎛ 이상 20㎛ 이하인,
    방사선 방출 반도체 칩.
  4. 제1항에 있어서,
    상기 절연 층이 필터층으로서 형성되고, 이 필터층은 제1 각도 범위 내에서 입사되는 방사선을 주로 투과시키고, 제2 각도 범위 내에서 입사되는 방사선을 주로 반사시키는,
    방사선 방출 반도체 칩.
  5. 제1항에 있어서,
    상기 절연 층은 상기 접속 층과 전류 분배 층에 인접하는,
    방사선 방출 반도체 칩.
  6. 제1항에 있어서,
    상기 접속 층은 상기 전류 분배 층보다 작은 두께를 갖는,
    방사선 방출 반도체 칩.
  7. 제1항에 있어서,
    상기 제1 콘택 면과 제2 콘택 면이 외부 전기 접촉을 위해 상기 반도체 몸체의 방사선 출력 면(28)으로부터 접근 가능한,
    방사선 방출 반도체 칩.
  8. 제1항에 있어서,
    상기 제2 콘택 핑거 구조의 전체 면적의 50% 이상이 상기 제1 콘택 핑거 구조와 중첩된,
    방사선 방출 반도체 칩.
  9. 제1항에 있어서,
    상기 반도체 몸체가 방사선 출력 면으로부터 상기 활성 영역을 통해서 연장되는 하나 이상의 홈(25)을 가지며, 그리고 상기 제2 콘택 층은 상기 홈 내에서 상기 반도체 몸체와 전기 전도성으로 연결된,
    방사선 방출 반도체 칩.
  10. 제1항에 있어서,
    상기 절연 층이 상기 제1 콘택 층과 제2 콘택 층 사이에 배치된,
    방사선 방출 반도체 칩.
  11. 제1항에 있어서,
    상기 반도체 칩의 어느 위치에도 제1 콘택 층과 반도체 몸체의 직접적인 수직 전류 경로가 있지 않은,
    방사선 방출 반도체 칩.
  12. 제1항에 있어서,
    국부적으로 상기 반도체 몸체와 전류 분배 층 사이에 유전체 미러 층(65)이 배치된,
    방사선 방출 반도체 칩.
  13. 제12항에 있어서,
    상기 유전체 미러 층이 상기 반도체 칩의 평면도에서 볼 때, 국부적으로 상기 제1 콘택 층 및 제2 콘택 층과 중첩된,
    방사선 방출 반도체 칩.
  14. 제12항에 있어서,
    상기 유전체 미러 층이 국부적으로 상기 반도체 몸체와 제2 콘택 층 사이에 배치된,
    방사선 방출 반도체 칩.
  15. 제12항에 있어서,
    상기 유전체 미러 층이 더 높은 굴절률과 더 낮은 굴절률을 갖는 교대 서브 층들로 이루어진 층 시퀀스를 포함하는,
    방사선 방출 반도체 칩.
  16. 제1항에 있어서,
    상기 접속 층 및/또는 전류 분배 층이 TCO 재료를 함유하는,
    방사선 방출 반도체 칩.
  17. 제1항에 있어서,
    상기 제2 콘택 층이 콘택 형성 층(42), 미러 층(43) 및 배리어 층(44)을 가지며, 상기 미러 층은 상기 콘택 형성 층과 배리어 층 사이에 배치된,
    방사선 방출 반도체 칩.
  18. 제17항에 있어서,
    상기 콘택 형성 층이 TCO 재료를 함유하고, 그리고 상기 미러 층은 은을 함유하는,
    방사선 방출 반도체 칩.
  19. 삭제
  20. 삭제
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