JP6651023B2 - オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法 - Google Patents

オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法 Download PDF

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Description

本発明は、電磁放射の発生に特に適した活性ゾーンを備えた半導体ボディを有するオプトエレクトロニクス半導体チップに関する。さらに、本発明は、オプトエレクトロニクス半導体チップの製造方法に関する。
例えば、p側での電気接触用の透明導電層を有するオプトエレクトロニクス半導体チップが知られている。このコンタクト層が相対的に厚いことによって、良好な導電性を実現することができる一方、厚いコンタクト層に放射がいっそう吸収されるため、半導体チップの光学的性質にマイナスの影響がある。
特に半導体チップのコンタクト構造部において生じる吸収損失を従来の半導体チップと比較して減少したオプトエレクトロニクス半導体チップを提供することが解決すべき課題の1つである。
この課題は、本独立特許請求項の特徴を備えたオプトエレクトロニクス半導体チップによって解決される。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、主面、および主面を横断するように配置された少なくとも1つの側面を有する半導体ボディを備える。さらに、有利なことに、半導体ボディは、電磁放射を発生するための活性ゾーンを備える。ここで、「電磁放射」という用語は、特に、赤外線電磁放射、可視電磁放射、および/または紫外線電磁放射を示す。動作時、発生した放射の一部は、半導体ボディの主面を通過する。放射の他の一部を、半導体ボディの少なくとも1つの側面を通して出射することができる。側面の数は、半導体ボディの幾何学的形状によって決定される。半導体ボディの有利な実施形態では、半導体ボディは、メサ状領域を有する。メサ状領域の境界は、上側では主面によって、周囲ではいくつかの(特に、4つの)傾斜した側面によって定められている。これらの側面は、主面と、好ましくは90°超の角度を成している。さらに、この設計では、半導体ボディは、メサ状領域が配置された直方体領域を有することができる。特に、直方体領域は、いくつかの領域においてメサ状領域から突出している。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、導電性材料を含むコンタクト層を備える。コンタクト層は、好ましくは、半導体ボディの主面に位置している。さらに、半導体ボディに直接接するようにコンタクト層を主面に形成することが有利である。コンタクト層は、半導体ボディへの電気的接触を確立するように、また、動作時に半導体ボディに電流を注入するように設計されている。
本半導体チップの好ましい実施形態では、半導体ボディは、第1の導電型を有する第1の半導体領域と、第2の導電型を有する第2の半導体領域とを備える。活性ゾーンは、第1の半導体領域と第2の半導体領域との間に位置している。上記半導体領域はいずれも、それぞれの導電型を有する少なくとも一層の半導体層を、好ましくはそれぞれの導電型を有するいくつかの半導体層を有することができる。具体的には、コンタクト層が配置される主面は、第1の半導体領域の表面である。第1の半導体領域が特にp導電型であるため、コンタクト層は、p側において半導体ボディに電流を注入するように意図されている。
有利な実施形態では、メサ状領域は、第1の半導体領域、活性ゾーン、および第2の半導体領域の一部を含む。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、誘電材料を含むフィルタ層を備える。具体的には、フィルタ層は、コンタクト層に配置されている。誘電材料は、電気的に弱いまたは非導電性の非金属材料である。この材料の電荷担体は一般に、例えば通常の動作電流の範囲内では、自由に移動することができない。フィルタ層は、好ましくは、窒化ケイ素、二酸化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ニオブの少なくとも1つの材料を含む。
有利な実施形態によれば、フィルタ層は、単層からなる。具体的には、これは、フィルタ層が均質であり、例えば単一の誘電材料から作られていることを意味する。誘電材料は、適合された屈折率の利点を有する。ここで「適合された」とは、誘電材料の屈折率がフィルタ層の周囲の媒質の屈折率以上であることを意味する。周囲の媒質は、半導体ボディを基点としてフィルタ層の下流に配置されている。周囲の媒質は、半導体ボディを包囲する要素であって、特に保護機能を有する要素を含む。例えば、半導体ボディは、周囲の媒質としてパッシベーション層および/または封入部を有していてもよい。
代替的な実施形態では、フィルタ層は、多層化されており、屈折率が異なる少なくとも2層の部分層を有する。好ましくは、フィルタ層は、高屈折率の部分層と低屈折率の部分層とが交互に積層された積層体を備える。特に、高屈折率の部分層の厚さは、低屈折率の部分層の厚さより小さい。
好ましくは、フィルタ層の厚さは、400nm〜800nmである。フィルタ層の厚さを設定する際、一方では製造の労力(これは、単層構造より多重構造の場合に大きい)を限度内に確実に抑えなければならず、他方では、所望のフィルタ特性(これは、単層構造より多重構造によってより良好に実現可能である)を確実に実現しなければならない。400nm〜800nmの厚さにより、製造の労力とフィルタ特性との適当な折衷を実現することができる。本明細書において特定される値の範囲は、特に、特定される両端値を含んでいてもよい。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、導電性材料を含む導電層を備える。好ましくは、導電層は、フィルタ層に配置されている。導電層は、特に、主面全体に電流を分散するように設計されている。換言すれば、導電層は特に、相対的に良好な横方向の導電性を特徴とする。
少なくとも一実施形態によれば、導電層とコンタクト層とは、厚さが異なる。好ましくは、導電層の厚さは、コンタクト層の厚さより大きい。コンタクト層の厚さは、好ましくは5nm〜25nmの範囲内である。さらに、導電層の厚さは、具体的には50nm〜150nmである。コンタクト層および導電層によって形成されるコンタクト構造部は、2つの異なる機能領域に分割されている。薄いコンタクト層は、半導体ボディとの電気的接点となるが、厚い導電層より横方向の導電性が小さく、この薄いコンタクト層には、放射が吸収されにくい利点がある。他方、厚い導電層によって、良好な横方向の導電性が確保される。この場合、一般に厚い層において増加する放射損失を、コンタクト層と導電層との間に配置されたフィルタ層によって減少することができる。これは、誘電体フィルタ層によって確実に、好ましくは、急角度でフィルタ層に衝突する放射のみが導電層に到達するからである。他方、水平な放射成分は、半導体ボディと周囲媒質との間の屈折率差により、光学的により密な媒質と光学的により疎な媒質との移行部における全反射によっていずれにせよ取り出されず、フィルタ層によって最大限とどめられる。その結果、厚い導電層における吸収損失は、基本的には伝搬可能な角度範囲に制限されている。具体的には、フィルタ層のフィルタ特性は、第1の角度範囲内の角度(すなわち急角度)でフィルタ層に入射する放射が主に出射され、第2の角度範囲内の角度(すなわち水平な角度)でフィルタ層に入射する放射が主に反射される特性である。
具体的には、第1の角度範囲と第2の角度範囲との境界は、全反射の臨界角によって決定される。この臨界角は、半導体ボディの屈折率および周囲媒質の屈折率から求めることができる。第1の角度範囲は、この限度より小さい角度を含む。他方、第2の角度範囲は、この限度より大きい角度を含む。
少なくとも一実施形態によれば、フィルタ層は、コンタクト層および導電層に直接隣接している。換言すれば、フィルタ層とコンタクト層との間にさらなる層が存在しない。さらに、フィルタ層と導電層との間にさらなる層が存在しない。
有利な実施形態では、コンタクト層は、透明導電性酸化物を含む、または、透明導電性酸化物からなる。さらに、導電層もまた、透明導電性酸化物を含んでいてもよく、透明導電性酸化物からなっていてもよい。好ましくは、導電層およびコンタクト層は、同じ材料で作られている。
透明導電性酸化物(TCO)は、透明な導電性材料であり、通常は、酸化亜鉛、酸化スズ、酸化カドミウム、酸化チタン、酸化インジウム、または酸化インジウムスズ(ITO)等の金属酸化物である。金属と酸素の二元化合物(ZnO、SnO2、またはIn2O3)に加えて、金属と酸素の三元化合物(Zn2SnO4、CdSnO3、ZnSnO3、MgIn2O4、GaInO3、Zn2In2O5、またはIn4Sn3O12)または様々な透明導電性酸化物の混合物が同様にTCOの群に属する。さらに、TCOは、必ずしも化学量論的組成に一致しておらず、p型にドープすることも、n型にドープすることもできる。
少なくとも一実施形態によれば、フィルタ層は、少なくとも1つの開口部を有する。具体的には、コンタクト層および導電層は、開口部の領域において接触している。換言すれば、導電層およびコンタクト層は、開口部の領域において電気接続されている。開口部は、一種の接続要素を形成しており、この接続要素を通して、導電層とコンタクト層とが互いに電気接続されている。例えば、設けられた開口部の形を、逆円錐台状とすることができる。また、開口部の形を、逆角錐台状としてもよい。この角錐は、角がn箇所(nは3以上)の底面を有することができる。好ましくは、開口部は、周囲を導電層またはフィルタ層によって制限されている。円錐台または角錐の周面は、側方面(lateral surface)に相当する。下側、すなわち、主面に対向する一方側において、開口部を、コンタクト層によって制限することができる。開口部に、導電層の材料を少なくとも部分的に充填することができる。その結果、開口部の領域におけるコンタクト層は、導電層によって完全に被覆されている。あるいは、導電層に使用された材料と異なる導電性材料を、開口部に配置することができる。具体的には、開口部には、透明導電性酸化物が入っている。
本オプトエレクトロニクス半導体チップは、好ましくは、多数の開口部を有する。開口部の密度および分布、ならびに開口部の大きさは、半導体ボディへの電流印加のプロファイルに影響を及ぼし得る。均一な電流印加のために、主面の中央領域より主面の縁部領域に多くの開口部が設けられていれば有利である。各開口部間の距離を、20μm〜50μmとすることができる。開口部の適切な直径は、2μm〜6μmである。直径は、非丸型の開口部の場合、最長の横寸法である。
少なくとも一実施形態によれば、導電層およびコンタクト層は、主面に配置されている。フィルタ層も主面に配置されている。好ましくは、導電層、フィルタ層、およびコンタクト層は、主面とほぼ平行に伸長している。平坦な主面によって、上記の各層は容易に形成される。
好ましい実施形態では、コンタクト層は、導電層を越えて側方に突出している。「側方」とは、主面と平行であることを意味する。具体的には、コンタクト層は、主面の縁部まで伸長している。さらに、導電層を主面の縁部から離して載置することが有利である。
さらに、フィルタ層を、半導体ボディの少なくとも1つの側面の少なくとも一部に配置することができる。フィルタ層は、特に、活性ゾーンの領域における半導体ボディを保護することに役立つ。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、導電層に配置されたパッシベーション層を備える。パッシベーション層は、半導体ボディおよび半導体ボディに配置された他の各層を物理的・化学的影響から保護する。パッシベーション層は、主面をほとんど完全に被覆している。換言すれば、主面は、パッシベーション層によって完全に被覆されている。さらに、パッシベーション層は、少なくとも1つの側面まで伸長することができ、少なくとも1つの側面を少なくとも部分的に被覆することができる。パッシベーション層を、導電層の屈折率より低い屈折率の材料で作ってもよい。例えば、パッシベーション層は、二酸化ケイ素を含んでいても、二酸化ケイ素からなっていてもよい。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、半導体ボディは、第1および第2の半導体領域が配置されたキャリアを備える。具体的には、キャリアは、第1および第2の半導体領域がエピタキシャル成長によって成膜される成長基板である。本明細書において「成長基板にエピタキシャル成長によって成膜する」とは、成長基板が第1および第2の半導体領域の成膜および/または成長に使用されることを意味する。例えば、第2の半導体領域は、成長基板と直接接触している。好ましくは、成長基板は、第1および第2の半導体領域の成長後に剥離されず、半導体ボディに残る。
半導体ボディの第1および第2の半導体領域については、好ましくは窒化物化合物半導体をベースとする材料が考慮されている。本明細書において「窒化物化合物半導体をベースとする」とは、半導体領域の少なくとも1つの層がIII/V族窒化物化合物半導体材料、好ましくはAlGaIn1−n−mN(0≦n≦1、0≦m≦1、n+m≦1)を含むことを意味する。この材料は、上記の化学式に従った数学的に正確な組成を必ずしも有しない。むしろ、この材料は、AlGaIn1−n−mN材料の特有の物理的性質を実質的に変更しない1種類以上のドーパントおよび追加成分を含んでいてもよい。しかしながら、簡潔にするために、上記の化学式は、結晶格子の必須成分(Al,Ga,In,N)が他の少量の物質によって部分的に置換可能であるとしても、これらの必須成分のみを含む。
キャリア(すなわち、成長基板)は、好ましくは、サファイア、SiC、および/またはGaNを含むか、またはサファイア、SiC、および/またはGaNからなる。成長基板がサファイアからなる場合、本明細書に記載の半導体チップは、サファイアチップである。サファイア基板は、特に青色域〜緑色域の短波可視放射を透過する。活性ゾーンによって出射された放射の波長が特にこの波長域内にあるため、上記成長基板は、活性ゾーンによって出射された放射を透過する。この場合、オプトエレクトロニクス半導体チップは、表面発光体(surface emitter)とは対照的にいわゆるボリューム発光体(volume emitter)である。
本オプトエレクトロニクス半導体チップの少なくとも1つの設計によれば、オプトエレクトロニクス半導体チップは、第1のコンタクト要素を有する。第1のコンタクト要素は、導電性材料を含み、導電層に直接的に配置されている。好ましくは、第1のコンタクト要素は、半導体ボディの第1の半導体領域の電気接続を形成する。第1のコンタクト要素によって、導電層に電流を注入することができる。具体的には、第1のコンタクト要素は、導電層に直接的に配置されている。コンタクト層、フィルタ層、および導電層は、第1のコンタクト要素と主面との間に配置されている。動作時、第1のコンタクト要素から導電層に電流が注入され、この電流は、フィルタ層の少なくとも1つの開口部を通ってコンタクト層まで流れる。主面の縁部に最も近い開口部と主面の縁部との距離が第1のコンタクト要素に最も近い開口部と第1のコンタクト要素との距離より小さい場合、均一な電流印加にとって有利である。
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、第2のコンタクト要素を有する。第2のコンタクト要素は、導電性材料を含み、半導体ボディにおいて第2の導電型を有する第2の半導体領域に配置されている。具体的には、第2のコンタクト要素は、第2の半導体領域の電気接続を形成する。
好ましい実施形態では、フィルタ層の一部は、第2のコンタクト要素と第2の半導体領域との間に位置している。フィルタ層は、吸収によって第2のコンタクト要素で生じ得る放射損失を減少するように設計されている。具体的には、第2のコンタクト要素は、第2の半導体領域を基点としてフィルタ層に垂直方向に配置されている。垂直方向とは、主面に直交する方向を意味する。
さらに、本半導体チップは、好ましくは、導電性の接続層(導電性接続層)を有する。接続層は、第2のコンタクト要素と第2の半導体領域との間に、第2の半導体領域の表面に配置されている。さらに、接続層は、特に、第2のコンタクト要素とフィルタ層との間に配置されている。第2のコンタクト要素がその下にあるフィルタ層によって第2の半導体領域から電気的に絶縁されているため、第2の半導体領域と第2のコンタクト要素との間の電気接続は、接続層によって確立されている。接続層は、透明導電性酸化物を含んでいてもよく、透明導電性酸化物からなっていてもよい。具体的には、半導体チップの製造時に半導体ボディに層を形成し、この層から微細構造形成によって導電層および接続層を製造する。
上記オプトエレクトロニクス半導体チップの製造方法が、特に、主面を有する半導体ボディを設けるステップと、主面にコンタクト層を形成するステップと、コンタクト層にフィルタ層を形成するステップと、フィルタ層に導電層を形成するステップと、を含む。
例えば、各ステップを、特定した順序で実行することができる。特に、この方法を使用して、本明細書に記載の半導体チップを製造することができる。これは、すなわち、本半導体チップについて記載された特徴の全てが本方法についての開示でもあり、その逆も同様であることを意味する。
好ましくは、コンタクト層は、主面に直接接触するように形成される。さらに、コンタクト層は、主面の領域において不連続部(discontinuities)を有しない。コンタクト層に形成されるフィルタ層を、少なくとも1つの開口部と共に主面の領域に形成することができる。さらに、導電層は、好ましくは、導電層の材料がフィルタ層の開口部に入り込むようにフィルタ層に形成される。開口部に配置された導電層の材料は、有利なことに、コンタクト層に接触している。本方法の最後に、パッシベーション層を、導電層に形成することができる。
本方法の第1の実施形態によれば、フィルタ層は、特に、不連続部を有さずにコンタクト層に形成され、次いで、少なくとも1つの開口部がフィルタ層に作られる。例えば、開口部は、エッチングによって形成可能である。したがって、この設計では、フィルタ層には、フィルタ層の形成後にのみ微細構造形成が行われる。続いて、フィルタ層を被覆するように、かつ、少なくとも1つの開口部を少なくとも部分的に充填するように、導電層をフィルタ層に形成することができる。
本方法の第2の実施形態によれば、フィルタ層は、既に構造を有して製造される。少なくとも1つの開口部が後に作られる領域においてコンタクト層を被覆するマスクをコンタクト層に形成する。フィルタ層がマスク、および、マスクによって被覆されていないコンタクト層の領域に配置されるようにフィルタ層を成膜する。次いで、導電層をフィルタ層に成膜する。導電層がフィルタ層の上記被覆されていない領域の側面部を被覆し、コンタクト層まで到達することが重要である。フィルタ層および導電層は、例えば、蒸着および/またはスパッタリングによって製造可能である。マスクを除去する際(この除去は、具体的には、いわゆるリフトオフプロセスによって行われる)、少なくとも1つの開口部が作られる。
以下、さらなる特徴、実施形態、および利点を図との関連において説明する。
一実施形態に係るオプトエレクトロニクス半導体チップの概略断面図の一部である。 図1に記載の実施形態に係るオプトエレクトロニクス半導体チップの表面の概略平面図の一部である。 図1に記載の実施形態に係るオプトエレクトロニクス半導体チップの表面の概略平面図である。 図1に記載の実施形態に係るオプトエレクトロニクス半導体チップの構造の仕様の表である。 従来のオプトエレクトロニクス半導体チップの概略断面図の一部である。 図5に記載の形態に係る従来の半導体チップの構造の仕様の表である。 図1に記載の実施形態に係るオプトエレクトロニクス半導体チップのフィルタ特性、および図5に記載の形態に係る従来の半導体チップのフィルタ特性を示す図である。 本明細書に記載のオプトエレクトロニクス半導体チップの製造方法の様々な実施形態を示す図である。 本明細書に記載のオプトエレクトロニクス半導体チップの製造方法の様々な実施形態を示す図である。
図1は、本明細書に記載のオプトエレクトロニクス半導体チップ1の実施形態の概略断面図の一部を示す。半導体チップ1は、主面3、および、特に90°超の角度で主面3を横断するように配置された側面4を有する半導体ボディ2を備える。さらに、半導体ボディ2は、電磁放射Sを発生するための活性ゾーン5を有する。動作時、発生した放射Sの一部は、半導体ボディ2の主面3を通過する。
この実施形態では、半導体ボディ2は、メサ状領域17を有する。メサ状領域17の境界は、上部において主面3によって、周囲において傾斜した側面によって定められている。さらに、半導体ボディ2は直方体領域18を有し、メサ状領域17は、直方体領域18に配置されている。直方体領域18は、少なくとも一部の領域においてメサ状領域17よりも側方に(主面3と略平行な方向に)突出している。
オプトエレクトロニクス半導体チップ1はまた、コンタクト層6を備える。コンタクト層6は、半導体ボディ2の主面3に配置されている。コンタクト層6は、導電性材料を含む。好ましくは、コンタクト層6は、透明導電性酸化物を含む。特に主面3の大部分がコンタクト層6によって被覆されている。コンタクト層6の利点は、相対的に小さい厚さd1である。厚さd1は、好ましくは5nm〜25nmの範囲内である。コンタクト層6の小さい厚さd1によって、コンタクト層6における吸収が減少する。有利なことに、そのようなコンタクト層6によって、活性ゾーン5によって発生した放射Sの大部分を透過することができる。
オプトエレクトロニクス半導体チップ1はまた、フィルタ層7を備える。フィルタ層7は、コンタクト層6に配置されている。好ましくは、フィルタ層7は、多層構造を有し、具体的には、少なくとも2層の部分層7A,7Bを有する(図4を参照)。好ましくは、部分層は、主面3に互いに重ねて配置されている。換言すれば、部分層は、特に主面3と平行に伸長している。2層の隣接した部分層の屈折率は異なっている。具体的には、部分層は、高屈折性材料の層が低屈折性材料の層に続くように交互に配置されている。具体的には、高屈折率の部分層の厚さは、低屈折率の部分層の厚さより小さい。全体として、フィルタ層7の厚さd3を、400nm〜800nmとすることができる。
オプトエレクトロニクス半導体チップ1は、導電層8をさらに備える。導電層8は、フィルタ層7の下流側であって、主面3の反対側に配置されている。好ましくは、コンタクト層6と同様に導電層8も、透明導電性酸化物から形成されている。しかしながら、導電層8の厚さd2は、コンタクト層6の厚さより大きい。具体的には、導電層8の厚さd2は、50nm〜150nmの範囲内である。
導電層8がコンタクト層6より厚いため、導電層8の横方向の導電性は、コンタクト層6の横方向の導電性より良好であるが、通常、より厚い層がより薄い層より多くの放射を吸収する。しかしながら、上述のフィルタ層7によって、厚い導電層8での吸収損失を従来の半導体チップの場合よりも低く抑えることができる。
フィルタ層7には、急角度αでフィルタ層7にぶつかる放射Sのみが、好ましいことに導電層8に到達する効果がある。角度αは、具体的には、主面3に直交して配置される主軸Hに対して決定される。水平な放射成分(これらの放射成分は、半導体チップ1から出射される際にいずれにせよ全反射される)は、フィルタ層7によって反射され、半導体ボディ2内に戻される。
さらに、オプトエレクトロニクス半導体チップ1は、フィルタ層7にいくつかの開口部9を備える。開口部9は、導電性材料で充填されている。好ましくは、開口部9は、導電層8と同じ材料を有する。特に、この実施形態では、導電層8は、開口部9の中に延在している。
オプトエレクトロニクス半導体チップ1はまた、第1のコンタクト要素11を備える。第1のコンタクト要素11は、導電層8に配置されている。具体的には、第1のコンタクト要素11は、導電層8に直接的に配置されており、コンタクト層6、フィルタ層7、および導電層8が第1のコンタクト要素11と主面3との間に配置されている。第1のコンタクト要素11は、導電層8に配置され、導電層8の小部分のみを被覆する金属コンタクトであれば好適である。図3が示すように、コンタクト要素をU字型の設計とすることができる。
半導体ボディ2は、第1の半導体領域12を備える。第1の半導体領域12は、特にp導電型である。第1のコンタクト要素11は、好ましくは第1の半導体領域12の電気接続を形成する。特にn導電型の第2の半導体領域14を、第2のコンタクト要素13によって電気接続することができる。
図1に示す実施形態では、メサ状領域17は、第1の半導体領域12、活性ゾーン5、および第2の半導体領域14の一部を含む。また、第2の半導体領域14は、直方体領域18の一部である。第1のコンタクト要素11は、メサ状領域17に位置しており、第2のコンタクト要素13は直方体領域18に位置している。図3に示すように、第2のコンタクト要素13は、細長い形を有することができ、具体的には、第1のコンタクト要素11によって境界が定められた領域内に配置可能である。
第2のコンタクト要素13の下方において、フィルタ層7の一部が、第2のコンタクト要素13と第2の半導体領域14との間に配置されている。フィルタ層7によって、第2のコンタクト要素13において吸収によって生じる放射損失を、第2のコンタクト要素13’の下方にフィルタ層を有しない従来の半導体チップ(図5を参照)と比較して減少することができる。
さらに、半導体チップ1は、接続層15を備える。接続層15は、第2の半導体領域14の表面19に配置されており、第2のコンタクト要素13を第2の半導体領域14に電気接続している。接続層15は、透明導電性酸化物を含むことが有利である。接続層15は、第2のコンタクト要素13の下方に配置されているだけではなく、第2の半導体領域14の表面19の、コンタクト要素13によって被覆されていない領域を被覆している。第2のコンタクト要素13がその下にあるフィルタ層7によって第2の半導体領域14から電気的に絶縁されているため、代わりに接続層15によって、第2の半導体領域14と第2のコンタクト要素13との間の電気接続を確立することができる。
第1および第2の半導体領域12,14は、キャリア16に配置されている。具体的には、キャリア16は、第1および第2の半導体領域12,14が成膜された成長基板である。キャリア16にはサファイア基板が好適である。
さらに、半導体チップ1は、パッシベーション層10を備える。パッシベーション層10は、導電層8に配置されており、特に、半導体ボディ2または半導体ボディ2に配置された各層6,7,8の保護に役立つ。パッシベーション層10は、主面3を被覆しており、側面4の全体にわたって直方体領域18まで伸長している。例えば、パッシベーション層10は、二酸化ケイ素を含むか、または二酸化ケイ素からなる。
図2は、図1に示される半導体チップ1のメサ状領域17の概略平面図の一部を示す。図2は、交線AA’を示す。図1の断面図は、交線AA’に沿って得られている。図2が示すように、主面の縁部に直ぐ隣り合った開口部9aと主面の縁部との距離a1は、第1のコンタクト要素11に直ぐ隣り合った開口部9bと第1のコンタクト要素11との距離a2より小さい。各開口部9の間の距離a3は、好ましくは、20μm〜50μmである。各開口部9の適切な直径b(すなわち、最長の横寸法)は、具体的には2μm〜6μmである。図2はまた、導電層8の縁部8aを示す。導電層8の縁部8aは、縁部に配置された開口部9の間の接続線に沿っている。導電層8は、縁部にある開口部9まで伸長しており、導電層8は、主面の縁部から離して位置決めされている。
図3は、図1に記載のオプトエレクトロニクス半導体チップの表面の概略平面図である。図3に示すように、接続層15の形は、第2のコンタクト要素13の形と同様であるが、これらの2つの層13,15は、大きさが異なる。接続層15は、全方向においてコンタクト要素13を越えて突き出ている。
図4は、図1に示される半導体チップ1の様々な層についての様々なパラメータが示された表である。第1の列は要素を示し、第2の列は対応する要素の材料Mを示し、第3の列は要素の物理的厚さdをnm単位で示す。表が示すように、フィルタ層7は、合計6層の部分層7A,7Bを有し、部分層7Aは低屈折率(LRI)材料から形成され、部分層7Bは高屈折率(HRI)材料から形成されている。例えば、部分層7Aの低屈折率材料を、屈折率n=1.55のSiOまたはSiONとしてもよい。さらに、部分層7Bの高屈折率材料を、屈折率n=2.49のTiOとしてもよい。周囲媒質Vは、パッシベーション層10(図1を参照)および封入部を含む。例えば、パッシベーション層10は、二酸化ケイ素を含んでいてもよい。また、封入部もシリコーンから作られる。具体的には、パッシベーション層および封入部の屈折率は同一であり、それにより、これらの2層は、屈折率がn=1.55である光学的に均一な材料を形成する(PROは「保護(protection)」を表わす)。さらに、表は、コンタクト層6および導電層8がITOから形成されており、コンタクト層6の厚さが15nmであり、導電層8の厚さが95nmであることを示す。対照的に、図5に示される従来の半導体チップは、例えば、フィルタ層を有しない。代わりに、従来の半導体チップは、単一のコンタクト層6’を備えており、このコンタクト層6’の厚さは、2つの層6,8を合わせた厚さと同一である(図6の表を参照)。これにより、本明細書に記載の半導体チップ1の場合よりも、コンタクト層6’における吸収損失は大きい。
図7は、従来の半導体チップ(図5を参照)と比較した本明細書に記載の半導体チップ(図1を参照)の角度に依存した透過Tおよび吸収Aを%単位で示す。本明細書に記載の半導体チップの、角度αについての透過T(実線の曲線I)が従来の半導体チップ(実線の曲線II)に比して増加しているのがわかる(角度αは、0°≦α≦αtotであり、αtotは、全反射の臨界角を意味する)。臨界角αtotより大きい角度αにおいて、本明細書に記載の半導体チップの吸収A(破線の曲線I)は、従来の半導体チップ(破線の曲線II)と比較して、大幅に減少されている。角度範囲0°≦α≦αtotは、第1の角度範囲であり、角度範囲αtot<α≦90°が第2の角度範囲である。第1の角度範囲が円錐形領域を表わし、この円錐形領域の対称軸が図1に示される主軸Hを形成することに留意されたい。全反射の臨界角αtotは、半導体ボディの屈折率および周囲媒質の屈折率から決定される。この場合、GaNから形成された半導体ボディの屈折率nがn=2.5であり、周囲媒質の屈折率nがn=1.55であるため、臨界角αtot=arcsin(1.55/2.5)=38.3°である。
TとAの値が計算値であって測定値ではないことに留意されたい(計算は、図4および図6の表に示された値に基づく)。
図8は、特に、フィルタ層7、少なくとも1つの開口部9、および導電層8の製造方法を例示するための図である。本製造方法の個々の製造ステップは、表されていない。フィルタ層7の製造時、フィルタ層7は、コンタクト層6に形成される。フィルタ層7の主面3に対向する表面は、コンタクト層6に直接接触して形成される。次いで、フィルタ層7の主面3とは反対側の表面からフィルタ層7の主面3に対向する表面まで伸長する少なくとも1つの開口部9をフィルタ層7が有するように、フィルタ層7に微細構造形成を行う。したがって、この実施形態では、フィルタ層7には、フィルタ層7の製造後にのみ微細構造が形成される。例えば、開口部9は、エッチングによって形成可能である。次いで、導電層8をフィルタ層7に形成する。導電層8は、導電層8の主面3と対向する表面がフィルタ層7に直接接触するようにフィルタ層7に形成される。具体的には、導電層8の製造時、開口部9は、導電層8の材料で充填される。次いで、充填された開口部9によって接続要素が形成される。接続要素は、導電層8とコンタクト層6とを接続する。接続要素は、開口部9を越えて突出しないように開口部9の中に位置することができる。
図9は、フィルタ層7および導電層8の他の形成方法を示す。この形成方法では、図8に記載の実施形態のようにフィルタ層7に後から微細構造を形成するのではなく、フィルタ層7は、既に微細構造が形成された状態で形成される。少なくとも1つの開口部9が後に作られる領域においてコンタクト層6を被覆するマスク(図示せず)をコンタクト層6に形成する。フィルタ層7がマスク、および、マスクによって被覆されていないコンタクト層6の領域に配置されるようにフィルタ層7を成膜する。次いで、導電層8を、フィルタ層7に、特にフィルタ層7の全表面に亘って成膜する。フィルタ層7および導電層8は、蒸着および/またはスパッタリングによって製造可能である。マスクを除去する(特に、いわゆるリフトオフプロセスによって除去する)際に、少なくとも1つの開口部9が作られる。少なくとも1つの開口部9の境界は、底部ではコンタクト層6によって、周囲では導電層8によって、定められている。また、この実施形態では、パッシベーション層10が少なくとも1つの開口部9に配置されるようにパッシベーション層10を導電層8に成膜する。
本発明は、実施形態に基づく説明によって限定されない。むしろ、本発明は、新規な特徴および特徴の組合せ(特に特許請求項中の特徴の組合せを含む)を、当該特徴または特徴の当該組合せそれ自体が特許請求項または実施形態に明示されていないとしても包含するものである。
本願は、独国特許出願第102016101612.8号の優先権を主張し、その開示内容は参照によって本明細書に援用される。
1,1’ オプトエレクトロニクス半導体チップ
2,2’ 半導体ボディ
3 主面
4 側面
5 活性ゾーン
6,6’ コンタクト層
7 フィルタ層
7A,7B 部分層
8 導電層
8a 縁部
9,9a,9b 開口部
10,10’ パッシベーション層
11 第1のコンタクト要素
12 第1の半導体領域
13,13’ 第2のコンタクト要素
14 第2の半導体領域
15,15’ 接続層
16 キャリア、成長基板
17 メサ状領域
18 直方体領域
19 表面
a1,a2,a3 距離
b 直径
d1,d2,d3 厚さ
T 透過
A 吸収
H 主軸
S 電磁放射
V 周囲媒質

Claims (18)

  1. 主面(3)と、前記主面(3)を横断するように配置された少なくとも1つの側面(4)と、電磁放射(S)を発生する活性ゾーン(5)とを有する半導体ボディ(2)と、
    導電性材料を含み、前記半導体ボディ(2)の前記主面(3)に配置されるコンタクト層(6)と、
    誘電材料を含み、前記コンタクト層(6)に配置されるフィルタ層(7)と、
    導電性材料を含み、前記フィルタ層(7)に配置される導電層(8)と、
    を備え、
    発生した前記電磁放射(S)の一部は、動作時に前記半導体ボディ(2)の前記主面(3)を通過し、
    前記導電層(8)の厚さ(d2)は、前記コンタクト層(6)の厚さ(d1)より大きく、
    前記コンタクト層(6)および前記導電層(8)は、透明導電性酸化物を含み、
    前記フィルタ層(7)は、多層化されており、屈折率(n)が互いに異なる少なくとも2層の部分層(7A,7B)を有し、
    前記フィルタ層(7)は、第1の角度範囲内の角度(α)で前記フィルタ層(7)に衝突する放射(S)が主に透過され、第2の角度範囲内の角度(α)で前記フィルタ層(7)に衝突する放射(S)が主に反射されるフィルタ特性を有する、
    オプトエレクトロニクス半導体チップ(1)。
  2. 前記フィルタ層(7)は、少なくとも1つの開口部(9)を有する、
    請求項1に記載のオプトエレクトロニクス半導体チップ(1)。
  3. 前記コンタクト層(6)および前記導電層(8)は、開口部(9)の領域において接触している、
    請求項1または2に記載のオプトエレクトロニクス半導体チップ(1)。
  4. 前記フィルタ層(7)は、複数の開口部(9)を有し、
    前記主面(3)の縁部に最も近い開口部(9a)と前記主面(3)の縁部との間の距離(a1)は、第1のコンタクト要素(11)に最も近い開口部(9b)と前記第1のコンタクト要素(11)との間の距離(a2)より小さい、
    請求項2または3に記載のオプトエレクトロニクス半導体チップ(1)。
  5. 前記フィルタ層(7)は、前記コンタクト層(6)および前記導電層(8)に直接隣接する、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  6. 前記フィルタ層(7)は、高屈折率の部分層(7B)および低屈折率の部分層(7A)が交互に積層された積層体を有し、
    前記高屈折率の部分層(7B)の厚さは、前記低屈折率の部分層(7A)の厚さより小さい、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  7. 記フィルタ層(7)の前記誘電材料の屈折率は、前記フィルタ層(7)の周囲の媒質(V)の屈折率以上である、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  8. 前記フィルタ層(7)は、前記側面(4)の少なくとも一部に配置される、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  9. 前記コンタクト層(6)および/または前記導電層(8)は、透明導電性酸化物からなる、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  10. 導電性材料を含み、前記導電層(8)に配置される第1のコンタクト要素(11)と、
    導電性材料を含み、前記半導体ボディ(2)において第2の導電型を有する第2の半導体領域(14)に配置される第2のコンタクト要素(13)と、
    を備え、
    前記第1のコンタクト要素(11)は、前記半導体ボディ(2)において第1の導電型を有する第1の半導体領域(12)の電気接続を形成し、
    前記第2のコンタクト要素(13)は、前記第2の半導体領域(14)の電気接続を形成する、
    請求項1〜のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)。
  11. 前記フィルタ層(7)の一部は、前記第2のコンタクト要素(13)と前記第2の半導体領域(14)との間に配置される、
    請求項10に記載のオプトエレクトロニクス半導体チップ(1)。
  12. 前記第2のコンタクト要素(13)と前記第2の半導体領域(14)との間に配置される導電性接続層(15)を備える、
    請求項10または11に記載のオプトエレクトロニクス半導体チップ(1)。
  13. 前記導電性接続層(15)は、前記第2のコンタクト要素(13)と前記フィルタ層(7)との間に配置される、
    請求項12に記載のオプトエレクトロニクス半導体チップ(1)。
  14. 主面(3)を有する半導体ボディ(2)を設けるステップと、
    導電性材料から形成されるコンタクト層(6)を前記主面(3)に設けるステップと、
    誘電材料から形成されるフィルタ層(7)を前記コンタクト層(6)に設けるステップと、
    導電性材料から形成される導電層(8)を前記フィルタ層(7)に設けるステップと、
    を含み、
    前記導電層(8)の厚さ(d2)は、前記コンタクト層(6)の厚さ(d1)より大きく、
    前記コンタクト層(6)および前記導電層(8)は、透明導電性酸化物を含み、
    前記フィルタ層(7)は、多層化されており、屈折率(n)が互いに異なる少なくとも2層の部分層(7A,7B)を有し、
    前記フィルタ層(7)は、第1の角度範囲内の角度(α)で前記フィルタ層(7)に衝突する放射(S)が主に透過され、第2の角度範囲内の角度(α)で前記フィルタ層(7)に衝突する放射(S)が主に反射されるフィルタ特性を有する、
    オプトエレクトロニクス半導体チップ(1)の製造方法。
  15. 前記半導体ボディ(2)には、微細構造形成によって前記導電層(8)および接続層(15)が形成される層が設けられる、
    請求項14に記載のオプトエレクトロニクス半導体チップ(1)の製造方法。
  16. 前記フィルタ層(7)は、不連続部を有さずに前記コンタクト層(6)に形成され、
    続いて、少なくとも1つの開口部(9)が前記フィルタ層(7)に形成される、
    請求項14または15に記載のオプトエレクトロニクス半導体チップ(1)の製造方法。
  17. 開口部(9)が形成される前記フィルタ層(7)の領域において、前記コンタクト層(6)を被覆するマスクが前記コンタクト層(6)に形成され、
    前記フィルタ層(7)は、前記マスク、および、前記マスクによって被覆されていない前記コンタクト層(6)の領域に配置されるように成膜される、
    請求項14または15に記載のオプトエレクトロニクス半導体チップ(1)の製造方法。
  18. 請求項1〜13のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)が製造される、
    請求項1417のいずれか一項に記載のオプトエレクトロニクス半導体チップ(1)の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112587A1 (de) 2016-07-08 2018-01-11 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
DE102019100799A1 (de) 2019-01-14 2020-07-16 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauelement mit einem schichtstapel mit anisotroper leitfähigkeit und verfahren zur herstellung des optoelektronischen halbleiterbauelements

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573074B2 (en) * 2006-05-19 2009-08-11 Bridgelux, Inc. LED electrode
US7915629B2 (en) 2008-12-08 2011-03-29 Cree, Inc. Composite high reflectivity layer
KR20100050430A (ko) 2008-11-04 2010-05-13 삼성엘이디 주식회사 미세 패턴을 갖는 발광장치
JP5237854B2 (ja) * 2009-02-24 2013-07-17 パナソニック株式会社 発光装置
DE102009054555A1 (de) 2009-12-11 2011-06-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
JP2012124306A (ja) * 2010-12-08 2012-06-28 Toyoda Gosei Co Ltd 半導体発光素子
JP5582054B2 (ja) * 2011-02-09 2014-09-03 豊田合成株式会社 半導体発光素子
KR101179606B1 (ko) 2011-03-03 2012-09-05 주식회사 세미콘라이트 반도체 발광소자
CN103563104B (zh) * 2011-05-25 2016-08-31 欧司朗光电半导体有限公司 光电子半导体芯片
KR20130140281A (ko) * 2012-06-14 2013-12-24 엘지이노텍 주식회사 발광소자
JP2014127565A (ja) * 2012-12-26 2014-07-07 Toyoda Gosei Co Ltd 半導体発光素子
DE102013113106A1 (de) 2013-11-27 2015-06-11 Osram Opto Semiconductors Gmbh Strahlung emittierender Halbleiterchip
KR102162437B1 (ko) * 2014-05-15 2020-10-07 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 패키지
DE102014108373A1 (de) * 2014-06-13 2015-12-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102016100317A1 (de) * 2016-01-11 2017-07-13 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements

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