KR102122271B1 - 반도체 장치, 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법 Download PDF

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Abstract

반도체 장치는, 베이스와, 제1 반도체 칩과, 제2 반도체 칩을 포함한다. 베이스는, 배선을 갖는다. 제1 반도체 칩은, 제1 반도체 소자부를 갖는다. 제2 반도체 칩은, 제2 반도체 소자부를 갖고, 상기 배선의 적어도 하나를 통하여 상기 제1 반도체 칩과 전기적으로 접속되어 있다. 제2 반도체 칩은, 상기 제2 반도체 소자부를 포함하는 제1 영역과, 상기 제1 영역과 연속된 제1 부분과, 상기 제1 영역과 연속되고, 상기 베이스로부터 상기 제1 영역을 향하는 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분과 이격된 제2 부분을 포함한다. 상기 제1 반도체 칩의 적어도 일부, 상기 제1 부분 및 상기 제2 부분 각각은, 상기 베이스와 상기 제1 영역 사이에 위치한다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
관련 출원에 대한 상호 참조
본 출원은 2017년 8월 28일자로 출원된 일본 특허 출원 제2017-163602호에 기초하여 우선권을 주장하고, 그 전체 내용은 본 명세서에 참고로 포함된다.
본 발명의 실시 형태는, 반도체 장치, 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법에 관한 것이다.
패키지 내에, 예를 들어 복수의 반도체 칩을 적층하여 수용한 반도체 장치가 알려져 있다. 이러한 반도체 장치에 있어서, 패키지의 박형화가 요망되고 있다.
도 1의 (a) 및 도 1의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도.
도 2의 (a)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도. 도 2의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도.
도 3의 (a) 및 도 3의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도.
도 4의 (a)는, 참고예에 관한 반도체 장치를 예시하는 모식 단면도. 도 4의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도.
도 5의 (a)는, 제1 실시 형태의 제1 변형예에 관한 반도체 장치를 예시하는 모식 평면도. 도 5의 (b)는, 제1 실시 형태의 제2 변형예에 관한 반도체 장치를 예시하는 모식 평면도.
도 6의 (a)는, 제1 실시 형태의 제3 변형예에 관한 반도체 장치를 예시하는 모식 평면도. 도 6의 (b)는, 제1 실시 형태의 제4 변형예에 관한 반도체 장치를 예시하는 모식 평면도.
도 7의 (a)는, 제2 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도. 도 7의 (b)는, 제2 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도.
도 8의 (a)는, 제3 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도. 도 8의 (b)는, 제3 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도.
도 9의 (a) 내지 도 9의 (g)는, 제4 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도.
도 10의 (a) 내지 도 10의 (h)는, 제4 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도.
도 11의 (a) 내지 도 11의 (g)는, 제5 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도.
도 12의 (a) 내지 도 12의 (h)는, 제5 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도.
도 13의 (a) 내지 도 13의 (c)는, 제5 실시 형태의 제1 변형예에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도.
도 14의 (a) 내지 도 14의 (g)는, 제6 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도.
도 15의 (a) 내지 도 15의 (h)는, 제6 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도.
도 16은, 제7 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도.
도 17의 (a)는, 제8 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도. 도 17의 (b)는, 제8 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도.
도 18의 (a) 내지 도 18의 (c)는, 제8 실시 형태에 관한 반도체 장치를 제조하는 제조 방법의 하나를 예시하는 공정순 모식 단면도.
도 19의 (a) 및 도 19의 (b)는, 제9 실시 형태에 관한 반도체 패키지의 제조 방법을 예시하는 공정순 모식 단면도.
도 20의 (a) 및 도 20의 (b)는, 제9 실시 형태에 관한 반도체 패키지의 제조 방법을 예시하는 공정순 모식 단면도.
도 21의 (a) 및 도 21의 (b)는, 제9 실시 형태에 관한 반도체 패키지의 제조 방법을 예시하는 공정순 모식 단면도.
실시 형태에 따르면, 반도체 장치는, 베이스와, 제1 반도체 칩과, 제2 반도체 칩과, 절연 밀봉 부재를 포함한다. 베이스는, 배선을 갖는다. 제1 반도체 칩은, 제1 반도체 소자부를 갖는다. 제2 반도체 칩은, 제2 반도체 소자부를 갖고, 상기 배선의 적어도 하나를 통해 상기 제1 반도체 칩과 전기적으로 접속되어 있다. 제2 반도체 칩은, 상기 제2 반도체 소자부를 포함하는 제1 영역과, 상기 제1 영역과 연속된 제1 부분과, 상기 제1 영역과 연속되고, 상기 베이스로부터 상기 제1 영역을 향하는 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분과 이격된 제2 부분과, 상기 제1 영역, 상기 제1 부분, 및 상기 제2 부분으로 둘러싸이고, 상기 제1 방향 및 상기 제2 방향 각각과 교차하는 제3 방향으로 연장되는 홈과, 상기 홈에 형성되고, 상기 홈을 따라 연장되는 노치를 포함한다. 상기 절연 밀봉 부재는, 적어도 상기 홈에 형성되어 있다. 상기 제1 반도체 칩의 적어도 일부, 상기 제1 부분, 상기 제2 부분, 및 상기 홈 각각은, 상기 베이스와 상기 제1 영역의 사이에 위치한다.
이하에, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 사이의 크기의 비율 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 동일한 부분을 나타내는 경우라도, 도면에 따라 서로의 치수나 비율이 상이하게 표현되는 경우도 있다.
본원 명세서와 각 도면에 있어서, 기출 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1의 (a) 및 도 1의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다.
도 1의 (a) 및 도 1의 (b)에는, 제1 방향, 제2 방향 및 제3 방향이 도시된다. 본 명세서에서는, 제1 방향을 Z축 방향이라 한다. Z축 방향과 교차, 예를 들어 직교하는 하나의 방향을 제2 방향이라 한다. 제2 방향은 X축 방향이다. X축 방향 및 Z축 방향 각각과 교차, 예를 들어 직교하는 하나의 방향을 제3 방향이라 한다. 제3 방향은 Y축 방향이다.
도 1의 (a)에 도시하는 바와 같이, 제1 실시 형태에 관한 반도체 장치(100a)는, 베이스(1)와, 제1 내지 제7 반도체 칩(21 내지 27)을 포함한다. 베이스(1)는, 복수의 배선을 가진 배선군(11)을 포함한다. 베이스(1)는, 예를 들어 절연성 수지를 포함하고, 배선군(11)은 절연성 수지의 내부에 설치되어 있다.
도 1의 (b)에 도시하는 바와 같이, 베이스(1) 위에는, 절연 밀봉 부재(8)가 설치되어 있다. 절연 밀봉 부재(8)는 제1 내지 제7 반도체 칩(21 내지 27)을 둘러싼다. 제1 내지 제7 반도체 칩(21 내지 27)은 절연 밀봉 부재(8)에 의해 절연 밀봉되어 있다. 도 1의 (b)에 도시하는 상태는, 반도체 패키지이다. 제1 내지 제7 반도체 칩(21 내지 27)은 각각, 제1 내지 제7 반도체 소자부(D1 내지 D7)를 갖는다. 제1 내지 제7 반도체 소자부(D1 내지 D7) 각각에는, 도시하지 않은 반도체 소자가 설치되어 있다. 제1 실시 형태에 있어서, 제1 반도체 칩(21)은 예를 들어 컨트롤러 칩이다. 제2 내지 제7 반도체 칩(22 내지 27) 각각은, 예를 들어 반도체 메모리 칩이다. 제1 반도체 칩(21)은 제2 내지 제7 반도체 칩(22 내지 27)과 전기적으로 접속되어, 제2 내지 제7 반도체 칩(22 내지 27)을 컨트롤한다. 베이스(1)에는, 복수의 외부 단자(9)가 설치되어 있다. 복수의 외부 단자(9) 각각은, 배선군(11)에 포함된 배선의 적어도 하나에 전기적으로 접속되고, 그리고, 예를 들어 제1 반도체 칩(21) 등에 전기적으로 접속된다.
도 2의 (a)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다. 도 2의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 2의 (a) 및 도 2의 (b)에는, 베이스(1), 제1, 제2 반도체 칩(21 및 22)을 도시한다. 또한, 도 2의 (b)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다. 도 2의 (b)에 도시하는 단면은, 도 2의 (a) 중의 B-B 선을 따른다. 도 2의 (a)에 도시하는 단면은, 도 2의 (b) 중의 A-A 선을 따른다.
도 2의 (a) 및 도 2의 (b)에 도시하는 바와 같이, 제2 반도체 칩(22)은 제2 반도체 소자부(D2)를 가진 제1 영역(30)과, 제1 영역(30)과 연속된 제1 부분(31)과, 제1 영역(30)과 연속된 제2 부분(32)을 포함한다. 본 명세서에 있어서 "연속된"이란, 예를 들어 제1 영역(30), 제1 부분(31) 및 제2 부분(32) 각각이, 예를 들어 하나의 반도체 기판으로 이루어지는 것을 포함한다. 제1 실시 형태에 있어서, 제1, 제2 부분(31 및 32)은 제1 영역(30)과 접합된 것이 아니라 "일체 구조"이다. 제2 반도체 칩(22)은 예를 들어 홈(180)을 포함한다. 홈(180)은 제1 영역(30), 제1 부분(31) 및 제2 부분(32)에 의해 둘러싸이도록, 제2 반도체 칩(22)에 설치되어 있다. 제1 실시 형태에 있어서, 홈(180)은 라인 패턴이며, 예를 들어 Y축 방향으로 연장된다.
제1 영역(30)은 평면을 포함한다. 평면은, X축 방향과 Y축 방향으로 확대되어 있다. 도 2의 (b)에 도시하는 바와 같이, 제1 영역(30)은 제1 내지 제4 단부면(41 내지 44)을 포함한다. 제1, 제2 단부면(41 및 42) 각각은 X축 방향으로 연장되고, 제2 단부면(42)은 제1 단부면(41)으로부터 이격되어 있다. 제3, 제4 단부면(43 및 44) 각각은 Y축 방향으로 연장되고, 제4 단부면(44)은 제3 단부면(43)으로부터 이격되어 있다. 제1 실시 형태에 있어서, 제1 부분(31)은 제1 단부면(41)부터 제2 단부면(42)까지, 제4 단부면(44)을 따라 연장되어 있다. 제2 부분(32)은 제1 단부면(41)부터 제2 단부면(42)까지, 제3 단부면(43)을 따라 연장되어 있다. 홈(180)은 제1 단부면(41)부터 제2 단부면(42)까지 형성되어 있다. 홈(180)은 제1, 제2 단부면(41 및 42) 각각에 있어서, 제2 반도체 칩(22)의 밖을 향하여 개방되어 있다. 제1, 제2 부분(31 및 32) 각각은, 베이스(1)와 제1 영역(30)의 사이에 위치한다. 제2 부분(32)은 X축 방향에 있어서 제1 부분(31)과 이격되어 있다.
또한, 제1, 제2 부분(31 및 32)은 제1 내지 제4 단부면(41 내지 44)과 접하고 있지 않아도 된다.
제1 반도체 칩(21)은 베이스(1)와 제1 영역(30)의 사이에 위치한다. 제1 반도체 칩(21)은 제1 부분(31) 및 제2 부분(32) 각각과, 예를 들어 이격되어 있다. 제1 반도체 칩(21)은 베이스(1) 위에 설치되는데, 예를 들어 접착부(21A)에 의해 베이스(1)와 접착되어 있다.
도 1의 (a) 및 도 1의 (b)에 도시하는 바와 같이, 제1 영역(30)은 제1 반도체 칩(21)과 제3 반도체 칩(23)의 사이에 위치한다. 제3, 제6 및 제4 반도체 칩(23, 26, 24)은, 마이너스 X축 방향으로 이 순서대로 각각 오버행되어 있다. 제7 및 제5 반도체 칩(27, 25)은 플러스 X축 방향으로 이 순서대로 각각 오버행되어 있다. 제4 반도체 칩(24)과 제3 반도체 칩(23)의 사이에는, 제6 반도체 칩(26)이 적어도 하나 위치하고 있어도 된다. 제5 반도체 칩(25)과 제4 반도체 칩(24)의 사이에는, 제7 반도체 칩(27)이 적어도 하나 위치하고 있어도 된다. 반도체 칩의 적층수는, 임의이다. 제1 실시 형태에 있어서, 예를 들어 제2, 제3, 제6, 제4, 제7 및 제5 반도체 칩(22, 23, 26, 24, 27 및 25)은 이 순서대로 Z축 방향으로 적층되어 있다. 이들 반도체 칩의 사이는 각각 순서대로 접착부(23A, 26A, 24A, 27A 및 25A)에 의해 접착되어도 된다.
도 3의 (a) 및 도 3의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 3의 (a) 및 도 3의 (b)에는, 절연 밀봉 전의 상태가 도시되어 있다. 도 3의 (a)는 제3 내지 제7 반도체 칩(23 내지 27)을 적층한 후의 평면을 도시하고, 도 3의 (b)는 제3 내지 제7 반도체 칩(23 내지 27)을 적층하기 전의 평면을 도시한다.
도 3의 (a) 및 도 3의 (b)에 도시하는 바와 같이, 베이스(1)에는, 복수의 제1 내지 제3 단자 전극(71 내지 73)이 각각 설치되어 있다(제1 단자 전극(71)은 도 3의 (a)에는 도시되어 있지 않다. 제1 단자 전극(71)은 도 1, 도 2도 참조). 제1 내지 제3 단자 전극(71 내지 73)은 배선군(11)에 포함된 배선의 적어도 하나와 전기적으로 접속된다(배선군(11)은 도 2의 (a) 참조). 제1 내지 제3 단자 전극(71 내지 73)과, 배선군(11)에 포함된 배선의 전기적인 접속 상태는, 반도체 장치에 따라 임의로 설정된다. 제1 내지 제7 반도체 칩(21 내지 27)에는, 각각, 복수의 제1 내지 제7 패드 전극(21P 내지 27P)이 설치되어 있다(제1 패드 전극(21P)은, 도 2의 (b)도 참조). 제1 내지 제7 패드 전극(21P 내지 27P)은, 각각, 제1 내지 제7 반도체 소자부(D1 내지 D7)와 전기적으로 접속되어 있다(제1 내지 제7 반도체 소자부(D1 내지 D7)는, 도 1의 (a) 등 참조). 제1 실시 형태에 있어서, 제2 패드 전극(22P)은, 예를 들어 제1 부분(31) 위에 설치되어 있다(도 3의 (b) 참조). 제1 내지 제3 단자 전극(71 내지 73)은 각각, 제1, 제2, 제4 배선 부재(61, 62, 64)를 통해 제1, 제2 및 제4 패드 전극(21P, 22P 및 24P)과 전기적으로 접속되어 있다.
제2 패드 전극(22P)은, 제3 배선 부재(63)를 통해 제3 패드 전극(23P)과 전기적으로 접속되어 있다. 제3 패드 전극(23P)은, 제5 배선 부재(65)를 통해 제6 패드 전극(26P)과 전기적으로 접속되어 있다. 제4 패드 전극(24P)은, 제6 배선 부재(66)를 통해 제7 패드 전극(27P)과 전기적으로 접속되어 있다. 제7 패드 전극(27P)은, 제7 배선 부재(67)를 통해 제5 패드 전극(25P)과 전기적으로 접속되어 있다. 이에 의해, 예를 들어 제1 반도체 칩(21)은 제2 내지 제7 반도체 칩(22 내지 27)과 전기적으로 접속된다. 제1 내지 제7 배선 부재(61 내지 67) 각각은, 예를 들어 본딩 와이어이다. 또한, 제1 내지 제7 배선 부재(61 내지 67)는 본딩 와이어에 한하지 않고, 다른 전기적 접속 방식이 채용되어도 된다. 예를 들어, 제1 내지 제7 배선 부재(61 내지 67) 각각, 혹은 적어도 하나에, 플립 칩식 반도체 장치의 범프 전극을 사용해도 된다. 본딩 와이어와, 범프 전극을 병용하는 것도 가능하다. 예를 들어, 제1 배선 부재(61)에 범프 전극을 사용하고, 제2 내지 제7 배선 부재(62 내지 67)에 본딩 와이어를 사용하는 식이다.
제2 반도체 칩(22)은 홈(180)을 베이스(1)를 향하여, 베이스(1) 위에 설치되어 있다. 제1 실시 형태에 의하면, 제1 영역(30)과 베이스(1)의 사이에, 예를 들어 라인 패턴 형상의 홈(180)이 얻어진다. 제1 반도체 칩(21)은 베이스(1) 위에 있어서, 홈(180)에 위치한다. 제1 실시 형태의 홈(180)은 예를 들어 2개의 개방 단부를 갖는다. 이러한 홈(180)에는, 예를 들어 도 1의 (b)에 도시한 바와 같이, 절연 밀봉 부재(8)를 충전할 수 있다. 예를 들어, 절연 밀봉 부재(8)를, 적어도 제1 부분(31)과 제2 부분(32)의 사이에, 더 설치하는 것이 가능하다. 또한, 절연 밀봉 부재(8)는 예를 들어 홈(180) 내에 있어서, 제1 반도체 칩(21)을 둘러싼다.
도 4의 (a)는, 참고예에 관한 반도체 장치를 예시하는 모식 단면도이다. 도 4의 (b)는, 제1 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다.
도 4의 (a)에 도시하는 바와 같이, 참고예에 관한 반도체 장치(100r)는 저탄성 수지재(300)를 제1 반도체 칩(21) 및 제1 배선 부재(61) 위에 설치하고, 제2 반도체 칩(22r)을 저탄성 수지재(300) 위에 마운트한 예이다. 반도체 장치(100r)는 제1 배선 부재(61)가, 저탄성 수지재(300)에 의해 묻힌 구조를 갖는다. 저탄성 수지재(300)에는, 예를 들어 제1 배선 부재(61)의 루프 형상을 유지하기 위하여, 예를 들어 점도가 낮아, 열로 용이하게 연화되는 절연성의 수지재가 사용된다. 저탄성 수지재(300)의 탄성률은, 예를 들어 제1 내지 제7 배선 부재(61 내지 67)의 와이어 배선 재료에 비교하여 낮다. 이로 인해, 저탄성 수지재(300)는 와이어 배선 재료에 비교하여 변형되기 쉽다. 게다가, 저탄성 수지재(300)는 Z축 방향의 두께가, 제1 배선 부재(61)의 높이보다도 충분히 두껍게 된다. 혹은, 제1 반도체 칩(21)이 플립 칩 접속된 경우에는, Z축 방향의 두께가, 제1 반도체 칩(21)의 높이보다도 충분히 두껍게 된다. 예를 들어, 제1 배선 부재(61)의 변형, 절단을 억제하기 위해서이다. 반도체 장치(100r)에 있어서, 제2 반도체 칩(22r)의 Z축 방향의 두께(t22r)를 얇게 하면, 예를 들어
(1) 제2 배선 부재(62)를 와이어 본딩할 때, 제2 반도체 칩(22r)이 휘어져, 그에 수반하는 진동이 발생할 가능성이 있다
(2) 제2 반도체 칩(22r)이, 예를 들어 열 공정에서의 열에 의해 휠 가능성이 있다
는 사정이 발생한다. 이로 인해, 두께(t22r)는, 두껍게 설정해야 한다. 반도체 장치(100r)에서는, 예를 들어 베이스(1) 위에 있어서의 Z축 방향의 두께(H1)가 두꺼워지기 쉽다. 따라서, 반도체 장치(100r)에서는, 패키지의 박형화가 어렵게 되어 있다.
이에 반하여, 제1 실시 형태에 관한 반도체 장치(100a)에서는, 예를 들어 저탄성 수지재(300) 대신, 제2 반도체 칩(22)에, 제1 부분(31) 및 제2 부분(32)이 설치된다. 예를 들어, 저탄성 수지재(300)의 Z축 방향의 두께와, 제1 부분(31) 및 제2 부분(32)의 Z축 방향의 두께를, 거의 동등하게 설정했다고 가정한다(예를 들어, 접착부(21A)의 Z축 방향의 두께를 포함한다).
제1 부분(31) 및 제2 부분(32)은 반도체 기판, 예를 들어 실리콘 기판이다. 이로 인해, 저탄성 수지재(300)에 비교하여 변형되기 어렵다. 제1 실시 형태의 제2 반도체 칩(22)에 있어서, 참고예의 제2 반도체 칩(22r)과 대응하는 영역은, 제1 영역(30)이다. 제1 영역(30)의 Z축 방향의 두께(t30)는, "휘어짐" 및 "휨"을 억제하면서, 두께(t22r)보다도 얇게 하는 것이 가능하다. 따라서, 제1 실시 형태에 관한 반도체 장치(100a)에 의하면, 예를 들어 베이스(1) 위에 있어서의 Z축 방향의 두께(H2)를, 두께(H1)에 비교하여 얇게 할 수 있다.
이와 같이, 제1 실시 형태에 의하면, 패키지의 박형화가 가능한 반도체 장치를 제공할 수 있다. 또한, 패키지의 두께의 증가를 억제하면서, 반도체 칩의 적층수를 증가시킬 수도 있다.
저탄성 수지재(300)는 예를 들어 두께가 5 내지 10㎛ 정도인 DAF재에 비교하여 고가이다. 반도체 장치(100r)는 제조 비용이 상승하기 쉽다. 그러나, 제1 실시 형태의 반도체 장치(100a)는, 예를 들어 저탄성 수지재(300)를 사용하지 않아도 된다. 반도체 장치(100a)의 접착부(21A)에는, 예를 들어 DAF재를 사용하는 것이 가능하다. 따라서, 제1 실시 형태에 관한 반도체 장치(100a)에 의하면, 참고예에 관한 반도체 장치(100r)에 비교하여 제조 비용의 상승을 억제할 수도 있다.
또한, 제2 배선 부재(62)나 제4 배선 부재(64)가, 예를 들어 와이어 본딩 공정이나, 패키징 시의 수지 밀봉 공정에 있어서, 끊어지기 어려워진다는 이점도 얻을 수 있다.
이것은, 도 4의 (a)에 도시한 제2 반도체 칩(22r)에 본딩되는 제2 배선 부재(62)와, 저탄성 수지재(300)를 적용한 경우의 도 1의 (a)의 제4 반도체 칩(24)에 본딩되는 제4 배선 부재(64)는, 도 4의 (a)에 도시한 저탄성 수지재(300)의 강성이 낮기 때문에, 접합 시에 휘어짐이나 진동이 발생하기 쉽다. 이로 인해, 본딩 장치로부터 인가되는 접합 에너지(하중이나 초음파)가 불안정, 혹은 부족하기 쉬운 상태가 된다. 이로 인해, 반도체 장치(100r)에서는, 제2 배선 부재(62)와 제2 패드 전극(22P)의 접합 강도 및 제4 배선 부재(64)와 제4 패드 전극(24P)의 접합 강도 각각에, 충분한 접합 강도가 얻어지기 어렵다.
이에 반하여, 도 4의 (b)에 도시한 제2 반도체 칩(22)에 본딩되는 제2 배선 부재(62)와, 도 1의 (a)의 제4 반도체 칩(24)에 본딩되는 제4 배선 부재(64)의 경우는, 제1 부분(31) 및 제2 부분(32) 각각이 고강성으로, 휘어짐이 발생하기 어렵다. 따라서, 반도체 장치(100a)는, 본딩 장치로부터 인가되는 접합 에너지를, 반도체 장치(100r)에 비교하여 충분히 얻을 수 있어, 제2 배선 부재(62)와 제2 패드 전극(22P)의 접합 강도 및 제4 배선 부재(64)와 제4 패드 전극(24P)의 접합 강도 각각을 높일 수 있다.
저탄성 수지재(300)는 열 팽창률(Coefficient of Thermal Expansion: CTE)이, 예를 들어 실리콘에 비교하여 크다. 이 때문에, 예를 들어 가열 공정에 있어서 저탄성 수지재(300)가 융기되어, 제2 반도체 칩(22r) 등에 대하여 크랙을 유발할 가능성이 있다.
이에 반하여, 제1 실시 형태에서는, 예를 들어 접착부(21A) 등을 열 경화시키는 공정에 있어서, 절연 밀봉 부재는, 충전할 필요가 없다. 따라서, 제2 반도체 칩(22) 등에 대한 크랙의 발생을 억제할 수 있다.
또한, 제2 반도체 칩(22)은 제1 영역(30) 외에도, 제1 부분(31) 및 제2 부분(32)을 포함한다. 제2 반도체 칩(22)의 Z축 방향의 두께(H2)는, 참고예의 제2 반도체 칩(22r)의 Z축 방향의 두께(t22r)보다도 두껍게 할 수 있다. 이로 인해, 반도체 장치(100a)는, 참고예의 반도체 장치(100r)에 비교하여, 예를 들어 강성을 향상시킬 수 있어, 휘기 어렵게 하는 것도 가능하다.
또한, 도 3의 (b)에 도시하는 바와 같이, 제1 실시 형태에서는, 예를 들어 제2 패드 전극(22P)이 제1 부분(31) 위에 설치되어 있다. 제1, 제2 부분(31 및 32)은 반도체 기판, 예를 들어 실리콘 기판 그 자체이다. 제1, 제2 부분(31 및 32)에 있어서의 Z축 방향의 두께는, 홈(180)이 형성된 부분에 있어서의 Z축 방향의 두께보다도 두껍다. 게다가, 제1, 제2 부분(31 및 32)은 베이스(1) 위에 홈(180)을 개재하지 않고 배치되어 있다. 따라서, 제1, 제2 부분(31 및 32)의 부분은, 홈(180)이 형성된 부분에 비교하여 Z축 방향의 두께가 두껍고 강성이 높다. 제1, 제2 부분(31 및 32)의 부분은, 제2 반도체 칩(22)에 있어서, 홈(180)이 형성된 부분에 비교하여 변형되기 어려운 부분이다.
이와 같이, 제2 패드 전극(22P)은, 예를 들어 제1, 제2 부분(31 및 32)의 적어도 하나 위에 배치한다. 이에 의해, 예를 들어 와이어 본딩 공정에 있어서, 제2 반도체 칩(22)의 변형이나 휘어짐, 그들에 수반하는 진동의 발생을 억제할 수 있어, 접합 강도에 필요한 조건을 충족시킬 수 있다. 따라서, 홈(180)을 가진 제2 반도체 칩(22)에 있어서, 제2 패드 전극(22P)과 제2 배선 부재(62)의 접합 강도의 저하를 억제할 수 있다는 이점을 추가로 얻을 수 있다.
또한, 상기 이점은, 예를 들어 제2 반도체 칩(22)에 있어서, 홈(180) 위의 부분에는 제2 패드 전극(22P)을 배치하지 않음으로써, 더욱 잘 얻을 수 있다.
또한, 실시 형태로부터 얻어지는 다른 기술적 효과에 대해서는, 후술하는 변형예 및 다른 실시 형태에 있어서 적절히 설명한다.
(제1 실시 형태:제1 변형예)
도 5의 (a)는, 제1 실시 형태의 제1 변형예에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 5의 (a)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다.
도 5의 (a)에 도시하는 바와 같이, Z축 방향을 따른 방향으로부터 보아, 제1 단자 전극(71)은 그 모두를, 제2 반도체 칩(22)으로 덮을 필요는 없다. 제1 변형예에 관한 반도체 장치(100aa)의 제2 반도체 칩(22)은 예를 들어 Y축 방향을 따라 제1 단부면(41)으로부터 제2 단부면(42)에 도달하는 홈(180)을 갖는다. 이러한 반도체 장치(100aa)의 경우, 일부의 제1 단자 전극(71)은 제1, 제2 단부면(41 및 42)의 적어도 하나의 외측에 위치하도록, 베이스(1) 위에 배치하는 것이 가능하다. 도 5의 (a)에는, 일부의 제1 단자 전극(71)을, 제1, 제2 단부면(41 및 42)의 각각의 외측에 위치하도록, 베이스(1) 위에 배치한 예를 도시한다.
제1 실시 형태에 의하면, 제2 반도체 칩(22)이, 예를 들어 제1 단부면(41)으로부터 제2 단부면(42)에 도달하는 홈(180)을 구비하고 있다. 따라서, 본 제1 변형예에 도시하는 바와 같이, 예를 들어 제1 단자 전극(71)의 베이스(1) 위에 대한 배치의 자유도를 높일 수 있다는 이점을 추가로 얻을 수도 있다.
(제1 실시 형태:제2 변형예)
도 5의 (b)는, 제1 실시 형태의 제2 변형예에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 5의 (b)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다.
도 5의 (b)에 도시하는 바와 같이, Z축 방향을 따른 방향으로부터 보아, 제1 반도체 칩(21)은 그 모두를, 제2 반도체 칩(22)으로 덮을 필요는 없다. 예를 들어, 제1 반도체 칩(21)의 X축 방향을 따른 2개 단부면의 적어도 하나를, 제1, 제2 단부면(41 및 42)의 적어도 하나의 외측에 위치하도록, 베이스(1) 위에 배치해도 된다.
제2 변형예에 관한 반도체 장치(100ab)에서는, 제1 반도체 칩(21)의 Y축 방향의 길이(LY21)는, 제2 반도체 칩(22)의 Y축 방향의 길이(LY22)보다도 길다. 제1 실시 형태에 의하면, 제2 반도체 칩(22)이, 예를 들어 제1 단부면(41)으로부터 제2 단부면(43)에 도달하는 홈(180)을 구비하고 있다. 이로 인해, 길이(LY21)가, 길이(LY22)보다도 긴 제1 반도체 칩(21)이라도, 베이스(1) 위에 배치할 수 있다. 이 관계와 동일한 관계이지만, 길이(LY22)가, 길이(LY21)보다도 짧은 제2 반도체 칩(22)이라도, 베이스(1) 위에 배치할 수 있다.
제1 실시 형태에 의하면, 본 제2 변형예에 기재한 바와 같이, 배치 가능한 칩의 제약을 완화시킬 수도 있다. 이 때문에, 예를 들어 제1, 제2 반도체 칩(21 및 22)의 칩 사이즈의 변경에 대해서도 대응하기 쉽다는 이점을 얻을 수도 있다.
(제1 실시 형태:제3 변형예)
도 6의 (a)는, 제1 실시 형태의 제3 변형예에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 6의 (a)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다.
도 6의 (a)에 도시하는 바와 같이, 제2 반도체 칩(22)의 형상은, Z축 방향을 따른 방향으로부터 보아, 장축과 단축을 가진 직사각형이다. 이러한 경우, 제1, 제2 부분(31 및 32)은 장축을 따라 설치하는 것도 가능하다. 제3 변형예에 관한 반도체 장치(100ac)의 반도체 칩(22)은 X축 방향을 따라 장축, Y축 방향을 따라 단축이다. 제1, 제2 부분(31 및 32) 각각은, X축 방향을 따르고 있다.
제1 실시 형태에 의하면, 제2 반도체 칩(22)의 강성 저하를 완화시킬 수 있다. 제3 변형예와 같이, 제1, 제2 부분(31 및 32) 각각을, 제2 반도체 칩(22)의 장축 방향을 따라 설치하면, 강성의 저하를 완화시킬 수 있는 효과를 더욱 잘 얻는 것이 가능해진다.
제3 변형예에 있어서도, 제2 패드 전극(22P)은, 예를 들어 제1, 제2 부분(31 및 32)의 적어도 하나 위에 배치하면 된다. 이에 의해, 제2 반도체 칩(22)이, Z축 방향의 두께가 얇은 제1 영역(30)을 포함하고 있었다고 해도, 제2 패드 전극(22P)과 제2 배선 부재(62)의 접합 강도의 저하를 억제할 수 있다. 제3 변형예에서는, 이러한 효과를 유지한 채 그대로, 제2 패드 전극(22P)의 수를, 제1, 제2 부분(31 및 32)이 단축 방향을 따르고 있는 경우에 비교하여 증가시킬 수도 있다.
(제1 실시 형태:제4 변형예)
도 6의 (b)는, 제1 실시 형태의 제4 변형예에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 6의 (b)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다.
도 6의 (b)에 도시하는 바와 같이, 제1 단자 전극(71)은 제1 부분(31)과 제1 반도체 칩(21) 사이의 영역 및 제2 부분(32)과 제1 반도체 칩(21) 사이의 영역의 어느 하나 또는 양쪽에, 배치하지 않아도 된다. 도 6의 (b)에는, 제1 단자 전극(71)은 제1 부분(31)과 제1 반도체 칩(21) 사이의 영역 및 제2 부분(32)과 제1 반도체 칩(21) 사이의 영역 양쪽에, 배치하지 않은 예를 도시한다.
제1 반도체 칩(21)은 Z축 방향을 따른 방향으로부터 보아, 4개의 변을 가진 사각형이다. 예를 들어, 제4 변형예에서는, 제1 패드 전극(21P)은, 제1 반도체 칩(21)의 1 내지 3개의 변에 대응하여 제1 반도체 칩(21)에 배치된다. 도 6의 (b)에는, 제1 패드 전극(21P)을, X축 방향을 따른 한 쌍의 변에 대응하여 제1 반도체 칩(21)에 배치한 예를 도시한다. 제1 패드 전극(21P)은, 제1 반도체 칩(21)의, Y축 방향을 따른 한 쌍의 변에 인접한 영역에는 배치되어 있지 않다. Y축 방향을 따른 한 쌍의 변은, 각각, 제1, 제2 부분(31 및 32)과 인접한다.
예를 들어, 제1 단자 전극(71)은 제1 반도체 칩(21)의, 제1 패드 전극(21P)이 배치된 상기 1 내지 3개의 변에 대응하여 베이스(1)에 배치된다. 도 6의 (b)에는, 제1 단자 전극(71)을, 제1 반도체 칩(21)의 X축 방향을 따른 한 쌍에 대응하여 베이스(1)에 배치한 예를 도시한다. 제1 단자 전극(71)은 제1 반도체 칩(21)의 Y축 방향을 따른 한 쌍의 변과 제1, 제2 부분(31 및 32)의 사이에는, 각각, 배치되어 있지 않다.
예를 들어, 제1 배선 부재(61)는 제1 패드 전극(21P)이 배치된 상기 1 내지 3개의 변을 넘어, 제1 패드 전극(21P)과 제1 단자 전극(71)을 전기적으로 접속한다. 도 6의 (b)에는, 제1 배선 부재(61)를, 제1 반도체 칩(21)의 X축 방향을 따른 한 쌍의 변을 넘어, 제1 패드 전극(21P)과 제1 단자 전극(71)을 전기적으로 접속한 예를 도시한다. 제1 반도체 칩(21)의 Y축 방향을 따른 한 쌍의 변을 넘는, 제1 배선 부재(61)는 없다.
제4 변형예에서는, 제1 반도체 칩(21)의 Y축 방향을 따른 한 쌍의 변과, 제1, 제2 부분(31 및 32)의 적어도 하나 사이에는, Y축 방향을 따라 클리어런스(75)가 존재한다. 클리어런스(75)는 예를 들어 제1 단자 전극(71) 및 제1 배선 부재(61)를 포함하지 않고, 예를 들어 도 1의 (b)에 도시한 절연 밀봉 부재(8)가 설치된다. 클리어런스(75)는 절연 밀봉 부재(8)로 메우지 않고, 예를 들어 에어 갭으로 하는 것도 가능하다. 그러나, 가열에 의한 에어의 팽창에 의한 문제를 피하기 위하여, 언더필, 절연 수지재 등의 재료로 메우는 편이 낫다.
제4 변형예에서는, 클리어런스(75)의, 예를 들어 X축 방향을 따른 길이를 좁힘으로써, 제2 반도체 칩(22)의 X축 방향의 길이를 짧게 할 수 있다. 따라서, 제2 반도체 칩(22)의 사이즈를 축소할 수 있다는 이점을 얻을 수 있다. 제2 반도체 칩(22)의 사이즈를 축소할 수 있는 제4 변형예에서는, 예를 들어 베이스(1)의 사이즈를 축소하는 것도 가능하다. 이러한 제4 변형예는, 예를 들어 반도체 패키지의 소형화에 유리하다.
클리어런스(75)의, 예를 들어 X축 방향을 따른 길이를 짧게 하면, 제1, 제2 부분(31 및 32)의 적어도 하나의 X축 방향의 길이를, 제2 반도체 칩(22)의 X축 방향의 길이를 변경하지 않아도 길게 할 수 있다. 따라서, 제4 변형예에서는, 제2 반도체 칩(22)의 강성을, 더 높이는 것도 가능하다.
클리어런스(75)는 없애는 것도 가능하다. 제4 변형예에서는, 예를 들어 제1, 제2 부분(31 및 32)의 적어도 하나를, 제1 반도체 칩(21)과 접촉시켜도 된다.
(제2 실시 형태)
도 7의 (a)는, 제2 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다. 도 7의 (b)는, 제2 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 7의 (a) 및 도 7의 (b)에는, 베이스(1), 제1, 제2 반도체 칩(21 및 22)을 도시한다. 또한, 도 7의 (b)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다. 도 7의 (b)에 도시하는 단면은, 도 7의 (a) 중의 B-B 선을 따른다. 도 7의 (a)에 도시하는 단면은, 도 7의 (b) 중의 A-A 선을 따른다.
도 7의 (a) 및 도 7의 (b)에 도시하는 바와 같이, 제2 실시 형태에 관한 반도체 장치(100b)의 제2 반도체 칩(22)은 제1 실시 형태의 제2 반도체 칩(22)에 대하여, 제3 부분(33) 및 제4 부분(34)을, 더 포함한다.
제3 부분(33)은 제1 영역(30)과 연속되어 있다. 제3 부분(33)은 Y축 방향에 있어서 제1 부분(31) 및 제2 부분(32) 각각과 이격되어 있다. 제4 부분(34)은 제1 영역(30)과 연속되어 있다. 제4 부분(34)은 X축 방향에 있어서 제3 부분(33)과 이격되고, Y축 방향에 있어서 제1 부분(31) 및 제2 부분(32) 각각과 이격되어 있다. 제1 반도체 칩(21)은 제3 부분(33) 및 제4 부분(34) 각각과, 예를 들어 이격되어 있다.
제2 반도체 칩(22)은 제1 내지 제4 코너부(51 내지 54)를 포함한다. 제1 단부면(41) 및 제4 단부면(44)은 제1 코너부(51)에 있어서, 교차한다. 제1 단부면(41) 및 제3 단부면(43)은 제2 코너부(52)에 있어서, 교차한다. 제2 단부면(42) 및 제4 단부면(44)은 제3 코너부(53)에 있어서, 교차한다. 제2 단부면(42) 및 제3 단부면(43)은 제4 코너부(54)에 있어서, 교차한다. 예를 들어, 제1 내지 제4 부분(31 내지 34)은 각각, 제1 내지 제4 코너부(51 내지 54)를 포함하는 영역에 위치한다.
또한, 제1 내지 제4 부분(31 내지 34)은 제1 내지 제4 코너부(51 내지 54)와 접하고 있지 않아도 된다.
제2 실시 형태의 제2 반도체 칩(22)이 포함하는 홈(181)은 크로스 패턴이며, X축 방향 및 Y축 방향 각각으로 연장된다. 홈(181)은 4개의 단부를 포함한다. 4개의 단부는, 각각, 제1 내지 제4 단부면(41 내지 44) 각각에 있어서, 제2 반도체 칩(22)의 밖을 향하여 개방되어 있다. 제2 실시 형태에 따르면, 제1 영역(30)과 베이스(1)의 사이에, 예를 들어 크로스 패턴 형상의 홈(181)이 얻어진다. 제1 반도체 칩(21)은 베이스(1) 위에 있어서, 홈(181)에 위치한다.
제2 반도체 칩(22)은 예를 들어 제1 내지 제4 부분(31 내지 34)을 포함하고 있어도 된다. 제2 실시 형태에 따르면, 제1 영역(30)과 베이스(1)의 사이에, 4개의 개방 단부를 가진 홈(181)이 얻어진다. 이러한 홈(181)을 가진 제2 실시 형태에 따르면, 예를 들어 제1 실시 형태에 비교하여 수지의 충전 경로가 많아지기 때문에, 홈(181) 내에, 절연 밀봉 부재(8)를, 더욱 충전하기 쉽다는 이점을 얻을 수 있다.
또한, 제2 실시 형태에 있어서도, 제1 실시 형태의 제1 내지 제4 변형예와 마찬가지의 변형이 가능하다.
(제3 실시 형태)
도 8의 (a)는, 제3 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다. 도 8의 (b)는, 제3 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 8의 (a) 및 도 8의 (b)에는, 베이스(1), 제1, 제2 반도체 칩(21 및 22)을 도시한다. 또한, 도 8의 (b)에서는, 제2 반도체 칩(22)의 일부를 단면으로서 도시한다. 도 8의 (b)에 도시하는 단면은, 도 8의 (a) 중의 B-B 선을 따른다. 도 8의 (a)에 도시하는 단면은, 도 7의 (b) 중의 A-A 선을 따른다.
도 8의 (a) 및 도 8의 (b)에 도시하는 바와 같이, 제3 실시 형태에 관한 반도체 장치(100c)의 제2 반도체 칩(22)은 제1 실시 형태의 제2 반도체 칩(22)에 대하여, 제5 부분(35) 및 제6 부분(36)을, 더 포함한다.
제5 부분(35)은 제1 영역(30), 제1 부분(31) 및 제2 부분(32)과 연속되어 있다. 제6 부분(36)은 Y축 방향에 있어서 제5 부분(35)과 이격되고, 제1 영역(30), 제1 부분(31) 및 제2 부분(32)과 연속되어 있다. 제5 부분(35)은 제1 부분(31)부터 제2 부분(32)까지, 제1 단부면(41)을 따라 연장되어 있다. 제6 부분(36)은 제1 부분(31)부터 제2 부분(32)까지, 제2 단부면(42)을 따라 연장되어 있다.
제3 실시 형태의 제2 반도체 칩(22)은 제1, 제2, 제5 및 제6 부분(31, 32, 35 및 36) 각각을 벽으로 하고, 제1 영역(30)을 바닥으로 한 오목부(182)를 포함한다. 제1 반도체 칩(21)은, 오목부(182)를 베이스(1)를 향하여, 베이스(1) 위에 설치되어 있다. 제3 실시 형태에 따르면, 제1 영역(30)과 베이스(1)의 사이에, 예를 들어 캐비티가 얻어진다. 제1 반도체 칩(21)은 베이스(1) 위에 있어서, 캐비티 내에 위치한다.
제2 반도체 칩(22)은 예를 들어 제1, 제2, 제5 및 제6 부분(31, 32, 35 및 36)을 가진 환형부를 포함하고 있어도 된다. 환형부는, 예를 들어 제1 내지 제4 단부면(41 내지 44)을 따른다. 제3 실시 형태에 따르면, 환형부를 가지므로, 제2 반도체 칩(22)의 강성이, 예를 들어 제1, 제2 실시 형태에 비교하여 더욱 높아진다는 이점을 얻을 수 있다.
또한, 제1, 제2, 제5 및 제6 부분(31, 32, 35 및 36)은 제1 내지 제4 단부면(41 내지 44)과 접하고 있지 않아도 된다. 또한, 제3 실시 형태에 있어서의 캐비티 내는, 예를 들어 절연 밀봉 부재(8)를 충전해도 되고, 충전하지 않아도 된다. 캐비티 내를, 절연 밀봉 부재(8)로 충전하지 않는 경우에는, 캐비티 내는, 예를 들어 에어 갭이 된다. 또한, 제3 실시 형태에 있어서는, 제1 실시 형태의 제3, 제4 변형예와 마찬가지의 변형이 가능하다. 예를 들어, 제3 실시 형태에 있어서, 클리어런스(75)를 형성한 경우, 클리어런스(75)는 예를 들어 절연 밀봉 부재(8)로 메우지 않고, 예를 들어 에어 갭으로 하는 것도 가능하다. 그러나, 가열에 의한 에어의 팽창에 의한 문제를 방지하기 위해서도, 언더필, 절연 수지재 등에 의한 밀봉이 바람직하다. 또한, 이 사정은, 진공 중에서 밀봉하면 해소하는 것도 가능하다.
(제4 실시 형태)
도 9의 (a) 내지 도 9의 (g)는, 제4 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도이다. 도 10의 (a) 내지 도 10의 (h)는, 제4 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도이다. 제4 실시 형태에서는, 예를 들어 제2 반도체 칩(22)의 제조 방법을 예시한다.
도 9의 (a) 및 도 10의 (a)에 도시하는 바와 같이, 복수의 제2 반도체 소자부(D2)를 형성한 실리콘 웨이퍼(W)(이하 웨이퍼라고 한다)를 준비한다. 웨이퍼(W)는, 제2 반도체 소자부(D2)를 구비한 제1면과, Z축 방향에 있어서 제1면과 이격된 제2면을 포함한다. 이어서, 웨이퍼(W)의 제1면 위에 표면 보호 테이프(110)를 접착한다.
이어서, 도 9의 (b) 및 도 10의 (b)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제2면을, 연삭 지석(120)을 사용하여 연삭하고, 후퇴시킨다. 이 공정은, 소위 BSG(Back Side grinding) 공정이다.
이어서, 도 9의 (c) 및 도 10의 (c)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제2면을, 다이싱 링(130) 위에 맞붙여진 접착 수지에 접착한다. 접착 수지의 하나의 예는, DAF(Die Attach Film)(140a)이다. DAF(140a)는, 예를 들어 접착 수지(140b)에 의해 기재(140c)에 접착되어 있다. 기재(140c)는, 예를 들어 PET(PolyEthylene Terephthalate) 등의 수지재이다.
이어서, 도 9의 (d) 및 도 10의 (d)에 도시하는 바와 같이, 웨이퍼(W)의 제1면으로부터, 표면 보호 테이프(110)를 박리한다.
이어서, 도 9의 (e) 및 도 10의 (e)에 도시하는 바와 같이, 블레이드(150)를 사용하여, 웨이퍼(W)를 다이싱한다. 웨이퍼(W)에는, 다이싱 라인(160)이 형성된다. 다이싱 라인(160)은 X축 방향 및 Y축 방향 각각을 따라 형성된다. 웨이퍼(W)는, 복수의 제2 반도체 칩(22)으로 분리된다.
이어서, 도 9의 (f) 및 도 10의 (f)에 도시하는 바와 같이, 예를 들어 자외선을 조사하여, 접착 수지(140b)의 점착력을 저하시킨다. 이어서, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제1면을, 다이싱 링(130) 위에 설치한 제1 다이싱 테이프(170)에 접착한다. 이어서, 예를 들어 접착 수지(140b) 및 기재(140c)를 DAF(140a)로부터 박리한다.
이어서, 도 9의 (g) 및 도 10의 (g)에 도시하는 바와 같이, 복수의 제2 반도체 칩(22)으로 분리된 웨이퍼(W)에, 오목부를 형성한다. 본 실시 형태에서는, 웨이퍼(W)에, 홈(180)을 형성한다. 홈(180)을 형성할 때에는, 홈(180)이 소정의 폭이 되도록, 예를 들어 블레이드(150)를, 웨이퍼(W)에, Y축 방향을 따라 수회 넣어도 된다.
이어서, 도 10의 (h)에 도시하는 바와 같이, 제2 반도체 칩(22)을 각각 반전시켜, DAF(140a)를, 제2 다이싱 테이프(171)에 접착한다. 이 후, 제2 다이싱 테이프(171)에 자외선을 조사하거나 하여, 점착력을 저하시키고, 제2 반도체 칩(22)을, 제2 다이싱 테이프(171)로부터 픽업하여, 베이스(1) 위에 접착한다.
예를 들어, 제1 실시 형태의 제2 반도체 칩(22)은 예를 들어 블레이드(150)를 사용하여 홈(180)을 형성함으로써, 제조할 수 있다.
또한, 제2 실시 형태의 제2 반도체 칩(22)을 제조하는 경우에는, 예를 들어 도 9의 (g) 및 도 10의 (g)에 도시한 공정에 있어서, X축 방향 및 Y축 방향 각각에 있어서 홈을 형성하고, 크로스 패턴의 홈(181)을 웨이퍼(W)에 형성하면 된다.
또한, 제3 실시 형태의 제2 반도체 칩(22)을 제조하는 경우에는, 예를 들어DAF(140a)에, 오목부(182)에 대응하는 창을 형성하고, 창 이외에만 자외선을 조사하여 DAF(140a)를 선택적으로 박리한 후, DAF(140a)를 에칭의 마스크로 사용하여, 웨이퍼(W)를 RIE법, 샌드 블라스트법, 또는 습식 에칭법 등에 의해, 웨이퍼(W)에 오목부(182)를 형성하면 된다.
이들 제2, 제3 실시 형태의 제2 반도체 칩(22)의 제조 방법은, 이하 설명하는 제5, 제6 실시 형태에서도 마찬가지로 적용된다.
(제5 실시 형태)
도 11의 (a) 내지 도 11의 (g)는, 제5 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도이다. 도 12의 (a) 내지 도 12의 (h)는, 제5 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도이다. 제5 실시 형태에서는, 예를 들어 제1 반도체 칩(21)의 다른 제조 방법을 예시한다.
도 11의 (d) 및 도 12의 (d)에 도시하는 바와 같이, 예를 들어 제4 실시 형태에 있어서, 도 9의 (a) 내지 도 10의 (d)를 참조하여 설명한 방법에 따라, 웨이퍼(W)의 제2면을 연삭하고, 웨이퍼(W)의 제2면을 DAF(140a)에 접착하고, 웨이퍼(W)의 제1면으로부터, 표면 보호 테이프(110)를 박리한다.
이어서, 도 11의 (e) 및 도 12의 (e)에 도시하는 바와 같이, 예를 들어 자외선을 조사하여, 접착 수지(140b)의 점착력을 저하시킨다. 이어서, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제1면을, 다이싱 링(130) 위에 설치한 제1 다이싱 테이프(170)에 접착한다. 이어서, 예를 들어 접착 수지(140b) 및 기재(140c)를 DAF(140a)로부터 박리한다.
이어서, 도 11의 (f) 및 도 12의 (f)에 도시하는 바와 같이, 블레이드(150)를 사용하여, 웨이퍼(W)에 홈(180)을 형성한다.
이어서, 도 12의 (g)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, DAF(140a)를, 제2 다이싱 테이프(171)에 접착한다.
이어서, 도 11의 (g) 및 도 12의 (h)에 도시하는 바와 같이, 블레이드(150)를 사용하여, 웨이퍼(W)를 다이싱한다. 웨이퍼(W)에는, 다이싱 라인(160)이 형성된다. 이에 의해, 예를 들어 제2 다이싱 테이프(171) 위에 있어서, 제2 반도체 칩(22)이 얻어진다. 이 후, 제2 반도체 칩(22)을, 제2 다이싱 테이프(171)로부터 픽업하여, 베이스(1) 위에 접착한다.
이렇게, 예를 들어 홈(180)은 다이싱 라인(160)보다도 먼저, 형성하는 것도 가능하다. 제5 실시 형태에 관한 제조 방법에 의하면, 홈(180)을, 웨이퍼(W)가 제2 반도체 칩(22)으로 분리되기 전에 형성하므로, 예를 들어 홈(180)을 형성할 때에 있어서 위치 어긋남이 적다는 이점을 얻을 수 있다.
(제5 실시 형태:제1 변형예)
도 13의 (a) 내지 도 13의 (c)는, 제5 실시 형태의 제1 변형예에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도이다.
도 13의 (a)에 도시하는 바와 같이, 예를 들어 제5 실시 형태에 있어서, 도 11의 (a) 내지 도 12의 (f)를 참조하여 설명한 방법에 따라, 블레이드를 사용하여, 제1 다이싱 테이프(170) 위의 웨이퍼(W)에 홈(180)을 형성한다.
이어서, 도 13의 (b)에 도시하는 바와 같이, 블레이드를 사용하여, 제1 다이싱 테이프(170) 위의 웨이퍼(W)에, 다이싱 라인(160)을 형성한다. 이에 의해, 예를 들어 제1 다이싱 테이프(170) 위에 있어서, 제2 반도체 칩(22)이 얻어진다.
이어서, 도 13의 (c)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, 접착부(140b)를, 제2 다이싱 테이프(171)에 접착한다. 이어서, 제1 다이싱 테이프(170)를 소자 형성면으로부터 박리한다. 이 후, 제2 반도체 칩(22)을 제2 다이싱 테이프(171)로부터 픽업하여, 베이스(1) 위에 접착한다.
이와 같이, 웨이퍼(W)를 반전시키지 않고, 다이싱 라인(160)을 형성하는 것도 가능하다.
또한, 홈(180)을 블레이드를 사용하여 형성하는 경우에는, 홈(180)을, 다이싱 라인(160)과 동일한 공정에서 형성하는 것도 가능하다. 즉, 도 13의 (a)에 도시한 홈(180)의 형성 공정과, 도 13의 (b)에 도시한 다이싱 공정을, 동시에 행한다. 웨이퍼(W)에 넣는 블레이드의 깊이를 바꾸면, 홈(180) 및 다이싱 라인(160) 각각을 구분하여 제작할 수 있다. 예를 들어, 홈(180)을 형성할 때에는, 웨이퍼(W)가 분단되지 않도록, 블레이드(150)를 웨이퍼(W)에 얕게 넣고, 다이싱 라인(160)을 형성할 때에는, 웨이퍼(W)가 분단되도록, 블레이드(150)를 웨이퍼(W)에 깊게 넣는다. 이에 의해, 홈(180)과, 다이싱 라인(160)을, 동일한 공정에서 형성할 수 있다.
또한, 홈(181)에 대해서도, 다이싱 공정에서 형성할 수 있다. 또한, 오목부(182)에 대해서도, 예를 들어 블레이드 등의 툴을 변경하면, 다이싱 공정에서, 다이싱 라인(160)과 함께 형성하는 것이 가능하다.
이와 같이, 복수의 반도체 칩의 각각에 홈(181, 182) 또는 오목부(182)를 형성하는 공정은,
(a) 웨이퍼(W)를 복수의 반도체 칩으로 분리하는 공정 전
(b) 웨이퍼(W)를 복수의 반도체 칩으로 분리하는 공정 후
(c) 웨이퍼(W)를 복수의 반도체 칩으로 분리하는 공정 시
상기 (a) 내지 (c) 중 어느 하나에 행할 수 있다.
(제6 실시 형태)
도 14의 (a) 내지 도 14의 (g)는, 제6 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 사시도이다. 도 15의 (a) 내지 도 15의 (h)는, 제6 실시 형태에 관한 반도체 장치의 제조 방법을 예시하는 공정순 모식 단면도이다. 제6 실시 형태에서는, 예를 들어 제2 반도체 칩(22)의 제조 방법을 예시한다.
도 14의 (a) 및 도 15의 (a)에 도시하는 바와 같이, 블레이드(150)를 사용하여, 복수의 제2 반도체 소자부(D2)를 형성한 실리콘 웨이퍼(W)의 제1면에, 하프컷 홈(160a)을 형성한다. 하프컷 홈(160a)은, X축 방향 및 Y축 방향 각각을 따라 형성된다. 하프컷 홈(160a)의 Z축 방향의 깊이는, 예를 들어 제2 반도체 칩(22)의 Z축 방향의 두께(최종적인 두께=완성 두께) 이상의 깊이로 된다.
이어서, 도 14의 (b) 및 도 15의 (b)에 도시하는 바와 같이, 하프컷 홈(160a)이 형성된 웨이퍼(W)의 제1면 위에 표면 보호 테이프(110)를 접착한다.
이어서, 도 14의 (c) 및 도 15의 (c)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제2면을, 연삭 지석(120)을 사용하여 연삭하고, 후퇴시킨다. 웨이퍼(W)는, 복수의 제2 반도체 칩(22)으로 분리된다. 즉, 제6 실시 형태는, BSG 공정보다, 다이싱 공정을 먼저 행하는, 소위 DBG 공법(Dicing Before Grinding)을 사용한 예이다.
이어서, 도 14의 (d) 및 도 15의 (d)에 도시하는 바와 같이, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제2면을, 다이싱 링(130) 위에 맞붙여진 접착 수지, 예를 들어DAF(140a)에 접착한다.
이어서, 도 14의 (e) 및 도 15의 (e)에 도시하는 바와 같이, 웨이퍼(W)의 제1면으로부터, 표면 보호 테이프(110)를 박리한다.
이어서, 도 14의 (f) 및 도 15의 (f)에 도시하는 바와 같이, 접착 수지(140b)의 점착력을 저하시킨 후, 웨이퍼(W)를 반전시켜, 웨이퍼(W)의 제1면을, 제1 다이싱 테이프(170)에 접착한다. 이어서, 접착 수지(140b) 및 기재(140c)를 DAF(140a)로부터 박리한다.
이어서, 도 14의 (g) 및 도 15의 (g)에 도시하는 바와 같이, 복수의 제2 반도체 칩(22)으로 분리된 웨이퍼(W)에, 오목부를 형성한다. 본 실시 형태에서는, 웨이퍼(W)에, 예를 들어 블레이드(150)를 사용하여 홈(180)을 형성한다. 이어서, DAF(140a)를 절단하여, DAF(140a)를 복수의 제2 반도체 칩(22)별로 분리한다. DAF(140a)의 절단에는, 예를 들어 레이저(151)를 사용하면 된다. 또한, 이 레이저(151)에 의한 DAF(140a)의 절단은, 도 15의 (e)에 도시한 공정에서 실시해도 된다.
이어서, 도 15의 (h)에 도시하는 바와 같이, 제2 반도체 칩(22)을 각각 반전시켜, DAF(140a)를 제2 다이싱 테이프(171)에 접착한다. 이 후, 제2 반도체 칩(22)을, 제2 다이싱 테이프(171)로부터 픽업하여, 베이스(1) 위에 접착한다.
제6 실시 형태와 같이, 웨이퍼(W)의 다이싱에는, DBG 공법을 사용하는 것도 가능하다.
(제7 실시 형태)
도 16은, 제7 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다.
도 16에 도시하는 바와 같이, 제6 실시 형태에 관한 반도체 장치(100f)는, 제3 내지 제7 반도체 칩(23 내지 27)의 각각의 Z축 방향의 두께(t23 내지 t27)를, 서로 동등하게 한 예이다.
실시 형태에 관한 반도체 장치는, 복수의 반도체 칩을, 예를 들어 X축 방향으로 어긋나게 하면서 쌓다가, 포개어 쌓는 방향을, 도중에 반대 방향으로 하여, 더 포개어 쌓는다. 예를 들어, 제7 실시 형태에 관한 반도체 장치(100f)에 있어서는, 제4 반도체 칩(24)에 있어서, 포개어 쌓는 방향이 반대 방향이 된다. 제4 반도체 칩(24)은 Z축 방향으로 포개어 쌓은 제2, 제3, 제5 내지 제7 반도체 칩(22, 23, 25 내지 27)에 대하여, 예를 들어 "외팔보"와 같은 형상이 된다. 제4 반도체 칩(24)은 제1, 제2 부분(31 및 32)의 적어도 하나와 오버랩된 제7 부분(37)과, 제2 반도체 칩(22)으로부터 오버행된 제8 부분(38)을 구비하고 있다.
예를 들어, 도 4의 (a)를 참조하여 설명한 참고예에 관한 반도체 장치(100r)와 같이, 절연성 수지재(300)를 사용한 경우, 절연성 수지재(300)가 저탄성률이기 때문에, 예를 들어 와이어 본딩 시의 충격에 의해, 미소한 휘어짐이나, 그에 수반하는 "진동"이 발생하기 쉽다. 특히 "외팔보"와 같은 형상이 되는 제4 반도체 칩(24)에서는, 와이어 본딩 시, 제4 반도체 칩(24)의 제8 부분(38)과 베이스(1)의 사이에는 공간이 넓어진다. 게다가, 제4 패드 전극(24P)(도 3의 (a) 참조)은 제8 부분(38)에 배치되어 있다. 이로 인해, 제4 반도체 칩(24)은 와이어 본딩 시의 충격에 의해, 특히 "휘어짐"이나 "진동"이 발생하기 쉽다. 제4 반도체 칩(24) 중에서도, 제8 부분(38)은 특히 휘어지기 쉬워, 진동하기 쉽다.
제4 반도체 칩(24)의 "휘어짐"이나 "진동"은, 와이어 본딩의 정밀도나 접합 강도를 저하시킬 가능성이 있다. 예를 들어, 제4 반도체 칩(24)이 휘어지거나, 진동하거나 하면, 와이어 본딩에 있어서, 제4 배선 부재(64) 및 제4 패드 전극(24P)에 대한 접합 에너지의 인가가 불충분해지기 쉽다. 이로 인해, 제4 배선 부재(64)와 제4 패드 전극(24P)의 사이에, 충분한 접합 강도가 얻어지기 어려워진다는 사정이 있다. 이러한 와이어 본딩의 정밀도의 저하를 억제하기 위하여, "외팔보"와 같은 형상이 되는 반도체 칩, 예를 들어 제4 반도체 칩(24)에 있어서는, Z축 방향의 두께(t24)를, 다른 반도체 칩의 Z축 방향의 두께보다도 두껍게 한다.
제7 실시 형태에 관한 반도체 장치(100f)에 있어서, 적층된 최하층의 반도체 칩은, 제2 반도체 칩(22)이다. 제2 반도체 칩(22)은 예를 들어 절연성 수지재(300)(도 3 참조)에 비교하여 강성이 높다. 게다가, 제4 반도체 칩(24)의 제7 부분(37)은 Z축 방향에 있어서, 예를 들어 제2 부분(32) 위에 위치한다. 이로 인해, 제4 반도체 칩(24)은 예를 들어 참고예에 관한 반도체 장치(100r)(도 3 참조)에 비교하여 휘어짐이나, 그에 수반하는 진동이 발생하기 어려워진다. 따라서, 두께(t24)를, 얇게 하는 것도 가능하다. 물론, 두께(t24)는, 예를 들어 두께(t23, t25 내지 27)보다 두꺼워도 상관없다.
예를 들어, 제7 실시 형태에서는, 두께(t24)는, 예를 들어 제3, 제5 내지 제7 반도체 칩(23, 25 내지 27)의 각각의 Z축 방향의 두께(t23, t25 내지 t27)와 동일하게 설정되어 있다. 또한, 두께(t23 내지 t27)는, 각각, 동일한 두께로 하고 있지만, 엄밀하게 동일한 두께일 필요는 없다. 예를 들어, 두께(t23 내지 t27)에는, 각각, 허용 오차의 범위 내의 오차는 포함된다.
제7 실시 형태에 따르면, 예를 들어 와이어 본딩 시에 발생할 수 있는 반도체 칩의 진동을 억제하면서, 제3 내지 제7 반도체 칩(23 내지 27) 각각의 Z축 방향의 두께(t23 내지 t27)를, 서로 동등하게 할 수 있다. 이에 의해, 패키지의, 한층 더한 박형화를 도모할 수 있다.
(제8 실시 형태)
도 17의 (a)는, 제8 실시 형태에 관한 반도체 장치를 예시하는 모식 단면도이다. 도 17의 (b)는, 제8 실시 형태에 관한 반도체 장치를 예시하는 모식 평면도이다. 도 17의 (a)에는, 베이스(1), 제1, 제2 반도체 칩(21 및 22)을 도시한다. 도 17의 (b)에는, 제2 반도체 칩(22)을 도시하고, 그 일부를 단면으로 한다. 도 17의 (b)에 도시하는 단면은, 도 17의 (a) 중의 B-B 선을 따른다. 또한, 도 17의 (b)는, 제2 반도체 칩(22)을 Z축 방향을 따라 베이스(1)측으로부터 제1 영역(30)을 향하여 본 도면이며, 제1 내지 제4 부분(31 내지 34) 각각이 단면으로서 도시되고, 제1 영역(30)의 이면이 평면으로서 도시되어 있다. 도 17의 (a)에 도시하는 단면은, 도 17의 (b) 중의 A-A 선을 따른다.
도 17의 (a) 및 도 17의 (b)에 도시하는 바와 같이, 제8 실시 형태에 관한 반도체 장치(100g)는, 예를 들어 제2 실시 형태의 제2 반도체 칩(22)의 홈(181)에, 노치(200X 및 200Y)를 형성한 예이다. 또한, 제1 실시 형태의 제2 반도체 칩(22)에 있어서는, 홈(180)에, 예를 들어 노치(200Y)가 형성된다. 노치(200X 및 200Y)는, 예를 들어 제1 영역(30)의 저면에 형성된다. 저면은, 제2 반도체 소자부(D2)가 형성된 면에 대하여, 반대에 위치한 면이다. 노치(200X)는, X축 방향으로 연장된다. 노치(200Y)는, Y축 방향으로 연장된다.
제4 내지 제6 실시 형태에 있어서 설명했지만, 홈(180)은 블레이드(150)를 웨이퍼(W)에, Y축 방향을 따라 수회 넣음으로써 형성된다. 또한, 홈(181)은 블레이드(150)를 웨이퍼(W)에, X축 방향을 따라 복수회 더 넣음으로써 형성된다.
도 18의 (a) 내지 도 18의 (c)는, 제8 실시 형태에 관한 반도체 장치를 제조하는 제조 방법의 하나를 예시하는 공정순 모식 단면도이다.
도 18의 (a) 내지 도 18의 (c)에 순서대로 도시하는 바와 같이, 홈(180 또는 181)은 예를 들어 날끝이, 타원 형상이나 테이퍼 형상인 블레이드(150)를, 웨이퍼(W)에 복수회 넣어 형성된다. 이러한 홈(180 또는 181)의 형성 방법이면, 블레이드(150)가 웨이퍼(W)에 들어갈 때마다, 제2 반도체 칩(22) 또는 웨이퍼(W)에는, 노치(200X 또는 200Y)가 형성된다.
이와 같이, 날끝이, 타원 형상이나 테이퍼 형상인 블레이드(150)를 사용하여, 블레이드(150)를 웨이퍼(W)에 복수회 넣어, 홈(180) 또는 홈(181)을 형성한다. 이에 의해, 노치(200X 또는 200Y)는, 홈(180) 또는 홈(181)을 형성한 후, 공정을 추가하지 않고 형성할 수 있다.
또한, 블레이드(150)는 가공 시의 마모 등에 의해, 끝이 가늘어지기 쉽다. 이로 인해, 홈(180)이나 홈(181)은 저부를 향하여 가늘게 테이퍼 형상으로 되는 경우도 있다.
제8 실시 형태에 관한 반도체 장치(100g)에 의하면, 제2 반도체 칩(22)의 홈(181)에, X축 방향을 따른 노치(200X) 및 Y축 방향을 따른 노치(200Y)를 형성한다. 예를 들어, 노치(200X 및 200Y)는, 절연 밀봉 부재(8)가 될 절연성 수지를, 오목부로 유도하는 "가이드"로서 기능시킬 수 있다. 도 17의 (b)의 화살표(210)는 절연성 수지의 흐름을 나타낸다.
반도체 장치(100g)에 의하면, 예를 들어 절연 밀봉 부재(8)에 의해, 제1 내지 제7 반도체 칩(21 내지 27)을 절연 밀봉할 때 제1 영역(30)과 베이스(1)의 사이에 얻어지는 오목부에, 절연 밀봉 부재(8)를 충전하기 쉬워진다는 이점을 얻을 수 있다.
또한, 경화 후의 절연 밀봉 부재(8)는 노치(200X 또는 200Y)가 없는 경우에 비교하여 오목부 내에 있어서, 제2 반도체 칩(22)에, 보다 견고하게 밀착된다(앵커 효과). 따라서, 절연 밀봉 부재(8)와 제2 반도체 칩(22)의 밀착성이 향상되어, 절연 밀봉 부재(8)의 박리를 억제할 수 있다는 이점도 얻을 수 있다.
(제9 실시 형태)
도 19의 (a) 내지 도 21의 (b)는, 제9 실시 형태에 관한 반도체 패키지의 제조 방법을 예시하는 공정순 모식 단면도이다.
도 19의 (a)에 도시하는 바와 같이, 베이스(1) 위에 제1 반도체 칩(21)을 접착한다. 베이스(1)는, 복수의 배선을 포함하는 배선군(11)을 갖는다. 제1 반도체 칩(21)은 제1 반도체 소자부(D1) 및 제1 반도체 소자부(D1)에 전기적으로 접속된 제1 패드 전극(21P)(제1 패드 전극(21P)에 대해서는, 도 2의 (b) 참조)을 갖는다.
이어서, 도 19의 (b)에 도시하는 바와 같이, 배선군(11)에 포함된 배선과 제1 패드 전극(21P)을 전기적으로 접속한다. 배선은, 제1 단자 전극(71)과 전기적으로 접속되어 있다. 예를 들어, 제1 단자 전극(71)과, 제1 패드 전극(21P)을 제1 배선 부재(61)에 의해 전기적으로 접속한다. 접속 방식은, 도시하는 바와 같이, 본딩 와이어를 사용한 와이어 본딩 방식이어도 되고, 범프 전극을 사용한 플립 칩 방식이어도 된다.
이어서, 도 20의 (a)에 도시하는 바와 같이, 베이스(1) 위에 제2 패드 전극(22P)(도 3의 (a) 및 도 3의 (b) 참조)을 갖는 제2 반도체 칩(22)을 접착한다. 제2 반도체 칩(22)은 제1 반도체 칩(21)을, 베이스(1), 제1 영역(30), 제1 부분(31) 및 제2 부분(32)에, 내포하도록 베이스(1) 위에 접착된다.
이어서, 도 20의 (b)에 도시하는 바와 같이, 제2 반도체 칩(22) 위에 패드 전극을 갖는 복수의 반도체 칩, 예를 들어 제3 내지 제7 패드 전극(23P 내지 27P)(도 3의 (a) 참조) 및 제3 내지 제7 반도체 칩(23 내지 27)을 접착한다. 이 접착 시에, 제2 내지 제7 패드 전극(22P 내지 27P)은, 각각, 노출시키면서 접착한다.
도 21의 (a)에 도시하는 바와 같이, 배선군(11)에 포함된 배선과 제2 내지 제7 패드 전극(22P 내지 27P)을 전기적으로 접속한다. 배선은, 제2, 제3 단자 전극(72, 73)과 전기적으로 접속되어 있다. 예를 들어, 제2 단자 전극(72), 제3 단자 전극(73), 제2 내지 제7 패드 전극(22P 내지 27P)을, 제2 내지 제7 배선 부재(62 내지 67)에 의해 전기적으로 접속한다. 이 접속 시에도, 도시하는 와이어 본딩 방식에 한하지 않고, 플립 칩 방식이어도 된다.
또한, 본딩 장치의 본딩 툴과 반도체 칩의 간섭을 방지하기 위해서는, 도 20의 (b)에 도시하는 공정(다이 마운트) 및 도 21의 (a)에 도시하는 공정(와이어 본딩)을, 예를 들어 이하와 같이 행하면 된다.
(1) 제2, 제3, 제6 반도체 칩(22, 23 및 26)의 다이 마운트
(2) 제2, 제3, 제5 배선 부재(62), 63 및 65)의 와이어 본딩
(3) 제4, 제7, 제5 반도체 칩(24, 27 및 25)의 다이 마운트
(4) 제4, 제6, 제7 배선 부재(64), 66 및 67)의 와이어 본딩
상기 (1) 내지 (4)의 순으로, 다이 마운트 및 와이어 본딩을 행함으로써, 본딩 툴과 반도체 칩의 간섭을 방지할 수 있다.
이어서, 도 21의 (b)에 도시하는 바와 같이, 적어도 베이스(1) 위에 있어서, 적어도 제2 내지 제7 반도체 칩(22 내지 27)을 절연 밀봉 부재(8)로 밀봉한다. 본예에서는, 또한, 제1 반도체 칩(21)도, 절연 밀봉 부재(8)로 밀봉한 예가 기재되어 있다. 절연 밀봉 부재(8)로 밀봉한 후, 절연 밀봉 부재(8)의 표면에, 형식 번호 등의 의장(도시하지 않음)을 인자한다.
이어서, 도 1의 (b)에 도시하는 바와 같이, 베이스(1)에, 외부 단자(9)를 형성한다. 외부 단자(9)는 예를 들어 범프 전극이다. 예를 들어, 이들과 같은 공정을 거쳐, 실시 형태에 관한 반도체 장치가 밀봉된 반도체 패키지가 제조된다.
이상, 실시 형태에 따르면, 패키지의 박형화가 가능한 반도체 장치, 반도체 장치의 제조 방법 및 반도체 패키지의 제조 방법을 제공할 수 있다.
이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대하여 설명했다. 그러나, 본 발명은, 이들 구체예에 한정되는 것은 아니다. 예를 들어, 실시 형태의 반도체 장치가 포함하는 베이스(1), 제1 반도체 칩(21) 및 제2 반도체 칩(22) 등의 각 요소의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다. 예를 들어, 실시 형태에 있어서는, 제2 반도체 칩(22)은 반도체 메모리 칩으로 하고, 제1 반도체 칩(21)은 컨트롤러 칩으로 했지만, 이것에 한정되는 것은 아니다.
각 구체예의 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
기타, 본 발명의 실시 형태로서 상술한 반도체 장치를 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 반도체 장치도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.
기타, 본 발명의 사상 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것으로, 그들의 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것이라고 이해된다.
본 발명의 실시 형태를 설명했지만, 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 신규 실시 형태는, 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그의 균등의 범위에 포함된다.

Claims (11)

  1. 배선을 갖는 베이스와,
    제1 반도체 소자부를 갖는 제1 반도체 칩과,
    제2 반도체 소자부를 갖고, 상기 배선의 적어도 하나를 통해 상기 제1 반도체 칩과 전기적으로 접속된 제2 반도체 칩이며,
    상기 제2 반도체 소자부를 포함하는 제1 영역과, 상기 제1 영역과 연속된 제1 부분과, 상기 제1 영역과 연속되고, 상기 베이스로부터 상기 제1 영역을 향하는 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분과 이격된 제2 부분과, 상기 제1 영역, 상기 제1 부분, 및 상기 제2 부분으로 둘러싸이고, 상기 제1 방향 및 상기 제2 방향 각각과 교차하는 제3 방향으로 연장되는 홈과, 상기 홈에 형성되고, 상기 홈을 따라 연장되는 노치를 포함하는 상기 제2 반도체 칩과,
    적어도 일부가 상기 홈에 형성되는 절연 밀봉 부재
    을 구비하고,
    상기 제1 반도체 칩의 적어도 일부, 상기 제1 부분, 상기 제2 부분, 및 상기 홈 각각은, 상기 베이스와 상기 제1 영역의 사이에 위치한 반도체 장치.
  2. 배선을 갖는 베이스와,
    제1 반도체 소자부를 갖는 제1 반도체 칩과,
    제2 반도체 소자부를 갖고, 상기 배선의 적어도 하나를 통해 상기 제1 반도체 칩과 전기적으로 접속된 제2 반도체 칩이며,
    상기 제2 반도체 소자부를 포함하는 제1 영역과,
    상기 제1 영역과 연속된 제1 부분과,
    상기 제1 영역과 연속되고, 상기 베이스로부터 상기 제1 영역을 향하는 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분과 이격된 제2 부분과,
    상기 제1 영역과 연속되고, 상기 제1 방향 및 상기 제2 방향 각각과 교차하는 제3 방향에 있어서 상기 제1 부분 및 상기 제2 부분과 이격된 제3 부분과,
    상기 제1 영역과 연속되고, 상기 제2 방향에 있어서 상기 제3 부분과 이격되고, 상기 제3 방향에 있어서 상기 제1 부분 및 상기 제2 부분과 이격된 제4 부분과,
    상기 제2 방향 및 상기 제3 방향으로 각각 연장되는 홈과,
    상기 홈에 형성되고, 상기 홈을 따라 연장되는 노치를 포함하는 상기 제2 반도체 칩과,
    적어도 일부가 상기 홈에 형성되는 절연 밀봉 부재
    를 구비하고,
    상기 제1 반도체 칩의 적어도 일부, 상기 제1 내지 제4 부분, 및 상기 홈 각각은, 상기 베이스와 상기 제1 영역의 사이에 위치한 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 절연 밀봉 부재는, 상기 베이스의 위에 형성되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 둘러싸는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 영역은, 평면을 포함하고,
    상기 평면은, 상기 제2 방향과, 상기 제3 방향으로 확대되고,
    상기 제1 반도체 칩의 적어도 일부는, 상기 홈에 위치한 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 반도체 소자부와 전기적으로 접속된 패드 전극을 더 포함하고,
    상기 패드 전극은, 상기 제1 방향에 있어서 상기 제1 부분 위에 위치한 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 칩과 전기적으로 접속된 제3 반도체 칩을 더 구비하고,
    상기 제1 영역은, 상기 제1 반도체 칩과 상기 제3 반도체 칩의 사이에 위치하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 반도체 칩 위에, 상기 제1 방향으로 적층된 복수의 반도체 칩을, 더 구비하고,
    상기 복수의 반도체 칩의 적어도 하나는, 상기 제1 방향에 있어서, 상기 제1 부분 및 상기 제2 부분의 적어도 하나와 오버랩된 제7 부분, 상기 제2 반도체 칩으로부터 오버행된 제8 부분, 반도체 소자부, 및 상기 반도체 소자부와 전기적으로 접속된 패드 전극을 갖고,
    상기 패드 전극은, 상기 제8 부분에 배치된 반도체 장치.
  8. 반도체 소자부를 구비한 제1면과, 상기 제1면과 이격된 제2면을 포함하는 웨이퍼의 상기 제2면을 후퇴시키는 공정과,
    상기 웨이퍼의 제2면에 접착 수지를 접착하는 공정과,
    상기 웨이퍼를, 상기 제1면으로부터 상기 제2면을 향하는 제1 방향과 교차하는 제2 방향과, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향을 따라 다이싱하여, 상기 웨이퍼를 복수의 반도체 칩으로 분리하는 공정과,
    상기 웨이퍼의 상기 제2면을 상기 접착 수지마다 가공하여, 상기 복수의 반도체 칩 각각에 홈 또는 오목부를 형성하는 공정을 구비하고,
    상기 복수의 반도체 칩의 각각에 상기 홈 또는 상기 오목부를 형성하는 공정은,
    (a) 상기 웨이퍼를 복수의 반도체 칩으로 분리하는 공정 전
    (b) 상기 웨이퍼를 복수의 반도체 칩으로 분리하는 공정 후
    상기 (a) 또는 (b)에 행하는 반도체 장치의 제조 방법.
  9. 반도체 소자부를 구비한 제1면과, 상기 제1면과 이격된 제2면을 포함하는 웨이퍼를, 상기 제1면으로부터 상기 제2면을 향하는 제1 방향과 교차하는 제2 방향과, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향을 따라, 상기 웨이퍼의 상기 제1면부터 상기 제1 방향의 도중까지 다이싱하고,
    상기 웨이퍼의 상기 제2면을 후퇴시켜, 상기 웨이퍼를 복수의 반도체 칩으로 분리하고,
    상기 복수의 반도체 칩으로 분리된 상기 웨이퍼의 제2면에 접착 수지를 접착하고,
    상기 복수의 반도체 칩으로 분리된 상기 웨이퍼의 상기 제2면을 상기 접착 수지마다 가공하여, 상기 복수의 반도체 칩의 각각에 홈 또는 오목부를 형성하는 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서, 상기 홈의 형성은, 상기 웨이퍼에 블레이드를 복수회 넣어 행해지고, 상기 홈에는 상기 블레이드의 선단에 의해 복수의 노치가 형성되는 반도체 장치의 제조 방법.
  11. 복수의 배선을 포함하는 배선군을 갖는 베이스 위에 제1 반도체 소자부 및 상기 제1 반도체 소자부에 전기적으로 접속된 제1 패드 전극을 갖는 제1 반도체 칩을 접착하고,
    상기 배선과 상기 제1 패드 전극을 전기적으로 접속하고,
    상기 베이스 위에 제2 반도체 소자부 및 상기 제2 반도체 소자부에 전기적으로 접속된 제2 패드 전극을 갖고, 상기 제2 반도체 소자부를 포함하는 제1 영역과, 상기 제1 영역과 연속된 제1 부분과, 상기 제1 영역과 연속되고, 상기 베이스로부터 상기 제1 영역을 향하는 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분과 이격된 제2 부분과, 상기 제1 영역, 상기 제1 부분, 상기 제2 부분으로 둘러싸인 홈과, 상기 홈에 형성되고 상기 홈을 따라 연장되는 노치를 포함하는 제2 반도체 칩을, 상기 베이스, 상기 제1 영역, 상기 제1 부분, 및 상기 제2 부분에, 상기 제1 반도체 칩의 적어도 일부를 내포하도록 접착하고,
    상기 제2 반도체 칩 위에 제3 패드 전극을 갖는 제3 반도체 칩을, 상기 제2 및 제3 패드 전극을 노출시켜 접착하고,
    상기 배선과 상기 제2 및 제3 패드 전극을 전기적으로 접속하고,
    적어도 상기 베이스 위에 있어서, 상기 제1, 제2, 제3 반도체 칩을 절연 밀봉 부재로 밀봉하고,
    상기 베이스에, 외부 단자를 형성하는 반도체 패키지의 제조 방법.
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