KR102001800B1 - 재생 회로 - Google Patents

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Abstract

본 발명은 재생 회로와 관련된 장치 및 방법을 포함한다. 예시적인 장치는 메인 부분 및 중복 부분을 포함하는 메모리 어레이를 포함할 수 있다. 장치는 해머링 이벤트의 결정에 응답하여, 중복 부분의 적어도 일부를 재생하도록 구성된 재생 회로를 포함할 수 있다.

Description

재생 회로
본 발명은 일반적으로 반도체 메모리 및 방법에 관한 것이며, 보다 구체적으로 재생 회로(refresh circuitry)와 관련된 장치 및 방법에 관한 것이다.
메모리 디바이스는 전형적으로 컴퓨터 또는 다른 전자 시스템에 내부, 반도체, 집적 회로로서 제공된다. 휘발성 및 비휘발성 메모리를 포함하는 다양한 형태의 메모리가 있다. 휘발성 메모리는 그 데이터(예를 들어, 호스트 데이터, 에러 데이터 등)을 유지하도록 전력을 요구할 수 있으며, 특히 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 사이리스터 랜덤 액세스 메모리(thyristor random access memory, TRAM)를 포함한다.
메모리 밀도가 증가함에 따라서, DRAM 메모리와 같은 일부 디바이스에서, 셀과 관련된 재생 윈도우(refresh window) 내에서 메모리 셀(예를 들어, 액세스 라인에 결합된 셀)의 특정 행(particular row)에 대한 반복된 액세스로 인하여 고장을 겪을 수 있는 간헐적 고장이 나타났다. 예를 들어, 재생 윈도우 내에서 빈번하게 액세스되는 행에 물리적으로 인접한 행은 데이터 오염(data corruption)을 겪을 증가된 개연성을 가진다. 특정 행의 반복된 액세스는 "해머링(hammering)" 이벤트로 지칭될 수 있으며, 행의 해머링은 예를 들어 패스 게이트(passgate)를 가로지르는 이동(migration)과 같은 문제를 유발할 수 있다. 행의 해머링에 의해 유발되는 누설 및 기생 전류는 액세스되지 않은 물리적으로 인접한 행에서 데이터 오염을 일으킬 수 있으며, 이러한 행은 이웃 행(neighbor row) 또는 피해 행(victim row)으로 지칭될 수 있다. 결과적인 오염 문제는 예를 들어 해머 교란(hammer disturb) 및/또는 행 해머 교란(row hammer disturb)으로 지칭될 수 있다.
인접한 행에서의 행 해머링(row hammering)의 악영향을 감소시키는 일부 이전의 접근법은 해머링 이벤트가 발생했다는 결정에 응답하여 인접한 행을 재생하는 것을 포함한다. 예를 들어, 특정 행이 반복된 액세스의 목표(예를 들어, 행이 재생 기간 내에 임계 횟수보다 많은 액세스를 겪은)였다는 것에 응답하여, 그 물리적으로 인접한 이웃 행은 행 해머 재생 동작(row hammer refresh operation)으로 지칭될 수 있는 목표 재생 동작을 위해 선택될 수 있다.
열 해머 효과는 하나의 트랜지스터 및 하나의 캐패시터를 포함할 수 있는 메모리 셀의 특성에 기인한다. 커패시터의 충전 상태는 DRAM 셀이 "1" 또는 "0"을 이진 값으로서 저장하는지를 결정하는 것이다. 아울러, 많은 수의 DRAM 셀은 서로 빽빽히 패킹된다. 밀접하게 패킹된 셀은 특히 셀 중 하나가 급속히 활성화될 때 활성화된 커패시터가 인접 커패시터의 충전에 영향을 미칠 수 있다(예를 들어, "행 해머 효과"). 또한, 커패시터들은 자연 방전율(natural discharge rate)을 가질 수 있으며, 이러한 방전을 보상하기 위해 "재기입될(rewritten) 수 있으며, 이는 재생"으로 지칭된다.
도 1은 본 발명의 다수의 실시예에 따른 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태를 하는 장치의 블록도.
도 2는 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도.
도 3은 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도.
도 4는 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도.
본 발명은 재생 회로와 관련된 장치 및 방법을 포함한다. 예시적인 장치는 메모리 셀의 메인 부분 및 메모리 셀의 중복 부분(redundant portion)를 포함하는 메모리 어레이를 포함한다. 예시적인 장치는 해머링 이벤트의 결정에 응답하여, 중복 부분의 적어도 일부를 재생하도록 구성된 재생 회로를 포함할 수 있다.
일부 실시예에서, 시간 및/또는 리소스(resource)는 중복 부분의 적어도 하나의 행이 해머링 이벤트를 겪을 때 메모리 어레이의 전체 중복 부분을 재생하는 것에 의해 보전될 수 있다. 예를 들어, 추가적인 시간 및/또는 리소스를 사용하는 일부 접근법에서, 메인 부분에 있는 행에 대응하는 물리적 어드레스(physical address)가 중복 부분으로 재맵핑될 때(예를 들어, 메인 부분에 있는 행이 결함을 포함할 때), 메인 부분에서의 물리적 어드레스의 행에 인접한 행은 재생될 수 있다. 여기에서, 중복 부분은 메인 어레이 부분의 행이 (예를 들어, 메인 어레이에서 행 결함으로 인해) 재맵핑될 수 있는 셀의 추가 행을 지칭한다. 그러나, 메인 부분에 있는 행과 연관된 물리적 어드레스가 중복 부분과 관련되도록 재맵핑되기 때문에, 인접한 행은 불필요하게 재생되지만, 중복 부분에 있는 중복 행(redundant row)에 인접한 행은 행 해머 교란을 방지하도록 재생되어야 한다. 재맵핑된 물리적 어드레스와 관련된 해머링 이벤트에 응답하여 중복 부분을 재생하는 것에 의해, 중복 행이 해머링된 중복 행에 인접하는지를 결정하는 대신에, 메인 부분과 중복 부분의 물리적 어드레스들 사이의 상관이 회피될 수 있다.
메모리 어레이의 메인 부분은 (예를 들어 메모리 셀의 행에서) 각각의 수의 액세스 라인들 중 하나에 각각 결합되는 메모리 셀의 다수의 그룹을 포함할 수 있다. 예를 들어, 셀의 제1 행, 셀의 제2 행, 및 셀의 제3 행은 셀의 3개의 인접한 행일 수 있다. 급속히 연속적으로(in rapid succession) 액세스된(예를 들어, 활성화된, 선택된 등) 셀의 제2 행(예를 들어, 중간 행)에 응답하여, 제1 행 및 제2 행은 누설을 겪을 수 있고 및/또는 전기적으로 상호 작용할 수 있다. 그러므로, 셀의 제1 및 제3 행(예를 들어, 피해 행)은 셀의 제2 행(예를 들어, 해머링된 행)의 활성화 속도에 대응하는 특정 속도로 재생될 수 있으며, 이는 본 명세서에서 행 해머 재생으로 지칭된다.
그러나, 다수의 예에서, 메인 어레이에 있는 셀의 물리적 행은 재맵핑된 행(예를 들어, 메인 어레이 부분에 있는 제2 행)과 관련된 물리적 어드레스에 액세스하라는 요청이 중복 행의 액세스를 초래하도록 중복 부분에 있는 행로 재맵핑될 수 있다. 셀의 제2 행에 액세스하라는 요청이 급속히 연속적으로 전송될 때, 행 해머 재생은 셀의 제1 행 및 셀의 제2 행에 대해 트리거될 수 있다. 그러나, 셀의 제2 행이 재배치되었기 때문에, 실제 활성화는 중복 행에서 발생하고, 중복 행의 셀의 인접한 행은 메인 어레이(예를 들어, 비중복 어레이)에 있는 셀의 제1 및 제3 번째 행보다는 행 해머 재생을 수신하여야 한다.
DRAM을 포함하는 일부 예에서, 안티퓨즈(antifuse)는 메인 어레이로부터 중복 행 어드레스(redundant row address)로 행 어드레스를 재배치하도록 사용된다. 그러나, 하이브리드 메모리 큐브(HMC)를 포함하는 실시예에서, HMC의 DRAM은 안티퓨즈를 포함하지 않을 수 있고, 그러므로 행 어드레스가 중복 행 어드레스로 재맵핑되었는지를 나타내는 방식을 가지지 않을 수 있다. 이러한 경우에, HMC의 로직 다이(logic die)는 재생을 모니터하고 어드레스 정보를 수리(repair)하기 위한 SRAM 룩업-테이블(SRAM look-up table)을 참조할 수 있다. 맵핑 테이블은 에러를 갖는 셀의 행(예를 들어, 메인 어레이의 제2 행) 사이 및 에러를 갖는 셀의 행의 데이터가 재배치된 중복 어레이에서 교신(correspondence)의 트랙을 유지할 수 있다. 맵핑 테이블에 액세스하는 것은 행 해머 재생을 수행하고 및/또는 전력을 소비하고 리소스에 액세스하는데 걸리는 시간을 증가시킬 수 있다. 예를 들어, 중복 어레이가 대응하는 메인 어레이의 보다 작은 서브세트일 수 있기 때문에, 전체 중복 어레이는, 맵핑 테이블을 액세스하고 해머링된 행의 인접한 행이 재생될 것인지를 결정하는 것보다 적은 리소스로 더욱 효율적으로 재생될 수 있다.
본 발명의 다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명의 하나 이상의 실시예가 어떻게 실시될 수 있는지를 예시에 의해 도시한 첨부 도면을 참조한다. 이러한 실시예들은 당업자가 본 발명의 실시예들을 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고, 공정, 전기적, 및/또는 구조적 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다는 것이 이해되어야 한다. 본 명세서에서 사용된 바와 같이, 특히 도면에서 도면 부호에 대한 지시자("N")는 이렇게 지정된 특정 특징의 수가 포함될 수 있다는 것을 나타낸다. 본 명세서에 사용된 바와 같이, "다수의" 특정 물체는 하나 이상의 이러한 물체를 지칭할 수 있다(예를 들어, 다수의 메모리 어레이는 하나 이상의 메모리 어레이를 지칭할 수 있다).
본 명세서의 도면들은 제1 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자가 도면에서 요소 또는 구성 요소를 식별하는 번호 매기기 규칙을 따른다. 다른 도면들 사이의 유사한 요소 또는 구성 요소는 유사한 숫자의 사용에 의해 식별될 수 있다. 예를 들어, 230은 도 2에서의 요소 "30"을 나타낼 수 있고, 유사한 요소는 도 3에서 330으로 나타날 수 있다. 알 수 있는 바와 같이, 본 명세서에서 다양한 실시예들에 도시된 요소들은 본 발명의 다수의 추가적인 실시예를 제공하도록 추가, 교환 및/또는 제거될 수 있다. 아울러, 알 수 있는 바와 같이, 도면에 제공된 구성 요소의 비율 및 상대적인 스케일은 본 발명의 특정 실시예를 예시하도록 의도되며, 제한적인 의미로 해석되어서는 안 된다.
도 1은 본 발명의 다수의 실시예에 따른 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태를 하는 장치의 블록도이다. 본 명세서에서 사용된 바와 같이, 메모리 디바이스(120), 메모리 어레이(130) 및/또는 컨트롤러(140), 및/또는 판독/래치 회로(read/latch circuitry)(150)는 또한 "장치"로 개별적으로 고려될 수 있다.
시스템(100)은 메모리 어레이(130)를 포함하는 메모리 디바이스(120)에 결합 된(예를 들어, 접속된) 호스트(110)를 포함한다. 호스트(110)는 다양한 다른 형태의 호스트들 중에서, 개인용 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 스마트 폰, 또는 메모리 카드 리더와 같은 호스트 시스템을 포함할 수 있다. 호스트(110)는 시스템 마더보드 및/또는 뒤판을 포함할 수 있으며, 다수의 처리 리소스(예를 들어, 하나 이상의 프로세서, 마이크로 프로세서 또는 일부 다른 형태의 제어 회로)를 포함할 수 있다. 시스템(100)은 개별적인 집적 회로를 포함할 수 있거나, 또는 호스트(110) 및 메모리 디바이스(120) 모두는 동일한 집적 회로 상에 있을 수 있다. 예를 들어, 시스템(100)은, 제어 구성 요소(예를 들어, 컨트롤러(140))가 로직 다이 상에 위치될 수 있고 메모리 구성 요소(예를 들어, 메모리 어레이(130) 및 중복 어레이(132))가 다수의 적층된 다이에 위치될 수 있는 하이브리드 메모리 큐브(HMC)일 수 있다.
명료성을 위해, 시스템(100)은 본 발명에 특정한 관련성을 구비하는 특징들에 초점을 맞추도록 단순화되었다. 메모리 어레이(130)는 예를 들어 DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는 액세스 라인(본 명세서에서 워드 라인 또는 선택 라인으로 지칭될 수 있음)에 의해 결합된 행(row) 및 감지 라인에 의해 결합된 열(column)에 배열된 메모리 셀을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되어 있을지라도, 실시예들을 이렇게 제한되지 않는다. 예를 들어, 메모리 디바이스(120)는 다수의 어레이(130)(예를 들어, DRAM 셀의 다수의 뱅크)를 포함할 수 있다. 또한, 비록 어레이(130 및 132)가 별개의 어레이로 라벨링될지라도, 중복 어레이(132)는 어레이(130)의 일부일 수 있다. 예를 들어, 어레이(130)는 예를 들어 메인 부분, 및 메인 부분의 행이 재맵핑될 수 있는 중복 부분을 포함할 수 있다.
메모리 디바이스(120)는 I/O 회로(144)를 통해 I/O 버스(156)(예를 들어, 데이터 버스)를 통해 제공된 어드레스 신호를 래치하는 어드레스 회로(142)를 포함한다. 어드레스 신호는 또한 (예를 들어, 어드레스 회로(142) 및/또는 버스(154)를 통해) 컨트롤러(140)에 수신될 수 있다. 어드레스 신호는 메모리 어레이(130)에 액세스하도록 행 디코더(row decoder)(146) 및 열 디코더(column decoder)(152)에 의해 수신되어 디코딩된다. 재생 회로(158), 계수 회로(160) 및 수리 회로(162)를 포함하는 다수의 회로가 메모리 셀(예를 들어, 셀의 행)의 활성화의 모니터링 및/또는 셀의 재생(예를 들어, 행 해머 재생)을 수행하는 목적을 위해 행 디코더(146)에 결합될 수 있다. 데이터는 판독/래치 회로(150)를 사용하여 데이터 라인 상의 전압 및/또는 전류 변화를 감지하는 것에 의해 메모리 어레이(130)로부터 판독될 수 있다. 판독/래치 회로(150)는 메모리 어레이(130)로부터의 데이터의 페이지(예를 들어, 행)를 판독하고 래치할 수 있다. I/O 회로(144)는 I/O 버스(156)를 통해 호스트(110)와의 양방향 데이터 통신에 사용될 수 있다. 기입 회로(148)는 메모리 어레이(130)에 데이터를 기입하도록 사용된다.
컨트롤러(140)는 호스트(110)로부터 제어 버스(154)에 의해 제공된 신호를 디코딩한다. 이러한 신호들은 데이터 판독, 데이터 기입 및 데이터 소거 동작들을 포함하는, 메모리 어레이(130) 상에서 수행되는 동작을 제어하도록 사용되는 칩 인에이블 신호(chip enable signal), 기입 인에이블 신호, 및 어드레스 래치 신호를 포함할 수 있다. 다양한 실시예에서, 컨트롤러(140)는 호스트(110)로부터 명령들을 실행하는 책임이 있다. 컨트롤러(140)는 상태 기계(state machine), 시퀀서, 또는 일부 다른 형태의 제어 회로일 수 있다. 컨트롤러(140)는 하드웨어, 펌웨어 및/또는 소프트웨어로 실시될 수 있다. 컨트롤러(140)가 특정 구성 요소에 결합된(예를 들어, 메모리 어레이(130) 및 어드레스 회로(142)에 결합된) 것으로서 도시되어 있지만, 컨트롤러는 메모리 디바이스(120) 내의 임의의 구성 요소들 중 임의의 것(예를 들어, 재생 회로(158), 계수 회로(160), 및/또는 수리 회로(162))에 결합될 수 있다.
도 2는 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도이다. 도 2에 도시된 메모리 어레이의 부분은 메인 메모리 어레이(예, 비중복 어레이)(230) 및 중복 메모리 어레이(232)를 포함할 수 있다. 메인 메모리 어레이(230)는 각각의 액세스 라인에 결합된 메모리 셀의 다수의 그룹(234-1, 234-2, 234-3, 234-4, 234-5, ..., 234-M)을 포함할 수 있다(예를 들어, 메모리 셀의 그룹은 도시된 바와 같이 메모리 셀의 "행"이다). 셀의 제1 행(234-1)은 제1 액세스 라인에 결합되고, 셀의 제2 행(234-2)은 제2 액세스 라인에 결합되고, 셀의 제3 행(234-3)은 제3 액세스 라인에 결합되고, 셀의 제4 행(234-4)은 제4 액세스 라인에 결합되고, 셀의 제5 행(234-5)은 제5 액세스 라인에 결합되며,.., 셀의 제M 행(234-M)은 제M 액세스 라인에 결합된다. 지시자("Y")는 해머링 이벤트를 겪은 행을 나타내도록 사용되고, 지시자("Y-1" 및 "Y+1")는 해머링 이벤트를 겪은 행에 인접한 행을 나타내도록 사용된다. 해머링 이벤트는 특정량의 시간에서(예를 들어, 특정 속도에서) 임계 횟수보다 많이 메인 메모리 어레이(230)의 일부에 액세스하는(예를 들어, 행(234-3)에 액세스하는) 컨트롤러(예를 들어, 도 1에서의 컨트롤러(140))를 포함할 수 있다. 해머링 이벤트가 발생했는지 여부의 결정은 특정 수의 액세스를 결정하는 것을 포함할 수 있다.
중복 어레이(232)는 각각의 액세스 라인에 또한 결합되는 메모리 셀(236-1, 236-2, 236-3, ..., 236-N)의 다수의 그룹을 포함할 수 있다. 중복 어레이(232)는 메인 어레이(230)의 각각의 행을 재맵핑하도록 사용되는 다수의 행을 포함할 수 있다. 메인 어레이(230)와 관련된 물리적 어드레스들은 결함성(예를 들어, 에러가 있는, 오작동 등) 메모리 셀을 바이패스하기 위하여 중복 어레이(232)로 재맵핑될 수 있다. 예를 들어, 메인 어레이(230)의 특정 행(예를 들어, 234-1)과 관련된 물리적 어드레스는 중복 어레이(232)의 특정 행(예를 들어, 236-1)으로 재맵핑될 수 있다. 행(236-1)으로 재맵핑되는 행(234-1)의 물리적 어드레스에 응답하여, 물리적 어드레스에 액세스하라는 요청은 행(234-1)의 액세스보다는 행(236-1)의 액세스를 초래한다. 마찬가지로, 메인 어레이(230)의 다른 행(예를 들어, 234-2 내지 234-M)은 중복 어레이(232)의 행으로 재맵핑될 수 있다. 중복 어레이(232)가 특정 수의 물리적 어드레스와 관련된 메모리 셀의 다수의 행을 포함하는 것으로서 설명되었지만, 실시예들은 이렇게 제한되지 않는다. 예를 들어, 메인 어레이(230)가 결함을 포함하지 않을 때, 중복 어레이(232)와 관련된 물리적 어드레스들이 없을 수 있다. 일부 실시예에서, 도시된 바와 같이, 중복 어레이(232)는 메인 어레이(230)보다 적은 수의 메모리 셀(예를 들어, 셀의 보다 적은 행)을 포함한다.
메인 어레이(230)는 어드레스 디코드(예를 들어, 행 어드레스 디코드)(246-1)를 포함하고, 중복 어레이(232)는 어드레스 디코드(246-2)를 포함한다. 어드레스 디코드(246-1)는 메모리 셀의 특정 행에 액세스하라는 요청을 수신하는 것에 응답하여 메모리 셀의 특정 행(예를 들어, 행(234-1))에 액세스(예를 들어, 선택)하도록 사용될 수 있다. 마찬가지로, 어드레스 디코드(246-2)는 행(236-1)으로 재맵핑된 셀의 특정 행에 액세스하라는 요청을 수신하는 것에 응답하여 메모리 셀의 특정 그룹(예를 들어, 행(236-1))을 선택하도록 사용될 수 있다.
수리 회로(262)는 (예를 들어, 행이 결함성으로 되는 것에 응답하여) 어레이(230)의 행을 수리하도록 사용될 수 있다. 행의 수리는 어레이(230)에서의 행과 관련된 어드레스를 어레이(232)에서의 중복 행으로 재맵핑하는 것을 포함할 수 있다. 재생 회로(258)는 메모리 셀의 행을 재생하도록(예를 들어, 해머 재생 동작의 부분으로서 피해 행을 재생하도록) 구성된 로직을 포함할 수 있다.
예로서, 행(234-3)("Y"로 지시됨)에 발생하는 해머링 이벤트를 고려한다. 행(234-3)은 특정 속도로 액세스(예를 들어, 활성화)되었다는 것을 결정하는 것에 의해 행 해머 이벤트를 겪은 것으로 결정될 수 있다. 활성화의 특정 속도는 사전 결정된 행 해머 임계치에 기초할 수 있다. 예를 들어, 행 해머 이벤트 결정을 트리거하는 활성화 속도는 가변적일 수 있고, 행 해머 효과가 얼마나 적게 또는 얼마나 많이 수용할 수 있는지에 의존할 수 있다. 행(234-3)에서의 행 해머링 이벤트의 발생은 인접한 행(예를 들어, 행(234-2 및/또는 234-4))에 결합된 셀에 저장된 데이터에 영향을 줄 수 있다. 이러한 행 해머 효과를 보상하기 위하여, 인접한 행(234-2, 234-4)(각각 "Y-1" 및 "Y+1"로 표시됨)은 재생될 수 있다(예를 들어, 행(234-3)의 해머링에 응답하여 재기입될 수 있다).
재생 회로(258)는 특정한 속도로 셀의 그룹(예를 들어, 행)의 액세스(예를 들어, 활성화)를 검출하도록 사용되는 로직을 포함할 수 있다. 예를 들어, 32㎚ 공정에 대하여, 행이 64㎳ 재생 윈도우에서 550K번 이상 액세스되면, 액세스된 행에 물리적으로 인접한 행(들)은 데이터 오염(예를 들어, 행 해머 교란)을 겪을 높은 개연성을 가질 수 있다. 이에 응답하여, 재생 회로(258)는 해머링된 행에 인접한 행(또는 행들)을 재생할 수 있다. 상기 예가 셀의 재맵핑된 행을 포함하지 않기 때문에(예를 들어, 행(234-1, 234-2, 234-3, 234-4, 234-5, ..., 234-M)이 재맵핑되지 않기 때문에), 행 해머 재생은 중복 어레이(232)에 있는 행을 재생함이 없이 메인 어레이(230)에 있는 인접한 행(예를 들어, 피해 행)의 재생을 초래한다.
도 3은 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도이다. 도 3에 도시된 메모리 어레이의 부분은 메모리 어레이의 메인 부분(330) 및 중복 부분(332)을 포함할 수 있다. 메인 부분(330)은 각각의 행이 액세스 라인에 결합되는 셀의 다수의 행(334-1, 334-2, 334-3, 334-4, 334-5, ..., 334-M)을 포함할 수 있다. 예를 들어, 제1 행(334-1)은 제1 액세스 라인에 결합될 수 있고, 제2 행(334-2)은 제2 액세스 라인에 결합될 수 있고, 제3 행(334-3)은 제3 액세스 라인에 결합될 수 있고, 제4 행(334-4)은 제4 액세스 라인에 연결될 수 있고, 제5 행(334-5)은 제5 액세스 라인에 결합될 수 있고,...., 제M 행(334-M)은 제M 액세스 라인에 결합될 수 있다. 지시자("Y")는 행(334-3)으로부터 행(336-2)으로 재맵핑된 재맵핑 행을 나타내도록 사용된다. 지시자("Y-1" 및 "Y+1")는 재맵핑되기 전의 위치에서 행(예를 들어, 행(334-3))의 인접한 행을 나타내도록 사용된다.
메인 부분(330)은 어드레스 디코드(346-1)에 결합될 수 있고, 중복 부분(332)은 어드레스 디코드(346-2)에 결합될 수 있다. 어드레스 디코드(346-1, 346-2)는 수리 회로(362)에 결합된다. 수리 회로(362)는 행(334-3)을 중복 행(336-2)(예를 들어, "Y"로 지시됨)으로 재맵핑하는 것에 의해 셀의 행(예를 들어, 행(334-3))을 수리하도록 사용될 수 있다. 예를 들어, 셀의 제3 행(334-3)은 결함성일 수 있고, 결함에 응답하여 재맵핑될 수 있다. 수리 회로(362)는 (예를 들어, 컨트롤러에 의해) 결함성 행(defective row)을 재맵핑할지를 결정하도록 제어될 수 있다. 예를 들어, 행(334-3)은 행(336-2)(예를 들어, "Y"로 지시됨)으로 재맵핑될 수 있다.
그러므로, 행(334-3)에 액세스하라는 요청(예를 들어, 도 1의 컨트롤러(140)와 같은 컨트롤러에 의한)은 중복 행(336-2)의 액세스를 초래한다. 그러므로, 행(334-3)에 액세스하도록 컨트롤러에 의한 급속한 연속 시도에 응답하여, 행(336-2)("Y")은 급속히 연속적으로 액세스될 것이다. 재맵핑된 행(334-3)과 관련된 연속적인 액세스는 행 해머링 이벤트가 행(334-3)에 대해 발생되었다는 결정을 초래할 수 있으며, 이러한 것은 행(334-3)에 인접한 어레이(330)에 있는 행(예를 들어, 334-2 및 334-4)을 재생하는 해머 재생 회로(358)를 초래할 수 있다. 그러나, 행(336-2)으로의 행(334-3)의 재맵핑으로 인해, 실제로 해머링 이벤트를 겪은 행은 중복 행(336-2)일 것이며, 실제 피해 행은 인접한 중복 행(336-1 및 336-3)(예를 들어, 행(334-2 및 334-4)과 반대)일 것이다. 적절한 피해 행(예를 들어, 이 예에서 336-1 및 336-3)의 재생을 보장하기 위하여, 룩업 테이블은 특정 행(334)이 재맵핑된 중복 행(336)인지를 결정하도록 참조될 수 있다. 그러나, 해머링 이벤트가 발생할 때마다 룩업 테이블을 유지하고 및/또는 룩업 테이블을 참조하는 것은 (예를 들어, 시간, 리소스, 다이 면적 등이라는 면에서) 비용이 많이 든다.
불필요한 재생을 방지하고, 정확한 행(예를 들어, 인접한 중복 행(336-1) 및 인접한 중복 행(336-3))을 재생하기 위하여, 결함이 있는지의 결정이 수행될 수 있다. 예를 들어, 메인 부분(330)의 행(334-1 내지 334-M) 중 적어도 하나가 결함을 포함하는지의 결정이 수행될 것이다. 행(334-1 내지 334-M) 중 적어도 하나가 결함을 포함한다는 결정에 응답하여, 결함을 갖는 셀의 그룹이 재맵핑된 곳의 결정이 수행된다. 재맵핑된 위치를 결정하기 위하여, (예를 들어, 어드레스 테이블을 참조하여) 재맵핑된 위치(예를 들어, 셀의 제2 중복 그룹(366-2))으로의 본래 위치(예를 들어, 행(334-3))의 맵핑이 수행된다. 이러한 맵핑은 행 해머링 이벤트가 발생할 때마다 시간 및/또는 리소스를 소비할 수 있다.
도 4는 본 발명의 다수의 실시예에 따른 메모리 어레이의 일부를 도시하는 개략도이다. 도 4에 도시된 메모리 어레이의 부분은 메인 부분(430) 및 중복 부분(432)를 포함할 수 있다. 메인 부분(430)은 셀의 다수의 행(434-1, 434-2, 434-3, 434-4, 434-5, ..., 434-M)을 포함할 수 있으며, 각각의 행은 액세스 라인에 결합된다. 셀의 제1 행(434-1)은 제1 액세스 라인에 결합될 수 있고, 셀의 제2 행(434-2)은 제2 액세스 라인에 결합될 수 있고, 셀의 제3 행(434-3)은 제3 액세스 라인에 결합될 수 있고, 셀의 제4 행(434-4)은 제4 액세스 라인에 결합될 수 있고, 셀의 제5 행(434-5)은 제5 액세스 라인에 결합될 수 있고,..., 셀의 제M 행(434-M)은 제M 액세스 라인에 결합될 수 있다. 지시자("Y")는 재맵핑되지 않은 행(434-3)을 나타낼 수 있다. 지시자("Y-1" 및 "Y+1")는 행(434-3)의 인접한 행(예를 들어, "Y")을 나타낼 수 있다. 지시자("Y'")는 행(434-3)("Y")이 결함을 포함할 때 행(434-3)("Y")이 재맵핑되는 위치를 나타낼 수 있다.
메인 부분(430)은 어드레스 디코드(446-1)에 결합되고, 중복 부분(432)은 어드레스 디코드(446-2)에 결합된다. 어드레스 디코드(446-1, 446-2)는 수리 회로(462)에 결합된다. 수리 회로(462)는 중복 행(436-2)(예를 들어, 행("Y"))과 관련되도록 행(434-3)과 관련된 물리적 어드레스를 재맵핑하는 것에 의해 셀의 행(예를 들어, 행(434-3))을 수리하도록 사용될 수 있다. 예를 들어, 물리적 어드레스는 행(434-3)이 결함(예를 들어, 고장)을 포함하지 않을 때, 도시된 바와 같이, 행(434-3)과 관련될 수 있다. 물리적 어드레스는 행(434-3)(예를 들어, "Y")이 결함을 포함할 때 중복 행(436-2)(예를 들어, "Y'")으로 재맵핑될 수 있다.
결함이 없는 행(434-3)(예를 들어, "Y") 및 행(434-3)(예를 들어, "Y")에서 발생하는 행 해머링 이벤트에 응답하여, 재생 회로(458)는 행(434-2)(예를 들어, "Y-1") 및 행(434-4)(예를 들어, "Y+1")에서 재생(예를 들어, 행 해머 재생)을 수행할 수 있다. 이러한 것은 행(434-2 및 434-4)(예를 들어, "Y-1"및 "Y+1")이 행(434-3)(예를 들어, "Y")에 인접하기 때문이다. 결함(예를 들어, 고장)을 포함하는 행(434-3), 및 행 해머 임계 속도와 동일한 특정 속도로 행(434-3)에 액세스(예를 들어, 활성화, 선택 등)하도록 지시하는 컨트롤러에 응답하여, 재생 회로(458)는 중복 행(436-1, 436-2, 436-3, ..., 436-N)에서 재생을 수행할 수 있다. 예를 들어, 급속히 연속적으로 행(434-3)(예를 들어, "Y")에 액세스하는 시도는 행(434-3)이 결함을 가지지 않을 때 행 해머링 이벤트를 나타낼 것이다. 결함성 행(434-3)에 응답하여, 행(434-3)(예를 들어, "Y")은 행(436-2)(예를 들어, "Y'")으로 재맵핑될 수 있고, 재생 회로(458)는 계수 회로(460)가 중복 행(436-1 내지 436-N)을 재생시키도록 한다. 예를 들어, 계수 회로(460)는 중복 부분(432)를 재생하도록 중복 부분(432)의 행(436-1, 436-2, 436-3, ..., 436-N)의 각각과 연관된 어드레스를 통해 순환될 수 있다. 이러한 방식으로, 어느 인접한 중복 행이 해머 교란을 겪었는지의 결정이 결정되지 않기 때문에, 메인 부분(430)과 원래 관련된 물리적 어드레스와 중복 부분(432)과 관련된 물리적 어드레스를 상관시키는 맵핑 테이블에 액세스하는 것이 회피될 수 있다. 달리 말하면, 특정 속도로 메인 부분에서 적어도 하나의 결함성 및 재맵핑된 행(예를 들어, 결함성 행("Y")과 같은)에 액세스하려고 시도할 때, 맵핑 테이블에 액세스하는 것은 모든 중복 행을 재생하는 것에 의해 회피될 수 있다. 메인 부분(430)의 적어도 하나의 결함성 재맵핑된 행에 액세스하는 시도는 행 해머링 이벤트를 실제로 겪은 중복 부분(432)의 행(예를 들어, "Y'"로 지시된 행(436-2))을 초래할 수 있다. 예를 들어, 인접한 중복 행(436-1 및 436-3)은 행(436-2)(예를 들어, "Y'")이 행 해머링 이벤트를 겪을 때 행 해머 교란을 겪을 것이다.
중복 부분의 재생의 빈도는 지시의 횟수에 기초할 수 있다. 예를 들어, 중복 부분 재생은 행 해머링 이벤트와 동일한 특정 속도(예를 들어, 시스템 재생 윈도우 내에서의 횟수)로 액세스되도록 시도하는 메인 부분(430)에서의 적어도 하나의 결함성 행에 기초할 수 있다. 예를 들어, 행 해머링 이벤트는 중복 부분(432)의 해머 재생을 트리거할 수 있다. 일부 실시예에서, 해머 재생은 행 해머 교란을 피하도록 중복 부분(432)을 연속적으로 재생하기 위하여 재생 윈도우 내에서 사전 결정된 양의 시간에 기초할 수 있다. 중복 부분 재생은 메인 어레이(430)의 시스템 재생보다 적은 시간 간격에 기초할 수 있다. 중복 부분(432)의 재생 간격은 조정 가능한 주파수에 기초할 수 있다.
이러한 방식으로, 중복 부분(432)이 메인 부분(430)보다 훨씬 작은 어레이이기 때문에, 재생할지 여부를 결정하기 위한 시간 및/또는 리소스가 보전될 수 있다. 예를 들어, 일부 실시예에서, 중복 부분은 메모리 뱅크 섹션당 512개의 메인 어레이 행과 비교하여 8개(8)의 중복 행을 포함할 수 있다. 아울러, 중복 행을 위한 보다 높은 재생 속도는 메인 부분이 적어도 하나의 결함성 행을 포함할 때 메인 부분의 불필요한 재생을 최소화할 수 있다. 또한, 행 해머 메트릭스(row hammer metrics)는 메인 부분에서의 행의 부정한 재생(관련된 행 해머링된 행이 중복 부분으로 재맵핑되었을 때)가 회피됨에 따라서 개선될 수 있다.
특정 실시예가 본 명세서에 예시되고 설명되었지라도, 당업자는 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시예로 대체될 수 있다는 것을 알 것이다. 이러한 개시는 본 발명의 하나 이상의 실시예의 적응 또는 변형을 포함하도록 의도된다. 상기 설명이 예시적인 형태로 만들어졌으며 제한적인 것이 아님을 이해해야 한다. 상기 실시예의 조합, 및 본 명세서에서 구체적으로 기술되지 않은 다른 실시예는 상기 설명을 검토하면 당업자에게 자명할 것이다. 본 발명의 하나 이상의 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 적용을 포함한다. 그러므로, 본 발명의 하나 이상의 실시예의 범위는 첨부된 청구항들이 부여되는 등가물의 전체 범위와 함께, 이러한 청구항들을 참조하여 결정되어야 한다.
전술한 상세한 설명에서, 일부 특징들은 본 발명을 간소화하는 목적을 위해 단일 실시예에서 함께 그룹화된다. 본 발명의 이러한 방법은 본 발명의 개시된 실시예가 각각의 청구항에서 명시적으로 인용된 보다 많은 특징을 사용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음의 청구범위가 반영하는 바와 같이, 발명의 요지는 단일 개시된 실시예의 모든 특징보다 적다. 그러므로, 다음의 청구범위는 발명의 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예로서 독자적으로 기재된다.

Claims (24)

  1. 장치로서,
    메모리 어레이로서,
    메인 부분; 및
    중복 부분을 포함하는, 상기 메모리 어레이; 및
    상기 메인 부분으로부터 상기 중복 부분으로 재맵핑된(remapped) 메모리 셀의 그룹으로 향한 해머링 이벤트(hammering event)의 결정에 응답하여, 상기 중복 부분의 전부를 재생하도록 구성된 재생 회로(refresh circuitry)를 포함하는, 장치.
  2. 제1항에 있어서, 상기 해머링 이벤트의 결정은 상기 메인 부분으로부터 상기 중복 부분으로 재맵핑된 메모리 셀의 상기 그룹이 임계 속도로 액세스되었다는 결정을 포함하는, 장치.
  3. 제1항에 있어서, 상기 해머링 이벤트의 결정은 상기 메인 부분으로부터 상기 중복 부분으로 재맵핑된 상기 메모리 셀의 상기 그룹이 재생 윈도우 내에서 임계 횟수 액세스되었다는 결정을 포함하는, 장치.
  4. 제1항에 있어서, 상기 중복 부분의 상기 전부는 상이한 액세스 라인들에 결합된 메모리 셀의 적어도 2개의 그룹을 포함하는, 장치.
  5. 제1항에 있어서, 상기 해머링 이벤트는 상기 중복 부분에 있는 상기 메모리 셀의 상기 그룹을 결합하는 해머링된 액세스 라인과 관련되고;
    상기 해머링된 액세스 라인은 상기 메인 부분의 특정 재맵핑된 액세스 라인에 대응하며; 그리고
    상기 특정 재맵핑된 액세스 라인에 인접한 적어도 하나의 액세스 라인은 상기 해머링 이벤트의 결정에 응답하여 재생되지 않는, 장치.
  6. 제1항에 있어서, 상기 장치는, 상기 재생 회로에 결합되고 해머링 이벤트를 결정하도록 구성된 컨트롤러를 포함하는, 장치.
  7. 제1항에 있어서, 상기 장치는 하이브리드 메모리 큐브를 포함하며, 상기 재생 회로는 상기 하이브리드 메모리 큐브의 로직 다이에 위치되는, 장치.
  8. 장치로서,
    메모리 어레이로서,
    메인 부분; 및
    중복 부분을 포함하는, 상기 메모리 어레이; 및
    상기 메모리 어레이에 결합된 재생 회로로서,
    상기 메인 부분으로부터 상기 중복 부분으로 재맵핑된 상기 메인 부분의 메모리 셀의 제2 그룹으로 향한 해머링 이벤트의 결정에 응답하여 상기 중복 부분의 모든 메모리 셀을 재생하고; 그리고
    상기 해머링 이벤트의 결정에 응답하여 상기 메인 부분의 일부를 재생하는, 상기 재생 회로를 포함하되; 상기 메인 부분의 상기 일부는 상기 메인 부분의 메모리 셀의 상기 제2 그룹에 인접한 메모리 셀의 제1 그룹인, 장치.
  9. 제8항에 있어서, 메모리 셀의 상기 제2 그룹의 물리적 어드레스는 상기 중복 부분으로 맵핑되는, 장치.
  10. 제8항에 있어서, 물리적 어드레스가 상기 중복 부분으로 맵핑된 메모리 셀의 상기 그룹은 결함이 있는, 장치.
  11. 제8항에 있어서, 결정된 해머링 이벤트는 상기 중복 부분의 액세스 라인에 결합된 셀의 그룹에서 발생하는, 장치.
  12. 제8항에 있어서, 물리적 어드레스가 상기 중복 부분으로 맵핑된 상기 메인 부분에 있는 메모리 셀의 상기 제2 그룹에 액세스하는 시도에 응답하여, 상기 물리적 어드레스가 맵핑된 상기 중복 부분의 일부에 액세스하도록 구성된 컨트롤러를 포함하는, 장치.
  13. 제12항에 있어서, 상기 해머링 이벤트는 특정량의 시간에서 임계 횟수보다 많이 상기 중복 부분의 상기 부분에 액세스하는 컨트롤러를 포함하는, 장치.
  14. 방법으로서,
    특정 속도로 메모리 어레이의 중복 메모리 셀의 그룹에 액세스하는 단계; 및
    특정 속도로 액세스된 상기 그룹에 응답하여, 해머 재생 회로를 사용하여 상기 메모리 어레이의 중복 메모리 셀의 상기 그룹의 전부를 재생하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 특정 속도와 다른 속도로 상기 메모리 어레이의 메인 메모리 셀을 재생하는 단계를 포함하는, 방법.
  16. 제14항에 있어서, 중복 메모리 셀의 상기 그룹은 결함이 있는 것으로 결정된 메인 메모리 셀의 대응하는 그룹에 응답하여 액세스되는, 방법.
  17. 제14항에 있어서, 중복 메모리 셀의 상기 그룹을 재생하는 단계는 상기 중복 메모리 셀의 행(row)의 각각과 관련된 어드레스를 통해 순환하도록 계수 회로를 사용하여 상기 중복 메모리 셀의 전부를 재생하는 단계를 포함하는, 방법.
  18. 제14항에 있어서, 특정 수의 액세스를 결정하는 단계를 포함하는, 방법.
  19. 방법으로서,
    메모리 어레이의 메인 부분의 메모리 셀의 제1 개수의 그룹들을 액세스하는 단계;
    상기 메모리 어레이의 중복 부분의 메모리 셀의 제2 개수의 그룹들을 액세스하는 단계;
    특정 속도로 액세스된 메모리 셀의 제2 개수의 그룹들 중 적어도 하나의 그룹에 응답하여, 해머 재생 회로를 사용하여 상기 메모리 어레이의 중복 부분의 전부를 재생하는 단계; 및
    특정 속도로 액세스된 메모리 셀의 제1 개수의 그룹들 중 제2 그룹에 응답하여, 상기 메인 부분의 메모리 셀의 제1 개수의 그룹들 중 상기 제2 그룹에 인접한 메모리 셀의 제1 개수의 그룹들 중 제1 그룹을 재생하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 메모리 어레이의 상기 중복 부분의 메모리 셀의 제2 개수의 그룹들은 상기 메모리 어레이의 상기 메인 부분과 상기 메모리 어레이의 상기 중복 부분 사이의 맵핑과 관계없이 재생되는, 방법.
  21. 제19항에 있어서, 상기 메모리 셀의 제1 개수의 그룹들의 각각은 상기 메인 부분의 특정 액세스 라인에 결합되는, 방법.
  22. 제19항에 있어서, 상기 메모리 셀의 제2 개수의 그룹들의 각각은 상기 중복 부분의 특정 액세스 라인에 결합되는, 방법.
  23. 방법으로서,
    특정 속도로 메모리 어레이의 중복 메모리 셀의 제1 그룹에 액세스하는 단계; 및
    상기 메모리 어레이의 상기 중복 메모리 셀의 행의 각각과 관련된 어드레스를 통해 순환하도록 계수 회로를 사용함으로써, 특정 속도로 액세스된 상기 제1 그룹에 응답하여, 해머 재생 회로를 사용해서, 상기 중복 메모리 셀의 제1 그룹과 중복 메모리 셀의 제2 그룹을 재생하는 단계를 포함하는, 방법.
  24. 삭제
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