TW201802812A - 更新電路 - Google Patents

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Abstract

本發明包含與更新電路有關之設備及方法。一例示性設備可包含一記憶體陣列，該記憶體陣列包含一主部分及一冗餘部分。該設備可包含更新電路，該更新電路經組態以回應於判定一衝擊事件而更新該冗餘部分之至少一部分。

Description

更新電路
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於與更新電路有關之設備及方法。
記憶體裝置通常提供為電腦或其他電子系統中之內部半導體積體電路。存在許多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)，且其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。 由於記憶體密度已增加，諸如DRAM記憶體之一些裝置中已出現間歇性故障，該等裝置可能歸因於在與一特定列之記憶體胞(例如，耦合至一存取線之胞)相關聯之一更新窗口內重複存取該等胞而經歷故障。例如，實體鄰近於在該更新窗口內頻繁存取的一列之列經歷資料損壞之可能性增加。重複存取一特定列可稱為一「衝擊(hammering)」事件，且一列之衝擊例如可引起諸如跨一傳送閘的遷移之問題。由一列之衝擊引起之洩漏及寄生電流可引起一未存取實體鄰近列(其可稱為一相鄰列或受干擾列)中之資料損壞。所得損壞問題可例如稱為衝擊干擾及/或列衝擊干擾。 用以降低列衝擊對鄰近列的不利影響之一些先前方法包含回應於判定已發生一衝擊事件而更新鄰近列。例如，回應於判定一特定列已經是重複存取之目標(例如，該列在一更新期內已經歷超過臨限數目次存取)，可選擇該特定列之實體鄰近的相鄰列來進行一針對性更新操作，此可稱為一列衝擊更新操作。 列衝擊效應係歸因於一記憶體胞(其可包含一個電晶體及一個電容器)之本質。一電容器之電荷狀態判定一DRAM胞是將一「1」還是「0」儲存為一二進位值。另外，大量DRAM胞被緊實地包裝在一起。緊密包裝之胞尤其在該等胞之一者被快速啟動時可引起一經啟動電容器對一鄰近電容器之一電荷有影響(例如，一列衝擊效應)。另外，電容器可具有一自然放電速率且可經重新寫入以補償此放電，此稱為「更新」。
本發明包含與更新電路有關之設備及方法。一例示性設備包括一記憶體陣列，該記憶體陣列包含一主部分之記憶體胞及一冗餘部分之記憶體胞。例示性設備可包含更新電路，該更新電路經組態以回應於判定一衝擊事件而更新該冗餘部分之至少一部分。 在一些實施例中，當冗餘部分之至少一個列經歷一衝擊事件時，可藉由更新一記憶體陣列之一整個冗餘部分而保留時間及/或資源。例如，在使用額外時間及/或資源之一些方法中，當對應於主部分中的一列之一實體位址被再映射至一冗餘部分時(例如，當主部分中的該列包含一缺陷時)，可更新主部分中鄰近於該實體位址的列之列。本文中之一冗餘部分指代一主陣列部分之列可(例如，歸因於主陣列中之列缺陷)再映射至之額外胞列(例如，歸因於該主陣列中之列缺陷)。然而，由於與主部分中的列相關聯之實體位址已被再映射而與冗餘部分相關聯，故不必更新鄰近列，而應更新冗餘部分中鄰近於冗餘列之列以避免一列衝擊干擾。藉由回應於與已被再映射之一實體位址相關聯之一衝擊事件而更新一冗餘部分，而非判定哪些冗餘列鄰近於被衝擊之冗餘列，可避免主部分與冗餘部分之實體位址之間的一相關性。 一記憶體陣列之一主部分可包含若干記憶體胞群組，其等各自耦合至各自若干存取線(例如，在記憶體胞之列中)之一者。例如，一第一胞列、一第二胞列及一第三胞列可為三個鄰近胞列。回應於接連不斷地存取(例如，啟動、選擇等)第二胞列(例如，中間列)，第一列及第三列可經歷洩漏及/或電相互作用。因此，可依對應於第二胞列(例如，被衝擊列)的啟動速率之一特定速率更新第一及第三胞列(例如，受干擾列)，本文中稱為一列衝擊更新。 然而，在若干例項中，主陣列中之一實體胞列可被再映射至冗餘部分中之一列，使得存取與經再映射列(例如，主陣列部分中之第二列)相關聯的實體位址之一請求導致對該冗餘列之一存取。當接連不斷地發送存取第二胞列之請求時，可針對第一胞列及第三胞列觸發一列衝擊更新。然而，由於第二胞列已經重新定位，故冗餘列中發生實際啟動，且冗餘列之鄰近胞列而非主陣列(例如，非冗餘陣列)中之第一及第三胞列應接收列衝擊更新。 在包含一DRAM之一些例項中，使用一反熔絲來將來自主陣列之一列位址重新定位至一冗餘列位址。然而，在包含一混合記憶體立方體(HMC)之一實施例中，HMC之DRAM可能不包含反熔絲，且因此可能無法指示一列位址是否已被再映射至一冗餘列位址。在此情況中，HMC之邏輯晶粒可監測更新且參考一SRAM查找表以修復位址資訊。一映射表可保持追蹤具有一錯誤的一胞列(例如，主陣列之第二列)與在冗餘陣列中具有一錯誤之該胞列之資料已重新定位之處之間的一對應。存取一映射表可增加執行一列衝擊更新及/或消耗電力且存取資源所需之一時段。例如，由於冗餘陣列可為對應主陣列之一較小子集，故與存取一映射表且判定一被衝擊列之哪些鄰近列將被更新相比，可更有效率地且以較少資源更新整個冗餘陣列。 在本發明之以下[實施方式]中，參考形成本發明之一部分且其中藉由繪示展示可如何實踐本發明之一或多項實施例之隨附圖式。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應瞭解，在不脫離本發明之範疇之情況下，可利用其他實施例且進行程序、電及/或結構改變。如本文中使用，標示符「N」(尤其相對於圖式中之元件符號)指示可包含如此標示之若干特定特徵。如本文中使用，「若干」特定事物可指代此等事物之一或多者(例如，若干記憶體陣列可指代一或多個記憶體陣列)。 本文中之圖遵循一編號慣例，其中第一個數字或前幾個數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字而識別不同圖之間的類似元件或組件。例如，230可指涉圖2中之元件「30」，且一類似元件可在圖3中指涉為330。如將瞭解，可添加、交換及/或消除在本文中之各項實施例中展示之元件以提供本發明之若干額外實施例。另外，如將瞭解，圖中提供之元件之比例及相對尺度意欲繪示本發明之某些實施例，且不應被視為一限制性意義。 圖1係根據本發明之若干實施例之呈包含一記憶體裝置120之一計算系統100的形式之一設備之一方塊圖。如本文中使用，一記憶體裝置120、一記憶體陣列130及/或一控制器140，及/或讀取/鎖存電路150亦可被單獨視為一「設備」。 系統100包含一主機110，該主機110耦合(例如，連接)至包含一記憶體陣列130之記憶體裝置120。主機110可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶卡讀取器，以及各種其他類型之主機。主機110可包含一系統主機板及/或背板且可包含若干處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含各別積體電路，或主機110及記憶體裝置120兩者可在相同積體電路上。例如，系統100可為一混合記憶體立方體(HMC)，其中控制組件(例如，控制器140)可定位於一邏輯晶粒上且記憶體組件(例如，記憶體陣列130及冗餘陣列132)可定位於若干堆疊晶粒中。 為明確起見，系統100已經簡化以集中在與本發明特定相關之特徵。記憶體陣列130可為例如一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(其等在本文中可稱為字線或選擇線)耦合之列及由感測線耦合之行之記憶體胞。儘管圖1中展示一單一陣列130，然實施例不限於此。例如，記憶體裝置120可包含若干陣列130 (例如，若干DRAM胞庫)。又，儘管陣列130及132被標記為各別陣列，然冗餘陣列132可為陣列130之一部分。例如，陣列130可包含例如一主部分及該主部分之列可再映射至之一冗餘部分。 記憶體裝置120包含用以鎖存經由一I/O匯流排156 (例如，一資料匯流排)透過I/O電路144提供的位址信號之位址電路142。位址信號亦可被接收至控制器140 (例如，經由位址電路142及/或經由匯流排154)。藉由一列解碼器146及一行解碼器152接收且解碼位址信號以存取記憶體陣列130。為監測記憶體胞(例如，胞列)之啟動及/或執行對胞之更新(例如，列衝擊更新)之目的，可將若干電路(包含更新電路158、計數器電路160及修復電路162)耦合至列解碼器146。可藉由使用讀取/鎖存電路150感測資料線上之電壓及/或電流變化而自記憶體陣列130讀取資料。讀取/鎖存電路150可讀取且鎖存來自記憶體陣列130之一資料頁(例如，列)。I/O電路144可用於經由I/O匯流排156與主機110進行雙向資料通信。寫入電路148用以將資料寫入至記憶體陣列130。 控制器140解碼由控制匯流排154自主機110提供之信號。此等信號可包含用以控制對記憶體陣列130執行的控制操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各項實施例中，控制器140負責執行來自主機110之指令。控制器140可為一狀態機、一定序器或某一其他類型之控制電路。控制器140可在硬體、韌體及/或軟體中實施。雖然控制器140被繪示為耦合至特定組件(例如，耦合至記憶體陣列130及位址電路142)，但控制器可耦合至記憶體裝置120內之組件之任一者(例如，更新電路158、計數器電路160及/或修復電路162)。 圖2係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。圖2中繪示之記憶體陣列之部分可包含一主記憶體陣列(例如，非冗餘陣列) 230及一冗餘記憶體陣列232。主記憶體陣列230可包含耦合至各自存取線之若干記憶體胞群組234-1、234-2、234-3、234-4、234-5、…、234-M (例如，記憶體胞群組係記憶體胞「列」，如所繪示)。一第一胞列234-1耦合至一第一存取線，一第二胞列234-2耦合至一第二存取線，一第三胞列234-3耦合至一第三存取線，一第四胞列234-4耦合至一第四存取線，一第五胞列234-5耦合至一第五存取線，…，且一第M胞列234-M耦合至一第M存取線。標示符「Y」用以指示經歷一衝擊事件之一列，且標示符「Y-1」及「Y+1」用以指示鄰近於經歷衝擊事件的列之列。一衝擊事件可包含一控制器(例如，圖1中之控制器140)在一特定時間量內(例如，以一特定速率)存取主陣列230之一部分(例如，存取列234-3)大於一臨限次數。判定是否已發生一衝擊事件可包含判定存取之一特定數目。 冗餘陣列232可包含亦耦合至各自存取線之若干記憶體胞群組236-1、236-2、236-3、…、236-N。冗餘陣列232可包含用於再映射主陣列230的各自列之若干列。與主陣列230相關聯之實體位址可再映射至冗餘陣列232以繞過有缺陷的(例如，錯誤的、失靈的等)記憶體胞。例如，與主陣列230之一特定列(例如，234-1)相關聯之一實體位址可再映射至冗餘陣列232之一特定列(例如，236-1)。回應於列234-1之實體位址被再映射至列236-1，存取實體位址之一請求導致對列236-1之一存取而非對列234-1之一存取。同樣地，主陣列230之其他列(例如，234-2至234-M)可再映射至冗餘陣列232之列。雖然冗餘陣列232被描述為包含與特定數目個實體位址相關聯之若干記憶體胞列，但實施例不限於此。例如，當主陣列230不包含缺陷時，可不存在與冗餘陣列232相關聯之實體位址。在一些實施例中，如所繪示，冗餘陣列232與主陣列230相比包含較少之記憶體胞(例如，較少之胞列)。 主陣列230包含一位址解碼(例如，列位址解碼) 246-1且冗餘陣列232包含一位址解碼246-2。位址解碼246-1可用以回應於接收到存取一特定記憶體胞列之一請求而存取(例如，選擇)該特定記憶體胞列(例如，列234-1)。同樣地，位址解碼246-2可用以回應於接收到存取已被再映射至列236-1之一特定胞列之一請求而選擇一特定記憶體胞群組(例如，列236-1)。 修復電路262可用以修復陣列230之列(例如，回應於一列變得有缺陷)。列之修復可包含將與陣列230中的一列相關聯之一位址再映射至陣列232中之一冗餘列。更新電路258可包含經組態以更新記憶體胞列(例如，作為一衝擊更新操作之部分，更新受干擾列)之邏輯。 作為一實例，考量列234-3發生之一衝擊事件 (藉由「Y」標示)。可藉由判定已依一特定速率存取(例如，啟動)列234-3而判定其已經歷一列衝擊事件。該特定啟動速率可基於一預定列衝擊臨限值。例如，觸發一列衝擊事件判定之啟動速率可為可變的且可取決於可接受多少列衝擊效應。列234-3上發生一列衝擊事件可影響儲存於耦合至鄰近列(例如，列234-2及/或234-4)的記憶體胞中之資料。為補償此列衝擊效應，可更新(例如，回應於列234-3之衝擊而重新寫入)鄰近列234-2、234-4 (分別藉由「Y-1」及「Y+1」標示)。 更新電路258可包含用以依一特定速率偵測對一胞群組(例如，一列)的存取(例如，一啟動)之邏輯。例如，對於一32 nm程序，若一列在一64 ms更新窗口內被存取550K次或更多，則實體鄰近於該經存取列之(若干)列經歷資料損壞(例如，一列衝擊干擾)之可能性可較高。作為回應，更新電路258可更新鄰近於該被錘衝擊列之一列(或若干列)。由於上述實例並未涉及一經再映射胞列(例如，由於列234-1、234-2、234-3、234-4、234-5、…、234-M未經再映射)，故列衝擊更新導致對主陣列230中的鄰近列(例如，受干擾列)之更新而無對冗餘陣列232中的列之更新。 圖3係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。圖3中繪示之記憶體陣列之部分可包含一記憶體陣列之一主部分330及一冗餘部分332。主部分330可包含若干胞列334-1、334-2、334-3、334-4、334-5、…、334-M，其中各列耦合至一存取線。例如，一第一列334-1可耦合至一第一存取線，一第二列334-2可耦合至一第二存取線，一第三列334-3可耦合至一第三存取線，一第四列334-4可耦合至一第四存取線，一第五列334-5可耦合至一第五存取線，…，且一第M列334-M可耦合至一第M存取線。標示符「Y」用以指示已自列334-3再映射至列336-2之一經再映射列。標示符「Y-1」及「Y+1」用以指示在再映射之前一位置處之一列(例如，列334-3)之鄰近列。 主部分330可耦合至一位址解碼346-1，且冗餘部分332可耦合至一位址解碼346-2。位址解碼346-1、346-2經耦合至一修復電路362。修復電路362可用以藉由將一胞列(例如，列334-3)再映射至一冗餘列336-2 (例如，藉由「Y」標示)而修復該列334-3。例如，一第三胞列334-3可為有缺陷的，且其回應於缺陷而被再映射。可控制(例如，藉由一控制器)修復電路362以判定是否再映射一有缺陷的列。例如，列334-3可再映射至列336-2 (例如，藉由「Y」標示)。 因此，存取列334-3之一請求(例如，藉由諸如圖1中之控制器140之一控制器)導致對冗餘列336-2之一存取。因此，回應於控制器試圖接連不斷地存取列334-3，將接連不斷地存取列336-2 (「Y」)。與經再映射列334-3相關聯之連續存取可導致判定列334-3已發生一列衝擊事件，此可導致衝擊更新電路358更新陣列330中鄰近於列334-3之列(例如，334-2及334-4)。然而，歸因於列334-3至列336-2之再映射，實際上經歷衝擊事件之列將為冗餘列336-2，且實際受干擾列將為鄰近冗餘列336-1及336-3 (例如，與列334-2及334-4相對)。為確保更新適當受干擾列(例如，在此實例中，336-1及336-3)，可查閱一查找表以判定一特定列334已再映射至之冗餘列336。然而，維持一查找表及/或每當發生一衝擊事件時查閱查找表可為高成本的(例如，在時間、資源、晶粒面積等方面)。 為防止一不必要的更新，且為更新正確列(例如，鄰近冗餘列336-1及鄰近冗餘列336-3)，可執行判定是否存在一缺陷。例如，將執行判定主部分330之列334-1至334-M之至少一者是否包含一缺陷。回應於判定列334-1至334-M之至少一者包含一缺陷，執行判定具有一缺陷之胞群組再映射於何處。為判定經再映射位置，執行(例如，藉由查閱一位址表)一原始位置(例如，列334-3)至一經再映射位置(例如，第二冗餘胞群組336-2)之一映射。此映射可能每當發生一列衝擊事件時花費時間及/或資源。 圖4係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。圖4中繪示之記憶體陣列之部分可包含一主部分430及一冗餘部分432。主部分430可包含若干胞列434-1、434-2、434-3、434-4、434-5、…、434-M，其中各列耦合至一存取線。一第一胞列434-1可耦合至一第一存取線，一第二胞列434-2可耦合至一第二存取線，一第三胞列434-3可耦合至一第三存取線，一第四胞列434-4可耦合至一第四存取線，一第五胞列434-5可耦合至一第五存取線，…，且一第M胞列434-M可耦合至一第M存取線。標示符「Y」可指示未經再映射之一列434-3。標示符「Y-1」及「Y+1」可指示列434-3 (例如，「Y」)之鄰近列。當列434-3 (「Y」)包含一缺陷時，一標示符「Y’」可指示列434-3 (「Y」)所再映射至之一位置。 主部分430耦合至一位址解碼446-1，及冗餘部分432耦合至一位址解碼446-2。位址解碼446-1、446-2耦合至一修復電路462。修復電路462可用以藉由再映射與一胞列(例如，列434-3)相關聯之實體位址使其與冗餘列436-2 (例如，「Y’」)相關聯而修復該列434-3。例如，當列434-3不包含一缺陷(例如，一故障)時，一實體位址可與列434-3相關聯，如所繪示。當列434-3 (例如，「Y」)包含一缺陷時，可將該實體位址再映射至冗餘列436-2 (例如，「Y’」)。 回應於列434-3 (例如，「Y」)不具有缺陷及發生於列434-3 (例如，「Y」)上之一列衝擊事件，更新電路458可對列434-2 (例如，「Y-1」)及列434-4 (例如，「Y+1」)執行一更新(例如，一列衝擊更新)。此係因為列434-2及434-4 (例如，「Y-1」及「Y+1」)鄰近於列434-3 (例如，「Y」)。回應於列434-3包含一缺陷(例如，一故障)且一控制器指示以等於一列衝擊臨限速率之一特定速率存取(例如，啟動、選擇等)列434-3，更新電路458可對冗餘列466-1、466-2、466-3、…、466-N執行一更新。例如，當列434-3不具有缺陷時，接連不斷地試圖存取列434-3 (例如，「Y」)將指示一列衝擊事件。回應於列434-3有缺陷，列434-3 (例如，「Y」)可再映射至列436-2 (例如，「Y’」)，且更新電路458可引起一計數器電路460更新冗餘列466-1至466-N。例如，計數器電路460可重複循環與冗餘部分432的列436-1、436-2、436-3、…、436-N之各者相關聯之位址以更新冗餘部分432。以此方式，可避免存取一映射表，該映射表使最初與主部分430相關聯之一實體位址與相關聯於冗餘部分432之一實體位址相關，此係因為並未執行判定哪些鄰近冗餘列經歷衝擊干擾。換言之，當試圖以一特定速率存取主部分中之至少一個有缺陷且經再映射列(舉例而言，諸如有缺陷列「Y」)時，可藉由更新全部冗餘列而避免存取映射表。試圖存取主部分430之至少一個有缺陷的經再映射列可導致冗餘部分432之一列(例如，藉由「Y’」標示之列436-2)實際上經歷列衝擊事件。例如，當列436-2 (例如，「Y’」)經歷列衝擊事件時，鄰近冗餘列436-1及436-2將經歷列衝擊干擾。 對冗餘部分之一更新之一頻率可基於若干指示。例如，一冗餘部分更新可基於試圖以等於一列衝擊事件之一特定速率(例如，在一系統更新窗口內存取若干次)存取之主部分430中的至少一個有缺陷列。例如，一列衝擊事件可觸發對冗餘部分432之一衝擊更新。在一些實施例中，衝擊更新可基於更新窗口內之一預定時間量，以持續更新冗餘部分432以避免列衝擊干擾。冗餘部分更新可基於小於對主陣列430的一系統更新之一時間間隔。冗餘部分432之更新間隔可基於一可調整頻率。 以此方式，由於冗餘部分432係遠小於主部分430之一陣列，故可保留用以判定是否更新之時間及/或資源。例如，在一些實施例中，與每記憶庫區段512個主陣列列相比，一冗餘部分可包含八(8)個冗餘列。另外，當主部分包含至少一個有缺陷列時，對冗餘列之一較高更新速率可最小化對主部分之不必要更新。此外，可改良列衝擊度量，此係因為對主部分中的列之不當更新(當相關聯經列衝擊之列被再映射至冗餘部分時)得以避免。 儘管本文中已繪示且描述特定實施例，然一般技術者將暸解，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之一或多項實施例之調適或變動。應瞭解，已依一闡釋性方式而非一限制性方式進行上文描述。熟習此項技術者在檢視上文描述之後將明白本文中未明確描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附申請專利範圍連同此等申請專利範圍所授權之等效物之全部範圍而判定本發明之一或多項實施例之範疇。 在前述[實施方式]中，為簡化本發明之目的而將一些特徵一起群組在一單一實施例中。本發明之此方法不應被解釋為反映本發明之所揭示實施例必須使用多於各請求項中所明確陳述之特徵之一意圖。實情係，如以下申請專利範圍反映，發明標的在於少於一單一所揭示實施例之全部特徵。因此，以下申請專利範圍特此併入至[實施方式]中，其中各請求項單獨作為一獨立實施例。
100‧‧‧計算系統
110‧‧‧主機
120‧‧‧記憶體裝置
130‧‧‧記憶體陣列
132‧‧‧冗餘陣列
140‧‧‧控制器
142‧‧‧位址電路
144‧‧‧I/O電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧讀取/鎖存電路
152‧‧‧行解碼器
154‧‧‧匯流排
156‧‧‧I/O匯流排
158‧‧‧更新電路
160‧‧‧計數器電路
162‧‧‧修復電路
230‧‧‧主記憶體陣列/主列
232‧‧‧冗餘記憶體陣列/冗餘部分/冗餘陣列
234-1‧‧‧記憶體胞群組/第一胞列
234-2‧‧‧記憶體胞群組/第二胞列
234-3‧‧‧記憶體胞群組/第三胞列
234-4‧‧‧記憶體胞群組/第四胞列
234-5‧‧‧記憶體胞群組/第五胞列
234-M‧‧‧記憶體胞群組/第M胞列
236-1‧‧‧記憶體胞群組/列
236-2至236-N‧‧‧記憶體胞群組
246-1‧‧‧位址解碼
246-2‧‧‧位址解碼
258‧‧‧更新電路
262‧‧‧修復電路
330‧‧‧主部分/陣列
332‧‧‧冗餘部分
334-1‧‧‧胞列/第一列
334-2‧‧‧胞列/第二列
334-3‧‧‧第三列/第三胞列
334-4‧‧‧胞列/第四列
334-5‧‧‧胞列/第五列
334-M‧‧‧胞列/第M列
336-1‧‧‧冗餘列
336-2‧‧‧冗餘列
336-3‧‧‧冗餘列
346-1‧‧‧位址解碼
346-2‧‧‧位址解碼
358‧‧‧衝擊更新電路
362‧‧‧修復電路
430‧‧‧主部分
432‧‧‧冗餘部分
434-1‧‧‧胞列/第一胞列
434-2‧‧‧胞列/第二胞列
434-3‧‧‧胞列/第三胞列
434-4‧‧‧胞列/第四胞列
434-5‧‧‧胞列/第五胞列
434-M‧‧‧胞列/第M胞列
436-1至436-N‧‧‧冗餘列
446-1‧‧‧位址解碼
446-2‧‧‧位址解碼
458‧‧‧更新電路
460‧‧‧計數器電路
462‧‧‧修復電路
圖1係根據本發明之若干實施例之呈包含一記憶體裝置之一計算系統的形式之一設備之一方塊圖。 圖2係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。 圖3係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。 圖4係繪示根據本發明之若干實施例之一記憶體陣列的一部分之一示意圖。
430‧‧‧主部分
432‧‧‧冗餘部分
434-1‧‧‧胞列/第一胞列
434-2‧‧‧胞列/第二胞列
434-3‧‧‧胞列/第三胞列
434-4‧‧‧胞列/第四胞列
434-5‧‧‧胞列/第五胞列
434-M‧‧‧胞列/第M胞列
436-1至436-N‧‧‧冗餘列
446-1‧‧‧位址解碼
446-2‧‧‧位址解碼
458‧‧‧更新電路
460‧‧‧計數器電路
462‧‧‧修復電路

Claims (24)

  1. 一種設備，其包括： 一記憶體陣列，其包括： 一主部分；及 一冗餘部分；及 更新電路，其經組態以回應於判定一衝擊事件而更新該冗餘部分之至少一部分。
  2. 如請求項1之設備，其中該判定該衝擊事件包含判定已依一臨限速率存取一記憶體胞群組。
  3. 如請求項1之設備，其中該判定該衝擊事件包含判定一記憶體胞群組在一更新窗口內已被存取一臨限次數。
  4. 如請求項1之設備，其中該冗餘部分之該部分包括耦合至不同存取線之至少兩個記憶體胞群組。
  5. 如請求項1至4中任一項之設備，其中： 該衝擊事件與耦合該冗餘部分中的一記憶體胞群組之一被衝擊存取線相關聯； 該被衝擊存取線對應於該主部分之一特定經再映射存取線；及 不回應於該判定該衝擊事件而更新鄰近於該特定經再映射存取線之至少一個存取線。
  6. 如請求項1至4中任一項之設備，其中該設備包含耦合至該更新電路且經組態以判定衝擊事件之一控制器。
  7. 如請求項1至4中任一項之設備，其中該設備包括一混合記憶體立方體，且其中該更新電路定位於該混合記憶體立方體之一邏輯晶粒上。
  8. 一種設備，其包括： 一記憶體陣列，其中該記憶體陣列包括： 一主部分；及 一冗餘部分； 更新電路，其耦合至該記憶體陣列以： 回應於判定一衝擊事件而更新該冗餘部分；及 避免回應於該判定該衝擊事件而更新該主部分之一部分；其中該主部分之該部分係鄰近於該主部分之一第二記憶體胞群組之一第一記憶體胞群組。
  9. 如請求項8之設備，其中該第二記憶體胞群組之一實體位址經映射至該冗餘部分。
  10. 如請求項9之設備，其中其之實體位址已被映射至該冗餘部分之該第二記憶體胞群組係有缺陷的。
  11. 如請求項8之設備，其中該經判定衝擊事件發生於耦合至該冗餘部分的一存取線之一胞群組上。
  12. 如請求項8至11中任一項之設備，其包括一控制器，該控制器經組態以回應於試圖存取其之實體位址已被映射至該冗餘部分之該主部分中的該記憶體胞群組而存取該實體位址所映射至之該冗餘部分的一部分。
  13. 如請求項12之設備，其中該衝擊事件包括該控制器在一特定時間量內存取該冗餘部分之該部分大於一臨限次數。
  14. 一種方法，其包括： 以一特定速率存取一記憶體陣列之一第一冗餘記憶體胞群組；及 回應於以該特定速率存取該第一群組而使用衝擊更新電路更新該第一冗餘記憶體胞群組及一第二冗餘記憶體胞群組。
  15. 如請求項14之方法，其包括以不同於該特定速率之一速率更新該記憶體陣列之主記憶體胞。
  16. 如請求項14之方法，其中更新該等第一及第二冗餘記憶體胞群組包括更新該記憶體陣列之全部冗餘記憶體胞。
  17. 如請求項14之方法，其中回應於經判定為有缺陷之一對應主記憶體胞群組而存取該第一冗餘記憶體胞群組。
  18. 如請求項14之方法，其中獨立於是否存取該第二冗餘記憶體胞群組及鄰近於該第二冗餘記憶體胞群組之一記憶體胞群組而更新該第二冗餘記憶體胞群組。
  19. 如請求項14至18中任一項之方法，其中更新該第一冗餘記憶體胞群組及該第二冗餘記憶體胞群組包括：藉由使用計數器電路來重複循環與該冗餘陣列之該等列之各者相關聯之位址而更新該等第一及第二冗餘記憶體胞群組。
  20. 如請求項14至18中任一項之方法，其包括判定該第一冗餘記憶體胞群組被存取之特定速率。
  21. 一種方法，其包括： 存取一記憶體陣列之一主部分的第一數目個記憶體胞群組； 存取該記憶體陣列之一冗餘部分的第二數目個記憶體胞群組； 回應於以一特定速率存取該第二數目個記憶體胞群組之至少一者而使用衝擊更新電路更新該記憶體陣列之該冗餘部分；及 回應於以該特定速率存取該第一數目個記憶體胞群組之一第二者而更新鄰近於該主部分的該第一數目個記憶體胞群組之該第二者之該第一數目個記憶體胞群組之一第一者。
  22. 如請求項21之方法，其中獨立於該主記憶體陣列與該冗餘記憶體陣列之間的一映射而更新該冗餘陣列之該第二數目個記憶體胞群組。
  23. 如請求項21之方法，其中該第一數目個記憶體胞群組之各者耦合至該主部分之一特定存取線。
  24. 如請求項21至23中任一項之方法，其中該第二數目個記憶體胞群組之各者耦合至該冗餘部分之一特定存取線。
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