KR101981338B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR101981338B1
KR101981338B1 KR1020120150391A KR20120150391A KR101981338B1 KR 101981338 B1 KR101981338 B1 KR 101981338B1 KR 1020120150391 A KR1020120150391 A KR 1020120150391A KR 20120150391 A KR20120150391 A KR 20120150391A KR 101981338 B1 KR101981338 B1 KR 101981338B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
gate insulating
oxide semiconductor
electrode layer
Prior art date
Application number
KR1020120150391A
Other languages
English (en)
Other versions
KR20130075671A (ko
Inventor
쥰이치 고에즈카
켄이치 오카자키
야스하루 호사카
데루마사 이케야마
？페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130075671A publication Critical patent/KR20130075671A/ko
Application granted granted Critical
Publication of KR101981338B1 publication Critical patent/KR101981338B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Formation Of Insulating Films (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은, 산화물 반도체막을 사용한 트랜지스터에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제작한다.
절연 표면을 갖는 기판 위에 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층과 산화물 반도체막 사이에 적어도 제 1 게이트 절연막과 제 2 게이트 절연막을 제공하고, 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행한 후, 산화물 반도체막을 형성한다. 산화물 반도체막을 형성하기 전에 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행함으로써, 트랜지스터의 전기 특성의 저하나 변동을 초래할 요인이 되는 수소 원소의 산화물 반도체막으로의 확산을 저감시킬 수 있기 때문에, 트랜지스터에 안정된 전기 특성을 부여할 수 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본원 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터의 대부분은 어모퍼스 실리콘, 다결정 실리콘 등으로 구성되어 있다. 어모퍼스 실리콘을 사용한 트랜지스터는, 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다는 이점을 갖는다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만, 유리 기판의 대면적화에는 적합하지 않다는 단점을 갖는다.
실리콘을 사용한 트랜지스터 외에, 최근에는 산화물 반도체를 사용하여 트랜지스터를 제작하고, 그것을 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체로서 산화 아연, In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 그것을 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 기재되어 있다.
산화물 반도체에 있어서, 수소의 일부는 도너가 되고, 캐리어인 전자를 방출한다. 산화물 반도체의 캐리어 농도가 높아지면, 게이트에 전압을 인가하지 않아도 트랜지스터에 채널이 형성된다. 즉, 임계값 전압이 음 방향으로 시프트하여 임계값 전압의 제어가 곤란해진다.
특허문헌 3에는, 산화물 반도체막 중에 수소를 첨가하면, 도전율이 4에서 5자릿수 정도 높아지는 것이 나타나고 있다. 또한, 산화물 반도체막에 접하는 절연막으로부터 산화물 반도체막에, 수소가 확산되어 가는 것이 나타나고 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2008-141119호 공보
산화물 반도체막을 사용한 트랜지스터에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제작하는 것을 과제 중 하나로 한다. 절연 표면을 갖는 기판 위에 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층과 산화물 반도체막 사이에 적어도 제 1 게이트 절연막과 제 2 게이트 절연막을 제공하고, 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행한 후, 산화물 반도체막을 형성한다.
제 1 게이트 절연막에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막은 단층 구조라도 좋고, 적층 구조라도 좋다. 제 1 게이트 절연막의 막 두께는 20nm 이상 350nm 이하로 한다. 기판으로서 유리 기판을 사용하는 경우, 제 1 게이트 절연막은 유리 기판에 포함되는 불순물이 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한, 게이트 전극층의 재료로서 구리 등을 사용할 경우, 제 1 게이트 절연막은 구리 원소가 확산되는 것을 억제하는 배리어막으로서 기능한다. 다만, 질화물 절연막은 수소 원소를 포함하고, 산화물 반도체막을 형성한 후의 가열 처리 등에 의하여 질화물 절연막으로부터 수소 원소가 방출되어 상기 수소 원소가 산화물 반도체막으로 확산되면, 상기 수소 원소가 산화물 반도체막 중의 산소와 결합함으로써 H2O 등이 되어, 그것이 방충됨으로써 산화물 반도체막 중에 산소 결손이 발생되어 트랜지스터의 전기 특성의 저하나 변동을 초래할 우려가 있다. 구체적으로는, 노멀리 온의 전기 특성을 갖는 트랜지스터가 될 우려가 있다.
산화물 반도체막을 형성하기 전에 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행함으로써, 트랜지스터의 전기 특성의 저하나 변동을 초래할 요인이 되는 수소 원소의 산화물 반도체막으로의 확산을 저감시킬 수 있기 때문에, 트랜지스터에 안정된 전기 특성을 부여할 수 있게 된다.
형성된 직후의 제 1 게이트 절연막 중의 수소 농도가 적게 되도록 성막 조건을 조절하는 것이 바람직하다. 또한, 형성된 직후의 제 2 게이트 절연막 중의 수소 농도도 적게 되도록 성막 조건을 조절하는 것이 바람직하다. 또한, 제 2 게이트 절연막이 형성된 후에 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행하고, 막 중으로부터 방출되는 수소 가스량을 저감시키는 것이 바람직하다.
또한, 산화물 반도체막을 형성하는 경우에는, 다결정이고 또 상대 밀도(충전률)가 높은 스퍼터링 타깃을 사용하고, 형성시의 스퍼터링 타깃은 충분히 냉각시켜 실온으로 하고, 피성막 기판의 피성막면은 실온 이상까지 높여 성막 챔버 내에 수분이나 수소가 거의 없는 분위기하에서 산화물 반도체막의 형성을 행하는 것이 바람직하다.
스퍼터링 타깃은 밀도가 높을수록 바람직하다. 스퍼터링 타깃의 밀도가 높으므로 형성되는 막의 밀도도 높일 수 있다. 구체적으로는, 타깃의 상대 밀도(충전률)는 90% 이상 100% 이하, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상으로 한다. 또한, 스퍼터링 타깃의 상대 밀도란, 스퍼터링 타깃의 밀도와, 스퍼터링 타깃과 동일 조성을 갖는 재료의 기공(氣孔)이 없는 상태에 있어서의 밀도와의 비율을 가리킨다.
또한, 성막 챔버 내에 잔존한 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 성막 챔버 내의 배압(도달 진공도: 반응 가스를 도입하기 전의 진공도)을 5×10-3Pa 이하, 바람직하게는 6×10-5Pa 이하로 하고, 성막시의 압력을 2Pa 미만, 바람직하게는 0.4Pa 이하로 한다. 배압을 낮게 함으로써 성막 챔버 내의 불순물을 저감시킨다.
또한, 성막 챔버 내에 도입하는 가스, 즉 성막시에 사용되는 가스 중의 불순물을 저감시키는 것도 치밀한 막을 얻기 위하여 중요하다. 또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화하는 것이 중요하다. 성막 가스 중의 산소 비율(상한은 산소 100%)을 높이고, 전력을 최적화함으로써, 성막시의 플라즈마 대미지를 경감시킬 수 있다. 그래서, 치밀한 막을 얻기 쉽게 된다.
또한, 산화물 반도체막이 형성되기 전, 또는 형성되는 동안에는 성막 챔버 내의 수분량 등을 감시(모니터링)하기 위하여 4중극 질량 분석계(이하, Q-mass라고도 함)를 늘 작동시킨 상태로 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막을 형성하는 경우의 피성막 기판의 온도는, 물의 흡착이 없는 온도, 바람직하게는 150℃ 이상 500℃ 이하로 해 두는 것이 바람직하다.
본원 명세서에서 기재하는 발명의 구성의 일 형태는, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 제 1 게이트 절연막을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막을 형성한 후에 650℃ 이상의 온도로 제 1 가열 처리를 행하고, 제 1 가열 처리 후에 제 2 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막을 형성한 후에 제 2 가열 처리를 행하는 반도체 장치의 제작 방법이다.
상기 구성에 있어서 제 1 게이트 절연막은 플라즈마 CVD법에 의하여 얻어지는 질화 실리콘막이고, 제 2 게이트 절연막은 플라즈마 CVD법에 의하여 얻어지는 산화 질화 실리콘막이다.
또한, 제 2 가열 처리는 산화물 반도체막을 에칭하기 전이나 에칭한 후에 행하면 좋고, 그 온도는 350℃ 이상, 바람직하게는 450℃ 이상이며, 제 1 가열 처리의 온도 이하의 범위로 한다.
산화물 반도체를 사용한 트랜지스터를 갖는 신뢰성이 높은 반도체 장치를 제공한다.
도 1a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 1b는 반도체 장치의 일 형태를 설명하는 단면도.
도 2a 내지 도 2e는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 3a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 3b는 반도체 장치의 일 형태를 설명하는 단면도.
도 4a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 4b는 반도체 장치의 일 형태를 설명하는 단면도.
도 5a 내지 도 5c는 반도체 장치의 일 형태를 설명하는 평면도.
도 6a는 반도체 장치의 일 형태를 설명하는 평면도이고, 도 6b는 반도체 장치의 일 형태를 설명하는 단면도.
도 7a 및 도 7b는 반도체 장치의 일 형태를 설명하는 단면도.
도 8a는 반도체 장치의 일 형태를 설명하는 회로도이고, 도 8b는 반도체 장치의 일 형태를 설명하는 단면도.
도 9a 내지 도 9c는 전자 기기를 도시한 도면.
도 10a 내지 도 10c는 전자 기기를 도시한 도면.
도 11은 TDS 분석의 결과를 도시한 그래프.
도 12a 내지 도 12c는 TDS 분석의 결과를 도시한 그래프.
도 13은 트랜지스터의 초기 특성을 도시한 도면.
도 14a 및 도 14b는 트랜지스터의 신뢰성의 결과를 도시한 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 및 도 1b를 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이라도 좋다.
도 1a 및 도 1b에 도시된 트랜지스터(440)는 보텀 게이트 구조의 한가지이며 역 스태거형(inverted-staggered) 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 1a는 평면도이고, 도 1a에 도시된 1점 쇄선 V-Z에서 절단한 부분의 단면이 도 1b에 상당한다.
트랜지스터(440)의 채널 길이 방향의 단면도인 도 1b에 도시된 바와 같이, 트랜지스터(440)를 포함한 반도체 장치는 유리 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 갖는다. 또한, 트랜지스터(440)를 덮는 절연막(407)이 제공되어 있다.
기판(400)으로서는, 절연 표면을 갖는 기판, 예를 들어 유리 기판, 절연막을 표면에 갖는 반도체 기판(단결정 실리콘 기판 등)을 들 수 있다.
또한 유리 기판으로서, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등의 전자 공업용에 사용되는 각종 유리 기판을 사용할 수 있다. 또한 기판으로서는 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이며, 변형점이 650℃ 이상 750℃ 이하(바람직하게는 700℃ 이상 740℃ 이하)인 기판을 사용하는 것이 바람직하다.
기판으로서 제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 사용하는 경우에는, 반도체 장치의 제작 공정에서의 가열 처리 등으로 인하여 기판이 수축됨으로써 미세한 가공이 어려워질 경우가 있다. 따라서, 상술한 바와 같은 대형 유리 기판을 기판으로서 사용하는 경우에는, 수축이 작은 기판을 사용하는 것이 바람직하다. 예를 들어 기판으로서 바람직하게는 450℃, 더 바람직하게는 500℃의 온도로 1시간 동안 가열 처리를 행한 후의 수축량이 20ppm 이하, 바람직하게는 10ppm 이하, 더 바람직하게는 5ppm 이하인 대형 유리 기판을 사용하면 좋다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다.
제 1 게이트 절연막(436)에는 플라즈마 CVD법으로 얻어지는 질화물 절연막을 사용한다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 또는 금속 질화물 절연막(질화 알루미늄막, 질화 산화 알루미늄막) 등을 들 수 있다. 제 1 게이트 절연막(436)의 막 두께는 20nm 이상 350nm 이하로 할 수 있다. 제 1 게이트 절연막(436)은 단층 구조라도 좋고, 적층 구조라도 좋다.
또한, 제 2 게이트 절연막(402)으로서 플라즈마 CVD법으로 얻어지는 산화물 절연막을 사용한다. 예를 들어, 산화 실리콘막이나 산화 질화 실리콘막 등을 들 수 있다. 그 외에도 제 2 게이트 절연막(402)으로서, 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 란탄(La), 지르코늄(Zr), 니켈(Ni), 마그네슘(Mg), 바륨(Ba) 또는 알루미늄(Al) 중에서 선택되는 임의의 1 종류 이상의 금속 원소를 포함하는 금속 산화물 절연막(예를 들어, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막) 등을 사용할 수 있다.
제 2 게이트 절연막(402)의 막 두께는 50nm 이상 300nm 이하로 할 수 있다. 제 2 게이트 절연막(402)은 단층 구조라도 좋고, 적층 구조라도 좋다.
산화물 반도체막(403)에 사용하는 산화물 반도체로서는, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는, 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn= 1:1:1(=1/3:1/3:1/3), In:Ga:Zn= 2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn= 3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn= 1:1:1(=1/3:1/3:1/3), In:Sn:Zn= 2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn= 2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 인듐을 포함하는 산화물 반도체는 이들에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 올릴 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성에 가깝다는 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족하는 것을 의미하고, r로서는 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체막(403)은 1nm 이상 50nm 이하(바람직하게는 5nm 이상 40nm 이하)의 두께로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다. 또한, 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 산화물 반도체막(403)을 형성하여도 좋다.
산화물 반도체막(403)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인하여, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
도 2a 내지 도 2e에 트랜지스터(440)를 갖는 반도체 장치의 제작 방법의 일례를 도시하였다.
우선, 기판(400)으로서 유리 기판을 사용하여, 유리 기판 위에 도전막을 형성하고, 상기 도전막을 에칭함으로써, 게이트 전극층(401)을 형성한다(도 2a 참조). 도전막의 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 쪽을 사용하여도 좋고, 양쪽 모두를 사용하여도 좋다.
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다.
본 실시형태에서는 스퍼터링법에 의하여 막 두께 100nm의 텅스텐막을 형성한다.
다음에, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)을 제공한다(도 2b 참조).
제 1 게이트 절연막(436)에는 플라즈마 CVD법 등을 사용하여 형성된 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조라도 좋고, 적층 구조라도 좋다.
본 실시형태에서는 제 1 게이트 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성하는 막 두께 50nm의 질화 실리콘막을 사용한다.
제 1 게이트 절연막(436)으로 게이트 전극층(401)이 덮기 때문에, 게이트 전극층(401)을 형성하는 에칭 공정에서 게이트 전극층(401) 표면에 유리 기판(400)에 포함되는 금속 원소가 부착되어 있어도, 제 2 게이트 절연막(402)으로 확산되는 것을 방지할 수 있다.
다음에 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402)을 형성한다.
제 2 게이트 절연막(402)은 막 두께를 50nm 이상 300nm 이하로 하고, 여기서는 플라즈마 CVD법을 사용하여 형성하는 막 두께 200nm의 산화 질화 실리콘막을 사용한다.
또한, 제 2 게이트 절연막(402)을 형성한 후에 기판(400), 게이트 전극층(401), 제 1 게이트 절연막(436), 및 제 2 게이트 절연막(402)에 가열 처리를 행한다. 예를 들어, 고온의 가스를 사용하여 가열 처리를 행하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의하여, 650℃로 1분 내지 6분 동안 가열 처리를 행하면 좋다. 또한, GRTA에 사용하는 고온 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 전기로에 의하여 450℃ 이상으로 30분 내지 1시간 동안 가열 처리를 행하여도 좋다.
여기서, 이하에서 나타내는 실험을 실시하였다.
단결정 실리콘 기판 위에 제 1 게이트 절연막(436)과 같은 막 두께의 제 1 절연막과, 제 2 게이트 절연막(402)과 같은 막 두께의 제 2 절연막을 형성하고, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로 수소(H2)의 방출량을 조사하였다.
제 1 절연막의 성막 조건은, 실란 가스 유량 90sccm, 질소 가스 유량 4000sccm, NH3 가스 유량 2700sccm로 하고, RF 파워 2000W, 성막 압력 200Pa로 하고, 기판 온도 350℃로 하여 질화 실리콘막을 형성하였다. 또한, 제 2 절연막의 성막 조건은 실란 가스 유량 20sccm, N2O 가스 유량 3000sccm로 하고, RF 파워 100W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하여 산화 질화 실리콘막을 형성하였다.
샘플 1은 가열 처리를 행하지 않은 샘플이고, 샘플 2는 질소 분위기에서 350℃로 1시간의 가열 처리를 행한 샘플이고, 샘플 3은 질소 분위기에서 450℃로 1시간의 가열 처리를 행한 샘플이고, 샘플 4는 질소 분위기에서 650℃, 6분간의 가열 처리를 행한 샘플이다.
샘플 1 내지 샘플 4 각각의 기판 온도를 650℃까지 TDS 분석을 한 결과를 도 11에 도시하였다.
도 11을 보면, 제 2 절연막을 형성한 후에 450℃, 1시간의 가열 처리를 행하면, 수소 가스의 방출량이 저감될 수 있다는 것을 알 수 있다. 또한, 제 2 절연막을 형성한 후에 650℃, 6분간의 가열 처리에 의하여 수소 가스의 방출량이 대폭 저감될 수 있다.
이 실험 결과로부터 제 2 게이트 절연막(402)을 형성한 후에 450℃ 이상, 바람직하게는 650℃의 가열 처리를 행함으로써, 막 중의 수소 농도를 저감시킬 수 있고, 방출되는 수소 가스량을 저감시킬 수 있다.
또한, 제 1 절연막의 성막 조건을 바꿔 방출되는 수소 가스량을 비교한 실험을 행하였다.
여기서는, 단결정 실리콘 기판 위에 질화 실리콘막만을 형성하고, TDS 분석을 행하였다. 샘플 5는, 실란 가스 유량 90sccm, 질소 가스 유량 4000sccm, NH3 가스 유량 2700sccm로 하고, RF 파워 2000W, 성막 압력 200Pa로 하고, 기판 온도 350℃로 하여 막 두께 50nm의 질화 실리콘막을 형성하였다. 샘플 6은 실란 가스 유량 30sccm, 질소 가스 유량 1500sccm, NH3 가스 유량 1500sccm로 하고, RF 파워 150W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하여 막 두께 50nm의 질화 실리콘막을 형성하였다. 샘플 7은 실란 가스 유량 30sccm, 질소 가스 유량 900sccm, NH3 가스 유량 900sccm로 하고, RF 파워 150W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하여 막 두께 50nm의 질화 실리콘막을 형성하였다. 샘플 8은 실란 가스 유량 30sccm, 질소 가스 유량 300sccm, NH3 가스 300sccm로 하고, RF 파워 150W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하여 막 두께 50nm의 질화 실리콘막을 형성하였다.
샘플 5 내지 샘플 8 각각의 기판 온도를 650℃까지 TDS 분석을 한 결과, 샘플 6이 가장 수소 가스의 방출량이 적다는 결과가 나왔다.
본 실시형태에서는 샘플 6의 성막 조건으로 형성한 질화 실리콘막을 제 1 게이트 절연막(436)으로서 사용한다. 또한, 제 2 게이트 절연막(402)은 실란 가스 유량 20sccm, N2O 가스 유량 3000sccm로 하고, RF 파워 100W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하여 산화 질화 실리콘막을 사용한다. 그리고, 제 2 게이트 절연막(402)을 형성한 후에 450℃ 이상, 바람직하게는 650℃ 이상의 가열 처리를 행한다.
상기 가열 처리를 행한 후에, 제 2 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다(도 2c 참조).
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위하여, 산화물 반도체막(403)을 형성하기 전의 처리로서 스퍼터링 장치의 예비 가열실에서 제 2 게이트 절연막(402)이 형성된 기판을 예비 가열함으로써, 기판 및 제 2 게이트 절연막(402)에 흡착된 수소, 수분 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은, 크라이오 펌프(cryo pump)가 바람직하다.
제 2 게이트 절연막(402)에 있어서 산화물 반도체막(403)이 접촉하여 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 제 2 게이트 절연막(402)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 횟수 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 처리를 조합하여 행하는 경우에는 공정 순서도 특별히 한정되지 않으며, 제 2 게이트 절연막(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
또한, 산화물 반도체막(403)은 성막시에 산소가 많이 포함되는 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 막을 형성하는 등)으로 형성하여, 산소를 많이 포함하는(바람직하게는, 결정 상태의 산화물 반도체의 화학량론적 조성보다 산소의 함유량이 과잉인 영역이 포함된) 막으로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서, 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법에 의하여, 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에 있어서, 원자수비가 In: Ga: Zn=1:1:1(=1/3: 1/3: 1/3)인 In-Ga-Zn계 산화물 타깃을 사용한다. 또한, 성막 조건은 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건하에서의 성막 속도는 16nm/min이다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭 및 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다. 또한, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법이라는 드라이 에칭에 의하여 에칭 가공하여도 좋다.
또한, 산화물 반도체막(403)에 과잉으로 함유된 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다.
또한, 산화물 반도체막(403)으로서 결정성 산화물 반도체막을 사용하는 경우, 결정화를 위한 가열 처리를 행하여도 좋다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 350℃로 1시간의 가열 처리, 또한 질소 및 산소 분위기하에서 350℃로 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 빛(전자파)의 복사에 의하여 피처리물을 가열하기 위한 장치이다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체막(403)을 가열한 후, 같은 노(爐)에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화 이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수 횟수 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은 막 형상의 산화물 반도체막을 형성한 후라도 좋고, 섬 형상의 산화물 반도체막(403)을 형성한 후라도 좋고, 양쪽의 타이밍에서 행하여도 좋다.
또한, 산화물 반도체막(403)을 형성한 후에 가열 처리를 행하면, 질화 실리콘막인 제 1 게이트 절연막(436)으로부터 수소가 방출되어 산화물 반도체막(403)을 통과할 때 산화물 반도체막(403)의 산소와 결합함으로써 H2O 등이 되어, 그것이 산화물 반도체막(403)의 외부로 방출된다. 이것은, 이하에 나타내는 실험으로 시사된다.
실리콘 기판 위에 50nm의 질화 실리콘막과, 200nm의 산화 질화 실리콘막과, 35nm의 IGZO막을 적층한 샘플 9를 TDS 분석하고, 그 결과를 도 12a 내지 도 12c에 도시하였다. 또한, 샘플 9는 Zn을 포함하고, Zn의 승화에 의한 TDS 장치에 대한 대미지를 방지하기 위하여 400℃까지의 측정 결과가 되어 있다. 또한, 비교하기 위하여 샘플 1의 수소 방출량을 도 12a에 도시하고, 샘플 1의 H2O의 방출량을 도 12b에 도시하였다.
샘플 9의 질화 실리콘막의 성막 조건은, 실란 가스 유량 90sccm, 질소 가스 유량 4000sccm, NH3 가스 유량 2700sccm로 하고, RF 파워 2000W, 성막 압력 200Pa로 하고, 기판 온도 350℃로 하였다. 또한, 샘플 9의 산화 질화 실리콘막의 성막 조건은, 실란 가스 유량 20sccm, N2O 가스 유량 3000sccm로 하고, RF 파워 100W, 성막 압력 40Pa로 하고, 기판 온도 350℃로 하였다. 또한, 샘플 9의 IGZO막의 성막 조건은, 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 하였다.
도 12a에 도시된 바와 같이, 샘플 9에서는 샘플 1과 비교하여 수소의 방출량이 적다. 또한, 도 12b에 도시된 바와 같이, 샘플 9에서는 샘플 1과 비교하여 H2O의 방출량이 많다. 또한, 이들의 분석 결과를 중첩시킨 것이 도 12c이다. 도 12c를 보면, 샘플 1의 수소의 방출량과 샘플 9의 H2O의 방출량의 프로파일이 거의 일치한다. 따라서, 산화물 반도체막(403)을 형성한 후에 가열 처리를 행하면, 질화 실리콘막인 제 1 게이트 절연막(436)으로부터 수소가 방출되어 산화물 반도체막(403)을 통과할 때 산화물 반도체막(403)의 산소와 결합함으로써 H2O 등이 되어, 그것이 산화물 반도체막(403)의 외부로 방출되는 것이 이 실험에 의하여 도출된 것이다. 이들의 이유로 제 1 게이트 절연막(436) 중에 포함되는 수소량을 저감시키거나, 또는 제 1 게이트 절연막(436)으로부터 방출되는 수소량을 저감시키는 것은, 산화물 반도체막(403)을 사용하는 트랜지스터에서 중요하고, 신뢰성의 향상을 도모할 수 있다고 말할 수 있다
다음에, 게이트 전극층(401), 제 2 게이트 절연막(402), 및 산화물 반도체막(403) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다.
도전막은 후의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래 측 또는 위 측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO라고 약기함), 산화 인듐 산화 아연 합금(In2O3-ZnO), 또는 이들 상기 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한다(도 2d 참조). 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다.
또한, 포토리소그래피 공정에서 사용하는 포토 마스크 수 및 공정 수를 삭감하기 위하여 투과한 빛이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의하여 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 형상을 더 변형시킬 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다단계 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있으므로 공정의 간략화가 가능해진다.
본 실시형태에서는 도전막의 에칭에는 염소를 포함하는 가스, 예를 들어, 염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 4염화 탄소(CCl4) 등을 포함하는 가스를 사용할 수 있다. 또한, 불소를 포함하는 가스, 예를 들어 4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 트라이플루오로 메탄(CHF3) 등을 함유한 가스를 사용할 수 있다. 또한, 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스가 첨가된 가스 등을 사용할 수 있다.
에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는, 도전막으로서 스퍼터링법에 의하여 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적층을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의하여 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
본 실시형태에서는 제 1 에칭 조건으로 티타늄막과 알루미늄막의 2층을 에칭한 후, 제 2 에칭 조건으로 나머지의 티타늄막 단층을 제거한다. 또한, 제 1 에칭 조건은 에칭 가스(BCl3:Cl2= 750sccm:150sccm)를 사용하고, 바이어스 전력을 1500W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다. 제 2 에칭 조건은 에칭 가스(BCl3:Cl2= 700sccm:100sccm)를 사용하고, 바이어스 전력을 750W, ICP 전원 전력을 0W, 압력을 2.0Pa로 한다.
또한, 도전막의 에칭 공정시에 산화물 반도체막(403)이 에칭되어 분단되는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(403)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵고, 도전막의 에칭시에 산화물 반도체막(403)은 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막이 될 경우도 있다.
상술한 공정으로 본 실시형태의 트랜지스터(440)가 제작된다.
본 실시형태에서는 소스 전극층(405a), 드레인 전극층(405b) 위에 산화물 반도체막(403)과 접촉하는 절연막(407)을 형성한다(도 2e 참조). 절연막(407)을 형성하기 전에 질화 분위기하에서 300℃로 1시간의 가열 처리를 행한다.
절연막(407)은 적어도 1nm 이상의 막 두께로 하고, 스퍼터링법 등 절연막(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 절연막(407)에 수소가 포함되면, 그 수소가 산화물 반도체막(403)으로 침입되거나, 또는 수소로 인하여 산화물 반도체막 내의 산소가 추출되고, 산화물 반도체막(403)의 백 채널이 저저항화(N형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 절연막(407)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다.
절연막(407)으로서는 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
탈수화 또는 탈수소화 처리로서 가열 공정을 행한 경우, 산화물 반도체막(403)에 산소를 공급하는 것이 바람직하다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
본 실시형태에서는 절연막(407)을 공급원으로 하여 산화물 반도체막(403)에 산소를 공급하기 때문에, 절연막(407)으로서 산소를 포함하는 산화물 절연막(예를 들어 산화 실리콘막, 산화 질화 실리콘막)을 사용하는 예를 제시한다. 절연막(407)을 산소의 공급원으로 하는 경우, 절연막(407)은 산소를 많이(과잉으로) 포함하는 막(바람직하게는 결정 상태에서의 화학량론적 조성에 비하여, 산소의 함유량이 과잉인 영역이 포함된 막)으로 하면 산소의 공급원으로서 적합하게 기능시킬 수 있다.
본 실시형태에서는, 절연막(407)으로서 막 두께 400nm의 산화 실리콘막을 스퍼터링법을 사용하여 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 실온으로 한다. 산화 실리콘막의 스퍼터링법에 의한 형성은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다. 또한, 타깃으로서 산화 실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들어 실리콘 타깃을 사용하여 산소를 포함하는 분위기하에서 스퍼터링법으로 산화 실리콘막을 형성할 수 있다.
산화물 반도체막(403)의 형성시와 마찬가지로, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 절연막(407)을 형성하면, 절연막(407)에 포함되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연막(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드트랩을 가한 것이라도 좋다.
절연막(407)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
다음에 산화물 반도체막(403)에, 일부(채널 형성 영역)가 절연막(407)과 접한 상태로 가열 공정을 행한다.
가열 공정의 온도는, 250℃ 이상 700℃ 이하, 또는 400℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소 분위기하에서 300℃로 1시간의 가열 처리를 행한다.
또한, 산화물 반도체막(403)과 산소를 포함하는 절연막(407)를 접한 상태에서 가열 공정을 행하기 때문에 산화물 반도체막(403)의 막 중에 산소 결손이 있는 경우, 산화물 반도체막(403)을 구성하는 주성분 재료 중 하나인 산소를, 산소를 포함하는 절연막(407)으로부터 산화물 반도체막(403)에 공급할 수 있다.
또한, 절연막(407) 위에 치밀성이 높은 무기 절연막을 추가적으로 제공하여도 좋다. 예를 들어, 절연막(407) 위에 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
트랜지스터(440) 위에 제공되는 절연막(407)으로서 사용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않도록 차단하는 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막(403)으로 혼입되거나 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체막(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터(440)에 기인한 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 복수 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
본 실시형태에서는, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들어 질소 분위기 하 250℃에서 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 행한다.
이와 같이 트랜지스터(440)를 형성한 후, 가열 처리를 행하여도 좋다. 또한, 가열 처리는 복수 횟수 행하여도 좋다.
트랜지스터(440)의 전기 특성의 저하나 변동을 초래할 요인이 되는 제 1 게이트 절연막(436)으로부터의 수소 가스의 방출량을 저감시킴으로써, 트랜지스터(440)에 안정된 전기 특성을 부여할 수 있게 된다.
실제로, 상기 공정 순서에 따라 제작된 트랜지스터를 사용하고, 초기 특성을 도 13에 도시하였다. 도 13에 도시된 바와 같이, 노멀리 오프의 전기 특성을 갖는 트랜지스터가 실현되어 있다. 또한, 트랜지스터의 신뢰성을 평가하기 위하여 BT시험을 행한 결과를 도 14a 및 도 14b에 도시하였다.
BT 시험은 가속 시험의 일종이며, 장기간의 사용에 의하여 일어나는 박막 트랜지스터의 특성 변화를, 단시간에 평가할 수 있다. 특히, BT 시험 전과 시험 후 사이의 박막 트랜지스터의 임계값 전압의 변화량은, 신뢰성을 검사하기 위한 중요한 지표가 된다. BT 시험 전후 사이에서, 임계값 전압의 변화량이 적을수록, 신뢰성이 높은 박막 트랜지스터라고 할 수 있다.
구체적으로는, 박막 트랜지스터가 형성되고 있는 기판의 온도(기판 온도)를 고정된 온도로 설정하고, 박막 트랜지스터의 소스 및 드레인을 동일한 전위로 설정하며, 소스 및 드레인과는 상이한 전위를 게이트에 소정 시간 동안 인가한다. 기판 온도는 시험 목적에 따라 적절히 설정하면 좋다. 또한, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 +BT시험이라고 말하고, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 -BT시험이라고 말한다.
BT 시험의 시험 강도는 기판 온도, 게이트 절연막에 가해지는 전계 강도, 전계 인가 시간에 따라 결정할 수 있다. 게이트 절연막에 인가되는 전계의 강도는, 게이트와 소스 및 드레인 사이의 전위차를 게이트 절연막의 두께로 나눈 값에 따라 결정된다. 예를 들어, 두께가 100nm인 게이트 절연막에 인가하는 전계 강도를 2MV/cm로 하고자 하는 경우에는, 전위차를 20V로 하면 좋다.
또한, 전압이란 2점 간에서의 전위차를 말하고, 전위란 임의의 한 점에서의 정전기장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 임의의 한 점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를, 간단히 전위 또는 전압이라고 칭하고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 그래서, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 말하여도 좋고, 전압을 전위로 바꿔 말하여도 좋은 것으로 한다.
L/W이 6㎛/50㎛의 사이즈의 트랜지스터를 사용하고, 다크(dark) 환경하에서의 스트레스 강도는 Vg=-30V 내지 +30V(전계 강도 3MV/cm), Vd=Vs=0V로 하고, 스트레스 온도는 80℃, 인가 시간(스트레스 시간이라고도 함)은 2000초로 하였다.
또한, 비교예로서 제 2 게이트 절연막을 형성한 후의 제 1 가열 처리(650℃의 가열 처리)를 행하지 않고 제작하고, 그 이외의 제작 공정은 동일한 것으로 한 트랜지스터를 사용하고, 그 신뢰성을 측정한 결과도 도 14a 및 도 14b에 도시하였다. 도 14a에서는, Vd=5V일 때의 스트레스 인가 시간 2000초 후의 임계값 변동(ΔVth)을 도시하고, 도 14b에서는 Vd=5V일 때의 스트레스 인가 시간 2000초 후의 시프트값의 변동(ΔShift)을 도시하였다. 또한, 시프트값(Shift)은 게이트 전압(Vg[V])을 가로축, 드레인 전류(Id[A])의 대수(對數)를 세로축에 플롯한 Vg-Id 곡선에 있어서 최대 기울기인 Id의 접선을 외삽(外揷)하였을 때의 직선 Id=1.0×10-12[A]와의 교점의 게이트 전압으로 정의한다.
제 1 가열 처리를 행한 트랜지스터는, 초기 특성과 비교하여 다크 환경하에서의 +BT 시험 후의 임계값 전압이 플러스 방향으로 2.7V 변화되고, 3.8V의 비교예와 비교하면 작다. 또한, 초기 특성과 비교하여 다크 환경하에서의 -BT 시험 후의 임계값 전압이 플러스 방향으로 0.34V 변화되고, 0.62V의 비교예와 비교하면 작다. 이들의 결과로부터 다크 환경하에서의 BT 시험에 있어서, 제 1 가열 처리를 행하지 않은 트랜지스터와 비교하여 제 1 가열 처리를 행한 트랜지스터는 신뢰성이 높다고 할 수 있다.
또한, LED 광원(조도(照度) 약 3000럭스의 백색광)을 사용하여 빛을 조사하면서 행한 +BT시험과 -BT시험의 결과도 도 14a 및 도 14b에 도시하였다.
제 1 가열 처리를 행한 트랜지스터는 초기 특성과 비교하여 빛을 조사하면서 행한 +BT 시험을 행한 후의 임계값 전압이 플러스 방향으로 1.58V 변화되고, 3.01V의 비교예와 비교하면 작다. 또한, 초기 특성과 비교하여 빛을 조사하면서 행한 -BT 시험을 행한 후의 임계값 전압이 플러스 방향으로 0.06V 변화되고, 0.79V의 비교예와 비교하면 작다. 이들의 결과로부터 빛을 조사하면서 행한 BT 시험에 있어서 제 1 가열 처리를 행하지 않은 트랜지스터와 비교하여 제 1 가열 처리를 행한 트랜지스터는 신뢰성이 높다고 할 수 있다.
또한, 도 14b에는, Vg-Id 곡선을 비교한 경우, 특히 Vg-Id 곡선의 상승 부분에서 큰 차이(ΔShift)도 도시하였다. 이 상승 부분의 트랜지스터 특성은, 오프 전류의 값을 중요시(重要視)하는 장치에 있어서 특히 중요하다. 또한, 상승 부분의 트랜지스터 특성값의 하나인 Shift값은 Vg-Id 곡선의 상승의 전압값을 나타내고, Id가 1×10-12A 이하가 된 전압에 상당한다. ΔShift에 있어서도 제 1 가열 처리를 행하지 않은 트랜지스터와 비교하여 제 1 가열 처리를 행한 트랜지스터는 신뢰성이 높다고 할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 3a 및 도 3b를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은 상기 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 3a 및 도 3b에 도시된 트랜지스터(430)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 보텀 게이트 구조의 한가지이며, 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 3a는 평면도이고, 도 3a에 도시된 1점 쇄선 X1-Y1에서 절단한 부분의 단면이 도 3b에 상당한다.
트랜지스터(430)의 채널 길이 방향의 단면도인 도 3b에 도시된 바와 같이, 트랜지스터(430)를 포함하는 반도체 장치는 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 갖는다. 또한, 산화물 반도체막(403)에 접촉하는 절연층(413)을 갖는다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다.
제 1 게이트 절연막(436)에는 플라즈마 CVD법으로 얻어지는 질화물 절연막을 사용한다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 또는 금속 질화물 절연막(질화 알루미늄막, 질화 산화 알루미늄막) 등을 들 수 있다. 제 1 게이트 절연막(436)의 막 두께는 20nm 이상 350nm 이하로 할 수 있다. 제 1 게이트 절연막(436)은 단층 구조라도 좋고, 적층 구조라도 좋다.
산화물 반도체막(403)에 접촉하는 절연층(413)은 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 제공되어 있으며, 채널 보호막으로서 기능한다.
채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상, 구체적으로는 단부(端部)의 단면 형상(테이퍼각이나 막 두께 등)을 고려하여 제공함으로써, 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화하여, 트랜지스터(430)의 스위칭 특성의 열화를 억제할 수 있다.
구체적으로는 채널 형성 영역 위에 중첩되는 절연층(413)의 단면 형상은 사다리꼴형 또는 삼각형으로 하고, 단면 형상의 하단부의 테이퍼 각을 60° 이하, 바람직하게는 45° 이하, 더 바람직하게는 30° 이하로 한다. 각도를 이와 같은 범위로 함으로써, 높은 게이트 전압이 게이트 전극층(401)에 인가되는 경우에 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
또한, 채널 형성 영역 위에 중첩되는 절연층(413)의 막 두께를 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 막 두께를 이와 같은 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계가 집중하는 개소가 복수로 생겨, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
이하에서, 트랜지스터(430)를 갖는 반도체 장치의 제작 방법의 일례를 나타낸다.
절연 표면을 갖는 기판(400) 위에 도전막을 형성하고, 상기 도전막을 에칭하여 게이트 전극층(401)을 형성한다. 본 실시형태에서는 스퍼터링법에 의하여 막 두께 100nm의 텅스텐막을 형성한다.
다음에, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)을 제공한다.
제 1 게이트 절연막(436)에는 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성된 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(436)은 단층 구조라도 좋고, 적층 구조라도 좋다.
본 실시형태에서는 제 1 게이트 절연막(436)으로서 플라즈마 CVD법을 사용하여 형성하는 막 두께 30nm의 질화 실리콘막을 사용한다.
제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402)을 형성한다. 본 실시형태에서는 플라즈마 CVD법을 사용하여 막 두께 300nm의 산화 질화 실리콘막을 형성한다.
제 2 게이트 절연막(402)을 형성한 후, 산화물 반도체막을 형성하기 전에 가열 처리를 행한다. 여기서는, GRTA 장치에 의하여 650℃, 6분간의 가열 처리를 행하여 제 1 게이트 절연막(436) 중의 수소를 방출시켰다.
가열 처리 후에, 제 2 게이트 절연막(402) 위에 산화물 반도체막(403)을 형성한다. 본 실시형태에서 산화물 반도체막(403)으로서 AC 전원 장치를 갖는 스퍼터링 장치를 사용한 스퍼터링법을 사용하여 막 두께가 35nm인 IGZO막을 형성한다.
산화물 반도체 반도체막(403)에, 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 본 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기하에서 450℃로 1시간, 게다가 질소 및 산소 분위기하에서 450℃로 1시간의 가열 처리를 행한다.
다음에 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위에 절연층(413)을 형성한다.
절연층(413)은 플라즈마 CVD법, 스퍼터링법에 의하여 형성된 절연막을 에칭으로 가공하여 형성할 수 있다. 절연층(413)으로서는 대표적으로, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 단층 구조 또는 적층 구조로 사용할 수 있다.
산화물 반도체막(403)에 접촉하는 절연층(413)(절연층(413)이 적층 구조인 경우, 산화물 반도체막(403)에 접하는 막)이 산소를 많이 함유한 상태로 하면, 산화물 반도체막(403)에 산소를 공급하는 공급원으로서 적합하게 기능시킬 수 있다.
절연층(413)을 형성한 후, 가열 처리를 행하여도 좋다. 본 실시형태에서는 질소 분위기하에서 300℃로 1시간의 가열 처리를 행한다.
다음에, 게이트 전극층(401), 제 1 게이트 절연막(436), 제 2 게이트 절연막(402), 산화물 반도체막(403), 및 절연층(413) 위에 소스 전극층 및 드레인 전극층이 되는 도전막을 형성한다.
본 실시형태에서는 도전막으로서 스퍼터링법에 의하여 형성된 막 두께 100nm의 티타늄막, 막 두께 400nm의 알루미늄막, 막 두께 100nm의 티타늄막의 적의 도전막을 사용한다. 도전막의 에칭으로서는 드라이 에칭법에 의하여 티타늄막, 알루미늄막, 티타늄막의 적층을 에칭하여, 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
상술한 공정으로, 본 실시형태의 트랜지스터(430)가 제작된다.
소스 전극층(405a), 드레인 전극층(405b) 위에 절연막을 형성하여도 좋다.
절연막은 절연층(413)과 같은 재료 및 방법을 사용하여 형성할 수 있다. 예를 들어, CVD법에 의하여 막 두께 400nm의 산화 질화 실리콘막을 형성한다. 또한, 절연막을 형성한 후에 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 300℃로 1시간의 가열 처리를 행한다.
또한, 트랜지스터(430)에 기인한 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다.
예를 들어, 절연막 위에 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들어 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 가열 처리를 행하여도 좋다. 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 행한다.
이와 같이 트랜지스터(430)를 형성한 후, 가열 처리를 행하여도 좋다. 또한, 가열 처리는 복수 횟수 행하여도 좋다.
트랜지스터(430)의 전기 특성의 저하나 변동을 초래할 요인이 되는 제 1 게이트 절연막(436)으로부터의 수소 가스의 방출량을 저감시킴으로써, 트랜지스터(430)에 안정된 전기 특성을 부여할 수 있게 된다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(430)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 고수율로 제작하여 고생산성화를 달성할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 4a 및 도 4b를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은 상기 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 4a 및 도 4b에 도시된 트랜지스터(420)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 보텀 게이트 구조의 한가지이며, 역 스태거형 트랜지스터라고도 하는 트랜지스터의 일례이다. 도 4a는 평면도이고, 도 4a에 도시된 1점 쇄선 X2-Y2에서 절단한 부분의 단면이 도 4b에 상당한다.
트랜지스터(420)의 채널 길이 방향의 단면도인 도 4b에 도시된 바와 같이, 트랜지스터(420)를 포함하는 반도체 장치는 기판(400) 위에 게이트 전극층(401)과, 게이트 전극층(401)을 덮도록 제 1 게이트 절연막(436)이 제공되고, 제 1 게이트 절연막(436) 위에 제 2 게이트 절연막(402), 산화물 반도체막(403), 절연층(423), 소스 전극층(405a), 드레인 전극층(405b)을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며, 채널 보호막으로서 기능한다. 또한, 절연층(423)은 산화물 반도체막(403)에 도달하고, 또 소스 전극층(405a) 또는 드레인 전극층(405b)이 내벽을 덮도록 제공된 개구(425a), 개구(425b)를 갖는다. 따라서, 산화물 반도체막(403)의 주연부는 절연층(423)으로 덮여 있고, 주연부는 층간 절연막으로서도 기능한다. 게이트 배선과 소스 배선의 교차부에 제 2 게이트 절연막(402)뿐만 아니라, 절연층(423)도 층간 절연막으로서 배치함으로써, 기생 용량을 저감시킬 수 있다.
트랜지스터(420)에 있어서, 산화물 반도체막(403)은 절연층(423), 소스 전극층(405a), 및 드레인 전극층(405b)으로 덮여 있는 구성이 되어 있다.
절연층(423)은 플라즈마 CVD법, 스퍼터링법에 의하여 형성된 절연막을 에칭에 의하여 가공하여 형성할 수 있다. 또한, 절연층(423)의 개구(425a), 개구(425b)의 내벽은 테이퍼 형상을 갖는다.
절연층(423)은 적어도 게이트 전극층(401)과 중첩되는 산화물 반도체막(403)의 채널 형성 영역 위를 포함한 산화물 반도체막(403) 위에 제공되며, 일부가 채널 보호막으로서 기능한다.
게이트 전극층(401)과 산화물 반도체막(403) 사이에 적어도 제 1 게이트 절연막(436)과 제 2 게이트 절연막(402)을 제공한다. 게이트 전극층(401) 측에 제공되는 제 1 게이트 절연막(436)과, 산화물 반도체막(403) 측에 제공되는 제 2 게이트 절연막(402)의 조성은 상이하게 한다.
제 1 게이트 절연막(436)에는 플라즈마 CVD법으로 얻어지는 질화물 절연막을 사용한다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 또는 금속 질화물 절연막(질화 알루미늄막, 질화 산화 알루미늄막) 등을 들 수 있다. 제 1 게이트 절연막(436)의 막 두께는 20nm 이상 350nm 이하로 할 수 있다. 제 1 게이트 절연막(436)은 단층 구조라도 좋고, 적층 구조라도 좋다.
또한, 채널 형성 영역 위에 중첩되는 절연층(423)의 막 두께를 0.3μm 이하, 바람직하게는 5nm 이상 0.1μm 이하로 한다. 막 두께를 이와 같은 범위로 함으로써, 전계 강도의 피크를 작게 할 수 있거나, 또는 전계 집중이 분산되어 전계가 집중하는 개소가 복수로 생겨, 결과적으로 드레인 전극층(405b)의 단부 근방에 발생될 우려가 있는 전계 집중을 완화시킬 수 있다.
트랜지스터(420)의 전기 특성의 저하나 변동을 초래할 요인이 되는 제 1 게이트 절연막(436)으로부터의 수소 가스의 방출량을 저감시킴으로써, 트랜지스터(420)에 안정된 전기 특성을 부여할 수 있게 된다.
따라서, 산화물 반도체막(403)을 사용한 안정된 전기 특성을 갖는 트랜지스터(420)를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여 고생산성화를 달성할 수 있다.
(실시형태 4)
실시형태 1 내지 3 중의 어느 형태에 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시장치라고도 함)를 제작할 수가 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
도 5a에 있어서, 유리 기판인 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 시일재(4005)가 제공되며 기판(4006)으로 밀봉되어 있다. 도 5a에서는 기판(4001) 위의 시일재(4005)로 둘러싸인 영역과 다른 영역에, IC칩, 또는 별도로 마련된 기판 위에 단결정 반도체막, 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(4018a, 4018b)로부터 공급된다.
도 5b 및 도 5c에 있어서, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와, 주사선 구동 회로(4004) 위에 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 기판(4001)과 시일재(4005)와 기판(4006)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 5b 및 도 5c에서는 기판(4001) 위의 시일재(4005)로 둘러싸인 영역과 다른 영역에, IC칩, 또는 별도로 마련된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 5b 및 도 5c에서는 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
또한, 도 5b 및 도 5c에서는 신호선 구동 회로(4003)를 별도로 형성하고 기판(4001)에 실장하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하여 실장하여도 좋다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 5a는 COG 방법으로 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이고, 도 5b는 COG 방법으로 신호선 구동 회로(4003)를 실장하는 예이고, 도 5c는 TAB 방법으로 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한, 기판 위에 제공된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 실시형태 1 내지 실시형태 3 중 어느 형태에서 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하며, 구체적으로는 무기 EL(Electro Luminescent) 및 유기 EL 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 반도체 장치의 일 형태에 대하여, 도 5a 내지 도 7b를 사용하여 설명한다. 도 7a 및 도 7b는 도 5b의 M-N에서의 단면도에 상당한다.
도 5a 내지 도 7b에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 갖고, 접속 단자 전극(4015) 및 단자 전극(4016)은 이방성 도전막(4019)을 통하여 FPC(4018), FPC(4018a) 및 FPC(4018b)가 갖는 단자와 전기적으로 접속되어 있다.
접속 단자 전극(4015)은 제 1 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4040) 및 트랜지스터(4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한, 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)는 트랜지스터를 복수로 갖고, 도 7a 및 도 7b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 7a에서는 트랜지스터(4010) 및 트랜지스터(4011) 위에 절연막(4020)이 제공되고, 도 7b에서는 절연막(4021)이 더 제공되어 있다.
트랜지스터(4010), 트랜지스터(4011)로서는 실시형태 1 내지 실시형태 3 중 어느 형태에서 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 실시형태 2에서 나타낸 트랜지스터(430)와 마찬가지의 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(4010), 트랜지스터(4011)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
트랜지스터(4010), 트랜지스터(4011)의 게이트 전극층은 제 1 게이트 절연막(4023)으로 덮여, 트랜지스터(4010), 트랜지스터(4011)의 제 2 게이트 절연막 및 산화물 반도체막은 기판(4001)에 포함되는 금속 원소로 인한 오염으로부터 보호되고 있다. 또한, 트랜지스터(4010), 트랜지스터(4011)의 전기 특성의 저하나 변동을 초래할 요인이 되는 제 1 게이트 절연막(436)으로부터의 수소 가스의 방출량을 저감시킴으로써, 트랜지스터(4010), 트랜지스터(4011)에 안정된 전기 특성을 부여할 수 있게 된다.
제 1 게이트 절연막(4023)에는 질화물 절연막을 사용할 수 있다. 본 실시형태에서는 제 1 게이트 절연막(4023)으로서 질화 실리콘막을 사용한다.
따라서, 도 7a 및 도 7b에 도시된 본 실시형태의 산화물 반도체막을 사용함으로써 안정된 전기 특성을 갖는 트랜지스터(4010) 및 트랜지스터(4011)를 포함한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여 고생산성화를 달성할 수 있다.
또한, 구동 회로용의 트랜지스터(4011)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전층을 더 형성하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, 바이어스-열 스트레스 시험(BT 시험) 전후에 있어서의 트랜지스터(4011)의 임계값 전압의 변화량을 더 저감시킬 수 있다. 또한, 도전층은, 전위가 트랜지스터(4011)의 게이트 전극층과 동일하여도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한, 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히, 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의하여, 정전기 등 외부의 전장의 영향으로 트랜지스터의 전기적 특성이 변동하는 것을 방지할 수 있다.
화소부(4002)에 제공된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않고 다양한 표시 소자를 사용할 수 있다.
도 7a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 7a에서 표시 소자인 액정 소자(4013)는 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032), 절연막(4033)이 형성된다. 제 2 전극층(4031)은 기판(4006) 측에 제공되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층된 구성이 되어 있다.
또한 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료(액정 조성물)는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 액정층(4008)에, 배향막을 사용하지 않는 블루상을 발현하는 액정 조성물을 사용하여도 좋다. 이 경우, 액정층(4008)과, 제 1 전극층(4030) 및 제 2 전극층(4031)은 접하는 구조로 된다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은, 액정 및 키랄제를 혼합시킨 액정 조성물을 사용하여 발현시킬 수 있다. 또한, 블루상이 발현되는 온도 범위를 넓히기 위하여, 블루상을 발현하는 액정 조성물에 중합성 모노머 및 중합 개시제 등을 첨가하여 고분자 안정화시키는 처리를 행하여 액정층을 형성할 수도 있다. 블루상을 발현하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하며, 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되어 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의하여 트랜지스터의 전기적인 특성이 현저하게 변동하여 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상을 발현하는 액정 조성물을 사용하는 것은 더 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본원 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여 소정 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 본원 명세서에서 기재하는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하다.
본원 명세서에 기재하는 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 제어할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻을 수 있다.
또한, 본 명세서에서 기재하는 산화물 반도체막을 사용한 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는, 몇 개의 예를 들 수 있는데, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중의 1종이다. VA형의 액정 표시장치는, 전압이 인가되어 있지 않은 때에 패널면에 대하여 액정 분자가 수직 방향으로 향하는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한, 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백을 나타냄), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스(electroluminescence)를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 사용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의하여 구별되고, 일반적으로는, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다. 본 실시형태에서는 발광 소자로서 유기 EL 소자를 사용한 예를 나타낸다.
무기 EL 소자는, 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은, 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 협지하고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 한쪽이 투광성이면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출, 기판 측의 면으로부터 발광을 추출하는 하면 사출, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 6a, 도 6b, 및 도 7b에서 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다.
도 6a는 발광 장치의 평면도이며, 도 6a에 도시된 1점 쇄선 V1-W1, V2-W2, 및 V3-W3에서 절단한 부분의 단면이 도 6b에 상당한다. 또한, 도 6a의 평면도에서는 전계 발광층(542) 및 제 2 전극층(543)을 생략하고 도시하지 않았다.
도 6a 및 도 6b에 도시된 발광 장치는 기판(500) 위에 트랜지스터(510), 용량 소자(520), 배선층 교차부(530)를 갖고, 트랜지스터(510)는 발광 소자(540)와 전기적으로 접속되어 있다. 또한, 도 6a 및 도 6b는 기판(500)을 통하여 발광 소자(540)로부터의 빛을 추출하는 하면 사출형 구조를 갖는 발광 장치이다.
트랜지스터(510)로서는, 실시형태 1 내지 실시형태 3의 어느 형태에 나타낸 트랜지스터를 적용할 수 있다. 본 실시형태에서는 실시형태 3에서 나타낸 트랜지스터(420)와 같은 구조를 갖는 트랜지스터를 적용한 예를 제시한다. 트랜지스터(510)는 산화물 반도체막 위에 채널 보호막으로서 기능하는 절연층이 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
트랜지스터(510)는 게이트 전극층(511a), 게이트 전극층(511b), 제 1 게이트 절연막(501), 제 2 게이트 절연막(502), 산화물 반도체막(512), 절연층(503), 소스 전극층 또는 드레인 전극층으로서 기능하는 도전층(513a), 도전층(513b)을 포함한다.
트랜지스터(510)의 게이트 전극층은 제 1 게이트 절연막(501)으로 덮여 있어, 트랜지스터(510)의 제 2 게이트 절연막(502) 및 산화물 반도체막(512)은 기판(500)에 포함되는 금속 원소로 인한 오염으로부터 보호되고 있다.
제 1 게이트 절연막(501)에는, 플라즈마 CVD법으로 얻어지는 질화물 절연막을 사용한다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 또는 금속 질화물 절연막(질화 알루미늄막, 질화 산화 알루미늄막) 등을 들 수 있다. 제 1 게이트 절연막(501)의 막 두께는 20nm 이상 350nm 이하로 할 수 있다. 제 1 게이트 절연막(501)은 단층 구조라도 좋고, 적층 구조라도 좋다. 본 실시형태에서는, 제 1 게이트 절연막(501)으로서 플라즈마 CVD법으로 얻어지는 질화 실리콘막을 사용한다.
따라서, 도 6a 및 도 6b에 도시된 본 실시형태의 산화물 반도체막(512)을 사용한 안정된 전기 특성을 갖는 트랜지스터(510)를 포함한 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여 고생산성화를 달성할 수 있다.
용량 소자(520)는 도전층(521a), 도전층(521b), 제 2 게이트 절연막(502), 산화물 반도체막(522), 도전층(523)을 포함하며, 도전층(521a), 도전층(521b)과 도전층(523)이 제 2 게이트 절연막(502) 및 산화물 반도체막(522)을 끼운 구성으로 함으로써 용량을 형성한다.
배선층 교차부(530)는, 게이트 전극층(511a), 게이트 전극층(511b)과, 도전층(533)의 교차부이며, 게이트 전극층(511a), 게이트 전극층(511b)과, 도전층(533)은, 사이에 제 1 게이트 절연막(501) 및 제 2 게이트 절연막(502)을 개재하여 교차한다. 실시형태 3에서 나타낸 구조로 하면, 배선층 교차부(530)는 게이트 전극층(511a), 게이트 전극층(511b)과 도전층(533) 사이에 제 2 게이트 절연막(502)뿐만 아니라 제 1 게이트 절연막(501)도 배치할 수 있기 때문에, 게이트 전극층(511a), 게이트 전극층(511b)과 도전층(533) 사이에 발생하는 기생 용량을 저감시킬 수 있다.
본 실시형태에서는 게이트 전극층(511a) 및 도전층(521a)으로서 막 두께 30nm의 티타늄막을 사용하고, 게이트 전극층(511b) 및 도전층(521b)으로서 막 두께 200nm의 구리 박막을 사용한다. 따라서, 게이트 전극층은 티타늄막과 구리 박막의 적층 구조가 된다.
산화물 반도체막(512), 산화물 반도체막(522)으로서는 막 두께가 25nm인 IGZO막을 사용한다.
트랜지스터(510), 용량 소자(520) 및 배선층 교차부(530) 위에는 층간 절연막(504)이 형성되고, 층간 절연막(504) 위에 있어서 발광 소자(540)과 중첩하는 영역에 컬러 필터층(505)이 제공되어 있다. 층간 절연막(504) 및 컬러 필터층(505) 위에는 평탄화 절연막으로서 기능하는 절연막(506)이 제공되어 있다.
절연막(506) 위에 제 1 전극층(541), 전계 발광층(542), 제 2 전극층(543)의 순서로 적층한 적층 구조를 포함한 발광 소자(540)가 제공되어 있다. 도전층(513a)에 도달되는 절연막(506) 및 층간 절연막(504)에 형성된 개구에서 제 1 전극층(541) 및 도전층(513a)이 접촉됨으로써 발광 소자(540)와 트랜지스터(510)는 전기적으로 접속되어 있다. 또한, 제 1 전극층(541)의 일부 및 상기 개구를 덮도록 격벽(507)이 제공되어 있다.
층간 절연막(504)에는 플라즈마 CVD법으로 형성된 막 두께 200nm 이상 600nm 이하의 산화 질화 실리콘막을 사용할 수 있다. 또한, 절연막(506)에는 막 두께 1500nm의 감광성 아크릴막, 격벽(507)에는 막 두께 1500nm의 감광성 폴리이미드막을 사용할 수 있다.
컬러 필터층(505)으로서는 예를 들어 유채색의 투광성 수지를 사용할 수 있다. 유채색의 투광성 수지로서는, 감광성, 비감광성의 유기 수지를 사용할 수 있지만, 감광성의 유기 수지층을 사용하면, 레지스트 마스크의 개수를 삭감할 수 있어 공정이 간략화되기 때문에 바람직하다.
유채색은, 흑색, 회색, 백색 등의 무채색을 제외한 색이며, 컬러 필터층은 착색된 유채색의 광만을 투과하는 재료로 형성된다. 유채색으로서는, 적색, 녹색, 청색 등을 사용할 수 있다. 또한, 시안, 마젠타, 옐로우(황색) 등을 사용하여도 좋다. 착색된 유채색의 광만을 투과한다는 것은, 컬러 필터층에서의 투과광이 그 유채색의 빛의 파장에 피크를 가짐을 말한다. 컬러 필터층은, 포함시키는 착색 재료의 농도와 빛의 투과율의 관계를 고려하여, 최적의 막 두께를 적절히 제어하면 좋다. 예를 들어, 컬러 필터층(505)의 막 두께는 1500nm 이상 2000nm 이하로 하면 좋다.
도 7b에 도시된 표시 장치에서는 표시 소자인 발광 소자(4513)는 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한 발광 소자(4513)의 구성은 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 상기 적층 구조에 한정되지 않는다. 발광 소자(4513)로부터 추출하는 빛의 방향 등에 맞추어, 발광 소자(4513)의 구성은 적절히 바꿀 수 있다.
격벽(4510), 격벽(507)은 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 격벽을 형성하고, 제 1 전극층(4030), 제 1 전극층(541) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511), 전계 발광층(542)은 단층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 제 2 전극층(4031), 제 2 전극층(543) 및 격벽(4510), 격벽(507) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 발광 소자(4513), 발광 소자(540)에 산소, 수소, 수분, 이산화탄소 등이 침입되지 않도록 발광 소자(4513), 발광 소자(540)를 덮는 유기 화합물을 포함한 층을 증착법에 의하여 형성하여도 좋다.
또한, 기판(4001), 기판(4006) 및 시일재(4005)에 의하여 밀봉된 공간에는 충전재(4514)가 제공되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철 상태에 맞추어 반사광이 확산되어 반사를 저감시킬 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
또한, 표시 장치로서 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리며, 종이와 같이 읽기 쉽다는 장점, 다른 표시 장치와 비교하여 저소비 전력, 얇고 가벼운 형상으로 할 수 있다는 이점을 갖는다.
전기 영동 표시 장치로서는 다양한 형태를 생각할 수 있지만, 양(plus)의 전하를 갖는 제 1 입자와, 음(minus)의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 제 1 입자 및 제 2 입자는 각각 염료를 포함하고, 전계가 없이는 이동하지 않는다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 표시 장치는 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
마이크로 캡슐 중의 제 1 입자 및 제 2 입자로서는 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전기 발광 재료, 전기 변색 재료, 자기영동 재료로부터 선택된 1종의 재료, 또는 이들 중 임의의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식은, 백색과 흑색으로 각각 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층과 제 2 전극층 사이에 배치하고, 제 1 전극층과 제 2 전극층 사이에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법에 관한 것이다.
또한, 도 5a 내지 도 7b에 있어서, 기판(4001), 기판(500), 기판(4006)으로서는 유리 기판 외에, 가요성을 갖는 기판도 이용할 수 있고, 예를 들어 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 투광성이 필요하지 않으면, 알루미늄이나 스테인리스 등의 금속 기판(금속 필름)을 사용하여도 좋다. 예를 들어, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연막(4020)으로서 산화 알루미늄막을 사용한다. 절연막(4020)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
산화물 반도체막 위에 절연막(4020)으로서 제공된 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 평탄화 절연막으로서 기능하는 절연막(4021), 절연막(506)으로서는 아크릴 수지, 폴리이미드 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막을 형성하여도 좋다.
절연막(4021), 절연막(506)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, 스핀코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 수단을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 제공되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에 있어서는, 추출하는 빛의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 의하여 투광성, 반사성을 선택하면 좋다.
제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 이들의 합금, 또는 이 금속 질화물 중에서 한 종류 또는 복수 종류를 사용하여 형성할 수 있다.
본 실시형태에서는 도 6a 및 도 6b에 도시된 발광 장치는 하면 사출형이기 때문에 제 1 전극층(541)은 투광성을 갖고, 제 2 전극층(543)은 반사성을 갖는다. 따라서, 제 1 전극층(541)에 금속막을 사용하는 경우에는 투광성을 유지할 수 있는 정도로 막 두께를 얇게 하고, 제 2 전극층(543)에 투광성을 갖는 도전막을 사용하는 경우에는 반사성을 갖는 도전막을 적층하면 좋다.
또한, 제 1 전극층(4030), 제 1 전극층(541), 제 2 전극층(4031), 제 2 전극층(543)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 실시형태 1 내지 실시형태 3 중 어느 형태에 나타낸 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은, 본 실시형태에 나타내는 다른 구성, 방법, 또는 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
실시형태 1 내지 실시형태 3 중의 어느 형태에 나타낸 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수가 있다.
도 8a는, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한 것이다. 도 8a는 포토 센서의 등가 회로이며, 도 8b는 포토 센서의 일부를 도시한 단면도이다.
포토 다이오드(602)는 한쪽 전극이 포토 다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극이 트랜지스터(640)의 게이트에 전기적으로 접속된다. 트랜지스터(640)는, 소스 및 드레인 중 한쪽이 포토 센서 기준 신호선(672)에 전기적으로 접속되고, 소스 또는 드레인 중 다른 쪽이 트랜지스터(656)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터로 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 "OS"라고 기재하고 있다. 도 8a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1 내지 실시형태 3 중 어느 형태에 나타낸 트랜지스터를 적용할 수 있으며, 산화물 반도체막을 사용하는 트랜지스터이다. 본 실시형태에서는, 실시형태 2에서 나타낸 트랜지스터(430)과 같은 구조를 갖는 트랜지스터를 적용하는 예를 나타낸다. 트랜지스터(640)는 산화물 반도체막 위에 채널 보호층으로서 기능하는 절연층이 제공된 보텀 게이트 구조의 역 스태거형 트랜지스터이다.
도 8b는 포토 센서에서의 포토 다이오드(602) 및 트랜지스터(640)의 단면도이며, 유리 기판인 기판(601) 위에 센서로서 기능하는 포토 다이오드(602) 및 트랜지스터(640)가 제공되어 있다. 포토 다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 제공된다.
트랜지스터(640)의 게이트 전극층은 제 1 게이트 절연막(636)으로 덮여 있으며, 제 1 게이트 절연막(636)에는 질화물 절연막을 사용할 수 있다. 예를 들어, 질화 실리콘막, 질화 산화 실리콘막 등을 들 수 있다. 제 1 게이트 절연막(636)의 막 두께는 20nm 이상 350nm 이하로 할 수 있다. 제 1 게이트 절연막(636)은 단층 구조이라도 좋고, 적층 구조이라도 좋다. 본 실시형태에서는, 제 1 게이트 절연막(636)으로서 플라즈마 CVD법으로 얻어지는 질화 실리콘막을 사용한다.
트랜지스터(640) 위에는 절연막(631), 층간 절연막(633), 층간 절연막(634)이 제공되어 있다. 포토 다이오드(602)는 층간 절연막(633) 위에 제공되고, 층간 절연막(633) 위에 형성한 전극층(641a), 전극층(641b)과, 층간 절연막(634) 위에 제공된 전극층(642) 사이에, 층간 절연막(633) 측으로부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)을 적층한 구조를 갖는다.
전극층(641b)은 층간 절연막(634)에 형성된 도전층(643)과 전기적으로 접속되고, 전극층(642)은 전극층(641a)을 개재하여 도전층(645)과 전기적으로 접속되어 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고, 포토 다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(I형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형 포토 다이오드를 예시한다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 어모퍼스 실리콘막에 의하여 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들어 붕소(B))를 포함하는 반도체 재료 가스를 사용하여 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 어모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 어모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 어모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, I형 반도체막(진성 반도체막)이며, 어모퍼스 실리콘막에 의하여 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하여 어모퍼스 실리콘막을 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 제 2 반도체막(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의하여 행하여도 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 어모퍼스 실리콘막에 의하여 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들어 인(P))를 포함하는 반도체 재료 가스를 사용하여, 플라즈마 CVD법에 의하여 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용하여도 좋다. 또한, 불순물 원소를 포함하지 않는 어모퍼스 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 어모퍼스 실리콘막에 불순물 원소를 도입하여도 좋다. 이온 주입법 등에 의하여 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 어모퍼스 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)은, 어모퍼스 반도체가 아니라 다결정 반도체를 사용하여 형성하여도 좋고, 미결정반도체(세미 어모퍼스 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성하여도 좋다.
또한, 광전 효과로 발생한 정공의 이동도는 전자의 이동도에 비하여 매우 작기 때문에, pin형 포토 다이오드는 p형 반도체막 측을 수광면으로 하는 것이 더 좋은 특성을 나타낸다. 여기서는, pin형의 포토 다이오드가 형성되어 있는 기판(601)의 면으로부터 포토 다이오드(602)가 받는 빛(622)을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막 측과 반대의 도전형을 갖는 반도체막 측으로부터의 빛은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형 반도체막 측을 수광면으로서 사용할 수도 있다.
절연막(631), 층간 절연막(633), 층간 절연막(634)으로서는, 절연성 재료를 사용하여, 그 재료에 따라 스퍼터링법, 플라즈마 CVD법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 옵셋 인쇄 등) 등을 사용하여 형성할 수가 있다.
절연막(631)으로서는 무기 절연 재료를 사용하는 경우에는 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 또는 산화 질화 알루미늄층 등의 산화물 절연막, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층, 또는 질화 산화 알루미늄층 등의 질화물 절연막의 단층 또는 적층을 사용할 수 있다.
본 실시형태에서는, 절연막(631)으로서 산화 알루미늄막을 사용한다. 절연막(631)은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있다.
산화물 반도체막 위에 절연막(631)으로서 형성된 산화 알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)이 높다.
따라서, 산화 알루미늄막은, 제작 공정 중 및 제작 후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물 산화물 반도체막으로의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
층간 절연막(633), 층간 절연막(634)으로서는, 표면 요철을 저감시키기 위하여 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633) 및 층간 절연막(634)으로서는, 예를 들어, 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한, 상기 유기 절연 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등의 단층 또는 적층을 사용할 수 있다.
포토 다이오드(602)에 입사하는 광을 검출함으로써 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 사용할 수 있다.
트랜지스터(640)의 게이트 전극층은 제 1 게이트 절연막(636)으로 덮여 있어, 트랜지스터(640)의 제 2 게이트 절연막 및 산화물 반도체막은 유리 기판(601)에 포함되는 금속 원소로 인한 오염으로부터 보호되고 있다.
따라서, 본 실시형태의 산화물 반도체막을 사용한 안정된 전기 특성을 갖는 트랜지스터(640)를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 신뢰성이 높은 반도체 장치를 수율 좋게 제작하여 고생산성화를 달성할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본원 명세서에 기재하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 게임기(파칭코, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 9a 내지 도 9c에 도시하였다.
도 9a는 표시부를 갖는 테이블(9000)을 도시한 도면이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있으며, 표시부(9003)에 의하여 영상을 표시할 수 있다. 또한, 4개의 다리부(9002)에 의하여 하우징(9001)을 지탱한 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1 내지 실시형태 5 중 어느 형태에 나타내는 반도체 장치는, 표시부(9003)에 사용할 수 있고, 표시부를 갖는 테이블(9000)에 높은 신뢰성을 부여할 수가 있다.
표시부(9003)는 터치 입력 기능을 갖고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나 제어를 가능하게 함으로써, 화면 조작에 의하여 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 실시형태 5에 나타낸 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수가 있다.
또한 하우징(9001)에 제공된 힌지에 의하여, 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 9b는 텔레비전 장치(9100)를 도시한 것이다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어, 표시부(9103)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9105)에 의하여 하우징(9101)를 지지하는 구성을 도시하였다.
텔레비전 장치(9100)의 조작은, 하우징(9101)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9110)에 의하여 행할 수 있다. 리모트 컨트롤러(9110)가 구비한 조작 키(9109)에 의하여, 채널이나 음량을 조작할 수 있고, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9110)에 상기 리모트 컨트롤러(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 하여도 좋다.
도 9b에 도시된 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비한다. 텔레비전 장치(9100)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 수행할 수 있다.
실시형태 1 내지 실시형태 5 중 어느 형태에 나타내는 반도체 장치는, 표시부(9103), 표시부(9107)에 사용할 수 있고, 텔레비전 장치, 및 리모트 컨트롤러 조작기에 높은 신뢰성을 부여할 수 있다.
도 9c는 컴퓨터이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
실시형태 1 내지 실시형태 5 중 어느 형태에서 나타낸 반도체 장치는 표시부(9203)에 사용할 수 있으며, 컴퓨터에 높은 신뢰성을 부여할 수 있다.
도 10a 및 도 10b는 폴더형 태블릿 단말이다. 도 10a는, 연 상태이며, 태블릿 단말은, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금장치(9033), 조작 스위치(9038)를 갖는다.
실시형태 1 내지 실시형태 5 중 어느 형태에 나타내는 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용할 수 있고, 신뢰성이 높은 태블릿 단말로 할 수 있게 된다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 도면에서는 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력을 행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서 등, 다른 검출 장치를 내장시켜도 좋다.
또한, 도 10a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않으며, 한쪽의 사이즈와 또 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시를 행할 수 있는 표시 패널로 하여도 좋다.
도 10b는, 닫은 상태이며, 태블릿 단말은, 하우징(9630), 태양 전지(9633), 충전 및 방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 10b는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 도시한 것이다.
또한, 태블릿 단말은 폴더형이기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 이 외에도 도 10a 및 도 10b에 도시한 태블릿 단말은, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의하여, 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 또는 양쪽에 설치할 수 있고, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 10b에 도시된 충전 및 방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 10c의 블록도를 참조하여 설명한다. 도 10c는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가, 도 10b에 도시된 충전 및 방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광에 의하여 태양 전지(9633)에 의하여 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지(9633)에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압을 행한다. 또한, 표시부(9631)에 있어서 표시를 행하지 않을 때는, 스위치(SW 1)를 오프로 하고, 스위치(SW 2)를 온으로 하고 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 도시하였지만, 특별히 한정되지 않고 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의한 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 행하는 구성으로 하여도 좋다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
400: 기판
401: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
405a: 소스 전극층
405b: 드레인 전극층
407: 절연막
413: 절연층
420: 트랜지스터
423: 절연층
425a: 개구
430: 트랜지스터
436: 게이트 절연막
440: 트랜지스터
500: 기판
501: 게이트 절연막
502: 게이트 절연막
504: 층간 절연막
505: 컬러 필터층
506: 절연막
507: 격벽
510: 트랜지스터
511a: 게이트 전극층
511b: 게이트 전극층
512: 산화물 반도체막
513a: 도전층
513b: 도전층
520: 용량 소자
521a: 도전층
521b: 도전층
522: 산화물 반도체막
523: 도전층
530: 배선층 교차부
533: 도전층
540: 발광 소자
541: 전극층
542: 전계 발광층
543: 전극층
601: 기판
602: 포토 다이오드
606a: 반도체막
606b: 반도체막
606c: 반도체막
608: 접착층
613: 기판
622: 빛
631: 절연막
633: 층간 절연막
634: 층간 절연막
636: 게이트 절연막
640: 트랜지스터
641a: 전극층
641b: 전극층
642: 전극층
643: 도전층
645: 도전층
656: 트랜지스터
658: 포토 다이오드 리셋 신호선
659: 게이트 신호선
671: 포토 센서 출력 신호선
672: 포토 센서 가준 신호선
4001: 기판
4002: 화소부
4003: 신호선 구동 회로
4004: 주사선 구동 회로
4005: 시일재
4006: 기판
4008: 액정층
4010: 트랜지스터
4011: 트랜지스터
4013: 액정 소자
4015: 접속 단자 전극
4016: 단자 전극
4018: FPC
4018a: FPC
4018b: FPC
4019: 이방성 도전막
4020: 절연막
4021: 절연막
4023: 게이트 절연막
4030: 전극층
4031: 전극층
4032: 절연막
4035: 스페이서
4040: 트랜지스터
4510: 격벽
4511: 전계 발광층
4513: 발광 소자
4514: 충전재
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 잠금장치
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9100: 텔레비전 장치
9101: 하우징
9103: 표시부
9105: 스탠드
9107: 표시부
9109: 조작 키
9110: 리모트 컨트롤러
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충전 및 방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼

Claims (22)

  1. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 제 1 게이트 절연막을 형성하는 단계와;
    상기 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막을 형성한 후에 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후에 상기 제 2 게이트 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후에 제 2 가열 처리를 행하는 단계를 포함하고,
    상기 제 1 게이트 절연막은 제 1 RF 파워, 실란 가스, 질소 가스, 및 암모니아 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 2 게이트 절연막은 제 2 RF 파워, 실란 가스, 및 아산화질소 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 1 RF 파워는 상기 제 2 RF 파워보다 높고,
    상기 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 제 1 게이트 절연막을 형성하는 단계와;
    상기 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막을 형성한 후에 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후에 상기 제 2 게이트 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후에 제 2 가열 처리를 행하는 단계와;
    상기 제 2 가열 처리를 행한 후에, 상기 산화물 반도체막 위에 상기 산화물 반도체막과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층을 형성한 후에 제 3 가열 처리를 행하는 단계를 포함하고,
    상기 제 1 게이트 절연막은 제 1 RF 파워, 실란 가스, 질소 가스, 및 암모니아 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 2 게이트 절연막은 제 2 RF 파워, 실란 가스, 및 아산화질소 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 1 RF 파워는 상기 제 2 RF 파워보다 높고,
    상기 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 제 1 게이트 절연막을 형성하는 단계와;
    상기 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막을 형성한 후에 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후에 상기 제 2 게이트 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후에 제 2 가열 처리를 행하는 단계와;
    상기 산화물 반도체막 위에 상기 산화물 반도체막과 접하도록 산화물층을 형성하는 단계를 포함하고,
    상기 제 1 게이트 절연막은 제 1 RF 파워, 실란 가스, 질소 가스, 및 암모니아 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 2 게이트 절연막은 제 2 RF 파워, 실란 가스, 및 아산화질소 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 1 RF 파워는 상기 제 2 RF 파워보다 높고,
    상기 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인, 반도체 장치의 제작 방법.
  4. 반도체 장치의 제작 방법에 있어서,
    기판 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 제 1 게이트 절연막을 형성하는 단계와;
    상기 제 1 게이트 절연막 위에 제 2 게이트 절연막을 형성하는 단계와;
    상기 제 2 게이트 절연막을 형성한 후에 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후에 상기 제 2 게이트 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후에 제 2 가열 처리를 행하는 단계와;
    상기 산화물 반도체막을 에칭하는 단계를 포함하고,
    상기 제 1 게이트 절연막은 제 1 RF 파워, 실란 가스, 질소 가스, 및 암모니아 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 2 게이트 절연막은 제 2 RF 파워, 실란 가스, 및 아산화질소 가스를 사용하여 플라즈마 CVD법에 의하여 형성되고,
    상기 제 1 RF 파워는 상기 제 2 RF 파워보다 높고,
    상기 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 가열 처리는 300℃ 이상 700℃ 이하의 온도에서 행해지는, 반도체 장치의 제작 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 가열 처리는 질소를 함유하는 분위기에서 행해지는, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막을 형성하는 데 사용되는 상기 실란 가스의 유량은 20sccm이고, 상기 제 2 게이트 절연막을 형성하는 데 사용되는 상기 실란 가스의 유량은 90sccm인, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막은 200Pa의 압력에서 형성되고, 상기 제 2 게이트 절연막은 40Pa의 압력에서 형성되고,
    상기 제 1 게이트 절연막은 질화 실리콘막이고, 상기 제 2 게이트 절연막은 산화 질화 실리콘막인, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 절연막은 질화 실리콘막이고, 상기 제 2 게이트 절연막은 산화 질화 실리콘막이고,
    상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 두꺼운, 반도체 장치의 제작 방법.
  10. 삭제
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 가열 처리가 행해질 때, TDS 분석은 상기 제 1 게이트 절연막의 수소 농도가 저감되는 것을 나타내는, 반도체 장치의 제작 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020120150391A 2011-12-27 2012-12-21 반도체 장치 및 그 제작 방법 KR101981338B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011285559 2011-12-27
JPJP-P-2011-285559 2011-12-27

Publications (2)

Publication Number Publication Date
KR20130075671A KR20130075671A (ko) 2013-07-05
KR101981338B1 true KR101981338B1 (ko) 2019-05-22

Family

ID=48654953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120150391A KR101981338B1 (ko) 2011-12-27 2012-12-21 반도체 장치 및 그 제작 방법

Country Status (5)

Country Link
US (1) US8809154B2 (ko)
JP (4) JP6145267B2 (ko)
KR (1) KR101981338B1 (ko)
CN (2) CN107452751B (ko)
TW (1) TWI584383B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9397153B2 (en) 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102270823B1 (ko) * 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP2015119175A (ja) * 2013-11-15 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP6659255B2 (ja) * 2014-09-02 2020-03-04 株式会社神戸製鋼所 薄膜トランジスタ
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6676990B2 (ja) * 2016-02-01 2020-04-08 株式会社リコー 電界効果型トランジスタの製造方法
US20180026055A1 (en) 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
CN107464850B (zh) * 2017-08-01 2020-05-15 上海天马微电子有限公司 一种薄膜晶体管及其制造方法、显示面板和显示装置
KR102550633B1 (ko) 2018-05-04 2023-07-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
EP3599646A3 (en) * 2018-07-23 2020-04-01 Ricoh Company, Ltd. Metal oxide, field-effect transistor, and method for producing the same
WO2020028064A1 (en) * 2018-07-31 2020-02-06 Applied Materials, Inc. On stack overlay improvement for 3d nand
US20220073323A1 (en) 2019-02-14 2022-03-10 Tadano Ltd. Outrigger control device
KR20200115061A (ko) * 2019-03-27 2020-10-07 고려대학교 세종산학협력단 박막 트랜지스터 및 박막 트랜지스터의 제조방법
CN113314424B (zh) * 2021-05-27 2022-09-02 惠科股份有限公司 薄膜晶体管及其制备方法和阵列基板、显示器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029629A (ja) * 2009-07-03 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011155256A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
TWI251348B (en) 2004-04-13 2006-03-11 Toppoly Optoelectronics Corp Thin film transistor and its manufacturing method
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070296003A1 (en) 2006-06-08 2007-12-27 Samsung Electronics Co., Ltd. Thin Film Transistor Substrate and Method for Manufacturing the Same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101243809B1 (ko) 2006-06-30 2013-03-18 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7998800B2 (en) * 2007-07-06 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI575293B (zh) * 2007-07-20 2017-03-21 半導體能源研究所股份有限公司 液晶顯示裝置
KR101009646B1 (ko) * 2007-08-01 2011-01-19 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
US9054206B2 (en) * 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8591650B2 (en) * 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8049215B2 (en) * 2008-04-25 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011027702A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR20130026404A (ko) * 2009-09-24 2013-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
CN102576677B (zh) * 2009-09-24 2015-07-22 株式会社半导体能源研究所 半导体元件及其制造方法
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011043206A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20170143023A (ko) 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
WO2011070900A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5419730B2 (ja) * 2010-01-27 2014-02-19 三菱電機株式会社 薄膜トランジスタ
KR20120130763A (ko) 2010-02-05 2012-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011102203A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device using the same
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916867B2 (en) * 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
TWI602249B (zh) * 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9496138B2 (en) 2011-07-08 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film, method for manufacturing semiconductor device, and semiconductor device
JP6226518B2 (ja) 2011-10-24 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
US8772094B2 (en) * 2011-11-25 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20140101817A (ko) 2011-12-02 2014-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029629A (ja) * 2009-07-03 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011155256A (ja) * 2009-12-28 2011-08-11 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ

Also Published As

Publication number Publication date
JP2020115566A (ja) 2020-07-30
US20130164899A1 (en) 2013-06-27
US8809154B2 (en) 2014-08-19
CN103187262A (zh) 2013-07-03
JP2017157853A (ja) 2017-09-07
JP2019024145A (ja) 2019-02-14
JP6145267B2 (ja) 2017-06-07
CN107452751A (zh) 2017-12-08
JP2013153160A (ja) 2013-08-08
CN107452751B (zh) 2021-06-01
JP6686111B2 (ja) 2020-04-22
CN103187262B (zh) 2017-06-20
TW201332023A (zh) 2013-08-01
KR20130075671A (ko) 2013-07-05
TWI584383B (zh) 2017-05-21

Similar Documents

Publication Publication Date Title
JP7467576B2 (ja) 発光装置
KR101981338B1 (ko) 반도체 장치 및 그 제작 방법
KR102259848B1 (ko) 반도체 장치
KR101997590B1 (ko) 반도체 장치, 및 반도체 장치의 제작 방법
KR102076930B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
CN107403730B (zh) 半导体装置及半导体装置的制造方法
KR102100425B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
CN107302031B (zh) 半导体装置以及半导体装置的制造方法
JP6226518B2 (ja) 半導体装置
KR20130071373A (ko) 반도체 장치의 제작 방법
JP5873324B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant