KR101895250B1 - 기록가능 자기 소자 - Google Patents

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꼼미사리아 아 레네르지 아또미끄 에 오 에네르지 알떼르나띠브스
유니베르시떼 조셉 푸리에
인스튜트 카탈라 드 나노테크놀러지아 (아이씨엔)
인스티튜시오 카탈라나 드 르세르카 아이 에스투디스 아반카츠
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Abstract

본 발명은 기록 자기층을 보여주는 레이어 스택을 포함하는 기록가능 자기 소자에 관한 것이고, 소자는 스택에서 중앙층의 평면에 수직인 자성 방향을 보여주는 적어도 하나의 자기 물질의 중앙층(13, 53, 90), 비자기 물질의 제1 및 제2 외부층(12, 52, 91; 14, 54, 92) 사이에 끼어 있는 중앙층, 상기 중앙층은 상기 기록 자기층으로 구성, 제1 비자기 물질 및 제1 비자기 물질과 다른 제2 비자기 물질을 포함하는 제2 외부층(14, 54, 92)을 포함하는 제1 외부층(12, 52, 91), 적어도 제2 비자기 물질은 전기적인 전도성을 가지는 것을 포함하고, 한편 그것은 중앙층의 평면에 평행한 상기 기록 전류에 흐르는 전류 흐름 방향으로 제2 외부층 및 중앙층을 통해서만, 가능하게 후자가 전도성이 있는 경우에만 제1 외부층을 통해서, 흐르기 위해 기록 전류를 발생시키는 장치를 포함하고, 다른 편으로 상기 중앙층(13, 53, 90)의 평면에 수직인 자기장 방향을 따라 기록 자기장을, 상기 기록 전류의 존재에, 적용하는 장치를 포함하고, 상기 메모리는 상기 적용된 기록 자기장의 방향 상에서 활동함으로써 한 방향에서 또는 다른 방향에서 기록된다.

Description

기록가능 자기 소자{WRITABLE MAGNETIC ELEMENT}
본 발명은 역 전류 유도 유형(current-induced reversal type)의 기록가능 자기 메모리 소자(writable magnetic memory element)를 제공한다.
자성층(magnetization of layer) 또는 작은 자기 소자(small magnetic element)는 일반적으로 적용된 자기장(applied magnetic field)의 방법에 의해 역전된다. 필드(field)의 방향은 한 방향 또는 또 하나의 방향에 자성(magnetization)을 돌려 원하는 곳에 따라 변경된다. 기록하는 자기 트랙들(writing on magnetic tracks) 또는 컴퓨터 하드 디스크들(computer hard disks)은 이와 같은 원리를 기초로 하게 된다: 역전(reversing)을 위한 소자는 3차원 평면(three dimensions)에서 자기장이 위치하기 위해 자기장 발전기(magnetic field generator) 부근에 기계적으로(mechanically) 위치된다. 장치에 자기장을 통합하기 위해 여러(numerous) 어려움들(difficulties)을 제기하고, 3차원 평면에 위치하지 않는 정의는 자기장의 좋은(very) 구조이다. 그러므로, 기계적인 동작이 가능하거나 원하지 않을 때, 예를 들면, 자기 랜덤 접속 메모리들(magnetic random access memories) 같은 고체 자기 메모리들(solid magnetic memories)을 포함하거나 논리장치들(logic devices)을 포함하고 있고, 목표 전지(target cell)의 동작 및 주변에 영향을 주지 않게 자기장에 충분히 집중하는 것이 필요하다. 상기 문제는 여러 메모리 또는 논리 전지들(logic cells)이 그 밀도를 증가시키기 위해 매우 가깝게 위치된다
1996년에 이론적으로 입증된 스핀-편광(spin-polarized) 전류의 방법에 의해 조작하는 자성의 가능성은 상기 문제에 대한 첫 번째 해결책을 제공하고 있다. 메모리 포인트(memory point)에서 조작하는 자성의 목적을 위해, 상기 물리적 원리는 비자기 금속(스핀-밸브 유형 구조) 또는 절연체(자기 터널 접합 유형 구조)에 분리되는 적어도 두 자기층들의 존재가 요청되는 스핀 전송 토크(STT)와 관련하며, 두 레이어들은 자성이 선형 순서대로(collinear) 되어 있지 않다. 자세한 물리적 설명은 스핀-밸브 구조(spin valve structure) 또는 자기 터널 접합 구조(magnetic tunnel junction structure)를 포함되어 있는지 여부에 따라 다르지만, 전류의 개요는 제1 자기층을 통해서 통과하여 양극화가 되고 그런 다음 전류 극성의 비선형 소자(non-colinear component)의 방법으로 제2 자기층의 자성에서 토크가 가해진다. 전류 밀도가 충분히 높을 때, 제2 자기층의 자성은 스핀-밸브 및 자기 터널 접합 둘 다 역전할 수도 있다.
예를 들면, 2006년 3월 7일에 출원된 미국 특허 No. 7 009 877 및 2009년 5월 21일에 출원된 미국 특허 No. 2009/129143 에서, 기록 전기 전류(write electric current)는 층의 평면에서 수직 접합을 통해서 반드시 전달된다고 설명했다.
전기 전류의 방법으로 하위 마이크로미터(sub-micrometer) 크기의 자기 소자 자성을 가까이에서 조작할 수 있는 것은 응용을 위해 가능성을 이미 열어두었다. 현재, 당 업자들(industrial actors)은 MRAM 메모리 소자들(memory cells) 및 논리 소자들(logic components)의 새로운 원리로 구조를 통합하기 위해 애쓰고 있다.
현재, 결합은 상호 관련(inter-related)이 있기 위해 여러 어려움이 발생하는 것을 맞닥뜨리고 있다.
적어도 두 자기층들의 메모리 포인트에 존재를 요구하는 역 스핀 전송 토크(STT)는 비자기 역전류기(non-magnetic spacer)로 분리된다. 상기 설명과 같이, 기록은 자기층의 평면에 수직인 전체 스택을 통해 고밀도(high-density) 전류 주입이 수행되고, 독출하는 동안 스택의 자기저항(magnetoresistance)의 수행 하는 방법: 스핀-밸브를 위한 거대 자기저항(giant magnetoresistance), 및 자기 터널 접합을 위한 터널 자기저항(tunnel magnetoresistance). 현재, 모든 또는 거의 대부분의 응용들은 자기 터널 접합을 사용하는 것을 기초로 하고 있다. 이와 같이 비록 거대 자기저항(GMR) 신호가 약간의 퍼센트만 있지만, 산화 마그네슘(MgO)을 기초로 한 접합인 터널 자기저항(TMR) 신호는 보통 100퍼센트보다 크다. 그럼에도 불구하고, 터널 접합은 영역을 곱한 저항 제품을 위해 큰 값을 보여주는 단점을 가지고 있다.이와 같이, 역 스핀 전송 토크(STT reversal)을 위해 필요한 107(A/cm2)의 일반적인 전류 밀도에서 접합의 가장자리의 전압은 100(㎛2)의 영역을 곱한 저항(RA)을 위해 10V, 10(㎛2)의 영역에 곱한 저항(RA)을 위해 1V 및 1(㎛2)의 영역에 곱한 저항(RA)을 위해 0.1V이다. 가장 작은 값 이외에도 접합에서 소멸된 파워는 게다가 크고, 에너지 소비의 조건 및 접합의 손상의 조건 둘 다 해롭다.
터널 자기저항의 높은 값은 유용할 뿐만 아니라 독출은 자주 영역을 곱한 저항을 위해 현재 높은 값의 스택에서 얻어진다.
그 이유로 현재 연구는 현재 터널 자기저항의 높은 값 및 영역을 곱한 저항의 낮은 값에 대한 터널 접합을 얻기 위해 연구하고 있다. 게다가, 접합의 가장자리에 전압의 작은 값에 관련하여, 가속되는 접합의 노화현상은 전압 순환(cycling) 때문에 작동된다고 관찰된다. 현재, 다수의 연구들은 존재하는 구성 및 새로운 구성 둘 다 에서 완벽한 물질을 기록 및 독출 현상을 가능한 만큼 분리하기 위해 바치고 있다. 예를 들면, 세 가지의 터미널들을 포함하는 구성을 사용한다.
요약해서 말하면, 독립적인 완벽한 독출 및 기록의 가능성내에 어려움을 가지고 있기 때문에 두 현상은 본질적으로 스핀 전송 토크 장치들(STT devices)과 연결되어 있다.
상기에서 언급한 것 같이, 상기 결과의 어려움은 매우 고밀도의 스택을 통해 전달되는 전류에 기록이 요구되는 사실에 있다.
중요한 것은 또 다른 어려움이 스택의 더 큰 복잡성으로부터 관련되어 내재되어 있다. 이와 같이, 만약 스핀 전송 토크(STT) 효과만 층에 보이길 원하면, 자성이 저장하기 위해 역전되게 해야 할 것이고, 예를 들어 강자성 물질(antiferromagnetic material)과 함께 교환결합의 방법에 의해 다른 층들을 안정화할 필요성이 있다. 만약 스핀 전송 토크(STT) 전송의 증폭을 증가하길 원하면, 편광층을 최적화 할 필요가 있다; 만약 자기장이 민감한 층들(sensitive layers)에서 방출을 줄이기 원하면, 인공 반강자성 이중층들(antiferromagnetic bilayers)을 사용할 필요성이 있다;
결과적으로, 전형적인 MRAM 소자들의 자기 스택들 또는 논리 소자들은 여러 물질의 10개 또는 15개의 다른 층들보다 더 많이 포함할 수 있다. 이 다음 구성단계 특히, 식각 단계 동안 어려움을 야기할 수 있고, 자기 스택 같은 통합을 위해 주요 차단 포인트 중에 하나이다.
연구의 또 하나의 방향은 외부 전기장(outer electric field)의 방법에 의해 자성을 조작하는 것이다. 이것은 적용된 자기장의 방법에서 역전되고 있는 자성과 함께 외부 전기장의 방법에서 물질의 이방성(anisotropy)을 수정하여 부분적으로 수행 될 수 있다. 하나의 기술은 제목이 "Large voltage-induced magnetic anisotropy charge in a few atomic layers of iron" (Nature Nanotechnology, Vol.　4, March 2009 - Macmillan Publishers Ltd.) T.　Maruyama외의 논문에 설명되어 있다.
현재, 기술은 물질의 자기 이방성(magnetic anisotropy)만 줄어들도록 하는 것이 가능하도록 만들 수 있다. 기록 및 독출 프로세스들은 상기 설명한 것 같이 동일하며, 같은 단점을 가진다.
본 발명의 목적은 자성을 역전하기 위해, 자기층의 존재만 요구하는 자기 기록가능 소자를 제공하는 것(자성을 가지는 것은 평면에 평행 또는 수직이다.)이고 층의 평면에서 수직 전류(current perpendicularly)를 통과가 필요 없는 스택으로 작동하는데 목적이 있다.
본 발명은 기록 자기층이 보여주는 층의 스택을 포함하고 있는 기록가능 자기 소자를 제공하고, 소자는 스택이 적어도 하나의 중앙층의 평면에서 평행 또는 수직 자성 방향을 보여주는 자기 물질의 중앙층을 포함하는 특징을 있으며, 상기 기록 자기층으로 구성된 상기 중앙층은 비자기 물질의 제1 및 제2 외부층 사이에 끼어져 있고, 제1 외부층은 제1 비자기 물질을 포함하며, 제2 외부층은 제1 비자기 물질과는 다른 제2 비자기 물질을 포함하고, 적어도 제2 비자기 물질은 전기 전도성이 있으며, 한편 제2 외부층을 통해서만 흐르는 기록 전류를 발생하는 장치 및 중앙층의 평면에 평행방향의 전류가 흐르는 중앙층을 포함하고, 가능하게는 제1 외부층을 통해서 상기 후자가 전도성이 있고, 적어도 상기 전류가 흐르는 자기장 방향에 따라 기록 자기장을 적용하는 장치는 중앙층의 평면에 수직이다.
메모리는 적용된 기록 자기장의 방향 상에서 활동함으로써 자기장 또는 다른 자기장에 쓴다.
중앙층 물질의 고유 이방성 또는 이방성으로 부터 중앙층의 평면에 수직인 자성, 예를 들면, 상기 물질을 위한 인터페이스로 유도된다.
전기 전류는 자기층에 평행하게 흐르고, 레이어들에 수직 스택을 통해 흐르지 않고, "0" 또는 "1"는 메모리에서 쓸 수 있고, 적용된 자기장의 방향에 동작하여 상기 전류 존재 및 특히 전류 펄스(current pulse)의 존재한다.
아래에 설명과 같이, 본 발명은 영역 자성(local magnetization)으로 동작하는 Rashba 필드(Rashba field) 및 s-d 교환 상관 관계(s-d exchange interaction) 때문에 유효 자기장(effective magnetic field)의 장점을 가지고 있고, 상기 필드는 스핀-궤도 필드로 통칭된다. 스핀-궤도 필드는 스택의 비대칭 때문에 전류 및 인터페이스의 평면에 수직 전기장 둘 다 직교함으로, 본 발명의 형태는 스택의 이방성 방향이고, 그것은 두 안정적인 자성 구성들을 구분하는 에너지 장벽(energy barrier)를 줄일 수 있다. 적용된 자기장은 자성이 지향하는 쪽의 방향을 지향한다. 진폭은 전류의 부재에서 자성을 역전하기 위해 충분하지 않지만 전류가 존재하기에는 충분하다.
중앙층은 유리하게는 0.1nm 내지 5nm 의 범위 내이고 바람직하게는 2nm 보다 적거나 같은 두께를 포함할 수 있다.
중앙층은 바람직하게는 고유 수직 자기 이방성(own perpendicular magnetic anisotropy)을 보여주는 자기 소자, 즉 특히 FePt, FePd, CoPt, CoPd 합금 또는 레이어들의 평면에 고유 수직 자기 이방성을 보여주는 실제로 지구에서 희귀하고 천이 금속 합금인 GdCo 또는 TdFeCo 를 포함하고 있다.
중앙층은 바람직하게는 금속 또는 인터페이스로 유도되는 수직 자기 이방성을 보여주는 합금 특히, Co, Fe, CoFe, Ni, CoNi을 포함하고 있다. 적어도 하나의 전도성 외부층은 바람직하게는 비자기 금속 특히, Pd, Cd, Cu, Au, Bi, Ir, Ru, W 또는 상기 금속들의 합금을 포함하고 있다. 예를 들면 전도층의 두께는 0.5　nm 내지 100　nm 의 범위, 더 바람직하게는 0.5　nm 내지 10　nm 의 범위 내에 있고 바람직하게는 5nm보다 적거나 같다.
제1 외부층은 비전기적인 전도성이 있을 때, 그것은 바람직하게는 SiOx, AlOx, MgOx, TiOx, TaOx 같은 유전체 산화물 또는 SiNx, BNx 같은 유전체 질화물이다.예를 들면, 상기 외부층의 두께는 특히 메모리 소자가 터널 자기저항 신호의 방법들로 독출할 경우, 0.5　nm 내지 200　nm 의 범위이고, 더 자세하게는 0.5　nm 내지 100　nm 의 범위이며, 특히, 바람직하게는 3nm보다 적거나 같다.
두 외부층은 전기적인 전도성이 있을 수 있지만, 그들은 상기 비자기 금속들 또는 금속 합금들 중 서로 다른 하나로 선택된다.
예를 들면, 전류 밀도는 104　A/cm2 내지 109　A/cm2 의 범위 내이고, 바람직하게는 105　A/cm2 to 108　A/cm2 의 범위이다.
자기장은 20 Oe (0.002　T) 내지 10000　Oe (1　T)의 범위 내이고, 바람직하게는 50　Oe (0.005　T) 내지 800　Oe (0.8　T)의 범위의 값을 보여줄 수 있다.
제1 외부층은 자기 물질(magnetic material)의 독출층 및 독출 전극(read electrode)에 덮일 수 있다.
제1 외부층이 비자기 금속을 포함할 때, 그것은 독출층, 독출 전극 및 스핀-밸브를 형성하는 중앙 자기층과 상호적으로 동작한다. 제1 외부층의 두께는 10nm보다 적고 바람직하게는 5mm보다 적다.
제1 외부층이 유전체일 때, 상기 독출층, 독출 전극 및 자기 터널 접합(magnetic tunnel junction)을 형성하는 중앙층과 상호적으로 동작한다. 제1 외부층의 두께는 5nm보다 적고, 예를 들면 0.5 nm 내지 5 mm 의 범위 내이고, 바람직하게는 3nm보다 적다.
제1 외부층 및 중앙층은 제2 외부층이 트랙을 형성하는 동안 스터드를 형성이 가능하다.
변형된 실시예에서, 제2 외부층은 스터드의 부분을 형성하는 추가 두께 영역을 포함한다.
본 발명은 다수의 상기 스터드들을 포함하는 기록가능 자기 장치를 제공하고, 제2 외부층은 스터드들을 공통으로 하는 상기 트랙을 형성한다.
그렇지 않으면, 자기 기록가능 장치는 제1 외부층, 중앙층, 스터드를 형성하는 제2 외부층을 특징으로 하고, 기록가능 자기 장치는 제2 외부층을 통해 상기 전류를 주입하기 위해 상기 스터드의 제2 외부층에 접하는 전기적인 전도성 트랙 및 상기 스터드의 각 중앙층과 함께 다수의 상기 스터드들을 포함하며, 전기적인 전도성 물질로 만들어진 각 제2 외부층은 전기적인 전도성 트랙의 다른 전기적 전도성 물질을 갖는다.
도4c는 1 또는 2 차원 배열을 형성하기 위한 메모리 소자을 구성하는 본 발명에 따른 자기 소자의 통합 예이다.
본 발명의 맥락에서 구현된 스택, 즉 두 외부층 사이에 끼어있는 중앙 자기층은 적어도 하나는 전도성이 있고, 서로 다른 물질인 두 외부층은 자기 중앙층에 비 보상 전기장 (non-compensated electric field)을 발생하는 역 비대칭(inversion asymmetry)을 생성하는 효과를 가진다. 상기 전기장에서 전파하는 전자들은 Rashba 필드 같은 자기장에 참조 고유 프레임(own frame)에 종속(are subjected)된다. Rashba 필드는 전도층 및 전기장에 흐르는 전류에 수직이다. 상기 자기장은 전도 전자에 적용된다.
본 발명은 도면을 참조하여 다음 설명을 읽고 더 나은 이해를 할 수 있으며, 도1a 내지 도1f는 본 발명의 구현을 도시하고 있고, 도2a 및 도2b는 MRAM 유형 메모리 소자에 통합되는 실시예를 도시하며, 도3a 내지 도3d는 메모리의 구조를 설명하기 위해 도시된 다수의 메모리 소자들을 도시한다.
본 발명자들은 순회의 스핀을 결합하는 Rashba 필드 및 s-d 교환 상호 작용으로부터의 결과인 유효 자기장(effective magnetic field)(스핀-궤도 자기장와 관련됨)을 도시하고, 영역화 전자들은 영역 자성에 적용된다.
이와 같이, Ioan Mihai Miron외의 Nature Materials, vol. 9, p. 230-234 (2010)에 발표된 "Current-driven spin torque induced by the Rashba effect in a ferromagnetic metal layer" 이라는 제목의 논문은 z 축에 평행한 상기 평면에 수직 자성을 포함하는 Pt의 3nm 얇은 층(thick layer), Co의 0.6nm 얇은 층 및 x 축에 평행하게 흐르는 전류를 전달하는 AlOx 의 2nm 얇은 층을 포함하는 스택을 보여준다. 상기 스택은 참조 프레임 y 축의 세 번째 축을 따라 유효 자기장 Heff (또는 스핀-궤도 필드)을 도시한다. 상기 구성은 자기장이 레이어의 자성과 함께 선형 순서로 되어있지 않기 때문에 메모리를 만들기에는 부적절하다.
본 발명자는 그럼에도 불구하고 상기 스핀-궤도 자기장이 예상치 못한 방식으로 감소하는 자기장의 자성을 역전하기 위해 필요한 적용된 자기장을 가능하게 하는 것을 도시하고 있다. 그들이 그것을 이해하는 것처럼, 두 안정적인 수직 자성 구성들 사이의 에너지 장벽은 전류가 역 비대칭을 보여주는 구조에서 주입될 때 스핀-궤도 자기장을 활용하여 감소시킨다. 두 안정적인 구성들 사이의 역 자성이 필요한 적용된 자기장은 주입되는 전류의 부재에서 해당 값과 비교하여 감소된다. 적용된 자기장의 방향은 자성이 원하는 방향이다.
도1a 내지 도1f는 적용된 자기장의 방향이 전류 방향 및 스핀-궤도 필드 방향에 수직이고 자성 방향에 평행이며, 자기 중앙층의 평면에 수직인 본 발명의 구현을 도시하고 있다.
도면 부호(15)는 구조 단락을 방지하는 전기적 절연 기판으로 지정한다. 기판은 특히 유전체 산화물(예: SiOx, AlOx, MgOx) 또는 질화물이 될 수 있다. 예를 들면, SiNx 은 기판 자체일 수도 있고, 일부 다른 기판(예: 실리콘(silicon))에 증착될 수 있다.
도면 부호(13)은 상기 평면에 수직인 자성의 평면 자기층으로 지정한다. 도면 부호(16)은 한 방향 또는 역 방향으로 도시할 수 있는 자성의 방향으로 지정한다.
도면 부호(12 및 14)는 각각 제1 및 제2 비자기 외부층들로 지정한다. 제2 외부층(14)는 기록 전류 흐름이 통하는 레이어이다.
도면 부호(11)은 레이어(13)의 평면에 평행인 전류 방향으로 지정하고, 도면 부호(17)은 적용된 자기장의 방향으로 지정하며, 자성 방향에 평행하고 중앙층(13)의 평면에 수직이고, 동일 방향 또는 역방향으로 도시될 수 있다.
도 1a 및 도1b는 트랙을 형성하는 스택의 레이어(12, 13 및 14)인 비자기 스택을 도시한다.
도1c 내지 도1f는 레이어(14)이 전도성이 있는 구조화 된 스택을 도시하고, 자기층(13) 및 비자기층(12)은 스터드들(도1c 및 도1d)을 형성하기 위한 구성할 수 있는 유일한 레이어들이며, 그렇지 않으면 세 레이어들(12, 13 및 14)은 레이어(14)(도1e 및 도1f)의 비자기 물질 두께의 일부를 포함하는 스터드 같은 전도층(14)의 추가 두께(14')를 통합하여 스터드(18b)를 형성하는 구조를 가진다. 제2 외부층이 고려해야 하는 두께는 추가 두께(14') 및 적절한 레이어(14) 두께를 더한 것이다.
추가 두께(14')의 영역은 레이어(14) 같은 동일한 전기적인 전도성 물질로 만들 필요가 없는 것으로 관찰해야 한다. 이 경우에는 제2 비자성 외부층의 역할만 하는 추가 두께(14')는 역 비대칭을 얻기 위해 스택에서 기능적인 물질 역할을 한다. 레이어(14)의 금속 물질은 어떤 물질이든 될 수 있다.
형성한 스터드들(18a 또는 18b)는 다른 자성이 트랙의 전체 길이를 통해 역전할 수 있기 때문에 오직 스터드들에서 자성을 역전할 수 있다.
자기층(13)은 수직 자성을 보여주고 상기 두께는 인터페이스 때문에 전기장을 무시할 수 없도록 하기에 상당히 좋다. 일반적으로 상기 두께는 2 nm 를 초과하지 않고 거의 5 nm에 있다. 모든 자기 물질은 수직 자성을 보여주고, 예를 들면, 상기 고유 수직 자기 이방성(FePt, FePd, CoPt, ... 합금들; GdCo, TbFeCo, ...같은 지구에서 희귀한 합금들 및 천이 금속들). 그것은 자기 반도체들 같은 비금속 자기 물질일 수 있다. 예를 들면 GaMnAs (즉, GaAs에 Mn이 도핑 됨). 상기 자기 반도체 물질들은 주변보다 오직 낮은 온도에서 자기화되는 것을 관찰할 수 있다.
자기 물질의 수직 이방성이 인터페이스로 유도될 때, 그것은 중앙층의 두께 및/또는 외부 산화물층의 산화 상태의 작동에서 평면에 수직 자성을 얻을 수 있고,예를 들면, 상기 산화 외부층의 증착 매개변수를 수정하는 것 또는 스택을 만든 후 가열을 수행하는 것이다.
예: 2nm 두께의 Pt 전도층(14), 1nm 두께의 Co 중앙층(13) 및 AlOx 레이어(12)를 포함하는 스택은 자성에 수직인 상기 AlOx 레이어의 주어진 산화 상태를 보여주므로, 만약 Co 레이어의 두께가 1.5nm와 동일하면, 자성은 평면에 있는다. 만약 스택이 진공에서 60분 동안 300도 가열을 받게 되면, Co 중앙층(13)의 자성은 평면에서 수직이다. Co 레이어에서 3nm보다 더 큰 두께에 레이어(12)가 AlOx을 만들어질 경우, 가열에 상관없는 평면 또는 산화 매개변수 이외의 자성을 얻을 수 없다. 그러나, 만약 레이어(12)에 사용된 유전체가 MgOx 이면, 3nm 보다 더 큰 중앙층의 두께에서 수직 자성을 얻을 수 있다.
다른 산화물들(AlOx, MgOx, SiOx)의 자기 속성들(magnetic properties)에 대한 코발트(cobalt) 두께의 영향은 IEEE Transactions on Magnetics, Vol.　46, No.　6, June 2010.에 발표된 이재철 (Jae Chul Lee)외 의 "Domain patterns and magnetization reversal behaviors in oxide/Co/Pt films" 논문에 설명되어 있다.
Pt/Co/AlOx 의 삼층구조들(trilayers)에 자기 속성들에서 산화 및 가열 효과는 Physical Review B　79　024423 (2009)에 발표된 B.　Rodmacq외 의 "Influence of thermal annealing on the perpendicular magnetic anisotropy of Pt/Co/AlOx trilayers" 논문에 설명되어 있다.
백금(platinum)/코발트(cobalt)/금속 산화물 삼층구조 스택에서 코발트 레이어의 자기 속성들에 산화물 레이어의 산화 상태의 영향은 Journal of Applied Physics 104, 043914 (2008)에 발표된 A.　Manchon외 의 "Analysis of oxygen induced anisotropy crossover in Pt/Co/MOx trilayers" 논문에 설명되어 있다.
두 비자기층(12 및 14)는 전체 구조에 역 비대칭을 생성하기 위해 서로 다른 것이 필요하다. 바람직하게는, 두 서로 다른 물질들은 각각의 상기 레이어들을 선택되고, 예를 들면, 두 개중 하나의 유전체 및 다른 금속, 그러나 그들 각각의 금속을 선택하는 것도 가능하다. 유전체를 포함하는 두 레이어(12 및 14)은 구조가 트랙 및 스터드가 아닌 것을 형성하는 경우에만 가능하다. 트랙을 포함하는 중앙층(13)에 직접 흐르게 하기 위해 전류를 발생 시킬 수 있다.
따라서, 각각의 두 비자기층(12 및 14)은 레이어의 다르고, 전체 스택(레이어(12, 13, 및 14)는 수직 자성을 형성하는 조건에서 다음 자료로 구성할 수 있음:유전체 산화물(SiOx, AlOx, MgOx, TiOx, TaOx, HfOx, ......); 유전체 질화물(SiNx, Bnx, ......); 비자기 금속(Pt, Pd, Cu, Au, Bi, Ta, Ru, ......); 상기 금속들의 비자기 합금; 및 선택적인 유기 반도체 화학물(optionally organic semiconductor compound)(예를 들면, GaAs, Si, Ge 또는 성장 버퍼(growth buffer)에 필요와 관련된 grapheme, 예를 들면, iridium 같은 금속).
하나 또는 다른 비자기층들이 전도성이 있을 때, 두 외부층들은 동일한 구성을 하면 안 된다.
레이어(12 및 14)의 두께는 폭 범위의 값들(wide range of values)을 선택할 있고, 일반적으로 0.5　nm 내지 200　nm의 두께이고 더 자세하게는 0.5　nm 내지 100　nm 내의 두께이다. 레이어(12)가 절연층일 때, 메모리 포인트는 터널 자기저항 신호(tunnel magnetoresistance signal)를 독출할 때를 제외하고 중요한 값에 도달하는 상기 값, 일반적으로 100nm 에서 손실을 안 보며, 예를 들면, 도2a 및 도2b에 도시한 것 같이, 상기 절연층 위에 자기층 및 전극을 추가시킨다. 이와 같은 상황에서, 절연층의 두께는 바람직하게는 3nm 보다 적게 선택된다. 금속으로 만들어진 레이어(12 및 14), 그것은 질이 좋으며, 일반적으로 5nm 의 두께보다 적고 일반적으로 10nm 두께보다 적은 레이어들을 포함하는 것을 선호하며, 한편을 방지할 수 있도록, 평행에서 상기 전도성 채널들의 결과와 같은 자기층을 통해 유효 전류가 지나치게 흐르는 것을 감소시키고, 다른 한편으로 활성화할 수 있도록, 메모리 포인트는 거대 자기저항 신호(giant magnetoresistance signal)의 방법을 독출할 수 있다.
상기 여러 레이어들은 알려진 기술에 의해 증착될 수 있음: 증발(evaporation), 스퍼터링(sputtering), 전기 증착(electrochemical deposition), 화학 성장(chemical growth), ...　.
레이어(14)는 특정 형태로 생략될 수 있다. 자기층(13)은 절연 기판(15)(비자기층 같이 동작)에 직접 증착 할 수 있고 비자기층(12)는 역 비대칭을 포함하기 위해 선택할 수 있고, 즉, 기판(15)이 형성하는 물질과 다른 물질이다. 그럼에도 불구하고, 스터드들이 구조될 때, 레이어(14)는 구조화된 스터드들(18a 및 18b)에 전류가 주입될 수 있도록 전기적인 전도성 물질로 도시되고 형성되어야만 한다. 이와 같은 상황에서, 추가 두께 부분(14')는 레이어(12)와의 결합에서 전도성해야 하며, 상기 역 비대칭은 Rashba 필드를 생성하고 자기 중앙층(13)에 전류가 주입할 수 있도록 된다.
역전하기 위해 소자에서, 도시된 트랙(도1a 또는 도1b) 또는 장착된 스터드 또는 구조화된 트랙(도1c 내지 도1f)은 방향(11)을 따른 전류를 주입하는 전도성 전극으로 연결된다.
필드는 자성 방향에 선형 순서로 적용되고, 상기 방향에서 자성이 원하는 방향으로 증폭되며,즉, 전류 펄스(current pulse)의 부재에서 자성을 역전하기에는 충분하지 않지만 전류 펄스의 존재에는 충분하다. 그것에 따라서 전류 펄스와 정확하게 동기화되거나 전류 펄스 및 포함된 그것보다 짧은 기간이 된다. 실제로 상기 기간은 상기 해결책이 응용에서 통합하기 위해 간단해질 수 있는 전류 펄스의 기간보다 더 길 수 있다.
따라서, 이와 같은 상황에서, 전류 주입 방향은 이방성 장벽을 낮추는 동일한 효과를 갖는 두 방향을 임의로 선택할 수 있다.
그것은 원하는 방향으로 일정한 전류를 사용하고 자기장을 생성하는 것도 가능하나, 상기 해결책은 전류의 부재에 안정화하는 자성 때문에 전기 소비의 관점에서 바람직하게 더 적고, 기록 단계 동안 제외되는 전도층에 전류를 적용할 필요가 없며, 일정한 전류 후 사용하는 경우, 두 자성 상태(위쪽 및 아래쪽) 사이의 에너지 장벽은 모든 시간을 감소하고, 자성의 역전(flipping)을 원하지 않기에 상승을 주는 위험을 실행한다.
적용할 수 있는 자기장 값은 자성물질의 이방성, 상기 강제적인 자기장 및 주입된 전류 밀도와 연결되어 있다. 일반적으로 전류 밀도가 102　A/cm2 내지 109　A/cm2 의 범위 및 더 자세하게는 105　A/cm2 내지 108　A/cm2 의 범위 내인 동안에 상기 필드는 20　Oe (0.002　T) 내지 10　kOe (1　T)의 범위 및 더 자세하게는 0.005　T 내지 0.8　T 의 범위 내 일 수 있다.
기록 단계 동안 적용이 더 높을수록 전류 밀도는 더 낮은 자기장의 값을 역 자성에 적용할 필요가 있다.
자기장은 여러 방법들로 적용될 수 있고, 예를 들면, 단순히 주입된 전류에 의해 감소되는 상기 에너지 장벽만 스터드(메모리 포인트)일 경우, 전체 장치로 전체 자기를 생성할 수 있도록 코일에서 흐르는 전류를 사용하는 것은 역전되거나 자기장에 의해 유도되는 역전과 함께 종래의 MRAM 메모리들에 사용되는 종류의 전류를 전달 트랙을 통해서 이루어진다.
도2a 및 도2b는 MRAM 메모리 소자에서 스택 사용할 수 있는 예를 도시한다.
도면 부호(53)은 자기 중앙층이 전기적인 절연 기판(55)에서 상기 설명한 것 같이 스택을 만드는 선택적인 추가 두께(54')와 함께 두 다른 비자기 물질(52 및 54) 사이에 끼어 있는 자기 중앙층을 지정한다.
도면 부호(57)은 적용 외부 자기층의 축을 지정한다. 상기 필드는 기록이 원하는 상기 방향의 기능 같은 하나 또는 다른 방향에서 적용할 수 있다.
독출 목적을 위해 하나 또는 더 많은 전도층들(자기 또는 비자기일 수 있음)을 포함할 수 있는 자기 물질의 레이어(58) 및 상단 전극(59)의 스택 위에 위치하는 것이다.
레이어(58)의 기능은 레이어(53)(자기저항 신호)의 자성(56)의 방향에 따라 서로 다른 전기적인 저항값을 도시하는 구조(53, 52 및 58)일 수 있다. 그것은 오직 독출만 포함하고 레이어(53)의 자성에 조작하여 영향을 주지 않는다.
다른 말로는, 기록 및 독출은 독립적으로 정의하고 각기 최적화 할 수 있다.
전극(59)는 하나의 레이어를 포함하거나 종래 방식으로 서로 다른 기능의 레이어들의 스택을 포함할 수 있다. 예를 들면, 함유(contain)일 수 있다.
레이어(53)에서 방출되는 필드를 제한하기 위해 합성 반강자성으로 정의되는 스택(stack defining synthetic antiferromagnetism)은 조작될 수 있고, 예를 들면, 비자기 금속 물질의 아주 질 좋은 층, 일반적으로 0.3nm인 루테늄(Ru)으로 강자성층(58)에서 분리된 강자성층을 포함하는 스택은 두 강자성층의 자성의 값이 서로 가까운 위치로 될 수 있다. 전체 필드에 루테늄층의 존재 때문에 그들 사이의 반강자성 결합은 레이어(53)가 0 또는 거의 0이 되는 방출되는 세 가지 레이어들;
그렇지 않으면, 상기 "참조" 레이어(58)를 안정화하기 위해 레이어(58)에 교환 결합을 하는 반강자성 자기 물질;
그렇지 않으면, 전기 접점으로 만들기 위한 비자기 전도성 물질;
또는 상기 여러 가능성들의 결합, 예를 들면, 강자성 물질에 인접한 반강자성 물질은 상기 두 물질들 사이에 결합하여 자성을 안정화하고, 강자성 물질은 상기 반강자성인 두 강자성 층 사이에서 자기 결합되도록 고급 금속층, 일반적으로 0.3nm 인 Ru, 인 레이어 (50)으로부터 분리된다. 마지막으로, 제1 자기 물질은 하나 또는 더 많은 비자기 전도층들을 덮는다. 예를 들면, Ru의 7　nm 에 Ta의 5　nm 덮는다. 이러한 결합의 예는 B.　Dieny외 의 Int. J. Nanotechnology, Vol.　7, 591 (2010) 에서 설명한 것같이 역 STT에 사용되는 자기 스택들에서 찾을 수 있다.
두 가지 주요 구성은 레이어(52)의 특성에 따라 구별할 수 있다: 만약 그것이 비자기 금속으로 만들면, 구조(53, 52 및 58)는 스핀-밸브 유형이 반면, 유전체인 레이어(52), 구조(53, 52 및 58)는 자기 터널 접합 유형이다. 레이어(52)가 비자기 물질로 만들어질 때, 상기 두께는 10nm보다 적고 바람하게는 5nm보다 적으며, 레이어(52)가 유전체일 때, 상기 두께는 5nm보다 적고 바람직하게는 3nm보다 적다.자기저항 신호는 자기 터널 접합 유형 구조에 훨씬 강력하기 때문에 그들이 선호하는 구조이다. 마찬가지로, 자기저항 신호를 최적화하기 위해, 각 상황, 선호하는 구성은 레이어(53)의 자성에 평행 또는 역 평행이거나 레이어(58)의 자성에 선형 순서이다.
도2a 및 도2b, A, B, C 는 세 가지 전기적인 접합 터미널들을 지정한다. 기록 단계 동안, 전류는 터미널(A 및 B)(또는 동일한 방식의 전압은 흐르는 전류를 생성하기 위해 상기 터미널들 사이에 적용됨)에 주입된다. 전류는 자기 레이어(53)을 통해 흐르고 영역 자성(위에 언급한 I.M.　Miron외 의 논문을 참조)이 동작하는 Rashba 필드 및 s-d 상호 관계 때문에 상기 레이어에서 유효 자기장이 생성한다. 적용 외부 필드와 함께 유효 필드(또는 스핀-궤도 필드)가 가능하게 하고, 본 발명에 따라 두 가지 안정적인 자성 구성을 분리하는 에너지 장벽을 감소 활용하여 자성을 조작한다. 만약 자기장이 자성 방향에 반대 방향으로 적용되면 자성은 역전한다. 레이어(52)가 유전체를 포함할 때, 측면으로 주입되는 전류는 상기 레이어를 통해 흐르지 못하고 손실을 줄 수 없다.
저장된 정보는, 일반적으로 레이어(53)의 자성 방향은 터미널(C 및 B)(또는 동일한 방식인 터미널 C 및 A) 사이에서 전류(몇 ㎂ 내지 몇 십 ㎂ 의 터미널 접합)의 낮은 값을 주입하여 터널 접합 유형 구조 및 스핀-밸브 유형 구조를 둘 다 독출하고, 상기 터미널들 사이에 전압을 측정한다; 그렇지 않으면, 터미널(C 및 B)(또는 동일한 방식인 터미널(C 및 A)) 사이의 일정한 전압을 적용하며, 모든 경우에 문제가 있는 터미널 사이의 저항을 측정할 수 있는 만큼 상기 터미널 사이에 흐르는 전류를 측정한다.
저항은 참조 레이어(58)의 평행 또는 역 평행인 자성 방향(56)에 따라 서로 다른 값을 포함한다. 독출 전류는 터널 장벽(레이어(52)가 유전체일 때)이 손실이 없도록 낮은 값을 포함한다.
메모리 구조의 예는 도2a 및 도2b의 구조를 구현하면 전류를 전달하여 필드 라인에 의해 적용된 자기장이 생성하기 위해 관련된 도3b 및 도3d에 도3a 내지 도3d에 참조하여 아래와 같이 설명되어 있다.
도3a 내지 도3d는 설명된 경우를 이용하여 메모리가 가능한 구조를 도시한다.
두 비자기층(91 및 92) (도1a 내지 도1f에 레이어(12 및 14) 및 도2a 및 도2b에 레이어(52 및 54)에 포함)사이에 끼어있는 수직 자성(97)과 함께 자기층(90)도 도시될 수 있다.
여기, 단순화하기 위해, 레이어(91)는 레이어(12 또는 52) 및 자기 및 비자기 레이어들,
레이어(90)의 자성은 하단 전극(92)에 흐르는 전류 및 자성 축의 화살표(96)에 따른 원하는 여러 자기장 및 레이어(90)에 자성을 전환하기 위한 방향이 역전된다.
상기 작업을 수행하려면, 제2 비자기층은 전류 피드 트랙(current feed track)의 형태에 상기 예제에서 구조화된 샌드위치(92)를 포함한다.
예를 들면, 상기 트랙은 레이어(92)은 하단에 위치한 다른 물질의 다른층에 의해 포함될 수 있다. 전류 주입은 트랜지스터로 제어된다.
두 가지 경우가 예제로 사용된다. 제 1 경우, 두 트랜지스터(93a 및 93b)는 전압 Vdd 에 접지 및 다른 하나에 연결하고 있는 자유 터미널들과 함께 스위치처럼 사용되고, 전압 Vdd 은 흐름에 선택된 값의 전류를 생성하기 위해 선택된다.
제2 경우, 하나의 트랜지스터(93a)는 사용되고 트랙(92)의 다른쪽 끝은 일정한 전압에 연결되어 있다.
그것은 전류 흐름 방향이 동작 방법(mechanism)에 영향을 미치지 않고, 전류 흐름 방향에 관계없는 장벽은 동일한 방식에서 감소되는 것을 관찰할 수 있다.
두 가지 작동 방법은 따라서 가능하다:
대칭 동작
트랙은 예를 들면 트랜지스터(93a)은 (95)의 트랙(92) 끝 부분에 연결된 다른 트랙이 접지(또는 Vdd)에 연결되는 동안 전압 Vdd 또는 접지에 연결된다. 상기 구조는 다음 구성보다 생성되는 전류가 더 클 수 있다.
비대칭 동작 (선호)
(98)의 트랙(92) 끝 부분에 연결된 트랙은 중간 전위에 연결되고, 예를 들면, Vdd/2 동안 트랜지스터(93a)에 연결된 트랙은 원하는 전류 방향에 따라 전위 Vdd 또는 접지를 한다. 상기 구성은 상기 설명된 구성보다 생성되는 전류를 적게 할 수 있다. 본 발명은 영역의 기록 모드에서 기록 전류를 주입할 수 있고, 상기 기술에 사용된 영역보다 더 적게 할 수 있고, 상기 기록 전류는 장치 작동하는데 충분하다. 상기 실시예에서, 동작 소비는 전기적으로 줄이 수 있다.
상기 설명된 경우는 자성을 전환한 적용된 자기장이다. 자기장(96)은 자성 방향에 가변적 및 평행한 방향이어야 한다.하나의 가능한 실시예는 도3b 및 도3d에 도시된다. 자기장은 스택의 양쪽에 위치하는 두 필드 라인(field lines)(98a 및 98b)에 의해 생성된다. 전류가 상기 라인들에 흐를 때, 자기장은 자기장(90)에서 레이어들에 수직으로 생성된다. 특정 배열에서는 상기 필드 라인 중 하나를 생략할 수 있다. 예를 들면, 라인(98b) 및 오직 하나를 사용한다. 상기 라인들은 예를 들면 나노공정(nanofabricating) 단계 동안 전도 필름들(conductive films)을 형성하는 구현될 수 있다.
도 4는 2 차원 메모리 소자 배열을, 예를 들어서, 터널 접합을 갖는, 형성하기 위한 통합 전기도의 실시예를 도시한 도면이다. 레이어들의 평면에 수직인 자기장을 적용하기 위한 장치는 선 116, 116 ', 116 '', 등으로, 예를 들어서 현재 라인으로, 표시되고, 여기서 "0" 또는 "1"로 작성하려고 하는 사실에 의존하면서, 삽입된 전류의 방향은 상측 방향으로 또는 하측 방향으로 지향될 수 있는 (즉, 레이어의 면에 수직인 일 방향 또는 다른 방향에서) 자기장의 방향을 준다.
필드 라인은, 예를 들어서 116은, 기록 전류의 펄스 동안에 필드 펄스들을 생성하는 것을 허용한다. 상기 필드는 모든 라인의 메모리 포인트들에 적용된다. 상기 기록 전류가 동시에 삽입되는 이러한 라인의 메모리 포인트만이 기록될 수 있다.
일 방향에서, 2차원 배열를 형성하면서 트랜지스터(1131, 1132, 1133, 113'1, 113'2, 113'3, 1131'', 113'' 2 등 ...) 및 복합 비트 라인들(1121, 1122, 1123, ...)에 연결된 비트 라인들 또는 디지털 라인(1111, 1112, 1113, ... 등)들이 있다.
수직 방향에서, 단어 라인을 형성하는 트랜지스터(1131, 1132, 1133, 113'1, 113'2, 113'3, 113''1, 113''2, ... 등) 게이트들(gates)의 제어 트랙들(control track)(110, 110 ', 110'', ...)이 있다.
벤치 마크(1141, 1142, 1143, 1141', 1142', 1143', 등 ...)은 터널 접합(또는 스핀-밸브)를 포함하는 본 발명에 따른 스택을 개략적으로 지정한다. 터널 접합 또는 스핀-밸브는 기록 단계 동안에 레이어의 면에 수직한 전류에 의해 교차되지 않고, 읽기 단계 동안에 레이어의 면에 수직한 전류에 의해 교차된다.
특성 포인트들인 A, B 및 C가 보고 된다. 그것들은 도 2a 및 도 2b, 3c, 3d(단일 트랜지스터와 함께 장착함)에 도시된 것들과 연관된다.
포인트 A 는 트랜지스터(1131, 1132, 1133, 113'1, 113'2, 등....)의 소스에 연결된다.
포인트 B는 복합 비트 라인(1121, 1122, 1123, ... 등)에 연결되고, 포인트 C는 바이어스 라인(115, 115', 등 ....)에 연결된다. 트랜지스터(1131, 1132, 1133, 113'1, 113'2, ...)의 드레인(drains) D는 비트 라인(1111, 1112, 1113, ...등)에 연결된다.
스택(1141, 1142, ... 등)의 바닥은 그의 자화가 기록 전류에 의해 변경되는 레이어이다.
소스와 트랜지스터의 드레인은 교체될 수 있다. 그래서, 트랜지스터의 소스는 비트 라인(1111, 1112, 1113, 등 ...)에 연결될 수 있고 드레인 D는 포인트 A에 연결될 수 있다.
메모리 포인트, 예를 들어 (1141)의 기록 단계에서, 비트 라인(1111) 및 상기 메모리 포인트와 연결된 복합 비트 라인(1121)은 기록 전류의 생성을 허여하기 위해서 전술된 균형 잡힌 작업의 경우에서 전압 Vdd (또는 접지) 및 접지(또는 전위 Vdd )로 이동되어 진다. 다른 메모리 포인트와 관련된 다른 비트 라인(1112 등 ...) 및 복합 비트 라인(1122 ... 등)은 운영 중지 상태이다. 관련 단어 라인(110)은 트랜지스터 (1131)(이전에 언급된 도면의 트랜지스터 73a 또는 83a에 해당)의 폐쇄를 제어하고,트랜지스터 1131을 통해 기록 전류의 흐름을 허여하기 위해 필요한 전위로 이동되어 진다.
동시에 펄스는 메모리 포인트(1141)에 관한 필드 라인(116) 교차한다. 필드 라인(116, 116 ', 116'')은 예를 들어서 98a 및 98b (도 3b 및 3d)와 같은 한 쌍의 줄로 구성될 수 있다.
따라서, 기록 전류는 포인트 A 및 B를 통해서 통과한다. 이러한 소자만을 기록하기 위해서, 다른 워드 라인(110 ', 110'등)은 트랜지스터를 여는 전위로 이동되어 진다. 어떤 기록 전류도 그것의 레이어의 평면에 수직한 터널 접합 또는 스핀-밸브 타입의 스택을 교차하지 않고, 그것은 그것을 손상시키는 것을 감수할 것이다. 이를 위해, 스택의 포인트 C에 연결된 바이어스 라인(115, 115 '등 ...)이 기록 단계에서 운영 중지(또는 개방) 된다.
읽기 단계에서, 예를 들어서 메모리 위치 (1141)의 "복합 비트 라인(conjugated bit line)" 상기 메모리와 관련된 (1121)이 열리고, 다른 복합 비트 라인 "1122, 등..."을 통해 순환할 수 있는 전류를 방지합니다. 메모리 소자과 관련된 바이어스 라인(115)은 모든 다른 양극화 라인(115' 등...)이 연결이 끊어졌을 동안 터널 접합 또는 스핀-밸브에서 (약한)독출 전류의 흐름을 허용하는 가능성을 가지고 있다. 워드 라인(word line)과 관련된 (110)은 트랜지스터(1131)를 닫을 수 있는 가능성을 가지고 전류는 포인트(C 및 A) 사이의 터널 접합 또는 스핀-밸브를 통해서 통과할 수 있다. 상기 터널 접합 또는 상기 스핀-밸브를 독출만 하기 위해서, 다른 워드 라인(110' 등...)을 열린다. 터널 접합의 경우, 독출은 다음 예를 수행할 수 있다. 종래 기술에 따르면, 비교하여, 참조 전류에서 연결을 통해 전류 흐름을 증폭하는 수단이다. 스택의 평면에 수직으로 흐르는 상기 낮은 전류 밀도의 독출 전류는 상기 독출 단계 동안 연결을 기록할 수 있지 않다. 절차는 스핀-밸브의 경우와 동일하다.
12, 52, 91: 제1 외부층 13, 53, 90: 중앙층
14, 54, 92: 제2 외부층 14', 54' 92': 추가 두께
15, 55: 기판 16, 56: 자성 방향
17, 57: 적용된 자기장 방향 93a, 93b: 트랜지스터

Claims (19)

  1. 기록 자기층을 보여주는 레이어들의 스택을 포함하는 기록가능 자기 소자에 있어서,
    상기 스택은 중앙층의 평면에 수직인 자성 방향을 보여주는 적어도 하나의 자기 물질인 중앙층(13, 53, 90)을 포함하고,
    제1 외부층(12, 52, 91)은 제1 비자기 물질을 포함하고,
    제2 외부층(14, 54, 92)은 상기 제1 비자기 물질과 다른 제2 비자기 물질을 포함하고,
    적어도 상기 제2 비자기 물질은 전기적인 전도성이 있고,
    상기 중앙층은 제1 외부층 및 제2 외부층에 직접 접촉하여, 그 사이에 끼어 있으며,
    기록 단계 동안,
    상기 중앙층의 평면에 평행한 전류 흐름 방향에서 제2 외부층 및 상기 중앙층을 통해서, 기록 전류가 흐르게 하고; 및
    상기 중앙층의 평면에 수직인 자기장 방향에 따라 자기장을 부여함으로써,
    정보가 기록 자기층에 저장되는, 기록가능 자기 소자.
  2. 청구항 제1항에 있어서,
    상기 중앙층(13, 53, 90)은 0.1　nm 내지 5　nm의 범위 내에 있는 두께를 갖는 것을 특징으로 하는 기록가능 자기 소자.
  3. 청구항 제1항 또는 제2항에 있어서,
    상기 중앙층(13, 53, 90)은 FePt, FePd, CoPt, CoPd, GdCo, 및 TdFeCo 로 이루어진 군으로부터 선택된, 고유 수직 자기 이방성을 보여주는 자기 화합물을 포함하는 것을 특징으로 하는 기록가능 자기 소자.
  4. 청구항 제1항 또는 제2항에 있어서,
    상기 중앙층(13, 53, 90)은 인터페이스로 유도된 수직 자기 이방성을 보여주는 금속 또는 금속 합금을 포함하고, 상기 금속 또는 금속 합금은 Co, Fe, CoFe, Ni, CoNi 의 군으로부터 선택되는 것을 특징으로 하는 기록가능 자기 소자.
  5. 청구항 제1항 또는 제2항에 있어서,
    적어도 하나의 외부 전도층은 비자기 금속 즉, Pt, Pd, Cu, Au, Bi, Ir, Ru, W 또는 상기 금속들의 합금을 포함하는 것을 특징으로 하는 기록가능 자기 소자.
  6. 청구항 제5항에 있어서,
    상기 외부 전도층의 두께는 0.5　nm 내지 100　nm의 범위 내에 있는 것을 특징으로 하는 기록가능 자기 소자.
  7. 청구항 제1항 또는 제2항에 있어서,
    상기 제1 외부층은 SiOx, AlOx, MgOx, TiOx, TaOx, HfOx 같은 유전체 산화물 또는 SiNx, BNx 같은 유전체 질화물을 포함하는 것을 특징으로 하는 기록가능 자기 소자.
  8. 청구항 제7항에 있어서,
    상기 유전체 산화물 외부층의 두께는 0.5　nm 내지 200　nm 의 범위인 것을 특징으로 하는 기록가능 자기 소자.
  9. 청구항 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 외부층은 전기적으로 전도성이 있고 Pd, Cd, Cu, Au, Bi, Ir, Ru, W, 또는 이들 금속의 합금으로 이루어진 군 중 다른 둘로부터 선택된 비자기 금속 중 다른 하나로 구성된 것을 특징으로 하는 기록가능 자기 소자.
  10. 청구항 제1항 또는 제2항에 있어서,
    상기 전류는 104　A/cm2 내지 109　A/cm2 의 범위 내에 있는 전류 밀도를 보여주는 것을 특징으로 하는 기록가능 자기 소자.
  11. 청구항 제1항 또는 제2항에 있어서,
    상기 자기장은 0.002　T 내지 1　T 의 범위 내에 있는 값을 보여주는 것을 특징으로 하는 기록가능 자기 소자.
  12. 청구항 제1항 또는 제2항에 있어서,
    상기 제1 외부층(52)은 자기 물질의 독출층(58) 및 독출 전극(59)에 덮이는 것을 특징으로 하는 기록가능 자기 소자.
  13. 청구항 제12항에 있어서,
    제1 외부층(52)는 비자기 금속으로 만들어지고 스핀-밸브를 형성하기 위해 상기 중앙층(53), 상기 독출층(58) 및 상기 독출 전극(59)과 상호적으로 동작하는 것을 특징으로 하는 기록가능 자기 소자.
  14. 청구항 제12항에 있어서,
    제1 외부층(52)는 유전체이고, 자기 터널 접합을 형성하기 위해 상기 중앙층(53), 상기 독출층(58) 및 상기 독출 전극(59)과 상호적으로 동작하는 것을 특징으로 하는 기록가능 자기 소자.
  15. 청구항 제12항에 있어서,
    상기 제1 외부층(52)의 두께는 5nm보다 적고, 더 자세하게는 3nm보다 적은 것을 특징으로 하는 기록가능 자기 소자.
  16. 청구항 제1항 또는 제2항에 있어서,
    상기 제1 외부층 및 중앙층은 스터드를 형성하고 제2 외부층은 트랙을 형성하는 것을 특징으로 하는 기록가능 자기 소자.
  17. 청구항 제16항에 있어서,
    상기 제2 외부층은 상기 스터드 부분을 형성하는 추가 두께 영역을 포함하는 것을 특징으로 하는 기록가능 자기 소자.
  18. 기록가능 자기 장치에 있어서,
    상기 기록가능 자기 장치는 청구항 제16항에 따른 다수의 스터드를 포함하고,
    제2 외부층은 그것 내에 상기 스터드에 공통된 트랙을 포함하는 것을 특징으로 하는 기록가능 자기 장치.
  19. 기록가능 자기 장치에 있어서,
    상기 기록가능 자기 장치는 제1 외부층, 상기 중앙층 및 제2 외부층을 포함하고,
    상기 제2 외부층의 추가 두께 영역이 제17항에 따른 스터드를 형성하고,
    상기 기록가능 자기 장치는 상기 스터드 각각의 상기 중앙층 및 제2 외부층을 통해 전류를 주입하기 위해 상기 스터드의 제2 외부층 옆에 전기적 전도성 트랙과 함께 다수의 상기 스터드들을 포함하고,
    제2 외부층은 상기 전기적인 전도성 트랙의 물질과 다른 전기적인 전도성 물질로 만들어지는 것을 특징으로 하는 기록가능 자기 장치.
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