KR101769626B1 - 반도체 불휘발성 메모리 장치 - Google Patents
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Abstract
(과제) 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻는 것이다.
(해결 수단) 터널 영역을 갖는 반도체 불휘발성 메모리에 있어서, 터널 영역의 주위 부분은 파내려져 있고, 파내려진 드레인 영역에는, 공핍화 전극 절연막을 통하여, 터널 영역의 일부를 공핍화하기 위한 전위를 자유롭게 부여하는 것이 가능한 공핍화 전극을 배치한다.
(해결 수단) 터널 영역을 갖는 반도체 불휘발성 메모리에 있어서, 터널 영역의 주위 부분은 파내려져 있고, 파내려진 드레인 영역에는, 공핍화 전극 절연막을 통하여, 터널 영역의 일부를 공핍화하기 위한 전위를 자유롭게 부여하는 것이 가능한 공핍화 전극을 배치한다.
Description
본 발명은, 전자 기기에 이용되는 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치에 관한 것이다.
전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치의 기본이 되는 유닛은 메모리 셀이며, 기본적으로 이하와 같은 구성을 갖는다. 즉, P형 실리콘 기판 상에 채널 영역을 통하여 N형 소스 영역과 N형 드레인 영역이 배치되고, N형 드레인 영역 상의 일부에 터널 영역을 설치하고, 약 100Å 혹은 그 이하의 얇은 실리콘 산화막 혹은 실리콘 산화막과 실리콘 질화막의 복합막 등으로 이루어지는 터널 절연막을 통하여 플로팅 게이트 전극이 형성되고, 플로팅 게이트 전극 상에는 얇은 절연막으로 이루어지는 컨트롤 절연막을 통하여 컨트롤 게이트 전극이 형성되어 있고, 플로팅 게이트 전극은 컨트롤 게이트 전극과 강하게 용량 결합되어 있다. 플로팅 게이트 전극은 주위로부터 전기적으로 절연되어 있고, 그 내부에 전하를 장기간 축적해 둘 수 있다.
플로팅 게이트 전극 및 컨트롤 게이트 전극은 채널 영역 상에 연장 설치되어 있고, 채널 영역의 컨덕턴스는 플로팅 게이트 전극의 전위에 따라 변화한다. 따라서, 플로팅 게이트 전극 중의 전하량을 바꿈으로써 정보를 불휘발성으로 기억시킬 수 있다. 터널 영역을 겸한 드레인 영역에 컨트롤 게이트에 대하여 약 15V 이상의 전위차를 부여함으로써, 터널 전류를 발생시켜, 플로팅 게이트의 전자를 터널 영역의 터널 절연막을 통하여 드레인 영역으로 방출하거나, 반대로 플로팅 게이트 전극에 전자를 주입할 수 있다.
이와 같이 하여, 플로팅 게이트의 전하량을 변화시켜, 불휘발성 메모리로서 기능시킨다. 이러한 메모리 셀을 매트릭스형상으로 다수 배치하고, 메모리 어레이를 형성하여, 대용량의 반도체 불휘발성 메모리 장치를 얻을 수도 있다.
여기서, 특히 전자를 통과시키는 터널 절연막을 갖는 터널 영역은 중요하다. 한편으로 수십만회에 이르는 여러번의 메모리 정보의 고쳐쓰기를 가능하게 하고, 다른 한편으로 메모리 정보의 수십년에 걸치는 장기 보존(전하의 유지)의 요구에 대하여 지배적인 역할을 한다.
터널 영역 및 터널 절연막의 신뢰성 개선책으로서, 드레인 영역과 인접하여 불순물 농도가 상이한 터널 영역을 설치하여 고쳐쓰기 특성이나 유지 특성을 향상시키는 예도 제안되어 있다(예를 들면, 특허 문헌 1 참조).
그러나, 개선예와 같이 드레인 영역과 별도로 전용 터널 영역을 형성하는 반도체 장치에 있어서는, 점유 면적이 증대하여 반도체 장치의 비용 상승으로 연결되는 등의 문제점이 있다. 또한, 고쳐쓰기 특성이나 유지 특성에 현저하게 영향을 주는 터널 영역의 에지부에 대한 배려는 이루어지지 않았다. 여기서, 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻는 것을 과제로 한다.
상기 과제를 해결하기 위한 하나의 수단으로서, 본원 발명에 관련된 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치는,
제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에, 서로 간격을 두고 설치된 제2 도전형의 소스 영역과 드레인 영역과,
상기 소스 영역과 상기 드레인 영역의 사이의 상기 반도체 기판의 표면인 채널 형성 영역과,
상기 소스 영역과 상기 드레인 영역과 상기 채널 형성 영역 상에 게이트 절연막을 통하여 설치된 플로팅 게이트 전극과,
상기 플로팅 게이트 전극과 컨트롤 절연막을 통하여 설치된, 상기 플로팅 게이트 전극과 용량 결합해 있는 컨트롤 게이트 전극과,
상기 드레인 영역의 일부에 설치된 터널 영역과,
상기 터널 영역의 표면과 상기 플로팅 게이트 전극의 사이에 설치된 터널 절연막을 갖고,
상기 터널 영역의 주위 부분은 파내려져 있고, 파내려진 상기 드레인 영역에는, 공핍화 전극 절연막을 통하여, 상기 터널 영역의 일부를 공핍화하기 위한 전위를 자유롭게 바꾸는 것이 가능한 공핍화 전극이 배치되어 있는 것으로 했다.
전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치의 고쳐쓰기 특성이나 유지 특성에 현저하게 영향을 주는 터널 영역에 있어서, 결함이 생기기 쉬운 에지부로의 전계 집중의 방지, 커플링 레이쇼의 증대, 불량 개소의 제외가 가능해져, 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻을 수 있다.
도 1은 반도체 불휘발성 메모리 장치의 제1의 실시예를 나타내는 모식적 단면도이다.
도 2는 반도체 불휘발성 메모리 장치의 제1의 실시예를 나타내는 모식적 평면도이다.
도 3은 반도체 불휘발성 메모리 장치의 제1의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
도 4는 반도체 불휘발성 메모리 장치의 제2의 실시예를 나타내는 모식적 단면도이다.
도 5는 반도체 불휘발성 메모리 장치의 제2의 실시예를 나타내는 모식적 평면도이다.
도 6은 반도체 불휘발성 메모리 장치의 제2의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
도 7은 반도체 불휘발성 메모리 장치의 제3의 실시예를 나타내는 모식적 단면도이다.
도 8은 반도체 불휘발성 메모리 장치의 제3의 실시예를 나타내는 모식적 평면도이다.
도 9는 반도체 불휘발성 메모리 장치의 제3의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
도 2는 반도체 불휘발성 메모리 장치의 제1의 실시예를 나타내는 모식적 평면도이다.
도 3은 반도체 불휘발성 메모리 장치의 제1의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
도 4는 반도체 불휘발성 메모리 장치의 제2의 실시예를 나타내는 모식적 단면도이다.
도 5는 반도체 불휘발성 메모리 장치의 제2의 실시예를 나타내는 모식적 평면도이다.
도 6은 반도체 불휘발성 메모리 장치의 제2의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
도 7은 반도체 불휘발성 메모리 장치의 제3의 실시예를 나타내는 모식적 단면도이다.
도 8은 반도체 불휘발성 메모리 장치의 제3의 실시예를 나타내는 모식적 평면도이다.
도 9는 반도체 불휘발성 메모리 장치의 제3의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다.
이하에서는 도면을 참고로 발명을 실시하기 위한 다양한 형태를 실시예에 의거하여 설명한다.
<실시예 1>
반도체 불휘발성 메모리 장치의 제1의 실시예에 대하여, 도 1부터 도 3을 참조하여 설명한다.
도 1은, 반도체 불휘발성 메모리 장치의 실시예를 나타내는 모식적 단면도이다. 제1 도전형의 P형의 실리콘 기판(101) 표면에, 서로 간격을 두고 제2 도전형의 N형의 소스 영역(201)과 드레인 영역(202)이 설치되고, 소스 영역(201)과 드레인 영역(202)의 사이의 P형의 실리콘 기판(101) 표면인 채널 형성 영역과, 소스 영역(201)과 드레인 영역(202)과 채널 형성 영역의 위에는, 예를 들면 실리콘 산화막으로 이루어지는 두께 400Å의 게이트 절연막(301)을 통하여 폴리실리콘 등으로 이루어지는 플로팅 게이트 전극(501)이 설치되고, 플로팅 게이트 전극(501) 상에는, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 컨트롤 절연막(601)을 통하여 용량 결합된 폴리실리콘 등으로 이루어지는 컨트롤 게이트 전극(701)이 형성되어 있다. 여기서, 드레인 영역(202) 내의 터널 영역(801)의 표면은, 드레인 영역(202)의 표면보다도 드레인 영역(202) 내부측으로 파내려진 위치에 오도록 설정되어 있고, 터널 영역(801)의 표면에는 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 터널 절연막(401)이 설치되어 있다.
터널 영역(801)의 주위의 드레인 영역(202)은 표면으로부터 파내려져 있고, 파내려진 드레인 영역(202)에는, 게이트 절연막(301)보다도 막 두께가 두껍고, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 공핍화 전극 절연막(302)을 통하여, 터널 영역(801)의 일부를 공핍화하기 위한 전위를, 자유롭게 부여하는 것이 가능한 폴리실리콘 등으로 이루어지는 공핍화 전극(971)이 배치되어 있다.
도 2는, 반도체 불휘발성 메모리 장치의 실시예를 나타내는 모식적 평면도이다. 도 1에 나타낸 실시예를 상측으로부터 평면적으로 본 도면이다.
도 2에 나타내는 바와같이, 공핍화 전극(971)은 4개로 분할되어 터널 영역(801)의 주위에 공핍화 전극 절연막(302)을 통하여 배치되어 있다. 도시하지 않지만, 4개로 나뉘어진 공핍화 전극(971)은, 각각 독립된 전압을 인가할 수 있도록 전기적으로 접속되어 있다. 공핍화 전극(971)을 소정의 전위로 설정함으로써, 공핍화 전극(971) 측면의 터널 영역(801)을 공핍화하여 공핍층을 형성할 수 있다. 공핍층은 공핍화 전극(971)에 인가된 전압에 의한 전계에 따라, 터널 절연막(401) 하면의 터널 영역(801)에도 형성된다. 분할된 공핍화 전극(971)의 인가 전압에 의해, 터널 절연막(401) 하면의 터널 영역(801)에 형성된 공핍층의 폭이나 깊이를 자유롭게 컨트롤할 수 있다. 도 2에서는, 공핍화 전극(971)을 4개로 분할한 예를 나타냈는데, 본 발명은 이 수에 제한되는 것이 아니라, 경우에 따라서는, 전체를 일괄된 1개의 공핍화 전극(971)으로 형성해도 되고, 보다 많은 개수로 분할해도 된다.
도 3은, 반도체 불휘발성 메모리 장치의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다. 공핍화 전극(971)에 높은 전압을 인가한 상태를 나타낸 것으로, 공핍화 전극(971) 측면의 터널 영역(801) 및 드레인 영역(202)에는 공핍층(251)이 형성되어 있다. 그리고, 공핍층(251)은, 터널 절연막(401)의 하면에도 형성되어, 터널 영역(801)을 좁히고 있다.
데이터 고쳐쓰기 동작에 있어서는, 터널 영역(801)의 에지부를 공핍층(251)이 커버하므로, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 높은 전압을 건 경우에도, 터널 영역(801)의 에지부에서는 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 큰 전계가 발생하지 않고 끝나, 실질적인 터널 절연막(401)의 두께가 증가한 것과 등가 구조로 되므로, 가장 스트레스가 많이 걸리는 터널 영역의 에지부에서의 전계 집중을 방지할 수 있어, 터널 절연막(401)의 신뢰성을 향상시키고, 보다 많은 데이터 고쳐쓰기 회수나 보다 긴 데이터 유지 시간을 달성할 수 있다.
또한, 공핍화 전극(971)을 복수 배치하고, 전위를 각각 자유롭게 설정함으로써, 터널 영역(801)에 있어서의 공핍층(251)의 확대를 자유롭게 제어하는 것이 가능해져, 터널 절연막(401)을 통하여 터널 영역(801)과 플로팅 게이트 전극(501)의 사이에 전자를 실질적으로 주고받는 터널링 영역을 좁히거나, 임의의 위치에 설정할 수 있다. 이에 따라, 전술의 터널 영역(801)의 에지부를 회피하는 것을 비롯해, 터널링 영역의 면적을 축소함으로써, 플로팅 게이트 전극(501)과 컨트롤 게이트 전극(701)의 사이의 용량과, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이의 용량의 비인 커플링 레이쇼를 증대시키는 것이 가능해져, 데이터 고쳐쓰기 동작에 요하는 인가 전압을 감소시킬 수 있다.
또한, 터널 절연막(401)에 결함 등이 생겼을 때에는, 그 부분을 터널링 영역으로부터 제거하는 것도 가능하고, 메모리 셀을 수복할 수 있는 기능을 갖추게도 된다.
도 3의 예에서는, 터널 영역(801)의 양측 방향으로부터 공핍화 전극 절연막(302)을 통하여 공핍화 전극(971)에 높은 전압을 인가하여 공핍층(251)을 성장시켜 터널링 영역을 좁히는 예를 나타냈다. 한쪽측의 공핍화 전극(971)에만 고전압을 인가함으로써 터널 영역(801)의 한쪽측 방향으로부터만 공핍층(251)을 성장시키는 것도 가능하다.
이와 같이, 원하는 커플링 레이쇼의 확보나, 터널 절연막(401)의 결함부를 피하는 등의 목적에 따라, 필요한 위치의 공핍화 전극(971)에 소정의 전압을 인가함으로써, 공핍층(251)을 성장시켜, 터널링 영역의 면적이나 위치를 자유롭게 규정할 수 있다.
또한, 공핍화 전극(971)과 플로팅 게이트 전극(501)은, 폴리실리콘 등의 일반적인 반도체 장치의 제조에 폭넓게 이용되는 동일한 재료에 의해 형성되어 있으므로, 제조 공정이 용이하다. 또한 공핍화 전극(971)과 터널 영역(801) 및 드레인 영역(202)의 사이에 형성된 공핍화 전극 절연막(302)의 막 두께는, 게이트 절연막(301)의 막 두께 이상으로 되어 있으므로, 공핍화 전극(971)과 터널 영역(801) 혹은 드레인 영역(202)의 사이에 최대 인가 전압이 되는 전압이 인가된 경우에도, 공핍화 전극 절연막(302)이 파괴되거나 열화하지 않아 양호한 특성을 유지할 수 있다.
또한, 터널 절연막(401), 컨트롤 절연막(601), 혹은 공핍화 전극 절연막(302)의 적어도 1개는, 실리콘 산화막과 실리콘 질화막의 복합막으로서 신뢰성을 향상시키고 있다.
이상 설명한 대로, 본 발명에 의한 실시예에 의하면, 고쳐쓰기 특성이나 유지 특성에 현저하게 영향을 주는 터널 영역(801)을 드레인 영역(202)의 표면으로부터 내부로 들어간 영역에 형성하여, 터널 영역(801)의 표면에 형성되는 터널 절연막(401)의 막질을 향상시키거나, 결함이 생기기 쉬운 에지부로의 전계 집중을 방지하거나, 커플링 레이쇼를 증대시키거나, 불량 개소를 제거하는 것이 가능해진다. 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻을 수 있다.
또한, 터널 절연막(401)은, 드레인 영역(202)의 표면으로부터 드레인 영역(202)의 내부로 파내려진 면에 형성되어 있으므로, 반도체 기판 표면의 결함이 많은 영역을 피하고, 반도체 기판 내부의 결정성이 좋고, 결함이 적은 영역을 이용하여 형성되게 된다. 이에 따라, 터널 절연막의 신뢰성을 더욱 향상시켜, 데이터 고쳐쓰기 회수나, 데이터 유지 시간을 개선할 수 있다.
<실시예 2>
반도체 불휘발성 메모리 장치의 제2의 실시예에 대해서, 도 4부터 도 6을 참조하여 설명한다.
도 4는, 반도체 불휘발성 메모리 장치의 실시예를 나타내는 모식적 단면도이다. 제1 도전형의 P형의 실리콘 기판(101) 표면에, 서로 간격을 두고 제2 도전형의 N형의 소스 영역(201)과 드레인 영역(202)이 설치되고, 소스 영역(201)과 드레인 영역(202)의 사이의 P형의 실리콘 기판(101) 표면인 채널 형성 영역과, 소스 영역(201)과 드레인 영역(202)과 채널 형성 영역의 위에는, 예를 들면 실리콘 산화막으로 이루어지는 두께 400Å의 게이트 절연막(301)을 통하여 폴리실리콘 등으로 이루어지는 플로팅 게이트 전극(501)이 설치되고, 플로팅 게이트 전극(501) 상에는, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 컨트롤 절연막(601)을 통하여 용량 결합한 폴리 실리콘 등으로 이루어지는 콘트롤 게이트 전극(701)이 형성되어 있다. 드레인 영역(202) 내의 터널 영역(801) 상에는, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 터널 절연막(401)이 설치되어 있다.
터널 절연막(401) 상에는 플로팅 게이트 전극(501)이 배치되어 있고, 게이트 절연막(301)과 플로팅 게이트 전극(501)의 사이이며, 터널 절연막(401)의 바로 위에 해당되는 플로팅 게이트 전극(501)의 주위에는, 게이트 절연막(301)보다도 막 두께가 두껍고, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 공핍화 전극 절연막(302)을 통하여, 터널 영역(801)의 일부를 공핍화하기 위한 전위를 자유롭게 바꾸는 것이 가능한 폴리 실리콘 등으로 이루어지는 공핍화 전극(971)이 배치되어 있다.
도 5는, 반도체 불휘발성 메모리 장치의 제2의 실시예를 나타내는 모식적 평면도이다. 도 4에 나타낸 실시예를 상측으로부터 평면적으로 본 도면이다.
도 5에 도시하는 바와같이, 공핍화 전극(971)은 4개로 분할되어 터널 절연막(401) 상의 플로팅 게이트 전극(501)의 주위에 터널 절연막(401)을 둘러싸도록, 공핍화 전극 절연막(302)을 통하여 배치되어 있다. 도시하지 않지만, 4개로 나누어진 공핍화 전극(971)은, 각각 독립된 전압을 인가할 수 있도록 전기적으로 접속되어 있고, 공핍화 전극(971)을 소정의 전위로 설정함으로써, 공핍화 전극(971) 하면의 드레인 영역(202)의 표면 영역을 공핍화하여 공핍층을 형성할 수 있다. 공핍층은 공핍화 전극(971)에 인가된 전압에 의한 전계에 따라, 터널 절연막(401) 하면의 터널 영역(801)으로도 돌아들어가 형성된다. 분할된 공핍화 전극(971)의 인가 전압에 의해, 하면에 위치하는 드레인 영역(202) 및 터널 절연막(401) 하면의 터널 영역(801)에도 돌아들어가 형성된 공핍층의 폭이나 깊이를 자유롭게 컨트롤할 수 있다. 도 5에서는, 공핍화 전극(971)을 4개로 분할한 예를 나타냈는데, 본 발명은 이 수에 제한되는 것은 아니고, 경우에 따라서는, 전체를 일괄한 1개의 공핍화 전극(971)으로 형성해도 되고, 보다 많은 개수로 분할해도 된다.
도 6은, 반도체 불휘발성 메모리 장치의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다. 공핍화 전극(971)에 높은 전압을 인가한 상태를 나타낸 것으로, 공핍화 전극(971) 하면의 터널 절연막(401) 근방의 드레인 영역(202)의 표면에는 공핍층(251)이 형성되어 있다. 그리고, 공핍층(251)의 일부는, 터널 절연막(401)의 하면으로도 돌아들어가, 터널 영역(801)을 좁히고 있다.
데이터 고쳐쓰기 동작에 있어서는, 터널 영역(801)의 에지부를 공핍층(251)이 커버하므로, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 높은 전압을 건 경우에도, 터널 영역(801)의 에지부에서는 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 큰 전계가 인가되지 않고 끝나, 실질적인 터널 절연막(401)의 두께가 증가한 것과 등가인 구조로 되므로, 가장 스트레스가 많이 걸리는 터널 영역의 에지부에서의 전계 집중을 방지할 수 있고, 터널 절연막(401)의 신뢰성을 향상시켜, 보다 많은 데이터 고쳐쓰기 회수나 데이터 유지 시간을 달성할 수 있다.
또한, 공핍화 전극(971)을 복수 배치하고, 전위를 각각 자유롭게 설정함으로써, 터널 영역(801)에 있어서의 공핍층(251)의 확대를 자유롭게 제어하는 것이 가능해져, 터널 절연막(401)을 통하여 터널 영역(801)과 플로팅 게이트 전극(501)의 사이에서 전자를 실질적으로 주고받는 터널링 영역을 좁히거나, 임의의 위치에 설정할 수 있다. 이에 따라, 전술의 터널 영역(801)의 에지부를 회피하는 것을 비롯해, 터널링 면적을 축소함으로써, 플로팅 게이트 전극(501)과 컨트롤 게이트 전극(701)의 사이의 용량과, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이의 용량의 비인 커플링 레이쇼를 증대시키는 것이 가능해져, 데이터 고쳐쓰기에 요하는 인가 전압을 감소시킬 수 있다.
또한, 터널 절연막(401)에 결함 등이 생겼을 때에는, 그 부분을 터널링 영역으로부터 제거하는 것도 가능하고, 메모리 셀을 수복할 수 있는 기능을 갖추게도 된다.
도 6의 예에서는, 터널 절연막(401)의 양측 방향으로부터 공핍화 전극(971)에 높은 전압을 인가하여 공핍층(251)을 성장시켜 터널링 영역을 좁히고 있는 예를 나타냈는데, 한쪽측의 공핍화 전극(971)에만 고전압을 인가함으로써 터널 절연막(401)의 한쪽측 방향으로부터만 공핍층(251)을 성장시키는 것도 가능하다.
이와 같이, 원하는 커플링 레이쇼의 확보나, 터널 절연막(401)의 결함부를 피하는 등의 목적에 따라, 필요한 위치의 공핍화 전극(971)에 소정의 전압을 인가함으로써, 공핍층(251)을 성장시켜, 터널링 영역의 면적이나 위치를 자유롭게 규정할 수 있다.
또한, 공핍화 전극(971)과 플로팅 게이트 전극(501)은, 폴리실리콘 등의 일반적인 반도체 장치의 제조에 폭넓게 이용되는 동일한 재료에 의해 형성되어 있으므로, 제조 공정이 용이하다. 또한 공핍화 전극(971)과 플로팅 게이트 전극(501)의 사이에 형성된 공핍화 전극 절연막(302)의 막 두께는, 게이트 절연막(301)의 막 두께 이상으로 되어 있으므로, 공핍화 전극(971)과 플로팅 게이트 전극(501)의 사이에 최대 인가 전압이 되는 전압이 인가된 경우에도, 공핍화 전극 절연막(302)이 파괴되거나 열화하지 않아 양호한 특성을 유지할 수 있다.
또한, 터널 절연막(401), 컨트롤 절연막(601), 혹은 공핍화 전극 절연막(302)의 적어도 1개는, 실리콘 산화막과 실리콘 질화막의 복합막으로서 신뢰성을 향상시키고 있다.
이상 설명한 대로, 본 발명에 의한 실시예에 의하면, 고쳐쓰기 특성이나 유지 특성에 현저하게 영향을 주는 터널 영역(801)의 결함이 생기기 쉬운 에지부로의 전계 집중을 방지하거나, 커플링 레이쇼를 증대시키거나, 불량 개소를 제거하는 것이 가능해진다. 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻을 수 있다.
<실시예 3>
반도체 불휘발성 메모리 장치의 제3의 실시예에 대하여, 도 7부터 도 9를 참조하여 설명한다.
도 7은, 반도체 불휘발성 메모리 장치의 실시예를 나타내는 모식적 단면도이다. 제1 도전형의 P형의 실리콘 기판(101) 표면에, 서로 간격을 두고 제2 도전형의 N형의 소스 영역(201)과 드레인 영역(202)이 설치되고, 소스 영역(201)과 드레인 영역(202)의 사이의 P형의 실리콘 기판(101) 표면인 채널 형성 영역과, 소스 영역(201)과 드레인 영역(202)과 채널 형성 영역의 위에는, 예를 들면 실리콘 산화막으로 이루어지는 두께 400Å의 게이트 절연막(301)을 통하여 폴리 실리콘 등으로 이루어지는 플로팅 게이트 전극(501)이 설치되고, 플로팅 게이트 전극(501) 상에는, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 컨트롤 절연막(601)을 통하여 용량 결합된 폴리실리콘 등으로 이루어지는 컨트롤 게이트 전극(701)이 형성되어 있다. 여기서, 드레인 영역(202) 내의 터널 영역(801) 상에는, 실리콘 산화막이나 실리콘 질화막 혹은 이들 복합막 등으로 이루어지는 터널 절연막(401)이 설치되어 있다.
터널 절연막(401) 상에는 플로팅 게이트 전극(501)이 배치되어 있고, 터널 영역(801)의 근방에는 드레인 영역(202) 및 터널 영역(801)의 일부에 공핍층을 발생시키기 위한, 전위를 자유롭게 설정 가능한 P형의 높은 불순물 농도 영역(922)이 형성되어 있다.
도 8은, 반도체 불휘발성 메모리 장치의 실시예를 나타내는 모식적 평면도이다. 도 7에 나타낸 실시예를 상측으로부터 평면적으로 본 도면이다. 드레인 영역(202) 내의 드레인 영역(801)의 주위에는 P형의 높은 불순물 농도 영역(922)이 4개로 분할되어 터널 절연막(401)을 둘러싸도록 배치되어 있다. 4개로 나누어진 P형의 높은 불순물 농도 영역(922)은, 각각 독립된 전압을 인가할 수 있도록 전기적으로 접속되어 있고, P형의 높은 불순물 농도 영역(922)을 소정의 전위로 설정함으로써, P형의 높은 불순물 농도 영역(922) 하면의 드레인 영역(202)뿐만 아니라 터널 절연막(401)의 하면의 터널 영역(801)도 공핍화하여 공핍층을 형성할 수 있다. 공핍층은 P형의 높은 불순물 농도 영역(922)에 인가된 전압에 따라 형성된다. 분할된 P형의 높은 불순물 농도 영역(922)의 인가 전압에 의해, P형의 높은 불순물 농도 영역(922) 하면의 드레인 영역(202) 및 터널 절연막(401) 하면의 터널 영역으로도 돌아들어가 형성된 공핍층의 폭이나 깊이를 자유롭게 컨트롤할 수 있다.
여기서, P형의 높은 불순물 농도 영역(922)의 불순물 농도는 1입방 센티미터당, 1019atms 이상이며, 또한, 드레인 영역(202)의 터널 영역(801)의 불순물 농도는 1입방 센티미터당, 1017atms 이하이며, 2자리수 이상의 불순물 농도차가 있기 때문에 공핍층은 P형의 높은 불순물 농도 영역(922) 내로는 거의 신장하지 않고, 그 대부분의 폭이 드레인 영역(202) 및 터널 영역(801)측으로 신장하게 된다. 따라서, P형의 높은 불순물 농도 영역(922)에 인가된 전압은 드레인 영역(202) 및 터널 영역(801)측에의 공핍층의 형성, 성장에 유효하게 작용한다.
도 8에서는, P형의 높은 불순물 농도 영역(922)을 4개로 분할한 예를 나타냈는데, 본 발명은 이 수에 제한되는 것은 아니고, 경우에 따라서는, 전체를 일괄된 형상의 1개의 P형의 높은 불순물 농도 영역(922)으로 형성해도 되고, 반대로 보다 많은 개수로 분할해도 된다.
도 9는, 반도체 불휘발성 메모리 장치의 실시예에 있어서, 공핍층이 형성된 상태를 나타내는 모식적 단면도이다. P형의 높은 불순물 농도 영역(922)에 높은 전압을 인가한 상태를 나타낸 것으로, P형의 높은 불순물 농도 영역(922) 하면의 드레인 영역(202)에는 공핍층(251)이 형성되어 있다. 그리고 동시에, 공핍층(251)의 일부는, 터널 절연막(401)의 하면으로도 돌아들어가, 터널 영역(801)을 좁히고 있다.
본 발명의 실시예에 의하면, 데이터 고쳐쓰기 동작에 있어서는, 터널 영역(801)의 에지부를 공핍층(251)이 커버하고, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 높은 전압을 건 경우에도, 터널 영역(801)의 에지부에서는 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이에 큰 전계가 인가되지 않고 끝나, 실질적인 터널 절연막(401)의 두께가 증가한 것과 등가의 구조로 되기 때문에, 가장 스트레스가 많이 걸리는 터널 영역의 에지부에서의 전계 집중을 방지할 수 있어, 터널 절연막(401)의 신뢰성을 향상시키고, 보다 많은 데이터 고쳐쓰기 회수나 데이터 유지 시간을 달성할 수 있다.
또한, P형의 높은 불순물 농도 영역(922)을 복수 배치하고, 전위를 각각 자유롭게 설정함으로써, 터널 영역(801)에 있어서의 공핍층(251)의 확대를 자유롭게 제어하는 것이 가능해져, 실질적으로 터널 절연막(401)을 통하여 터널 영역(801)과 플로팅 게이트 전극(501)의 사이에 전자를 주고받는 터널링 영역을 좁히거나, 임의의 위치에 설정할 수 있다. 이에 따라, 전술의 터널 영역(801)의 에지부를 회피하는 것을 비롯해, 터널링 면적을 축소함으로써, 플로팅 게이트 전극(501)과 컨트롤 게이트 전극(701)의 사이의 용량과, 플로팅 게이트 전극(501)과 드레인 영역(202)의 사이의 용량의 비인 커플링 레이쇼를 증대시키는 것이 가능해져, 데이터 고쳐쓰기에 요하는 인가 전압을 감소시킬 수 있다.
또한, 터널 절연막(401)에 결함 등이 생겼을 때에는, 그 부분을 터널링 영역으로부터 제거하는 것도 가능하고, 메모리 셀을 수복할 수 있는 기능을 갖추게도 된다.
도 9의 예에서는, 터널 절연막(401)의 양측 방향으로부터 P형의 높은 불순물 농도 영역(922)에 높은 전압을 인가하여 공핍층(251)을 성장시켜 터널링 영역을 좁히고 있는 예를 나타냈는데, 한쪽측의 P형의 높은 불순물 농도 영역(922)에만 고전압을 인가함으로써 터널 절연막(401)의 한쪽측 방향으로부터만 공핍층(251)을 성장시키는 것도 가능하다.
이와 같이, 원하는 커플링 레이쇼의 확보나, 터널 절연막(401)의 결함부를 피하는 등의 목적에 따라, 필요한 위치의 P형의 높은 불순물 농도 영역(922)에 소정의 전압을 인가함으로써, 공핍층(251)을 성장시켜, 터널링 영역이나 그 면적을 자유롭게 규정할 수 있다.
또한, 터널 절연막(401) 혹은 컨트롤 절연막(601)의 적어도 1개는, 실리콘 산화막과 실리콘 질화막의 복합막으로 하여 신뢰성을 향상시키고 있다.
이상 설명한 대로, 본 발명에 의한 실시예에 의하면, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치에 있어서의 고쳐쓰기 특성이나 유지 특성에 현저하게 영향을 주는 터널 영역(801)의 결함이 생기기 쉬운 에지부로의 전계 집중을 방지하거나, 커플링 레이쇼를 증대시키거나, 불량 개소를 제거하는 것이 가능해져, 점유 면적을 증가시키지 않고 터널 절연막의 열화를 억제하여 높은 신뢰성을 가진 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치를 얻을 수 있다.
101 : P형의 실리콘 기판 201 : 소스 영역
202 : 드레인 영역 251 : 공핍층
301 : 게이트 절연막 302 : 공핍화 전극 절연막
401 : 터널 절연막 501 : 플로팅 게이트 전극
601 : 컨트롤 절연막 701 : 컨트롤 게이트 전극
801 : 터널 영역 971 : 공핍화 전극
202 : 드레인 영역 251 : 공핍층
301 : 게이트 절연막 302 : 공핍화 전극 절연막
401 : 터널 절연막 501 : 플로팅 게이트 전극
601 : 컨트롤 절연막 701 : 컨트롤 게이트 전극
801 : 터널 영역 971 : 공핍화 전극
Claims (11)
- 제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에, 서로 간격을 두고 설치된 제2 도전형의 소스 영역과 드레인 영역과,
상기 소스 영역과 상기 드레인 영역의 사이의 상기 반도체 기판의 표면인 채널 형성 영역과,
상기 소스 영역과 상기 드레인 영역과 상기 채널 형성 영역의 위에 게이트 절연막을 통하여 설치된 플로팅 게이트 전극과,
상기 플로팅 게이트 전극과 컨트롤 절연막을 통하여 설치된, 상기 플로팅 게이트 전극과 용량 결합되어 있는 컨트롤 게이트 전극과,
상기 드레인 영역의 일부에 설치된 터널 영역과,
상기 터널 영역의 표면과 상기 플로팅 게이트 전극의 사이에 설치된 터널 절연막을 갖고,
상기 터널 영역 및 상기 터널 영역의 주위 부분이 되는 상기 드레인 영역은 파내려져 있고, 파내려진 상기 드레인 영역에는, 공핍화 전극 절연막을 통하여, 상기 터널 영역의 일부를 공핍화하기 위한 전위를 자유롭게 바꾸는 것이 가능한 공핍화 전극이 배치되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 1에 있어서,
상기 터널 절연막은, 상기 드레인 영역의 표면으로부터 상기 드레인 영역의 내부로 파내려진 면에 형성되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 1에 있어서,
상기 공핍화 전극은, 복수로 분할되어 상기 공핍화 전극 절연막을 통하여 상기 터널 영역의 주위에 배치되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 1에 있어서,
상기 공핍화 전극과 상기 플로팅 게이트 전극은, 동일한 재료에 의해 형성되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 1에 있어서,
상기 공핍화 전극과 상기 터널 영역의 사이 및 상기 공핍화 전극과 상기 드레인 영역의 사이에 배치된 공핍화 전극 절연막의 두께는, 상기 게이트 절연막의 막 두께 이상인, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에, 서로 간격을 두고 설치된 제2 도전형의 소스 영역과 드레인 영역과,
상기 소스 영역과 상기 드레인 영역의 사이의 상기 반도체 기판의 표면인 채널 형성 영역과,
상기 소스 영역과 상기 드레인 영역과 상기 채널 형성 영역의 위에 게이트 절연막을 통하여 설치된 플로팅 게이트 전극과,
상기 플로팅 게이트 전극과 컨트롤 절연막을 통하여 설치된, 상기 플로팅 게이트 전극과 용량 결합되어 있는 컨트롤 게이트 전극과,
상기 드레인 영역의 일부에 설치된 터널 영역과,
상기 터널 영역의 표면과 상기 플로팅 게이트 전극의 사이에 설치된 터널 절연막과,
상기 터널 절연막의 근방이며, 상기 터널 절연막 상의 상기 플로팅 게이트 전극의 주위에, 공핍화 전극 절연막을 통하여 배치된, 상기 터널 영역의 일부를 공핍화하기 위한 전위를 자유롭게 바꾸는 것이 가능한 공핍화 전극을 갖는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 6에 있어서,
상기 공핍화 전극은, 복수로 분할되어 상기 터널 영역의 상기 플로팅 게이트전극의 주위에 상기 공핍화 전극 절연막을 통하여 배치되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 6에 있어서,
상기 공핍화 전극과 상기 플로팅 게이트 전극은, 동일한 재료에 의해 형성되어 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 6에 있어서,
상기 공핍화 전극과 상기 플로팅 게이트 전극의 사이에 배치된 공핍화 전극 절연막의 두께는, 상기 게이트 절연막의 막 두께 이상인, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에, 서로 간격을 두고 설치된 제2 도전형의 소스 영역과 드레인 영역과,
상기 소스 영역과 상기 드레인 영역의 사이의 상기 반도체 기판의 표면인 채널 형성 영역과,
상기 소스 영역과 상기 드레인 영역과 상기 채널 형성 영역의 위에 게이트 절연막을 통하여 설치된 플로팅 게이트 전극과,
상기 플로팅 게이트 전극과 컨트롤 절연막을 통하여 설치된, 상기 플로팅 게이트 전극과 용량 결합되어 있는 컨트롤 게이트 전극과,
상기 드레인 영역의 일부에 설치된 터널 영역과,
상기 터널 영역의 표면과 상기 플로팅 게이트 전극의 사이에 설치된 터널 절연막과,
상기 터널 영역의 근방에 설치된, 상기 드레인 영역 및 상기 터널 영역에 공핍층을 발생시키기 위한 전위를 자유롭게 설정 가능한 제1 도전형의 고불순물 농도 영역을 갖는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치. - 청구항 10에 있어서,
상기 제1 도전형의 고불순물 농도 영역은 복수로 분할되어, 상기 터널 영역의 주위에 배치되어 있고, 각각의 상기 제1 도전형의 고불순물 농도 영역에는 독립된 상이한 전위를 설정할 수 있는, 전기적 고쳐쓰기가 가능한 반도체 불휘발성 메모리 장치.
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