KR101708801B1

KR101708801B1 - 펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치

Info

Publication number: KR101708801B1
Application number: KR1020157023557A
Authority: KR
Inventors: 콴후 리; 첸 송
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2014-09-23
Filing date: 2015-01-06
Publication date: 2017-02-21
Also published as: EP3200177A1; US20160253962A1; EP3200177B1; CN104252843B; EP3200177A4; US9536469B2; JP2017531214A; JP6406740B2; WO2016045247A1; CN104252843A; KR20160048713A

Abstract

본 발명은 펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치를 제공한다. 펄스 신호 병합 회로는 매 하나의 주기 내에서 순차적으로 유효한 N개의 입력 펄스 신호를 병합하기 위한 것으로 N은 1보다 큰 정수이고, 펄스 신호 병합 회로는 N개의 출력 제어 수단과 펄스 신호 출력단을 포함하며, 제n 출력 제어 수단은, 제1 제어단에 제n 입력 펄스 신호가 접속되고 제2 제어단에 제n+1 입력 펄스가 접속되며 출력단과 상기 펄스 신호 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제n 입력 펄스 신호가 처음 유효되고 상기 제n+1 입력 펄스 신호가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단으로 상기 제n 입력 펄스 신호를 출력하도록 제어하고, 그 중 n은 N보다 작은 정수이다.

Description

펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치{PULSE SIGNAL COMBINING CIRCUIT, A DISPLAY PANEL AND A DISPLAY DEVICE}

본원 발명은 2014년 09월 23일 중국에서 제출한 중국 특허 출원번호 No. 201410490231.5의 우선권을 주장하는 바, 이의 모든 내용은 참조로서 본원 발명에 포함된다.

본 발명은 디스플레이 기술에 관한 것으로, 특히 펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치에 관한 것이다.

유기 발광 다이오드(OLED, Organic Light-Emitting Diode) 디스플레이 패널에서, 픽셀 보상의 필요로 인해 복수 개의 펄스폭이 상이한 시분할적 유효한 단일 펄스 구동신호가 병합되어 이루어진 멀티 펄스 게이트 구동 신호를 필요로 한다. 하지만 종래의 기술에 의하면, 단일 펄스의 원리상 하나의 단위 회로를 사용하여 멀티 펄스 게이트 구동 신호를 발생하기는 어렵다. 대형 사이즈의 유기 발광 다이오드 디스플레이 패널에서, 단일 펄스 게이트 구동 신호를 발생시키는 게이트 구동 회로만 사용한다면, 픽셀 구동에는 더 많은 박막 트랜지스터(TFT, thin film transistor)를 증가시켜야 하는데, 이는 유기 발광 다이오드의 픽셀 구조가 복잡해지고 유기 발광 다이오드의 유효 발광 면적이 감소되는 문제를 초래한다.

본 발명의 주요 목적은 기존의 단일 펄스 신호 발생 회로를 이용하여 직접적인 증가 또는 수단에 의해 멀티 펄스 출력을 구현하고, 복수 개의 단일 펄스 신호의 무손실 병합을 구현하는 펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치를 제공한다.

상기 목적을 달성하기 위하여 본 발명은 펄스 신호 병합 회로를 제공하고, N개의 입력 펄스 신호를 출력 펄스 신호로 병합하기 위한 것으로, 상기 N개의 입력 펄스 신호는 매 하나의 표시 주기 내에서 순차적으로 유효하고 N은 1보다 큰 정수이며, 상기 펄스 신호 병합 회로는 N개의 출력 제어 수단과 펄스 신호 출력단을 포함하는 펄스 신호 병합 회로에 있어서,

제1 제어단에 제n 입력 펄스 신호가 접속되고 제2 제어단에 제n+1 입력 펄스가 접속되며 출력단과 상기 펄스 신호 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제n 입력 펄스 신호가 처음 유효되고 상기 제n+1 입력 펄스 신호가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단으로 상기 제n 입력 펄스 신호를 출력하도록 제어하기 위한 제n 출력 제어 수단과,

제1 제어단에 제N 입력 펄스 신호가 접속되고 제2 제어단에 제1 입력 펄스 신호가 접속되며 출력단과 상기 펄스 신호의 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제N 입력 펄스 신호가 처음 유효되서부터 다음 표시 주기 내에서 제1 입력 펄스 신호가 처음 유효되기 전까지의 시간대에서 상기 펄스 신호 출력단으로 상기 제N 입력 펄스 신호를 출력하도록 제어하기 위한 제N 출력 제어 수단을 포함하고, n은 N보다 작은 양의 정수이다.

선택적으로, 상기 매 하나의 출력 제어 수단은 각각

게이트와 제1극이 상기 출력 제어 수단의 제1 제어단인 제1 출력 제어 트랜지스터와,

게이트가 상기 출력 제어 수단의 제2 제어단이고, 제1극과 상기 제1 출력 제어 트랜지스터의 제2극이 연결되며, 제2극에 제1 레벨이 접속되는 제2 출력 제어 트랜지스터 및

게이트와 상기 제1 출력 제어 트랜지스터의 제2극이 연결되고, 제1극과 상기 제1 제어단이 연결되며, 제2극과 상기 펄스 신호 출력단이 연결되는 제3 출력 제어 트랜지스터를 포함하고,

상기 제2 출력 제어 트랜지스터가 도통되어 상기 제3 출력 제어 트랜지스터의 게이트에 상기 제1 레벨이 접속될 경우, 상기 제3 출력 제어 트랜지스터는 차단된다.

선택적으로, 상기 N개의 입력 펄스 신호는 모두 정방향 펄스 신호이고, 상기 제1 출력 제어 트랜지스터, 상기 제2 출력 제어 트랜지스터와 상기 제3 제어 트랜지스터는 모두 n형 박막 트랜지스터이며, 제1 레벨은 저 레벨이고,

또는, 상기 N개의 입력 펄스 신호는 모두 부방향 펄스 신호이고, 상기 제1 출력 제어 트랜지스터, 상기 제2 출력 제어 트랜지스터와 상기 제3 제어 트랜지스터는 모두 p형 박막 트랜지스터이며, 제1 레벨은 고 레벨이다.

선택적으로, 본 발명의 상기 펄스 신호 병합 회로는

상기 N개의 입력 펄스 신호가 각각 접속되어 상기 펄스 신호 출력단과 연결되며 상기 N개의 입력 펄스 신호가 모두 무효일 때, 상기 펄스 신호 출력단으로 무효의 레벨 신호를 출력하도록 제어하기 위한 출력 무효 제어 수단을 더 포함한다.

선택적으로, 상기 출력 무효 제어 수단은 게이트 전위 제어 트랜지스터, 무효 제어 트랜지스터와 상기 N개의 입력 펄스 신호가 각각 접속되는 N개의 유효 제어 트랜지스터를 포함하고,

상기 게이트 전위 제어 트랜지스터에서 게이트와 제1극에 제2 레벨이 접속되고,

상기 무효 제어 트랜지스터에서 게이트와 상기 게이트 전위 제어 트랜지스터의 제2극이 연결되고, 제1극과 상기 펄스 신호 출력단이 연결되며, 제2극에 제1 레벨이 접속되고,

제m 유효 제어 트랜지스터에서 게이트에 제m 입력 펄스 신호가 접속되고, 제1극은 상기 무효 제어 트랜지스터의 게이트와 연결되며, 제2극에 제3 레벨이 접속되며, m는 N보다 작거나 같은 양의 정수이고,

상기 제2 레벨은 상기 게이트 전위 제어 트랜지스터가 도통되도록 제어하며,

상기 제m 입력 펄스 신호가 유효할 때, 상기 제m 유효 제어 트랜지스터가 도통되어 상기 무효 제어 트랜지스터의 게이트에 상기 제3 레벨이 접속되도록 함으로써 상기 무효 제어 트랜지스가 차단되고,

상기 N개의 입력 펄스 신호가 무효할 때, 상기 무효 제어 트랜지스터의 게이트에 상기 제2 레벨이 접속되어 상기 무효 제어 트랜지스터가 도통되고 상기 펄스 신호 출력단에 제1 레벨이 접속된다.

선택적으로, 상기 N개의 입력 펄스 신호는 모두 정방향 펄스 신호이고, 상기 게이트 전위 제어 트랜지스터, 상기 무효 제어 트랜지스터와 상기 N개의 유효 제어 트랜지스터는 모두 n형 박막 트랜지스터이며, 상기 제1 레벨은 저 레벨이고 상기 제2 레벨은 고 레벨이며 상기 제3 레벨은 저 레벨이고,

또는, 상기 N개의 입력 펄스 신호는 모두 부방향 펄스 신호이고, 상기 게이트 전위 제어 트랜지스터, 상기 무효 제어 트랜지스터와 상기 N개의 유효 제어 트랜지스터는 모두 p형 박막 트랜지스터이며, 상기 제1 레벨은 고 레벨이고 상기 제2 레벨은 저 레벨이며 상기 제3 레벨은 고 레벨이다.

선택적으로, 상기 n형 박막 트랜지스터가 공핍형 박막 트랜지스터일 경우, 상기 제3 레벨은 상기 제1 레벨보다 작고, 상기 n형 박막 트랜지스터가 증가형 박막 트랜지스터일 경우, 상기 제3 레벨은 상기 제1 레벨과 동일하다.

본 발명은 디스플레이 패널을 더 제공하고, 상기의 펄스 신호 병합 회로를 포함하는 디스플레이 패널에 있어서,

상기 펄스 신호 병합 회로는 펄스 신호 출력단에 의해 상기 디스플레이 패널에 게이트 구동 신호를 제공한다.

선택적으로, 상기 디스플레이 패널은 유기 발광 다이오드 디스플레이 패널이다.

본 발명은 상기 디스플레이 패널을 포함하는 디스플레이 장치를 더 제공한다.

종래의 기술에 비하여, 본 발명의 펄스 신호 병합 회로, 디스플레이 패널과 디스플레이 장치에 의하면, 복수 개의 단일 펄스 신호(상기 단일 펄스 신호는 단일 펄스 게이트 구동 회로의 단일 펄스 게이트 구동 신호일 수 있음)를 함께 병합하여 출력 펄스 신호로 할 수 있고, 단일 펄스 신호 발생 회로에 대하여 특수한 수정이 없으며, 기존의 단일 펄스 신호 발생 회로를 이용하여 직접적인 증가 또는 수단에 의해 멀티 펄스 출력을 구현하고, 복수 개의 펄스 신호의 무손실 병합을 구현할 수 있다. 본 발명의 실시예에 따른 펄스 신호 병합 회로가 단일 펄스 게이트 구동 회로의 단일 펄스 게이트 구동 신호를 함께 병합하여 멀티 펄스 게이트 구동 신호로 하는 것에 응용될 경우, 단일 펄스 게이트 구동 회로에 대하여 특수한 수정이 없고, 기존의 단일 펄스 게이트 구동 회로를 이용하여 직접적인 증가 또는 수단에 의해 멀티 펄스 출력을 구현한다.

도 1은 본 발명의 실시예에 따른 펄스 신호 병합 회로의 블록 구조도이다.
도 2는 본 발명의 다른 실시예에 따른 펄스 신호 병합 회로의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 펄스 신호 병합 회로에 의해 사용되는 정방향의 제1 입력 펄스 신호(Input1), 정방향의 제2 입력 펄스 신호(Input2)와 펄스 신호 출력단(OUT)에서 출력하는 신호의 순서도이다.
도 4는 본 발명의 실시예에 따른 펄스 신호 병합 회로에 의해 사용되는 부방향의 제1 입력 펄스 신호(Input1), 부방향의 제2 입력 펄스 신호(Input2)와 펄스 신호 출력단(OUT)에서 출력하는 신호의 순서도이다.
도 5는 본 발명의 또 다른 실시예에 따른 펄스 신호 병합 회로의 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 펄스 신호 병합 회로의 회로도이다.

이하, 본 발명의 실시예의 도면과 결부하여 본 발명의 실시예에 따른 기술적 해결방법에 대하여 명확하고 완전히 설명하도록 한다. 물론, 설명되는 실시예는 단지 본 발명의 일부 실시예일 뿐, 본 발명에 따른 전부 실시예가 아니다. 본 발명에 기반하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 창의적인 노력을 하지 않은 전제 하에서 얻어지는 모든 기타 실시예는 모두 본 발명의 보호범위에 속해야 한다.

본 발명의 모든 실시예에서 사용하는 트랜지스터는 모두 박막 트랜지스터이거나 또는 전계 효과 트랜지스터(FET)이거나 또는 특성이 동일한 기타 소자일 수 있다. 본 발명의 실시예에서는 트랜지스터의 게이트를 제외한 양극을 구분하기 위하여, 그 중의 한 극은 소스 전극이라 하고 다른 한 극은 드레인 전극이라 한다. 구체적으로 실시할 때, 상기 트랜지스터는 n형 트랜지스터일 수 있고 p형 트랜지스터 일 수도 있다.

본 발명의 실시예에 따른 펄스 신호 병합 회로에 의하면, N개의 입력 펄스 신호를 출력 펄스 신호로 병합하기 위한 것으로, 상기 N개의 입력 펄스 신호는 매 하나의 표시 주기 내에서 순차적으로 유효하고 N은 1보다 큰 정수이며, 여기서 상기 펄스 신호 병합 회로는 N개의 출력 제어 수단과 펄스 신호 출력단을 포함하는 펄스 신호 병합 회로에 있어서,

제1 제어단에 제N 입력 펄스 신호가 접속되고， 제2 제어단에 제1 입력 펄스 신호가 접속되며 출력단과 상기 펄스 신호의 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제N 입력 펄스 신호가 처음 유효되서부터 다음 표시 주기 내에서 제1 입력 펄스 신호가 처음 유효되기 전까지의 시간대에서 상기 펄스 신호 출력단으로 상기 제N 입력 펄스 신호를 출력하도록 제어하기 위한 제N 출력 제어 수단을 포함하고,

n은 N보다 작은 양의 정수이다.

본 발명의 실시예에 따른 펄스 신호 병합 회로는 복수 개의 단일 펄스 신호(상기 단일 펄스 신호는 단일 펄스 게이트 구동 회로의 단일 펄스 게이트 구동 신호일 수 있음)를 함께 병합하여 출력 펄스 신호로 할 수 있고, 단일 펄스 신호 발생 회로에 대하여 특수한 수정이 없으며, 기존의 단일 펄스 신호 발생 회로를 이용하여 직접적인 증가 또는 수단, 즉 본 발명의 실시예에 따른 출력 제어 수단에 의해 멀티 펄스 출력을 구현하고 복수 개의 단일 펄스 신호의 무손실 병합을 구현할 수 있다.

본 발명의 실시예에 따른 펄스 신호 병합 회로가 단일 펄스 게이트 구동 회로의 단일 펄스 게이트 구동 신호를 함께 병합하여 멀티 펄스 게이트 구동 신호로 하는 것에 응용될 경우, 단일 펄스 게이트 구동 회로에 대하여 특수한 수정이 없다. 따라서, 종래의 단일 펄스 게이트 구동 회로를 이용하여 직접적인 증가 또는 수단에 의해 멀티 펄스 출력을 구현할 수 있다.

본 발명의 실시예에 따른 펄스 신호 병합 회로가 디스플레이 패널에 응용될 경우, 유기 발광 다이오드 디스플레이 패널의 프레임 사이즈를 감소시켜 게이트 구동 칩의 원가를 절감하고 게이트 구동 칩 바인딩 불량의 확률을 감소하며 유기 발광 다이오드 디스플레이 패널의 합격률을 향상시킨다.

도 1은 본 발명의 구체적인 실시예에 따른 펄스 신호 병합 회로를 나타내는 것으로, 상기 펄스 신호 병합 회로는 N개의 입력 펄스 신호를 출력 펄스 신호로 병합하기 위한 것으로, 상기 N개의 입력 펄스 신호는 매 하나의 표시 주기 내에서 순차적으로 유효하고 N은 1보다 큰 정수이다. 상기 펄스 신호 병합 회로는 N개의 출력 제어 수단(도 1에서는 단지 제1 출력 제어 수단, 제2 출력 제어 수단, 제3 출력 제어 수단, 제n 출력 제어 수단과 제N 출력 제어 수단만 도시됨)과 펄스 신호 출력단(OUT)을 포함한다.

도 1 중, 제1 출력 제어 수단에 의하면, 제1 제어단에 제1 입력 펄스 신호(Input1)가 접속되고 제2 제어단에 제2 입력 펄스 신호(Input2)가 접속되며 출력단과 펄스 신호 출력단(OUT)이 연결되어 매 하나의 표시 주기 내에서 상기 제1 입력 펄스 신호(Input1)가 처음 유효되고 상기 제2 입력 펄스 신호(Input2)가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단(OUT)으로 상기 제1 입력 펄스 신호(Input1)를 출력하도록 제어한다.

제2 출력 제어 수단에 의하면, 제1 제어단에 제2 입력 펄스 신호(Input2)가 접속되고 제2 제어단에 제3 입력 펄스 신호(Input3)가 접속되며 출력단과 펄스 신호 출력단(OUT)이 연결되어 매 하나의 표시 주기 내에서 상기 제2 입력 펄스 신호(Input2)가 처음 유효되고 상기 제3 입력 펄스 신호(Input3)가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단(OUT)으로 상기 제2 입력 펄스 신호(Input2)를 출력하도록 제어한다.

제3 출력 제어 수단에 의하면, 제1 제어단에 제3 입력 펄스 신호(Input3)가 접속되고 제2 제어단에 제4 입력 펄스 신호(Input4)가 접속되며 출력단과 펄스 신호 출력단(OUT)이 연결되어 매 하나의 표시 주기 내에서 상기 제3 입력 펄스 신호(Input3)가 처음 유효되고, 상기 제4 입력 펄스 신호(Input4)가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단(OUT)으로 상기 제3 입력 펄스 신호(Input3)를 출력하도록 제어한다.

제n 출력 제어 수단에 의하면, 제1 제어단에 제n 입력 펄스 신호(Inputn)가 접속되고 제2 제어단에 제n+1 입력 펄스 신호(Inputn+1)가 접속되며 출력단과 상기 펄스 신호 출력단(OUT)이 연결되어 매 하나의 표시 주기 내에서 상기 제n 입력 펄스 신호(Inputn)가 처음 유효되고 상기 제n+1 입력 펄스 신호(Inputn+1)가 처음 유효되기 전의 시간대 내에서 상기 펄스 신호 출력단으로 상기 제n 입력 펄스 신호(Inputn)를 출력하도록 제어하며, n은 N보다 작은 양의 정수이다.

제N 출력 제어 수단에 의하면, 제1 제어단에 제N 입력 펄스 신호(InputN)가 접속되고，제2 제어단에 제1 입력 펄스 신호(Input1)가 접속되며, 출력단과 상기 펄스 신호의 출력단(OUT)이 연결되어 매 하나의 표시 주기 내에서 상기 제N 입력 펄스 신호가 처음 유효되서부터 다음 표시 주기 내에서 제1 입력 펄스 신호가 처음 유효되기 전까지의 시간대에서 상기 펄스 신호 출력단(OUT)으로 상기 제N 입력 펄스 신호(InputN)를 출력하도록 제어한다.

구체적으로 상기 매 하나의 출력 제어 수단은 각각

게이트와 제1극이 상기 출력 제어 수단의 제1 제어단에 연결되는 제1 출력 제어 트랜지스터와,

게이트가 상기 출력 제어 수단의 제2 제어단에 연결되고, 제1극과 상기 제1 출력 제어 트랜지스터의 제2 극이 연결되며, 제2극에 제1 레벨이 접속되는 제2 출력 제어 트랜지스터 및

상기 제2 출력 제어 트랜지스터가 도통되어 상기 제3 출력 제어 트랜지스터의 게이트에 상기 제1 레벨이 접속될 경우, 상기 제3출력 제어 트랜지스터는 차단된다.

구체적으로, 도 2에 도시된 바와 같이, 상기 N개의 출력 제어 수단의 구조가 동일하고, N개의 입력 펄스 신호가 모두 정방향 펄스일 경우, 본 발명의 실시예에 따른 펄스 병합 신호에 의해 사용되는 트랜지스터는 모두 n형 박막 트랜지스터이고, 여기서,

제1 출력 제어 수단은, 게이트와 제1극이 상기 제1출력 제어 수단의 제1 제어단에 연결되고 상기 제1 출력 제어 수단의 제1 제어단에 제1 입력 펄스 신호(Input1)가 접속되는 제1 출력 제어 트랜지스터(M1_1)와,

게이트가 상기 제1 출력 제어 수단의 제2 제어단에 연결되고 제1극과 상기 제1 출력 제어 트랜지스터(M1_1)의 제2극이 연결되며, 제2극에 저 레벨(VGL2)이 접속되고, 상기 제1 출력 제어 수단의 제2 제어단에 제2 입력 펄스 신호(Input2)가 접속되는 제2 출력 제어 트랜지스터(M2_1) 및

게이트와 상기 제1 출력 제어 트랜지스터(M1_1)의 제2극이 연결되고 제1극과 상기 제1 출력 제어단이 연결되며 제2극과 상기 펄스 신호 출력단(OUT)이 연결되는 제3 출력 제어 트랜지스터(M3_1)를 포함하고,

상기 제2 출력 제어 트랜지스터(M2_1)가 도통되어 상기 제3 출력 제어 트랜지스터(M3_1)의 게이트에 상기 저 레벨(VGL2)이 접속될 경우, 상기 제3 출력 제어 트랜지스터(M3_1)는 차단된다.

실제로 작동할 때, 매 하나의 표시 주기 내에서 Input1이 고 레벨(즉, Input1이 유효)이고 Input2가 저 레벨(즉, Input2가 무효)일 경우, M1_1과 M3_1이 도통되고 M2_1이 차단되어 OUT로 출력되는 신호가 높아지고, 이때 M3_1의 게이트의 전위는 고 레벨이다. Input1이 저 레벨로 낮아질 때, M1_1이 차단되지만, M3_1의 게이트의 전위는 고 레벨을 유지하고 M3_1이 도통을 유지하며, M3_1에 의해 계속적으로 이때 저 레벨인 Input1을 OUT로 출력하고, OUT의 신호가 낮아질 때까지 출력하며, Input2가 고 레벨이 될 때까지, M2_1이 도통됨으로써 M3_1의 게이트의 전위를 저 레벨(VGL2)로 낮추고 M3_1이 차단된다. 상기 표시 주기 내에서 제1 출력 제어 수단은 작동을 정지한다.

도 2에서, M1_2, M2_2과 M3_2는 제2 출력 제어 수단을 구성하고, M1_2의 게이트에 Input2가 접속되고, M2_2의 게이트에 Input3가 접속되며, M3_2의 제2극과 OUT가 연결되고, M2_2의 제2극에 저 레벨(VGL2)이 접속된다.

매 하나의 표시 주기 내에서 Input2가 고 레벨(즉, Input2이 유효)이고 Input3이 저 레벨(즉, Input3이 무효)일 경우, M1_2과 M3_2가 도통되고 M2_2이 차단되어 OUT로 출력되는 신호가 높아지고, 이때 M3_2의 게이트의 전위는 고 레벨이다. Input2이 저 레벨로 낮아질 때, M1_2이 차단되지만, M3_2의 게이트의 전위는 고 레벨을 유지하고 M3_2이 도통을 유지하며, M3_2에 의해 계속적으로 이때 저 레벨인 Input2를 OUT로 출력하고, OUT의 신호가 낮아질 때까지 출력하며, Input3이 고 레벨이 될 때까지, M2_2가 도통됨으로써 M3_2의 게이트의 전위를 저 레벨(VGL2)로 낮추고, M3_2가 차단된다. 상기 표시 주기 내에서 제2 출력 제어 수단은 작동을 정지한다.

도 2에서, M1_3, M2_3과 M3_3은 제2 출력 제어 수단을 구성하고, M1_3의 게이트에 Input3이 접속되고, M2_3의 게이트에 Input4가 접속되며, M3_3의 제2극과 OUT가 연결되고, M2_3의 제2극에 저 레벨(VGL2)이 접속된다.

매 하나의 표시 주기 내에서 Input3이 고 레벨(즉, Input3이 유효)이고 Input4가 저 레벨(즉, Input3이 무효)일 경우, M1_3과 M3_3이 도통되고 M2_3이 차단되어 OUT로 출력되는 신호가 높아지고, 이때 M3_3의 게이트의 전위는 고 레벨이다. Input3이 저 레벨로 낮아질 때, M1_3이 차단되지만, M3_3의 게이트의 전위는 고 레벨을 유지하고 M3_3이 도통을 유지하며, M3_3에 의해 계속적으로 이때 저 레벨인 Input3을 OUT로 출력하고, OUT의 신호가 낮아질 때까지 출력하며, Input4가 고 레벨이 될 때까지, M2_3이 도통됨으로써 M3_3의 게이트의 전위를 저 레벨(VGL2)로 낮추고, M3_3이 차단된다. 상기 표시 주기 내에서 제3 출력 제어 수단은 작동을 정지한다.

제4 출력 제어 수단에서 제N-1 출력 제어 수단까지의 작동 과정도 이와 같이 유추한다.

도 2에서, M1_N, M2_N과 M3_N은 제N 출력 제어 수단을 구성하고, M1_N의 게이트에 InputN이 접속되고, M2_N의 게이트에 Input1이 접속되며, M3_N의 제2극과 OUT가 연결되고, M2_N의 제2극에 저 레벨(VGL2)이 접속된다.

매 하나의 표시 주기 내에서 InputN이 고 레벨(즉, InputN이 유효)이고Input1이 저 레벨(즉, Input1이 무효)일 경우, M1_N과 M3_N이 도통되고, M2_N이 차단되어 OUT로 출력되는 신호가 높아지고, 이때 M3_N의 게이트의 전위는 고 레벨이다. InputN이 저 레벨로 낮아질 때, M1_N이 차단되지만, M3_N의 게이트의 전위는 고 레벨을 유지하고 M3_N이 도통을 유지하며, M3_3에 의해 계속적으로 이때 저 레벨인 Input3을 OUT로 출력하고, OUT의 신호가 낮아질 때까지 출력하며, 다음 표시 주기 내에서 Input1가 고 레벨이 될 때까지, M2_N이 도통됨으로써 M3_N의 게이트의 전위를 저 레벨(VGL2)로 낮추고, M3_N이 차단된다. 제N 출력 제어 수단은 작동을 정지한다.

도 3은 N이 2이고 Input1과 Input2가 모두 정방향 펄스 신호일 경우, 본 발명의 실시예에 따른 펄스 신호 병합 회로에 의해 사용되는 제1 입력 펄스 신호(Input1), 제2 입력 펄스 신호(Input2)와 펄스 신호 출력단(OUT)에서 출력하는 신호의 순서도이다.

다른 하나의 실시양태에 의하면, 상기 N개의 입력 펄스 신호가 모두 부방향 펄스 신호일 경우, 도 2의 모든 트랜지스터는 P형 박막 트랜지스터로 교체된다. P형 박막 트랜지스터의 전기적 파라미터와 n형 박막 트랜지스터의 파라미터가 완전히 동일한 것이 아니므로, 박막 트랜지스터의 사이즈를 수정해야 하고, 도 2 중의 저 레벨(VGL2)을 고 레벨(VGH)로 교체해야만 부방향 펄스 신호의 무손실 병합을 실현할 수 있다. 도4는 N이 2이고 Input1과 Input2가 모두 부방향 펄스 신호일 경우, 본 발명의 실시 예에 따른 펄스 신호 병합 회로에 의해 사용되는 제1 입력 펄스 신호(Input1), 제2 입력 펄스 신호(Input2)와 펄스 신호 출력단(OUT)에서 출력하는 신호의 순서도이다.

실제로 조작할 때, 도 2에 도시된 펄스 신호 병합 회로는 박막 트랜지스터의 누전으로 인해 출력 펄스 신호를 낮추어야 할 때 제3 제어 트랜지스터의 게이트의 전위가 고 레벨을 유지할 수 없는 경우가 있으므로, 본 발명은 출력 무효 제어 수단을 사용하여 출력 펄스 신호를 낮춘다.

선택적으로, 본 발명의 실시예에 따른 펄스 신호 병합 회로는 또

구체적으로, 상기 출력 무효 제어 수단은 게이트 전위 제어 트랜지스터, 무효 제어 트랜지스터와 상기 N개의 입력 펄스 신호가 각각 접속되는 N개의 유효 제어 트랜지스터를 포함할 수 있고,

제m 유효 제어 트랜지스터에서 게이트에 제m 입력 펄스 신호가 접속되고, 제1극은 상기 무효 제어 트랜지스터의 게이트와 연결되며, 제2극에 제3 레벨이 접속되며, m는N보다 작거나 같은 양의 정수이고,

구체적인 실시양태에 의하면, 도 5에 도시된 바와 같이, 상기 N개의 입력 펄스 신호는 모두 정방향 펄스 신호이고, 도 5에 도시된 펄스 신호 병합 회로 중의 모든 트랜지스터는 모두 n형 박막 트랜지스터를 사용한다.

도 2를 토대로 하여, 도 5는 출력 무효 제어 수단이 더 구비된다.

상기 출력 무효 제어 수단은 게이트 전위 제어 트랜지스터(M7), 무효 제어 트랜지스터(M8)와 상기 N개의 입력 펄스 신호에 접속되는 N개의 유효 제어 트랜지스터(도 5에서，제1 유효 제어 트랜지스터는 M6_1로 표기되고, 제2 유효 제어 트랜지스터는 M6_2로 표기되며, 제3 유효 제어 트랜지스터는 M6_3으로 표기되고, 제N 유효 제어 트랜지스터는 M6_N으로 표기됨)를 포함하고, 여기서，

상기 게이트 전위 제어 트랜지스터(M7)는 게이트와 제1극에 고 레벨(VGH)이 접속되고,

상기 무효 제어 트랜지스터(M8)는 게이트와 상기 게이트 전위 제어 트랜지스터(M7)의 제2극이 연결되고，제1극과 상기 펄스 신호 출력단(OUT)이 연결되며, 제2극에 저 레벨(VGL2)이 접속되고,

제1 유효 제어 트랜지스터(M6_1)는 게이트에 제1 입력 펄스 신호(Input1)가 접속되고 제1극은 상기 무효 제어 트랜지스터(M8)의 게이트와 연결되며, 제2극에 저 레벨(VGL1)이 접속되고,

제2 유효 제어 트랜지스터(M6_2)는 게이트에 제2 입력 펄스 신호(Input2)가 접속되고 제1극은 상기 무효 제어 트랜지스터(M8)의 게이트와 연결되며, 제2극에 저 레벨(VGL1)이 접속되고,

제3 유효 제어 트랜지스터(M6_3)는 게이트에 제3 입력 펄스 신호(Input3)가 접속되고 제1극은 상기 무효 제어 트랜지스터(M8)의 게이트와 연결되며, 제2극에 저 레벨(VGL1)이 접속되고,

제N 유효 제어 트랜지스터(M6_N)는 게이트에 제N 입력 펄스 신호(InputN)가 접속되고 제1극은 상기 무효 제어 트랜지스터(M8)의 게이트와 연결되며, 제2극은 저 레벨(VGL1)이 접속되고,

임의의 입력 펄스 신호가 고 레벨일 경우, 상기 입력 펄스 신호를 접속한 유효 제어 트랜지스터가 도통되어 상기 무효 제어 트랜지스터의 게이트에 상기 저 레벨(VGL1)이 접속되도록 함으로써 상기 무효 제어 트랜지스터(M8)가 차단되고,

상기 N개의 입력 펄스 신호가 모두 저 레벨일 경우, 상기 무효 제어 트랜지스터(M8)의 게이트에 고 레벨(VGH)이 접속되어 상기 무효 제어 트랜지스터(M8)를 도통하고, 상기 펄스 신호 출력단(OUT)에 저 레벨(VGL2)이 접속되어 출력 펄스 신호가 낮아지며, 따라서, M3_N의 게이트의 누전이 존재하더라도(즉, 정상적인 입력 제어 수단에 의하여VGL2 저 레벨 신호의 출력을 실현하지 못하는 경우) 출력 펄스 신호가 낮아지도록 확보할 수 있다.

본 발명의 실시예에 따른 펄스 신호 병합 회로가 n 채널 공핍형 박막 트랜지스터를 사용할 경우, VGL1은 VGL2보다 작고 예를 들면, VGL1은 통상적으로 -10V이고 VGL2는 통상적으로 -5V이며, 본 발명의 실시예에 따른 펄스 신호 병합 회로가 n 채널 증가형 박막 트랜지스터를 사용할 경우, VGL1과 VGL2는 동일할 수 있고 예를 들면, VGL1은 -5V이고, VGL2도 -5V이다.

본 발명의 다른 실시양태에 의하면, 도 6에 도시된 바와 같이, 상기 N개의 입력 펄스 신호가 모두 부방향 펄스 신호일 경우, 도 5 중의 모든 트랜지스터는 P형 박막 트랜지스터로 교체된다. P형 박막 트랜지스터의 전기적 파라미터와 n형 박막 트랜지스터의 파라미터가 완전히 동일한 것이 아니므로, 박막 트랜지스터의 사이즈를 수정해야 하고, 도 5 중의 저 레벨(VGL2)과 저 레벨(VGL1)을 고 레벨(VGH)로 교체하고 도 5 중의 고 레벨(VGH)을 저 레벨(VGL1)로 교체해야만 부방향 펄스 신호의 무손실 병합을 실현할 수 있다. 본 발명의 실시예는 상기 펄스 신호 병합 회로를 포함하는 디스플레이 패널을 더 제공하고, 상기 펄스 신호 병합 회로는 펄스 신호 출력단에 의해 상기 디스플레이 패널에 게이트 구동 신호를 제공하기 위한 것이다.

선택적으로, 상기 디스플레이 패널은 유기 발광 다이오드 디스플레이 패널일 수 있다.

본 발명의 실시예는 상기 디스플레이 패널을 포함하는 디스플레이 장치를 더 제공한다.

상기 설명은 본 발명의 바람직한 실시양태에 관한 것으로, 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 상기 원리를 벗어나지 않으면서 약간의 개진과 수식이 가능하며 이런 개진과 수식은 본 발명의 보호범위에 속하는 것으로 간주되어야 할 것이다.

Claims

N개의 입력 펄스 신호를 출력 펄스 신호로 병합하기 위한 것으로, 상기 N개의 입력 펄스 신호는 매 하나의 표시 주기 내에서 순차적으로 유효하고 N은 1보다 큰 정수이며, 여기서 펄스 신호 병합 회로는 N개의 출력 제어 수단과 펄스 신호 출력단을 포함하는 펄스 신호 병합 회로에 있어서,
제1 제어단에 제n 입력 펄스 신호가 접속되고 제2 제어단에 제n+1 입력 펄스가 접속되며 출력단과 상기 펄스 신호 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제n 입력 펄스 신호가 처음 유효로 되고 상기 제n+1 입력 펄스 신호가 처음 유효로 되기 전의 시간대 내에서 상기 펄스 신호 출력단으로 상기 제n 입력 펄스 신호를 출력하도록 제어하기 위한 제n 출력 제어 수단과,
제1 제어단에 제N 입력 펄스 신호가 접속되고 제2 제어단에 제1 입력 펄스 신호가 접속되며 출력단과 상기 펄스 신호의 출력단이 연결되어 매 하나의 표시 주기 내에서 상기 제N 입력 펄스 신호가 처음 유효로 되면서부터 다음 표시 주기 내에서 제1 입력 펄스 신호가 처음 유효로 되기 전까지의 시간대에서 상기 펄스 신호 출력단으로 상기 제N 입력 펄스 신호를 출력하도록 제어하기 위한 제N 출력 제어 수단을 포함하고,
n은 N보다 작은 양의 정수인 펄스 신호 병합 회로.
제1항에 있어서,
상기 매 하나의 출력 제어 수단은 각각
게이트와 제1극이 상기 출력 제어 수단의 제1 제어단에 연결되는 제1 출력 제어 트랜지스터와,
게이트가 상기 출력 제어 수단의 제2 제어단에 연결되고, 제1극과 상기 제1 출력 제어 트랜지스터의 제2극이 연결되며, 제2극에 제1 레벨이 접속되는 제2 출력 제어 트랜지스터 및
게이트와 상기 제1 출력 제어 트랜지스터의 제2극이 연결되고, 제1극과 상기 제1 제어단이 연결되며, 제2극과 상기 펄스 신호 출력단이 연결되는 제3 출력 제어 트랜지스터를 포함하고,
상기 제2 출력 제어 트랜지스터가 도통되어 상기 제3 출력 제어 트랜지스터의 게이트에 상기 제1 레벨이 접속될 경우, 상기 제3 출력 제어 트랜지스터는 차단되는 펄스 신호 병합 회로.
제2항에 있어서,
상기 N개의 입력 펄스 신호는 모두 정방향 펄스 신호이고, 상기 제1 출력 제어 트랜지스터, 상기 제2 출력 제어 트랜지스터와 상기 제3 출력 제어 트랜지스터는 모두 n형 박막 트랜지스터이며, 제1 레벨은 저 레벨이고,
또는, 상기 N개의 입력 펄스 신호는 모두 부방향 펄스 신호이고, 상기 제1 출력 제어 트랜지스터, 상기 제2 출력 제어 트랜지스터와 상기 제3 출력 제어 트랜지스터는 모두 p형 박막 트랜지스터이며, 제1 레벨은 고 레벨인 펄스 신호 병합 회로.
제1항 내지 제3항 중의 어느 한 항에 있어서,
상기 N개의 입력 펄스 신호가 각각 접속되어 상기 펄스 신호 출력단과 연결되며 상기 N개의 입력 펄스 신호가 모두 무효일 때, 상기 펄스 신호 출력단으로 무효의 레벨 신호를 출력하도록 제어하기 위한 출력 무효 제어 수단을 더 포함하는 펄스 신호 병합 회로.
제4항에 있어서,
상기 출력 무효 제어 수단은 게이트 전위 제어 트랜지스터, 무효 제어 트랜지스터와 상기 N개의 입력 펄스 신호가 각각 접속되는 N개의 유효 제어 트랜지스터를 포함하고,
상기 게이트 전위 제어 트랜지스터에서 게이트와 제1극에 제2 레벨이 접속되고,
상기 무효 제어 트랜지스터에서 게이트와 상기 게이트 전위 제어 트랜지스터의 제2극이 연결되고, 제1극과 상기 펄스 신호 출력단이 연결되며, 제2극에 제1 레벨이 접속되고,
제m 유효 제어 트랜지스터에서 게이트에 제m 입력 펄스 신호가 접속되고, 제1극은 상기 무효 제어 트랜지스터의 게이트와 연결되며, 제2극에 제3 레벨이 접속되며, m는 N보다 작거나 같은 양의 정수이고,
상기 제2 레벨은 상기 게이트 전위 제어 트랜지스터가 도통되도록 제어하며,
상기 제m 입력 펄스 신호가 유효할 때, 상기 제m 유효 제어 트랜지스터가 도통되어 상기 무효 제어 트랜지스터의 게이트에 상기 제3 레벨이 접속되도록 함으로써 상기 무효 제어 트랜지스터가 차단되고,
상기 N개의 입력 펄스 신호가 모두 무효할 때, 상기 무효 제어 트랜지스터의 게이트에 상기 제2 레벨이 접속되어 상기 무효 제어 트랜지스터가 도통되고 상기 펄스 신호 출력단에 제1 레벨이 접속되는 펄스 신호 병합 회로.
제5항에 있어서,
상기 N개의 입력 펄스 신호는 모두 정방향 펄스 신호이고, 상기 게이트 전위 제어 트랜지스터, 상기 무효 제어 트랜지스터와 상기 N개의 유효 제어 트랜지스터는 모두 n형 박막 트랜지스터이며, 상기 제1 레벨은 저 레벨이고 상기 제2 레벨은 고 레벨이며 상기 제3 레벨은 저 레벨이고,
또는, 상기 N개의 입력 펄스 신호는 모두 부방향 펄스 신호이고, 상기 게이트 전위 제어 트랜지스터, 상기 무효 제어 트랜지스터와 상기 N개의 유효 제어 트랜지스터는 모두 p형 박막 트랜지스터이며, 상기 제1 레벨은 고 레벨이고 상기 제2 레벨은 저 레벨이며 상기 제3 레벨은 고 레벨인 펄스 신호 병합 회로.
제6항에 있어서,
상기 n형 박막 트랜지스터가 공핍형 박막 트랜지스터일 경우, 상기 제3 레벨은 상기 제1 레벨보다 작고,
상기 n형 박막 트랜지스터가 증가형 박막 트랜지스터일 경우, 상기 제3 레벨은 상기 제1 레벨과 동일한 펄스 신호 병합 회로.
제1항 내지 제3항 중의 어느 한 항에 따른 펄스 신호 병합 회로를 포함하는 디스플레이 패널에 있어서,
상기 펄스 신호 병합 회로는 펄스 신호 출력단에 의해 상기 디스플레이 패널에 게이트 구동 신호를 제공하는 디스플레이 패널.
제8항에 있어서,
상기 디스플레이 패널은 유기 발광 다이오드 디스플레이 패널인 디스플레이 패널.
제8항에 따른 디스플레이 패널을 포함하는 디스플레이 장치.