CN102957404B - 边沿时间读出电路 - Google Patents

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Abstract

一些传感器以时间量携带输出信息，具体为使用模拟边沿的发生时间。由于单元传感时间较长，当以此类传感器阵列成组时，串行读出的时间代价过大。本发明提供一种边沿时间读出电路，包括模数转换模块、“边沿—脉冲”转换模块、时间序列生成模块、快照模块和读取模块，可并行读出模拟边沿发生时间量，并将并行读出的数据转换为串行输出，解决了时间量输出形式的传感器成组关键技术。

Description

边沿时间读出电路
技术领域
本发明涉及一种传感器读出电路，尤其涉及一种以边沿发生时间为输出的传感器的读出电路。
背景技术
传感器电路通常将目标物理量转换为电平量或时间量以进行测量，再对测量结果基于传感器电路的转换方程进行逆向变换，以实现对目标物理量的间接测量。在大规模成组的阵列传感器中，由于串行输出的必要性，大都采用并行采集串行读出的成组架构，每个单元的平均读出时间乘以单元数量即为帧采集时间的下界。时间量测量方式中每个单元的读出时间远大于电平量测量方式中每个单元的读出时间，导致现有阵列传感器几乎全部采用电平量测量方式，以保证传感器帧率。其典型特征是以可编程放大器和模数转换器ADC为读出电路，如CMOS光电图像传感器、红外热像仪、电阻阵列传感器。
以时间量作为测量方法，包括充放电时间测电容、充电时间测电流、充放电时间测电阻等，电路的输出为持续上升或持续下降的电平，可视作模拟边沿信号。将模拟边沿信号的电平与参考电平通过电压比较器进行比较，模拟边沿信号的电平变化通过参考电平导致比较器翻转形成的数字边沿信号，基于数字时钟进行采样，可通过计数获得边沿发生时间。这种读出电路具备低噪和小型化优势，但较长的读出时间限制了其在阵列传感器中的应用。这是由于串行读出架构下，时间量阵列传感器的单帧采集时间比电平量阵列传感器高约2个数 量级，这既满足不了图像同步性要求，也满足不了绝大多数应用系统对采集帧率的要求。
发明内容
本发明的目的是提供一种边沿时间读出电路，具有低噪、可成组并行、可将并行读出数据转换为串行输出的特性，从而使边沿时间读出电路可成组，进而使时间量测量方式的传感器可成组为阵列传感器。
为达到上述目的，本发明提供了一种边沿时间读出电路，如图1所示，包括模数转换模块（1）、“边沿—脉冲”转换模块（2）、时间序列生成模块（3）、快照模块（4）和读取模块（5），以及模拟边沿信号端口（0）、参数输入端口（6）、地址输入端口（7），读出数据输出端口（8）。如图7所示，模拟边沿信号（0S）与参考电平（11S）由模数转换模块（1）的电压比较器（12）转换为数字边沿信号（12S）；数字边沿信号（12S）由“边沿—脉冲”转换模块（2）的边沿触发器（21）同步到读出时钟（CLK）上升沿转换为数字同步边沿信号（21S）；数字同步边沿信号（21S）由“边沿—脉冲”转换模块（2）的延时电路1（22）延迟转换为数字延迟边沿信号1（22S）；数字同步边沿信号（21S）由“边沿—脉冲”转换模块（2）的延时电路2（23）延迟转换为数字延迟边沿信号2（23S）；数字延迟边沿信号1（22S）和数字延迟边沿信号2（23S）通过“边沿—脉冲”转换模块（2）的异或电路（24）转换为数字脉冲信号（24S）；快照模块（4）的电平触发器（41）在数字脉冲信号（24S）的脉冲结束时刻，锁存时间序列生成器（3）生成的时间函数序列（3S），从而生成了传感器读出时间量（41S）。
时间函数序列（3S）还可对原始传感器读出时间量进行函数变换，函数形 式包括线性函数、多项式函数、分段函数等，按照传感器物理转换方程决定的时间轴开窗和非线性矫正要求进行设计。上层电路通过参数输入端口（30）提供函数参数和控制信号指令，配置寄存器（31）将函数参数和控制信号指令储存并传输给函数序列发生器（32）；函数序列发生器（32）依据读出时钟（CLK）逐周期生成和更新时间函数序列（3S）。
如图5所示，读取模块由地址解码器（51）、数据总线（52）组成；地址解码器（51）的输入端（50）与地址输入端口（7）连接，将地址从二进制码解码为独热码输出到读使能输出端（53），使快照模块（4）的读取控制器（42）只有一个使能端为1；数据总线（52）的输入端（54）逐个与各快照模块（4）的读取控制器（42）的输出端连接，用逻辑或二叉树电路将使能端为1的快照模块（4）的读取控制器（42）的输出电平传输到输出端（55），输出端（55）与读出数据输出端口（8）连接；当并行读出过程完毕，上层电路向地址输入端口（7）提供连续递增地址，就可从读出数据端口（8）串行读取读出时间量。
附图说明
图1是本发明提供的电路模块连接图
图2是本发明提供的模数转换模块电路原理图
图3是本发明提供的“边沿-脉冲”转换模块电路原理图
图4是本发明提供的时间序列生成模块连接图
图5是本发明提供的快照模块电路原理图
图6是本发明提供的读取模块电路原理图
图7是本发明提供的信号转换示意图
具体实施方式
如图1所示，本发明提供的边沿时间读出电路，包括模数转换模块（1）、“边沿—脉冲”转换模块（2）、时间序列生成模块（3）、快照模块（4）和读取模块（5）；还包括模拟边沿信号端口（0）、参数配置端口（6）、地址输入端口（7）、读出数据输出端口（8）；模拟边沿信号端口（0）向模数转换模块（1）提供输入；模数转换模块（1）向“边沿—脉冲”转换模块（2）提供输入；参数配置端口（6）向时间序列生成模块（3）提供输入；“边沿—脉冲”转换模块（2）和时间序列生成模块（3）为快照模块（4）提供输入；地址输入端口（7）为读取模块（5）提供输入；读取模块（5）对快照模块（4）进行控制和读取；读取模块（5）输出到读出数据输出端口（8）。
如图2所示，模数转换模块（1），包括参考电平生成器（11）、电压比较器（12）、输入端口（10）、输出端口（13）；输入端口（10）为与模拟边沿信号端口（0）连接的端口；输入端口（10）与电压比较器（12）的输入端1连接；参考电平生成器（11）的输出端与电压比较器（12）的输入端2连接；电压比较器（12）的输出端与输出端口（13）连接；输出端口（13）为与“边沿—脉冲”转换模块（2）连接的端口。读出电路成组时，每个输入端口（10）与对应的电压比较器（12）的输入端1连接；参考电平生成器（11）与每个电压比较器（12）的输入端2连接；每个电压比较器（12）的输出端与对应的输出端口（13）连接。
如图3所示，“边沿-脉冲”转换模块（2），包括边沿触发器（21）、延时电路1（22）、延时电路2（23）、异或电路（24）、输入端口（20）、输出端口（25）； 输入端口（20）为与模数转换模块（1）连接的端口；输入端口（20）与边沿触发器（21）的输入端连接；边沿触发器（21）的时钟端与读出时钟（CLK）连接；边沿触发器（21）的输出端与延时电路1（22）的输入端连接；边沿触发器（21）的输出端与延时电路2（23）的输入端连接；延时电路1（22）的输出端与异或电路（24）的输入端1连接；延时电路2（23）的输出端与异或电路（24）的输入端2连接；异或电路（24）的输出端与输出端口（25）连接；输出端口（25）为与快照模块（4）连接的端口。
如图4所示，时间序列生成模块（3），包括配置寄存器（31）、函数序列发生器（32）、输入端口（30）、输出端口（33）；输入端口（30）为与参数配置端口（6）连接的端口；输入端口（30）与配置寄存器（31）的输入端连接；配置寄存器（31）的输出端与函数发生器（32）的输入端连接；函数发生器（32）的时钟端与读出时钟（CLK）连接；函数发生器（32）的输出端与输出端口（33）连接；输出端口（33）为与快照模块（4）连接的端口。
如图5所示，快照模块（4），包括电平触发器（41）、读取控制器（42）、数据输入端口（40）、脉冲输入端口（43）、读使能端口（44）、输出端口（45）；数据输入端口（40）为与时间序列生成模块（3）连接的端口；数据输入端口（40）与电平触发器（41）的输入端连接；脉冲输入端口（43）为与“边沿—脉冲”转换模块（2）连接的端口；脉冲输入端口（43）与电平触发器（41）的控制端连接；电平触发器（41）的输出端与读取控制器（42）的输入端连接；读使能端口（44）为与读取模块（5）连接的端口；读使能端口与读取控制器（42）的使能端连接；读取控制器（42）的输出端与输出端口（45）连接；输出端口（45）为与读取模块（5）连接的端口。
如图6所示，读取模块(5)，包括地址解码器(51)、数据总线(52)、地址端口(50)、读使能输出端口(53)、数据端口(54)、输出端口(55)；地址端口(50)为与地址输入端口(7)连接的端口；地址端口(50)与地址解码器(51)的输入端连接；地址解码器(51)的输出端与读使能输出端口(53)连接；读使能输出端口(53)为与快照模块(4)的读使能端口(44)连接的端口；数据端口(54)为与快照模块(4)的输出端口(45)连接的端口；数据端口(54)与数据总线(52)的输入端连接；数据总线(52)的输出端与输出端口(55)连接；输出端口(55)为与读出数据输出端口(8)连接的端口。地址解码器(51)为二进制解码器；数据总线(52)为逻辑或二叉树。
本发明并非狭义地限制于上述实施例，在不超出本发明的精神与权利要求书范围的情况下，所做的种种变化实施，仍属于本发明的范围。

Claims (7)

1.一种边沿时间读出电路，由模数转换模块组、“边沿—脉冲”转换模块组、时间序列生成模块、快照模块组、读取模块和模拟边沿信号端口组构成，还包括参数配置端口、地址输入端口、读出数据输出端口，其特征在于：
模数转换模块组，由多个模数转换模块构成，模数转换模块由参考电平生成器和电压比较器组成，模数转换模块的输入端分别与一一对应的模拟边沿信号端口连接，输出端分别与一一对应的“边沿—脉冲”转换模块的输入端连接；
“边沿—脉冲”转换模块组，由多个“边沿—脉冲”转换模块构成，“边沿—脉冲”转换模块由同步边沿触发器、延时电路1、延时电路2和异或电路组成，其输入端分别与一一对应的模数转换模块的输出端连接，输出端分别与一一对应的快照模块的控制输入端连接；
时间序列生成模块，由配置寄存器和函数序列发生器组成，其输入端与参数配置端口连接，输出端作为总线与快照模块的数据输入端连接；
快照模块组，由多个快照模块组成，每个快照模块由电平触发器、写入控制器和读取控制器组成，其控制输入端分别与一一对应的“边沿—脉冲”转换模块的输出端连接，数据输入端分别与时间序列生成模块的输出端连接，读使能输入端分别与读取模块中对应的读使能输出端口连接，输出端分别与读取模块中对应的数据输入端连接；
读取模块，由地址解码器和数据总线组成，其地址输入端与地址输入端口连接，多个数据输入端分别与快照模块的输出端连接，多个读使能输出端口分别与快照模块的读使能输入端连接，数据输出端与读出数据输出端口连接；
模拟边沿信号端口组由多个并行的模拟边沿信号端口组成。
2.如权利要求1所述边沿时间读出电路，其特征在于，所述模数转换模块，由所述参考电平生成器和所述电压比较器组成：
参考电平生成器，输出端与电压比较器的输入端2连接，用于提供可编程配置的介于模拟边沿信号的低电位和高电位之间的参考电平；
电压比较器，输入端1与所述模拟边沿信号端口连接，输入端2与参考电平生成器的输出端连接，输出端与所述“边沿—脉冲”转换模块连接，用于对模拟边沿信号电平和参考电平进行比较，将模拟边沿信号转换为数字边沿信号。
3.如权利要求1所述边沿时间读出电路，其特征在于，所述“边沿—脉冲”转换模块，由所述边沿触发器、所述延时电路1、所述延时电路2和所述异或电路组成：
边沿触发器，时钟端与读出时钟连接，输入端与所述模数转换模块连接，输出端与延时电路1连接，输出端与延时电路2连接，用于将模数转换模块提供的数字边沿信号延迟同步到下一个读出时钟上升沿，转换为数字同步边沿信号；
延时电路1，输入端与同步边沿触发器的输出端连接，输出端与异或电路的输入端1连接，用于将数字同步边沿信号延迟延时1，转换为数字延迟边沿信号1；
延时电路2，输入端与同步边沿触发器的输出端连接，输出端与异或电路的输入端2连接，用于将数字同步边沿信号延迟延时2，转换为数字延迟边沿信号2，延时2大于延时1；
异或电路，输入端1与延时电路1的输出端连接，输入端2与延时电路2的输出端连接，输出端与所述快照模块连接，用于将数字延迟边沿信号1和数字延迟边沿信号2经逻辑异或运算转换数字脉冲信号。
4.如权利要求1所述边沿时间读出电路，其特征在于，所述时间序列生成模块，由所述配置寄存器、所述函数序列发生器组成：
配置寄存器，输入端与所述参数配置端口连接，输出端与函数序列发生器连接，用于从参数配置端口获得并存储函数参数和控制信号指令；
函数序列发生器，时钟端与读出时钟连接，输入端与配置寄存器连接，输出端与所述快照模块连接，用于依据配置寄存器提供的函数参数和内置的包括线性函数、多项式函数、分段函数在内的函数形式，按控制信号指令要求，生成随读出时钟变化的函数时间序列。
5.如权利要求1所述边沿时间读出电路，其特征在于，所述快照模块，由所述电平触发器、所述读取控制器组成：
电平触发器，控制端与所述“边沿—脉冲”转换模块连接，输入端与所述时间序列生成模块连接，输出端与读出控制器连接，用于在控制端为高电平时从输入端输入数字电平，在控制端为低电平时锁存；
读取控制器，使能端与所述读取电路连接，输入端与电平触发器连接，输出端与所述读取电路连接，用于当使能端为1时将输入端电平输出，当控制端为0时输出0。
6.如权利要求1所述边沿时间读出电路，其特征在于，所述读取模块，由所述地址解码器、所述数据总线组成：
地址解码器，输入端与所述地址输入端口连接，输出端与所述快照模块的所述读取控制器的使能端连接，用于将上层电路提供的地址由二进制码解码为独热码，仅使一个所述快照模块的所述读取控制器的使能端为1；
数据总线，输入端与所述快照模块的所述读取控制器的输出端连接，输出端与所述读出数据输出端口连接，用于将被地址解码器将使能端置1的所述快照模块的所述读取控制器的输出端电平输出到所述读出数据输出端口。
7.如权利要求6所述边沿时间读出电路，其特征在于，所述数据总线，为逻辑或二叉树。
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