KR101681437B1 - 칩 지지 기판, 칩 지지 방법, 3차원 집적 회로, 어셈블리 장치 및 3차원 집적 회로의 제조 방법 - Google Patents

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데츠 다나카
다카후미 후쿠시마
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도호쿠 다이가쿠
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
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    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81904—Pressing the bump connector against the bonding areas by means of another connector by means of an encapsulation layer or foil
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95145—Electrostatic alignment, i.e. polarity alignment with Coulomb charges
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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Abstract

본 발명은, 기판 위에 형성되고 칩(3A)을 흡착하는 친액성 영역(4)과, 상기 기판 위이며 상기 친액성 영역 내에 형성되고, 상기 칩에 정전력을 발생시키는 전극(6)을 구비한, 칩 지지 기판이다. 또한, 기판 위에 형성된 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성된 전극을 구비하는 칩 지지 기판의 상기 친액성 영역 위에 액체(15)를 개재하여 칩을 배치하는 공정과, 상기 전극에 전압을 인가함으로써 상기 전극에 대응하는 칩에 정전력을 발생시키는 공정을 포함하는, 칩 지지 방법이다.

Description

칩 지지 기판, 칩 지지 방법, 3차원 집적 회로, 어셈블리 장치 및 3차원 집적 회로의 제조 방법{CHIP SUPPORT SUBSTRATE, METHOD FOR SUPPORTING CHIP, THREE-DIMENSIONAL INTEGRATED CIRCUIT, ASSEMBLY DEVICE, AND METHOD FOR MANUFACTURING THREE-DIMENSIONAL INTEGRATED CIRCUIT}
본 발명은 칩 지지 기판, 칩 지지 방법, 3차원 집적 회로, 어셈블리 장치 및 3차원 집적 회로의 제조 방법에 관한 것이다.
집적 회로의 칩을 복수 적층한 집적 회로는, 3차원 집적 회로라 불리고 있다. 메모리 등에 의해 양품의 칩이 다수 얻어지는 칩을 적층한 3차원 집적 회로를 제조하는 경우에는, 복수의 웨이퍼를 적층함으로써 3차원 집적 회로를 제조하는 방법이 이용된다. 이러한, 3차원 집적 회로의 제조 방법은, 소위 WtW(Wafer to Wafer)라 불리고 있다. WtW를 이용하여 3차원 집적 회로를 제조하는 경우에는, 스루풋이 높다. 그러나, 각 웨이퍼에 불량 칩이 있는 경우에는, 최종적으로 양품의 3차원 집적 회로가 얻어질 확률, 즉 수익률이 낮아진다.
서로 다른 기능을 갖고 있는 칩을 적층하여 3차원 집적 회로로 하는 경우에는, 각 웨이퍼의 양품 칩을 칩 상태에서 적층하여, 서로 다른 기능을 갖는 복수의 칩을 적층한 3차원 집적 회로를 제조한다. 이러한 제조 방법은, 소위 CtC(Chip to Chip)라 불리고 있다. CtC를 이용한 3차원 집적 회로의 제조 방법은, 스루풋이 낮다. 그러나, 양품 칩을 사용하므로 수익률이 높아진다.
칩을 웨이퍼에 3차원 집적하는 방법(Chip to Wafer, 'CtW'라 함)을 이용한 3차원 집적 회로의 제조 방법이 있다. 그러나, CtW에서는, 낮은 스루풋과 낮은 얼라인먼트('위치 정렬'이라고도 함) 정밀도가 큰 문제로 된다.
어셈블리의 스루풋과 얼라인먼트 정밀도를 극적으로 증가시키기 위해서, 본 발명자들은, 액체 표면 장력을 수반하는 멀티 칩의 자기 조직화를 사용한 3D 집적 기술(멀티 칩-웨이퍼 3D 집적, 'SA-MCtW: Self Assembly based-Multi Chip to Wafer'라 함)을 개발해 왔다(비특허문헌 1 내지 4 및 특허문헌 1 참조).
특허문헌 1은, 본 발명자의 한 사람에 의해 출원된 발명이다. 특허문헌 1에는, 수용액의 표면 장력을 사용하여 지지 기판에 대하여 칩을 고정밀도로 위치 결정하는 것이 개시되어 있다. 칩을 지지 기판 위에 그 수용액의 흡착력을 이용하여 임시 고착한다. 탑재된 다수의 칩을 원하는 기판 위에 다시 붙이는 「전사('트랜스퍼'라고도 함) 방식」이 개시되어 있다.
정전적인 척킹은 웨이퍼의 처리 방법으로서 잘 알려져 있다. C. Landesberger, P. Ra㎜, K. Bock 등에 의해, 최근 들어, 정전 웨이퍼 캐리어를 사용한 다목적의 얇은 웨이퍼의 처리 시스템이 보고되었다(비특허문헌 5 참조).
WO2006/077739호
T. Fukushima et al., IEDM, p.348, 2005 T. Fukushima et al., IEDM, p.985, 2007 T. Fukushima et al., IEDM, p.499, 2008 T. Fukushima et al., IEDM, p.349, 2009 C. Landesberger et al., EMPC, p.1, 2009
SA-MCtW 방법에서는, 액체의 표면 장력만으로는 칩의 지지 기판에의 흡착이 충분하지 않기 때문에, 칩의 전사 공정 등의 이후 공정에 있어서, 칩의 정렬 상태가 열화된다. 이와 같이, 칩의 얼라인먼트 정밀도가 열화되면, 생산성이 낮아진다.
본 발명은, 상기 과제를 감안하여, 얼라인먼트 정밀도를 향상할 수 있는 칩 지지 기판을 제공하는 것을 제1 목적으로 하고, 칩 지지 기판을 사용한 3차원 집적 회로를 제공하는 것을 제2 목적으로 하고, 칩 지지 기판 및 그것을 사용한 칩 지지 방법을 제공하고, 칩 지지 방법을 이용한 3차원 집적 회로의 제조 방법을 제공하는 것을 제3 목적으로 하며, 또한, 어셈블리 장치를 제공하는 것을 제4 목적으로 하고 있다.
본 발명은 기판 위에 형성되고 칩을 흡착하는 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성되고, 상기 칩에 정전력을 발생시키는 전극을 구비한, 칩 지지 기판이다.
상기 구성에 있어서, 상기 친액성 영역은, 복수의 상기 칩을 각각 흡착하는 복수의 상기 친액성 영역을 포함하고, 상기 전극은, 상기 복수의 친액성 영역 각각 내에 형성되어 있는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 기판은, 반도체, 유리, 세라믹, 플라스틱, 인터포저 기판 중 어느 하나를 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 복수의 친액성 영역은, 절연막으로 형성되어 있는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 기판 위의 상기 친액성 영역이 배치되지 않은 영역은, 상기 친액성 영역보다 친액성이 낮은 영역을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 전극은, 상기 친액성 영역 내에 형성된 음극과 양극을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 친액성 영역 내에 있어서, 상기 음극과 상기 양극은, 상기 기판의 상면에 평행한 제1 방향과 상기 상면에 평행하며 제1 방향에 교차하는 제2 방향으로 격자 형상으로 배열되어 있는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 전극 중, 상기 양극과 상기 음극의 배치를 임의로 설정 가능한 구성으로 할 수 있다.
본 발명은 상기 칩 지지 기판과, 상기 친액성 영역에 적층된 칩과, 상기 칩 위에 적층된 1층 이상의 다른 칩을 포함하는, 3차원 집적 회로이다.
상기 구성에 있어서, 상기 칩은, 상면에 상기 다른 칩을 흡착하는 다른 친액성 영역과 상기 칩의 상면이며 상기 다른 친액성 영역 내에 형성되고, 상기 다른 칩에 정전력을 발생시키는 다른 전극을 갖는 구성으로 할 수 있다.
본 발명은 기판 위에 형성된 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성된 전극을 구비하는 칩 지지 기판의 상기 친액성 영역 위에 액체를 개재하여 칩을 배치하는 공정과, 상기 전극에 전압을 인가함으로써 상기 전극에 대응하는 칩에 정전력을 발생시키는 공정을 포함하는, 칩 지지 방법이다.
상기 구성에 있어서, 상기 친액성 영역은, 복수의 상기 칩을 각각 흡착하는 복수의 상기 친액성 영역을 포함하고, 상기 전극은, 상기 복수의 친액성 영역 각각내에 형성되어 있으며, 상기 칩을 배치하는 공정은, 상기 복수의 친액성 영역 위에 각각 액체를 개재하여 상기 복수의 칩을 배치하는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 칩을 상기 친액성 영역에 흡착시키는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 전극은, 상기 친액성 영역 내에 형성된 음극과 양극을 포함하고, 상기 정전력을 발생시키는 공정은, 상기 액체가 존재하는 상태에서 상기 음극과 상기 양극에 전압을 공급함으로써, 상기 칩의 중심이 상기 음극과 상기 양극의 사이에 배치하도록 상기 정전력을 발생시키는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 정전력을 발생시키는 공정은, 상기 칩이 상기 칩 지지 기판에 흡착하도록 상기 정전력을 발생시키는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 칩이 상기 칩 지지 기판에 흡착된 상태에서, 상기 칩 위에 다른 칩을 적층하는 공정을 포함하는 구성으로 할 수 있다.
상기 공정에 있어서, 상기 칩 지지 기판에 흡착된 상기 칩을 다른 기판으로 트랜스퍼하는 공정과, 상기 다른 기판으로 트랜스퍼된 상기 칩을 반도체 웨이퍼로 트랜스퍼하는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 칩 지지 기판에 흡착된 상기 칩을 반도체 웨이퍼 위로 트랜스퍼하는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 기판 위의 상기 친액성 영역이 배치되지 않은 영역은, 상기 친액성 영역보다 친액성이 낮은 영역을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 친액성이 낮은 영역을 제거하는 공정을 포함하는 구성으로 할 수 있다.
본 발명은, 상기 칩 지지 방법을 포함하는, 3차원 집적 회로의 제조 방법이다.
본 발명은, 기판 위에 형성된 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성된 전극을 구비하는 칩 지지 기판을 탑재하는 스테이지와, 상기 친액성 영역 위에 액적을 공급하는 액적 공급부와, 상기 친액성 영역 위에 공급된 액적 위에 칩을 공급하는 반송 로봇과, 상기 전극에, 상기 칩에 정전력이 발생하도록 전압을 공급하는 전원부를 구비하는 어셈블리 장치이다.
본 발명에 의하면, 얼라인먼트 정밀도를 향상할 수 있는 칩 지지 기판을 제공할 수 있다.
본 발명의 칩 지지 기판을 사용함으로써 얼라인먼트 정밀도를 향상할 수 있는 고기능의 3차원 집적 회로를 제공할 수 있다.
본 발명의 칩 지지 방법에 의하면, 얼라인먼트 정밀도를 향상할 수 있다.
본 발명의 칩 지지 방법을 이용한 3차원 집적 회로의 제조 방법에 의하면, 얼라인먼트 정밀도를 향상할 수 있다.
본 발명의 어셈블리 장치에 의하면, 얼라인먼트 정밀도를 향상할 수 있다.
도 1은, 비교예 1을 이용한 CtW에 의한 3차원 집적 회로의 제조 방법을 나타내는 도면이다.
도 2는, 비교예 2를 이용한 SA-MCtW에 의한 3차원 집적 회로의 제조 방법을 나타내는 도면이다.
도 3은, 3차원 집적 회로의 각 제조 방법의 스루풋과 수익률의 관계를 나타내는 도면이다.
도 4는, 본 실시 형태에 있어서 3차원으로 집적된 집적 회로의 구조를 나타내는 단면도이다.
도 5의 (a) 내지 도 5의 (d)는, 본 실시 형태의 3차원으로 집적된 집적 회로의 제조 방법을 나타내는 단면도이다.
도 6의 (a) 내지 도 6의 (d)는, 본 실시 형태의 3차원으로 집적된 집적 회로의 제조 방법을 나타내는 단면도이다.
도 7의 (a) 내지 도 7의 (d)는, 본 실시 형태의 3차원으로 집적된 집적 회로의 제조 방법을 나타내는 단면도이다.
도 8은, 정전 흡착용 전극이 형성된 인터포저 기판의 평면도이다.
도 9는, 정전 흡착에 있어서의 전압 인가를 설명하는 모식도이다.
도 10은, 본 실시 형태의 칩 지지 기판을 사용하여 제조되는 다른 3차원 집적 회로의 구조를 나타내는 단면도이다.
도 11의 (a) 내지 도 11의 (d)는, 본 실시 형태의 변형예 1의 HSA-CtW 공정의 일례를 설명하는 흐름도이다.
도 12의 (a) 내지 도 12의 (d)는, 본 실시 형태의 변형예 1의 HSA-CtW 공정의 일례를 설명하는 흐름도이다.
도 13의 (a) 내지 도 13의 (d)는, 본 실시 형태의 변형예 1의 HSA-CtW 공정의 일례를 설명하는 흐름도이다.
도 14는, 자기 조직적 흡착과 함께 정전 흡착을 행하는 하이브리드 조립(Hybrid Assembly)에 사용하는 어셈블리 장치의 구성을 나타내는 블록도이다.
도 15는, 칩 지지 기판의 구성의 일례를 나타내는 단면도이다.
도 16은, 어셈블리 장치에서 본딩된 칩의 광학 상(像)을 모식적으로 나타내는 도면이다.
도 17의 (a) 및 도 17의 (b)는, 칩의 얼라인먼트 정밀도를 나타내는 도면이며, 도 17의 (a)는 본 실시 형태, 도 17의 (b)는 비교예이다.
도 18은, 칩 지지 기판의 광학 상을 모식적으로 나타내는 도면이다.
도 19의 (a) 및 도 19의 (b)는, 정전 흡착력에 있어서의 파라미터의 영향을 조사한 도면이며, 도 19의 (a)는 인가 전압, 도 19의 (b)는 온도와의 관계를 나타낸다.
도 20의 (a) 및 도 20의 (b)는, 유니폴라형 정전 흡착력에 있어서의 파라미터의 영향을 조사한 도면이며, 도 20의 (a)는 인가 전압, 도 20의 (b)는 온도와의 관계를 나타낸다.
도 21의 (a) 및 도 21의 (b)는, MOSFET의 특성을 나타내는 도면이며, 도 21의 (a)는 ID-VG 특성, 도 21의 (b)는 ID-VD 특성이다.
도 22의 (a) 내지 도 22의 (d)는, 정전적인 임시 본딩 후의 자기 조직화 칩을 나타내는 도면이며, 도 22의 (a)는 정전적인 임시 본딩 후의 표면, 도 22의 (b)는 칩 지지 기판으로부터 접착 웨이퍼로 트랜스퍼한 후의 표면, 도 22의 (c)는 두께를 140㎛ 내지 25㎛로 한 멀티 칩 박화 후의 표면, 도 22의 (d)는 자기 조직화한 칩을 보쉬 프로세스에 의해 Si 비아를 형성한 단면의 SEM 상(像)을 모식적으로 나타내는 도면이다.
도 23의 (a) 내지 도 23의 (c)는, Cu/AgSn을 포함하는 마이크로 범프끼리를 다수 직렬 접속한 Daisy Chain이라 불리는 배선 패턴의 인가 전압에 대한 전류(상측 도면)와 저항의 특성을 나타내는 도면(하측 도면)이며, 마이크로 범프의 피치는, 도 23의 (a)가 40㎛, 도 23의 (b)가 60㎛, 도 23의 (c)가 80㎛이다.
도 24는, 비도전성 필름을 개재하여 본딩한 Cu/AgSn을 포함하는 마이크로 범프의 상(像)을 나타내고, 하측 도면은 TEM 상, 상측 도면은 X선 분석의 맵도이다.
도 25의 (a) 및 도 25의 (b)는, 도 24의 하측 도면에 나타내는 p 및 q의 부분에 있어서의 X선 분석 스펙트럼을 나타내는 도면이다.
도 26은, 30㎛ 피치의 마이크로 범프끼리를 다수 직렬 접속한 Daisy Chain이라 불리는 배선 패턴의 I-V 특성을 나타내는 도면이다.
도 27의 (a) 및 도 27의 (b)는, 적외선 상(像)을 나타내는 도면이며, 도 27의 (a)는, 접착 웨이퍼로의 트랜스퍼 후, 도 27의 (b)는, NCF를 개재하여 목표 웨이퍼가 되는 반도체 웨이퍼로의 트랜스퍼 후이다.
도 28은, HSA-CtW에 의해 3D 적층하고, 접착 웨이퍼로부터 다른 목표 웨이퍼에 자기 조직화된 얇은 칩이 트랜스퍼된 후의 단면의 SEM 상을 나타내는 도면이다.
도 29의 (a) 내지 도 29의 (d)는, 변형예 2에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 30의 (a) 내지 도 30의 (d)는, 변형예 2에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 31의 (a) 내지 도 31의 (d)는, 변형예 2에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 32의 (a) 내지 도 32의 (d)는, 변형예 3에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 33의 (a) 내지 도 33의 (d)는, 변형예 3에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 34의 (a) 내지 도 34의 (d)는, 변형예 3에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 35의 (a) 내지 도 35의 (c)는, 칩을 칩 지지 기판에 흡착시킬 때의 단면도이다.
도 36의 (a) 내지 도 36의 (c)는, 변형예 4에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 37의 (a) 내지 도 37의 (c)는, 변형예 4에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 38의 (a) 내지 도 38의 (c)는, 변형예 4에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다.
도 39의 (a)는, 칩 지지 기판의 평면도, 도 39의 (b) 및 도 39의 (c)는, A-A에 상당하는 단면도이다.
도 40의 (a) 및 도 40의 (b)는, 칩 지지 기판의 다른 예를 나타내는 평면도이다.
우선, 비교예에 대하여 설명한다. 비교예 1은, CtW를 이용한 3차원 집적 회로의 제조 방법예이다. 도 1은, 비교예 1을 이용한 3차원 집적 회로의 제조 방법을 나타내는 도면이다. 도 1에 도시한 바와 같이, 다이싱 프레임(107)에 접착된 테이프(109)에 다수의 양품의 칩(101: Known Good Dies, 이하 'KGD 칩'이라 함)이 접착되어 있다. 파선(108)은 다이싱 라인이다. 픽업 툴(111)이 칩(101)을 진공 흡착하고, 테이프(109)로부터 픽업한다. 픽업 툴(111)은, 칩(101)을 집적 회로 등이 형성된 기판(102) 위로 반송한다. 칩(101)은, 기판(102) 위에 원하는 레이아웃으로 기계적으로 고정밀도로 위치 결정된다. 칩(101)은, 기판(102) 위에 접착제를 개재하여 고착된다. 픽업 툴(111)은, 다음 칩(101)을 기판(102) 위에 고착한다. 이와 같이, 칩(101)은, 1개씩 기판(102)에 고착된다.
기판(102) 위에 모든 1층째의 KGD 칩(101)이 소정의 얼라인먼트 정밀도로 고착된 후, 픽업 툴(111)은 칩(103)을 진공 흡착하여 칩(101) 상부로 반송한다. 칩(103)은 고정밀도로 위치 결정되고, 칩(101) 위에 고착된다. 칩(103)은 1개씩 칩(101) 위에 고착된다. 3층째의 KGD 칩(104) 이후에도 마찬가지의 공정을 반복하여 행한다. 각 칩(101, 및 103)에는, 칩(101, 및 103)을 상하로 관통하는 실리콘 관통 전극(Through Silicon Via, 'TSV'라 함)이 형성되어 있다. TSV에 의해, 각 칩(101, 103 및 104)이 상하로 전기적으로 접속된다. 이와 같이, 3차원 집적 회로(100)가 제조된다.
비교예 1과 같은 CtW에 있어서는, 픽업 툴(111)이 칩(101)의 흡착과 탈착을 행하는 칩 어셈블리 방법에 의해 기판(102)에 본딩된다.
그러나, 비교예 1과 같은 칩의 흡착과 탈착에 의한 칩 어셈블리 방법에서는, 칩(101)을 1개씩 기판(102)으로 반송한다. 이로 인해, 낮은 스루풋과 낮은 얼라인먼트 정밀도가 큰 문제로 된다.
비교예 2는, SA-MCtW를 이용한 3차원 집적 회로의 제조 방법의 예이다. 도 2는, 비교예 2를 이용한 3차원 집적 회로의 제조 방법을 나타내는 도면이다. 도 2에 도시한 바와 같이, 비교예 1과 마찬가지로, 칩(101)을 1개씩 반송하는 싱글 칩 픽업 툴(111)은, 칩(101)을 1개씩 기체(112) 위에 임시 설치한다. 복수의 칩(101)을 반송하는 멀티 칩 픽업 툴(113)은, 기체(112) 위에 임시 설치된 복수의 칩(101)을 기판(102) 위로 반송한다.
중단의 도면은 기판(102)의 확대도이다. 기판(102)의 상면에는 복수의 친수성 영역(110) 및 소수성 영역(120)이 설치되어 있다. 복수의 친수성 영역(110)에 액적을 적하함으로써, 복수의 친수성 영역(110) 위에 액체(114)를 배치한다. 액체(114) 위에 양품 칩(101)을 배치한다. 액체(114)가 증발하면, 기판(102) 위에 칩(101)이 흡착된다. 이때, 액체(114)의 표면 장력에 의해 칩(101)은 친수성 영역(110)에 자기 조직적으로 흡착된다.
판(115)을 사용하여, 웨이퍼인 기판(102) 위에 칩(101)을 열 압착한다. 마찬가지로, 칩(101) 위에 칩(103), 칩(103) 위에 칩(104)을 고착한다.
비교예 2에 의하면, 높은 스루풋과 고수익률의 양쪽의 요구를 충족한다. 그러나, 비교예 2에서는, 액체(114) 위에 복수의 칩(101)을 조립하기 위해서, 고비용 멀티 칩 픽업 툴(113)을 사용한다. 또한, 액체(114)의 표면 장력에 의해 칩(101)을 기판(102)에 흡착시키기 위해서, 칩(101)의 기판(102)에의 흡착이 충분하지 않다. 이로 인해, 그 후의 공정에 있어서, 칩(101)의 이동을 억제하도록 신중한 작업을 행한다. 따라서, 생산성이 낮다. 또는, 액체(114)의 표면 장력에 의해 칩(101)을 기판(102)에 얼라인먼트하기 때문에, 칩(101)의 기판(102)에의 얼라인먼트 정밀도가 낮다. 이로 인해, 생산성이 낮다.
도 3은, 3차원 집적 회로의 각 제조 방법의 스루풋과 수익률의 관계를 나타내는 도면이다. 도 3에 도시한 바와 같이, 상기한 CtC, CtW(비교예 1), 및 SA-MCtW(비교예 2)는 모두 기능이 서로 다른 칩을 3차원 집적 회로로 하는 방법이며, 수익률이 높다. 그러나, 스루풋은 낮다. 한편, WtW는, 스루풋은 높지만 수익률이 낮다.
이하, 본 발명을 도면에 나타내는 실시 형태 및 그 변형예에 기초하여 상세히 설명한다.
도 4는, 본 실시 형태에 있어서 3차원으로 집적된 집적 회로(1)의 구조를 나타내는 단면도이다.
도 4에 도시한 바와 같이, 본 실시 형태의 3차원(3D) 집적된 집적 회로(1)는, 칩 지지 기판(2) 위에 칩(3)으로서 복수의 칩(3A, 3B, 및 3C)이 3차원으로 적층된 집적화 구조를 갖고 있다.
여기서, 칩(3)은 소정의 테스트에서 양품이라고 판단된 반도체 집적 회로 칩이나 발광 소자의 어레이 칩 등이며, KGD(Known Good Die) 칩이라고도 한다.
칩 지지 기판(2)에는, 액체를 개재하여 자기 조직화적으로 칩(3A)을 흡착할 수 있는 친액성 영역(4) 및 친액성 영역(4)보다도 친액성이 낮은 영역(5)이 형성되어 있음과 함께, 정전 흡착을 하기 위한 전극(6)이 형성되어 있다. 친액성 영역(4)과 친액성 영역보다도 친액성이 낮은 영역(5)은, 습윤성(영역 위에 액체를 적하했을 때의 접촉각)이 상이하다. 도 4에 있어서는, 친액성 영역(4)은 층에 의해 형성되고, 영역(5)은 층이 형성되지 않은 영역으로 나타내고 있지만, 친액성 영역(4) 및 영역(5)은, 각각 층으로 구성하여도 된다. 액체에는, 표면 장력을 증가하기 위해 첨가제를 함유시켜도 된다. 액체로서는, 무기 액체나 유기 액체를 사용할 수 있으며, 물, 글리세린, 아세톤, 알코올, SOG(Spin On Glass) 등을 사용할 수 있다. 이하, 액체를 물로 하는 경우, 친액성 영역(4)을 친수성 영역(4), 친액성이 보다 낮은 영역(5)을 소수성 영역(5)으로서 설명한다. 이하의 변형예에 있어서도 마찬가지이다.
칩 지지 기판(2)이란, 단층 또는 복수의 회로층을 포함하는 칩이 적층된 3차원 구조를 지지하기 위한 기판을 의미하며, 반도체, 유리, 세라믹, 플라스틱, 또는 인터포저 기판 등을 사용할 수 있다. 유리로서는, 석영 유리 또는 파이렉스(등록 상표) 유리를 사용할 수 있다. 세라믹으로서는, 알루미나 또는 질화알루미늄을 사용할 수 있다. 인터포저 기판으로서는, 에폭시 기판 또는 유리 섬유가 들어간 에폭시 기판(유리 에폭시 기판)을 사용할 수 있다. 인터포저 기판은, 집적 회로가 형성되어 있지 않은, 즉, 베어 실리콘 웨이퍼나 유리 웨이퍼를 가리키는 경우도 있지만, 인터포저 기판의 재질은 묻지 않는다.
여기서, 칩 지지 기판(2)은, 친수성의 재료로 덮은 친수성 영역(4)과, 친수성 영역(4)의 주위를 소수성의 재료로 덮은 소수성 영역(5)을 갖는다. 친수성 영역(4)은, 복수의 KGD 칩(3)을 자기 조직화 기능에 의해 정확하게 위치 정렬하기 위한 영역이며, 칩이 흡착되는 탑재 영역이다. 친수성 영역(4)의 크기 및 형상을 칩(3A)과 거의 동일하게 한다. 이에 의해, 액체의 표면 장력에 의해, 칩(3A)이 친수성 영역(4)에 얼라인먼트된다. 예를 들어 칩 지지 기판(2)의 상면에 평행한 2방향(예를 들어 X 방향, Y 방향) 및 상면 내의 회전 방향에 대하여 자기 조직적으로 얼라인먼트된다. 칩 지지 기판(2)에는, 정전적으로 칩(3)을 흡착 고정할 수 있도록 친수성의 재료(예를 들어 절연막) 하에, 예를 들어 절연막을 개재하여 양극(6A), 음극(6B)을 포함하는 전극(6)이 설치되어 있다. 이 전극(6)은, 예를 들어 빗살 전극이다. 본 실시 형태의 칩 지지 기판(2)은, 빗살 전극(6)을 배치한 칩 지지 기판(2)을 사용하여 KGD 칩(3)을 3차원적으로 적층할 수 있는 것이 특징이다. 칩(3)의 일괄 흡착 고정을 위해서는, 빗살 전극(6)에 100V 내지 수백V 이상의 고전압을 인가한다. 한편, 반대 전압을 인가함으로써, 고정된 칩(3)을 용이하게 탈리할 수 있는 것도 큰 특징이다.
칩 지지 기판(2)(예를 들어 인터포저 기판)은, 반도체를 포함하는 LSI 등이 탑재된 칩(3)을 직접 탑재하는 기판이다. 칩 지지 기판(2)은 플라스틱이나 수지를 포함하는 기판을 사용할 수 있다. 칩 지지 기판(2)은, 칩 지지 기판(2)의 하면에 형성된 땜납 범프 또는 땜납 볼 등(도시생략)을 개재하여, 각종 프린트 기판(도시생략)의 접속에 사용된다. 칩 지지 기판(2)의 상면에는 마이크로 범프(8)가 형성되어 있다. 땜납 범프 또는 땜납 볼과 마이크로 범프(8)는 칩 지지 기판용 관통 전극(11)을 통해 전기적으로 접속되어 있다. 칩 지지 기판용 관통 전극(11)은, 관통 구멍(9) 내에 매립된 전극(10)이다. 칩 지지 기판용 관통 전극(11)은 단순히 '비아'라고도 한다.
칩(3A)은, 상기한 반도체를 포함하는 LSI 등이 탑재된 칩이며, 그 하면에는, 절연층(7) 등과 마이크로 범프(8)가 형성되어 있다. 칩(3A)의 상면에는, 자기 조직화적으로 칩(3A)을 흡착할 수 있는 친수성 영역(4) 및 소수성 영역(5)(도시생략)이 형성됨과 함께, 정전 흡착을 하기 위한 전극(6)이 형성되어 있다. 또한, 칩(3A) 위에 마이크로 범프(8)가 형성되어 있다. 칩(3A)의 하면과 상면에 형성된 마이크로 범프(8)는 Si 관통 전극(17)을 통해 전기적으로 접속되어 있다. 칩 지지 기판(2) 위에 형성된 마이크로 범프(8)와 칩(3A) 아래에 형성된 마이크로 범프(8)는 고착되어 있다. 칩 지지 기판(2)과 칩(3A)은 마이크로 범프(8)를 통해 전기적으로 접속된다. 반도체는, Si나 Ge와 같은 단원소 반도체나 화합물 반도체를 포함한다. 이하, 칩(3)은 Si를 포함하는 것으로서 설명한다.
칩(3B) 및 칩(3C)도, 칩(3A)과 마찬가지의 구성을 갖고 있다.
칩(3A), 칩(3B) 및 칩(3C)은, 예를 들어 마이크로프로세서, 각종 메모리, 이미지 센서, 발광 소자 어레이, 마이크로 머신(MEMS: Micro Electro Mechanical System) 등의 기능을 갖고 있다. 칩(3A), 칩(3B) 및 칩(3C)은, 동일한 기능 또는 서로 다른 기능의 칩을 포함하여도 된다. 또한, 칩(3A), 칩(3B) 및 칩(3C)이 적층되는 각 칩은, 서로 다른 기능을 갖는 구성이어도 된다.
(제조 방법)
도 5의 (a) 내지 도 7의 (d)는, 본 실시 형태의 3차원으로 집적된 집적 회로(1)의 제조 방법을 나타내는 단면도이다.
(A) 인터포저 기판의 제작
도 5의 (a)에 도시한 바와 같이, 처음에 인터포저 기판인 칩 지지 기판(2)에 정전 흡착용 전극(6)을 형성한다. 예를 들어, 칩 지지 기판(2) 위에 Al/W를 증착하고, 다음으로 리소그래피법과 Al/W의 RIE(Reactive Ion Etching)의 에칭 등에 의해 전극(6)의 패턴을 형성한다.
다음으로, 칩(3A)이 흡착되는 부분을 친수성 영역(4)으로 하고, 칩(3A)이 흡착되지 않은 다른 부분을 소수성 영역(5)으로 한다. 친수성 영역(4)은 SiO2 등의 산화막으로 형성할 수 있다. 친수성 영역(4)은 SiO2 이외에 Si3N4로 형성할 수 있다. 또한, 친수성 영역(4)은 알루미늄과 알루미나의 2층막(Al/Al2O3), 탄탈륨과 산화탄탈의 2층막(Ta/Ta2O5)으로 형성하는 것이 가능하다.
소수성 영역(5)은, 예를 들어 불화탄소를 포함하는 막으로 형성할 수 있다. 소수성 영역(5)은 기판 자체를 소수성을 갖는 단결정 실리콘(Si), 에폭시 수지, 불소 수지, 실리콘 수지, 테플론(등록상표) 수지, 폴리이미드 수지, 레지스트, 왁스, 또는 BCB(벤조시클로부텐) 등으로 형성하여도 된다. 소수성 영역(5)은, 칩 지지 기판(2)인 인터포저 기판의 칩 탑재면에, 다결정 실리콘, 아몰퍼스 실리콘, 불소 수지, 실리콘 수지, 테플론(등록상표) 수지, 폴리이미드 수지, 레지스트, 왁스, 또는 벤조시클로부텐(BCB) 등으로 피복하여 형성하여도 된다.
(B) 인터포저 기판용 관통 전극의 형성
도 5의 (b)에 도시한 바와 같이, 칩 지지 기판(2)의 소정 부분에 기판을 관통하는 관통 구멍(9)을 형성하고, 다음으로 관통 구멍(9)에 금속 등의 도전체를 포함하는 전극을 매립하여 인터포저 기판용 관통 전극(11)을 형성한다. 관통 구멍(9)의 상부에는 금속 등의 도전체를 포함하는 마이크로 범프(8)를 형성한다.
(C) 자기 조직화
도 5의 (c)에 도시한 바와 같이, 칩 지지 기판(2)의 칩(3A)이 적재되는 친수성 영역(4)에, 미리 박화된 칩(3A)을 자기 조직적으로 흡착시킨다. 즉, 친수성 영역(4) 위에 액체(15)로서 물을 적하한다. 액체(15) 위에 칩(3A)을 배치한다. 액체(15)가 증발함으로써, 칩(3A)이 친수성 영역(4) 위에 흡착된다. 이어서, 도 5의 (d)에 도시한 바와 같이, 다른 친수성 영역(4)에 다른 칩(3A)을 자기 조직적으로 흡착시킨다.
(D) 정전 흡착
도 6의 (a)에 도시한 바와 같이, 정전 흡착용 전극(6)에 직류 전압을 인가하여, 칩 지지 기판(2)의 친수성 영역(4)에 칩(3A)을 정전 흡착시켜서, 일괄적으로 임시 본딩을 행한다.
(E) 수지 몰드
도 6의 (b)에 도시한 바와 같이, 인터포저 기판인 칩 지지 기판(2)과 일괄 고정된 칩(3A)의 사이에 수지를 주입하여, 수지 몰드(13)를 형성한다. 수지 몰드(13)의 재료는, 예를 들어 에폭시 수지이다. 수지 몰드(13)의 형성은 행하지 않고, 칩(3A 내지 3C)을 적층한 후에 형성하여도 된다. 이 경우, 소수성 영역은 형성하지 않아도 된다. 이하, 칩(3) 사이를 수지 몰드하는 공정은, 필요가 없는 경우에는 생략할 수 있는 공정이다.
(F) 칩(3A)에의 정전 흡착용 전극의 형성
도 6의 (c)에 도시한 바와 같이, 칩(3A)의 표면에 정전 흡착용 전극(6)을 형성한다. 정전 흡착용 전극(6)의 형성은, 공정 (A)와 마찬가지로 행할 수 있다. 또한, 도 6의 (c)에 있어서, 전극(6)이 칩(3A)에 매립되어 있지만, 칩(3A)의 평탄한 표면 위에 전극(6)을 형성하여도 된다. 칩(3A)의 상면에 수지 몰드(13)가 형성되어 있는 경우에는, 수지 몰드(13)가 형성된 칩(3A)의 표면이 노출되고 나서, 정전 흡착용 전극(6)을 형성한다.
(G) 칩(3A)에의 Si 관통 전극 및 마이크로 범프의 형성
도 6의 (d)에 도시한 바와 같이, 칩(3A)을 상하로 관통하는 Si 관통 전극(17: 이하, 'TSV'라고도 함)을 형성한다. 칩(3A) 위에 마이크로 범프(8)를 형성한다. TSV(17)와 마이크로 범프(8)의 형성은, 공정 (B)와 마찬가지로 행할 수 있다.
(H) 칩(3A)의 표면에의 친수성 영역(4)의 형성
도 7의 (a)에 도시한 바와 같이, 칩(3A)의 표면에, 친수성 영역(4)과 소수성 영역(5)을 형성한다. 친수성 영역(4)과 소수성 영역(5)의 형성은, 공정 (A)와 마찬가지로 행할 수 있다. 친수성 영역(4)의 절연막은 도시를 생략하였다. 칩(3B)의 칩 사이즈가 칩(3A)과 동일한 경우, 칩(3A)의 표면을 친수성 영역(4)으로 하고, 수지 몰드(13)의 표면을 소수성 영역(5)으로 한다. 칩(3B)의 칩 사이즈가 칩(3A)보다 작은 경우, 칩(3A)의 표면에 친수성 영역(4)과 소수성 영역(5)을 형성하고, 수지 몰드(13) 위에 소수성 영역(5)을 형성한다. 칩(3B)의 칩 사이즈가 칩(3A)보다 큰 경우, 칩(3A)의 표면을 모두 친수성 영역으로 하고, 수지 몰드(13)의 표면에 친수성 영역(4)과 소수성 영역(5)을 형성한다. 칩(3B 및 3C)에 대해서도 마찬가지이다.
(I) 칩(3B)의 자기 조직화
도 7의 (b)에 도시한 바와 같이 미리 박화된 칩(3B)을, 칩(3A)의 친수성 영역(4)에 자기 조직적으로 흡착시킨다. 이 공정은, 공정 (C)와 마찬가지로 행할 수 있다.
(J) 칩(3B)의 정전 흡착
도 7의 (c)에 도시한 바와 같이 자기 조직적으로 흡착된 칩(3B)을, 칩(3A)에 정전 흡착시킨다. 이 공정은, 공정 (D)와 마찬가지로 행할 수 있다.
(K) 칩(3B)에의 TSV 및 마이크로 범프 형성
도 7의 (d)에 도시한 바와 같이 칩(3B)에 TSV(17)와 마이크로 범프(8)를 형성한다. TSV(17)와 마이크로 범프(8)의 형성은, 공정 (G)와 마찬가지로 행할 수 있다.
상기 공정 (F) 내지 (J)를 반복하여 행함으로써, 칩 지지 기판(2) 위에 칩(3A, 3B), 나아가 칩(3C) 등을 적층할 수 있다. 최상층이 되는 칩(3C)과 하측의 칩(3B)만 접속하면 되는 경우에는, 도 7의 (d)에 도시한 바와 같이, 칩(3C)의 하면측에 절연층(7)과 마이크로 범프(8)를 형성하고, TSV(17)는 형성하지 않아도 된다.
도 5의 (a) 내지 도 7의 (d)에 도시한 바와 같이, 본 실시 형태의 3차원 집적 회로(1)의 제조 방법의 특징은, KGD 칩(3)을 자기 조직화의 기능을 갖는 물방울 위에 낙하, 혹은 부착시켜서 해방한 후, 그 복수의 KGD 칩(3)을 칩 지지 기판(2) 위에 정전적으로 일괄하여 흡착 고정하는 방법을 이용함에 있다. 이 방법에 의하면, 3차원 적층 구조를 갖는 3차원 집적 회로(1)를 고수율, 고생산성, 고정밀도이며 또한 저비용으로 제조할 수 있다.
(정전 흡착 전극)
도 8은, 정전 흡착용 전극(6)이 형성된 칩 지지 기판(2)의 평면도이다. 도 8에 도시한 바와 같이, 정전 흡착용 전극(6)은 양극(6A), 음극(6B)을 포함하는 소위 바이폴라형 전극이다. 친수성 영역(4) 내에는 양극(6A)과 음극(6B)이 형성되어 있다. 바이폴라형 전극(6)은, 예를 들어 도 8에 도시한 바와 같은 빗살 전극이다. 도 8에 도시한 빗살 전극(6)의 양극(6A)에는 정전압, 음극(6B)에는 부전압이 인가된다. 이러한, 바이폴라형 전극(6)을 사용하여 칩(3A)에 가해지는 정전력은, 하기 수학식 1로 부여된다.
Figure 112015026357597-pct00001
여기서, Fbp는 바이폴라형 전극(6)을 사용한 정전 본딩으로 발생하는 정전력이며, A는 빗살 전극의 면적, d는 전극(6)과 칩(3)의 거리, εr은 비유전율, ε0은 진공 중의 유전율, V는 인가 전압이다.
도 9는, 정전 흡착에 있어서의 전압 인가를 설명하는 모식도이다. 도 9의 상측 도면에 도시한 바와 같이, 바이폴라형 전극(6)의 경우에는, 고압 전원(23)을 사용하여 빗살 전극의 양극(6A)과 음극(6B)의 사이에 고압의 직류(DC) 전압을 인가한다. 양극(6A)에는 정전압이 인가되고, 음극(6B)에는 부전압이 인가된다. 양극(6A)에는 화살표(20)와 같이 상부 방향으로 전기력선이 형성된다. 음극(6B)에는 화살표(20)와 같이 하부 방향으로 전기력선이 형성된다. 칩(3A) 내의 절연체에 전극(6)과 반대의 전하가 축적된다. 이에 의해, 화살표(21)와 같이, 칩(3A)에 하부 방향의 정전력이 발생하고, 칩(3A)이 칩 지지 기판(2)에 정전 흡착된다. 이어서, 도 9의 하측 도면에 도시한 바와 같이, 고압 전원(23)을 사용하여 양극(6A)과 음극(6B)의 사이에 도 9의 상측 도면과 반대 극성의 DC 전압을 인가한다. 양극(6A)에는 화살표(20)와 같이 하부 방향으로 전기력선이 형성된다. 음극(6B)에는 화살표(20)와 같이 상부 방향으로 전기력선이 형성된다. 전극(6)은 칩(3A) 내의 절연체에 축적된 전하와 동일한 극성으로 된다. 이에 의해, 화살표(21)와 같이, 칩(3A)에 상부 방향의 정전력이 발생하고, 칩(3A)이 칩 지지 기판(2)으로부터 이탈한다. 즉, 정전 흡착이 해제된다.
도 5의 (a) 내지 도 7의 (d)의 제조 방법에서 설명한 바와 같이, 본 실시 형태의 3차원 집적된 집적 회로(1)에 있어서는, 칩 지지 기판(2) 위에 복수의 칩(3A, 3B, 및 3C)을 적층화할 수 있다. 칩 지지 기판(2) 및 칩(3A, 3B)에 형성하는 친수성 영역(4)은 산화막으로 형성되어 있다. 따라서, 친수성 영역(4)이 형성되어도 3차원 집적된 집적 회로(1)의 칩(3A, 3B, 및 3C)에는 영향을 주지 않는다.
마찬가지로, 칩 지지 기판(2), 칩(3A, 및 3B)에 형성하는 소수성 영역(5)은 불화탄소를 포함하는 막 등으로 형성되어 있다. 따라서, 소수성 영역(5)이 형성되어도 3차원 집적된 집적 회로(1)의 칩(3A, 3B, 및 3C)에는 영향을 주지 않는다.
또한, 칩 지지 기판(2) 및 칩(3A, 및 3B)에 형성하는 정전 흡착용 전극(6)은 TSV(11, 17)와는 절연물을 개재하여 절연되어 있다. 따라서, 전극(6)이 형성되어도 3차원 집적된 집적 회로(1)의 칩(3A, 3B, 및 3C)에는 영향을 주지 않는다.
비교예 2에서는, 자기 조직화 기능을 갖는 수용액의 흡착력으로 칩(3)을 흡착시킨다. 이로 인해, 흡착력이 매우 약하거나, 혹은 너무 강하여 한번 칩(3)을 고정하면 박리할 수 없어, 전사에 의한 적층의 수율이 낮다는 결점이 있다. 본 실시 형태의 칩 지지 기판(2)을 사용한 3차원 집적 회로(1)의 제조 방법에 의하면, 자기 조직화 기능과 정전적인 상호 작용을 사용하고, 복수의 KGD 칩(3A)을 동시에 강하게 칩 지지 기판(2)에 흡착 고정할 수 있다. 이로 인해, 생산성이 높아지고, 또한, 신뢰성이 높은 위치 정렬이 가능해진다. 또한, 도 9의 하측 도면, 전극(6)에 정전 흡착과는 역극성의 전압을 인가함으로써, 칩(3A)을 칩 지지 기판(2)으로부터 용이하게 박리할 수 있다.
(3차원 집적된 집적 회로의 변형예 1)
본 실시 형태의 하이브리드 자기 조직화에 기초하는 칩 지지 기판(42)을 사용하여 제조할 수 있는, 3차원 집적된 집적 회로의 변형예 1에 대하여 설명한다.
도 10은, 본 실시 형태의 변형예 1의 칩 지지 기판(42)을 사용하여 제조되는 3차원 집적된 집적 회로(30)의 구조를 나타내는 단면도이다.
도 10에 도시한 바와 같이, 3차원 집적된 집적 회로(30)는, Si 웨이퍼(32) 위에 칩(33A 내지 33C)이 3차원으로 적층된 구조를 갖고 있다. 각 칩(33A, 33B, 및 33C)의 상부에는, 소자 형성 영역(34)이 형성되어 있다. 소자 형성 영역(34)에는, 예를 들어 트랜지스터 또는 발광 소자가 형성되어 있다. 소자 형성 영역(34) 위의 층간 절연막(도시생략)을 개재하여 마이크로 범프(38)가 배치되어 있다. 각 칩(33A, 33B, 및 33C)의 하면에는 마이크로 범프(38)가 형성되어 있다.
3차원 집적된 집적 회로(30)에서는, Si 웨이퍼(32) 위에 형성된 마이크로 범프(38)와 칩(33A)의 하면에 형성된 마이크로 범프(38)가 접합되어 있다. 이에 의해, Si 웨이퍼(32)와 칩(33A)이 전기적이며 또한 기계적으로 접속된다. 칩(33B)이 칩(33A) 위에 적층되고, 칩(33C)이 칩(33B) 위에 적층되어 있다. 칩(33A, 33B, 및 33C)을 상하로 관통하는 TSV(37)가 형성되어 있다. 칩(33A, 및 33B)의 상하로 형성된 마이크로 범프(38)는 TSV(37)를 통해 전기적으로 접속되어 있다.
반도체 웨이퍼(32)에는, 예를 들어 집적 회로나 발광 소자의 어레이가 형성되어 있다. 반도체 웨이퍼(32)는, 예를 들어 Si 웨이퍼이다. 이하의 설명에서는, 반도체 웨이퍼(32)는 Si 웨이퍼로서 설명한다.
Si 웨이퍼(32) 위에 형성된 복수의 마이크로 범프(38) 사이에는, 간극 충전 수지(39)가 매립되어 있다. 칩(33A)의 칩(33B)과 대향하는 면 위에 형성된 복수의 마이크로 범프(38) 사이에는, 간극 충전 수지(39)가 매립되어 있으며, 칩(33A)의 상면측과 칩(33B)의 하면측이 마이크로 범프(38)를 통해 접속되어 있다.
마찬가지로, 칩(33B)의 칩(33C)과 대향하는 면 위에 형성된 복수의 마이크로 범프(38) 사이에는, 간극 충전 수지(39)가 매립되어 있으며, 칩(33B)의 상면측과 칩(33C)의 하면측이 마이크로 범프(38)를 통해 접속되어 있다.
3차원 집적된 집적 회로(30)는, 수지 몰드(41)에 의해 밀봉되어 있다. Si 웨이퍼(32)에는 집적 회로가 형성되어 있다.
Si 웨이퍼(32)는, 도시를 생략한 관통 전극과 Si 웨이퍼(32)의 하면에 마이크로 범프를 구비하고 있어도 된다. 이 경우, 3차원 집적된 집적 회로(30)는 Si 웨이퍼(32) 하면측의 마이크로 범프를 통해 외부 회로에 접속된다.
도 11의 (a) 내지 도 13의 (d)는, 본 실시 형태의 변형예 1의 H(Hybrid) SA-CtW 공정의 일례를 설명하는 흐름도이며, 이하에 순차 설명한다.
(A) 도 11의 (a)에 도시한 바와 같이, 처음에, KGD 칩(33A)은, 직접 다이싱 프레임으로 둘러싸인 웨이퍼로부터 선별된다. 이어서, 친수성 영역 및 정전 흡착용 전극을 구비한 멀티 칩 캐리어, 즉 칩 지지 기판(42)이 후술하는 어셈블리 장치(60)의 스테이지(61)에 적재된다. 칩 지지 기판(42)의 상면에는 본딩 영역인 친수성 영역(44)(친액성 영역)과 소수성 영역(45)(친액성이 낮은 영역)이 형성되어 있다. 친수성 영역(44)은, 예를 들어 절연막에 의해 형성된다. 친수성 영역(44)의 절연막 아래에 전극(46)이 형성되어 있다.
(B) 다음으로, 도 11의 (b)에 도시한 바와 같이, 칩(33A)은, 칩 지지 기판(42) 위에 형성된 친수성의 친수성 영역(44)에 배치된 물방울인 액체(15) 위로 방출된다. 칩(33A)의 상부에는 소자 형성 영역(34)이 형성되고, 소자 형성 영역(34) 위에 마이크로 범프(38)가 형성되어 있다.
도 11의 (c)에 도시한 바와 같이, 상기 공정이 반복됨으로써, 대부분의 칩(33A)이, 연속적이며 또한 정확하게 자기 조직적으로 칩 지지 기판(42) 위에 배치된다.
(C) 다음으로, 도 11의 (d)에 도시한 바와 같이, 전극(46)에 고전압 DC 전압을 인가한다. 이에 의해, 칩(33A)은, 칩 지지 기판(42) 위에 임시 본딩된다.
(D) 도 12의 (a)에 도시한 바와 같이, 칩(33A)을 갖고 있는 칩 지지 기판(42)은 얼라인먼트되고, 전사용 지지 기판(43)에 임시 본딩된다. 얼라인먼트에는, 예를 들어 웨이퍼 본더를 사용한다.
전사용 지지 기판(43) 위(도 12의 (a)에서는 하면)에는 접착층(43A)이 피복되어 있다. 이하, 접착층(43A)이 피복된 전사용 지지 기판(43)을 접착 웨이퍼(43)라 한다. 이 공정에서 사용되는 내열성의 접착층(43A)은 신규 재료이며, 처음으로 도입된 것이다. 이 새로운 임시 고정용 접착층(43A)은, 접착 웨이퍼(43)로부터 가시 레이저를 사용하여 용이하게 박리할 수 있다. 이것은, 이 공정의 기본 기술이다.
(E) 도 12의 (b)에 도시한 바와 같이, HSA-CtW 공정에서는, 임시 고정된 다수의 칩(33A)은, 방전함으로써 칩 지지 기판(42)으로부터 개방되어, 접착 웨이퍼(43)로 이동된다. 즉, 트랜스퍼된다. 이 공정을 제1 트랜스퍼라 한다. 도 5의 (a) 내지 도 7의 (d)에 도시한 칩 지지 기판(2)은, 3차원 집적 회로의 일부로 되지만, 칩 지지 기판(42)은, 3차원 집적된 집적 회로(30)의 웨이퍼로는 되지 않는다. 칩 지지 기판(42)은, 제1 트랜스퍼의 후에 재이용할 수 있다.
이하의 공정을 더 설명한다.
(F) 도 12의 (c)에 도시한 바와 같이, 접착 웨이퍼(43) 위에 칩(33A)을 덮도록 수지 몰드(41)를 형성한다. 도 12의 (c)에 있어서 수지 몰드(41)의 형성은 행하지 않고, 칩(33A 내지 33C)을 적층한 후에 형성하여도 된다. 이 경우, 소수성 영역은 형성되지 않는다.
(G) 멀티 칩의 박화 공정
도 12의 (d)에 도시한 바와 같이, 이 공정에서는, 3차원 집적 회로의 두께를 조정하기 위해서, 복수의 칩(33A: 멀티 칩)을, 필요에 따라서 얇게 한다. 멀티 칩(33A)의 박화는, 소자 형성 영역(34)이 형성되어 있지 않은 칩(33A)의 이면(도 12의 (d)에서는 상면) 측에서 연삭 또는 CMP(Chemical Mechanical Polishing)함으로써 행한다. 접착 웨이퍼(43)에 의해, 칩(33A)의 소자 형성 영역(34)은 보호된다. 칩(33A)의 상면이 수지 몰드(41)로부터 노출된다.
(H) TSV(37)와 마이크로 범프(38)의 형성 공정
도 13의 (a)에 도시한 바와 같이, 칩(33A)을 상하로 관통하는 TSV(37)를 형성한다. 칩(33A)의 상면에 마이크로 범프(38)를 형성한다.
(I) 접착 웨이퍼(43)로부터 반도체 웨이퍼(32)로의 제2 멀티 칩 트랜지스퍼 공정
도 13의 (b)에 도시한 바와 같이, 예를 들어 웨이퍼 본더를 사용하고, 접착 웨이퍼(43)로부터 반도체 웨이퍼(32)로 칩(33A)을 이동시킨다. 반도체 웨이퍼(32)의 상부(도 13의 (b)에서는 하부)에는 소자 형성 영역(34)이 형성되어 있다. 소자 형성 영역(34) 위에 마이크로 범프(38)가 형성되어 있다. 이 공정에 있어서, 반도체 웨이퍼(32)의 마이크로 범프(38)와, 칩(33A)의 마이크로 범프(38)가 열 압착용 웨이퍼 접합 장치에 의해 열 압착된다. 열 압착의 공정에서는, 열 압착용 본딩 장치의 스테이지가, 예를 들어 50℃ 내지 250℃로 가열된 후에 50℃로 냉각되는 열 프로세스에 의해 행해진다. 반도체 웨이퍼(32)에는, 예를 들어 목표 LSI, 또는 발광 소자 어레이 등이 탑재되어 있다. 반도체 웨이퍼(32)의 복수의 마이크로 범프(38)사이에는, 간극 충전 수지(39)가 매립되어 있다. 이 간극 충전 수지(39)는 에폭시 수지 등을 포함한다. 간극 충전 수지(39)는 비도전성 필름(Non Conductive Film, 'NCF'라 함)이라고도 불리고 있다. 반도체 웨이퍼(32)의 반도체는 Si로서 설명한다.
(J) 칩(33A)의 접착 웨이퍼(43)로부터의 박리 공정
도 13의 (c)에 도시한 바와 같이, 목표 LSI가 탑재된 Si 웨이퍼(32)의 마이크로 범프(38)와 칩(33A)의 마이크로 범프(38)가 열 압착된 후에, 칩(33A)은, 웨이퍼 접합 장치의 진공 흡착의 힘을 이용하여, 접착 웨이퍼(43)로부터 박리된다. 목표 LSI가 탑재된 Si 웨이퍼(32)에 칩(33A)의 마이크로 범프(38)가 열 압착된 후에 박리한 접착 웨이퍼는, 재이용할 수 있다. 접착층(43A)은, 접착 웨이퍼(43)로부터 가시 레이저를 사용하여 용이하게 박리할 수 있으므로, 접착층(43A)이 적재되는 접착 웨이퍼(43)의 기판은, 반복 사용이 가능하다. 즉, 사용한 접착 웨이퍼(43)의 접착층(43A)을 박리한 후의 기판에, 새로운 접착층(43A)을 스핀 코팅 등으로 형성함으로써, 기판을 다시 사용할 수 있다. 접착층(43A)은, 가시 레이저 외에는, 가열, 또는 용제에 의한 박리 처리, 광, 또는 자외선 레이저 등, 또는 이들 조합을 사용하여 박리하여도 된다.
(K) 칩(33)의 반복 적층
도 13의 (d)에 도시한 바와 같이, 상기 공정을 반복함으로써, 반도체 웨이퍼(32) 위에는 복수의 TSV(37)를 갖는 얇은 칩(33A 내지 33C)을 적층할 수 있다.
본 실시 형태 및 그 변형예 1의 3차원 집적 회로의 제조 방법에 있어서의 하이브리드 자기 조직화에 기초하는 칩-웨이퍼 3D 집적(HSA-CtW)에 있어서는, 액체(15)의 표면 장력 구동에 의한 칩(3A 내지 3C, 또는 33A 내지 33C)의 자기 조직적 흡착과, 정전 흡착에 의한 복수의 칩(3A 내지 3C, 또는 33A 내지 33C)의 임시 본딩 기술이 조합되어 있다. 정전 흡착에 의한 복수의 칩(3A 내지 3C, 또는 33A 내지 33C)의 임시 본딩 기술은, 자기 조직적으로 흡착된 칩의 스트레스 없이 직접 본딩이 가능해진다.
후술하는 바와 같이, 칩을 자기 조직적으로 흡착하고, 또한 정전 흡착시켜서임시 본딩을 한 후에 원하는 반도체 웨이퍼(32) 위에 전사한 경우, 위치 정렬 정밀도가 약 1㎛ 정도로 높고, 전사 시에 사이드 슬립을 일으키지 않고, 높은 위치 정렬 정밀도를 유지할 수 있다. 또한, Cu/SnAg을 포함하는 마이크로 범프(38)와 Cu를 이용한 관통 전극(11, 17)을 사용한 3차원 집적 회로(30)에서는 양호한 전기적 특성을 얻을 수 있다.
본 실시 형태 및 그 변형예 1의 3차원 집적 회로의 제조 방법에 의하면, 비교예 2의 고비용 멀티 칩의 픽업 툴을 사용하지 않고 생산의 스루풋을 증가시킬 수 있다. 이에 의해, 1만칩/시간의 칩 어셈블리를 실현할 수 있다.
따라서, 본 실시 형태 및 그 변형예 1의 3차원 집적된 집적 회로(1 또는 30)에서는, 칩 지지 기판(2) 또는 반도체 웨이퍼(32)에의 칩(3A 내지 3C, 또는 33A 내지 33C)의 적층이 위치 정밀도를 좋게 할 수 있고, 높은 스루풋으로 제조되므로, 저비용이다.
(어셈블리 장치)
다음으로, 도 4에 도시한 3차원 집적 회로(1) 및 도 10에 도시한 3차원 집적 회로(30)의 제조에 사용할 수 있는 어셈블리 장치(60)에 대하여 설명한다. 어셈블리 장치(60)는 후술하는 변형예에도 사용할 수 있다.
도 14는, 자기 조직적 흡착과 함께 정전 흡착을 행하는 하이브리드 조립(Hybrid Assembly)에 사용하는 어셈블리 장치(60)의 구성을 나타내는 블록도이다.
도 14에 도시한 바와 같이, 어셈블리 장치(60)는, 칩 지지 기판(2 또는 42)이 적재되는 스테이지(61)와, 칩(3A 내지 3C, 또는 33A 내지 33C)의 픽업 툴(62)을 구비한 반송 로봇(63)과, 고정밀도 액적 토출부(64)와, 액적 공급부(65)와, 정전 흡착용 전원(66)과, 정전 흡착용 전원(66)을 기판에 공급하는 프로브(67)와, 제1 카메라(68) 및 제2 카메라(69)를 포함하고 칩 지지 기판 및 칩을 관찰하는 촬상부와, 칩 수용 트레이(71)와, 제어부(72) 등을 포함하여 구성되어 있다. 스테이지(61)는, 기울기 보정 기구(73)를 더 구비하고 있어도 된다. 어셈블리 장치(60)는 도 4에 도시한 3차원 집적 회로(1) 및 도 10에 도시한 3차원 집적 회로(30)의 제조에 사용할 수 있다.
인터포저 기판(2) 또는 칩 지지 기판(42)에 형성된 정전 흡착 전극(6), 또는 (46)에는, 정전 흡착용 전원(66)에 접속되는 프로브(67)의 바늘이 접촉하여, 정전 흡착용 전원(66)이 인가된다. 프로브(67)는 양극(6A)과 음극(6B)에 대응하여 복수 설치되어 있어도 된다.
반송 로봇(63)은, 친수성의 액적과 칩(33)을 기판으로 반송하는 반송 로봇이다. 반송 로봇(63)은, 친수성의 액적을 기판에 공급하는 고정밀도 액적 토출부(64)와, 칩(33)의 픽업 툴(62)을 구비하고 있다. 반송 로봇(63)은, 소위 산업 로봇이며, 2차원에서의 반송을 행하는 X-Y 로봇이나 스칼라 로봇을 사용할 수 있다. 이하의 설명에서는, 반송 로봇(63)은 스칼라 로봇으로서 설명한다.
고정밀도 액적 토출부(64)는 액적 공급부(65)에 접속되고, 제어부(72)에 의해 액적의 양이나 액적을 토출하는 토출 시간이 제어된다.
스칼라 로봇(63)의 픽업 툴(62)은 칩(3A 내지 3C, 또는 33A 내지 33C)을 흡착하기 위한 척을 구비하고 있으며, 제1 및 제2 고해상도 카메라(68 및 69)에 의해 그 위치가 감시되고 있다. 칩(3A 내지 3C, 또는 33A 내지 33C)을 흡착하기 위한 척은, 예를 들어 진공 척이다. 제1 및 제2 카메라(68 및 69)는, 소위 고해상도 카메라이다.
스칼라 로봇(63)의 픽업 툴(62)은, 처음에 스테이지(61)의 상방에 배치된 제1 카메라(68)의 감시에 의해 그 위치가 제어되고, 칩 지지 기판(2) 또는 칩 지지 기판(42)의 소정 부분에, 예를 들어 순수를 포함하는 액적을 토출한다.
다음으로, 스칼라 로봇(63)의 픽업 툴(62)은 제1 고해상도 카메라(68)의 하방에 배치된 제2 카메라(69)의 감시에 의해 그 위치가 제어되고, 칩 수용 트레이(71)로 이동하도록 제어되고, 칩 수용 트레이(71) 내의 칩(3A 내지 3C, 또는 33A 내지 33C)을 진공 척에 의해 흡인한다. 진공 흡인된 칩(3A 내지 3C, 또는 33A 내지 33C)은, 제1 카메라(68)의 감시에 의해 그 위치가 제어되고, 칩 지지 기판(2) 또는 칩 지지 기판(42)의 소정 부분으로 반송되고, 진공 흡인을 정지함으로써, 칩 지지 기판(2) 또는 칩 지지 기판(42) 위의 액적이 적하된 부분에 임시 접착된다.
다음으로, 칩 지지 기판(2) 또는 칩 지지 기판(42)의 정전 흡착용 전극(6, 또는 46)에, 직류 전압이 인가됨으로써, 칩(3A 내지 3C, 또는 33A 내지 33C)이 칩 지지 기판(2) 또는 칩 지지 기판(42)에 정전 흡착된다.
제어부(72)는, 상기한 하이브리드 자기 조직적 어셈블리 장치(60)의 동작을 제어한다. 제어부(72)는, 도시를 생략한 컴퓨터, 디스플레이 장치, 기억 장치 등을 구비하여 구성되어 있다. 컴퓨터에 의해, 스칼라 로봇(63)과, 고정밀도 액적 토출부(64), 액적 공급부(65), 정전 흡착용 전원(66), 제1 및 제2 카메라(68, 및 69) 등이, 인터페이스 회로(72A)를 통해 제어된다.
(칩 지지 기판의 구조)
칩 지지 기판(42)은, Si 웨이퍼인 기판(42A) 위에 표준의 리소그래피법, CVD(Chemical Vapor Deposition)법, RIE법 등을 이용하여 제작할 수 있다.
도 15는, 칩 지지 기판(42)의 구성의 일례를 나타내는 단면도이다. 도 15에 도시한 바와 같이, 칩 지지 기판(42)은 자기 조직적으로 칩(33A)을 흡착할 수 있는 본딩 영역인 친수성 영역(44)을 구비함과 함께, 정전 흡착을 하기 위한 전극(46)을 구비하고 있다. 이 전극(46)과, 흡착하는 칩(33A) 자체에 정전 흡착을 위한 직류 전압이 인가된다. 이러한 전극은, 유니폴라형 전극이라 불리고 있다. 유니폴라형 전극(46)의 경우에는, 칩(33A)에 가해지는 정전력은, 하기 수학식 2로 표현된다.
Figure 112015026357597-pct00002
여기서, Fup는 유니폴라형 전극(46)을 사용한 경우의 정전 본딩으로 발생하는 흡착력, A는 전극(46)의 면적, d는 전극(46)과 칩(33A)의 거리, εr은 비유전율, ε0은 진공 중의 유전율, V는 인가 전압이다. 따라서, 정전 흡착력은, 표면 전압의 증가에 의해 증가한다.
(유니폴라형 전극을 갖고 있는 칩 지지 기판의 제조예)
(1) 처음에, 붕소 첨가의 10 내지 15Ω·㎝의 저항률을 갖고 있는 p형 Si 기판(42A) 위에 두께가 100㎚인 열산화막(42B)을 형성한다.
(2) 열산화막(42B) 위에 스퍼터법에 의해 Al/W막을 퇴적한다.
(3) 리소그래피법에 의해 Al/W막을 패터닝한다. Al/W막에 의해 전극(46)이 형성된다.
(4) 두께가 6㎛인 플라즈마 TEOS(Tetraethyl orthosilicate) 산화막을 퇴적한다. 그 후에, TEOS 산화막을 에칭하여 친수성 영역(44)을 형성한다.
도 11의 (a) 내지 도 13의 (d)에 도시한 HSA-CtW 공정에 의하면, 예를 들어, 피크와 흡착에 의한 어셈블리의 성능은, 스루풋으로서 0.3초/칩(약 1만2천칩/시간)이 달성된다.
여기서, 8인치 Si 기판인 칩 지지 기판(42) 위에 형성한 친수성의 친수성 영역(44) 위에 10㎜ 사각형의 칩(33A)을 정확하게 어셈블하기 위해서, 2.5㎕(마이크로리터, 10-6리터)의 순수를 사용하였다. 주위 영역은 높은 소수성으로 되어 있으므로, 물의 접촉각은 115°이었다. 이하, 본 실시 형태를 실시예에 의해 더 상세히 설명한다.
실시예
도 14의 어셈블리 장치(60)를 사용하여, 도 11의 (a) 내지 도 13의 (d)에 도시한 공정에 의해 HSA-CtW 공정을 실시하였다. 특별히 언급하지 않는 한, 3차원 집적 회로는 도 11의 (a) 내지 도 13의 (d)에 도시한 제조 방법으로 제작하고 있다. 칩 지지 기판(42)의 전극(46)은 바이폴라형을 사용하였다. 어셈블리 장치(60)에 사용한 주요부를 이하에 나타낸다.
스칼라 로봇(63): YAMAHA사 제조, YK600X
고정밀도 액적 토출부(64), 액적 공급부(65): 이와시타 엔지니어링사 제조, AD3000CLLL
정전 흡착용 전원(66): 마츠사다 프레시전사 제조, HECA-3B10X2LPo
프로브(67): 니혼 마이크로닉스사 제조, 708fT-008
기울기 보정 기구(73): 사카모토덴키세이사쿠쇼 제조 자동 정밀 정준대(오토 스테이지 AS-21)
제1 카메라(68) 및 제2 카메라(69): 키엔스사 제조, 카메라 CV-200M 및 CV-5500 컨트롤러
(TSV의 형성)
관통 구멍의 측벽을, SiO2막으로 피복하였다. 형성된 SiO2막 위에 배리어층으로 되는 TiN과, 구리(Cu)를 스퍼터법에 의해 피복하였다.
다음으로, 관통 구멍에 Cu 도금으로 Cu 플러그를 형성함과 함께, 자기 조직화된 칩(33A)의 표면이 Cu와 Ag/Sn을 포함하는 마이크로 범프(38)를 형성하였다. 마이크로 범프(38)는 Cu 도금과 Ag/Sn의 증착 등의 공정에 의해 형성하였다.
도 16은, 어셈블리 장치(60)에서 본딩된 칩(33A)의 광학 상을 모식적으로 나타내는 도면이다. 도 16에 도시한 바와 같이, 칩 지지 기판(42)으로 되는 8인치의 Si 기판 위에는, 두께가 140㎛이고 크기가, 3㎜ 사각형, 5㎜ 사각형, 4㎜×9㎜ 사각형, 및 10㎜ 사각형의 4종류의 칩(33A)이, 연속적이며 또한 정확하게 자기 조직에 어셈블되어 있음을 알 수 있다.
도 17의 (a) 및 도 17의 (b)는 칩의 얼라인먼트 정밀도를 나타내는 도면이며, 도 17의 (a)는 본 실시예, 도 17의 (b)는 비교예 2이다. 도 17의 (a)에 도시한 바와 같이, 본 실시예의 경우에는, 칩(33A)의 얼라인먼트 정밀도는 1㎛ 이내임을 알 수 있다. 또한, 도 17의 (b)에 도시한 바와 같이, 정전 흡착을 행하지 않는 비교예 2에서는, 칩의 얼라인먼트 정밀도는 ±3㎛로 변동됨을 알 수 있다. 실시예에 있어서는, 칩(33A)을 칩 지지 기판(42)에 정전 흡착시킴으로써, 칩 전사 등의 공정에 있어서, 칩을 고정할 수 있다. 이로 인해, 비교예 2에 비하여 얼라인먼트 정밀도를 향상할 수 있다.
(정전 멀티 칩의 임시 본딩 기술)
도 18은, 칩 지지 기판(42)의 광학 상을 모식적으로 나타내는 도면이다. 친수성 영역(44)은 전극(46)이 형성된 영역에 걸쳐 형성되어 있지만, 도 18에서는, 친수성 영역(44)의 일부를 파선으로 나타내었다. 도 18에 도시한 바와 같이, 칩 지지 기판(42)은 Al/W를 포함하는 빗살 전극(46)과, 산화막을 포함하는 친수성의 친수성 영역(44)과, 이것을 둘러싸는 소수성의 불화탄소가 형성된 소수성 영역(45)을 포함하고 있다. 친수성 영역(44)에는, 양극(46A) 및 음극(46B)이 설치되어 있다.
칩의 자기 조직화의 후에, Al/W를 포함하는 양극(46A) 및 음극(46B)에 접속되는 2개의 전극 패드의 사이에 100V 또는 200V의 DC 고전압이 인가된다. 직류 전압은, 정전 흡착력을 발생한다. 정전 흡착력은, 상기 수학식 1의 정전력으로 표현된다.
도 19의 (a) 및 도 19의 (b)는, 정전 흡착력에 있어서의 파라미터의 영향을 조사한 도면이다. 도 19의 (a)는, 양극(64A)과 음극(64B)의 사이에 인가한 직류 전압인 인가 전압이 정전 흡착력에 미치는 영향을 나타낸다. 도 19의 (b)는, 전압을 인가한 후의 어닐 온도가 정전 흡착력에 미치는 영향을 나타낸다. 도 19의 (a) 및 도 19의 (b)의 횡축은 양극(64A)과 음극(64B)의 사이에 전압을 인가한 후의 유지 시간(분), 종축은 양극(46A) 및 음극(46B) 간의 전압이다. 전압은, 정전 흡착력에 상당한다. 도 19의 (a)에 있어서의 인가 전압은, 100V, 200V, 300V 및 400V이다. 도 19의 (b)에 있어서의 어닐 온도는, 100℃, 200℃ 및 300℃이며, 어닐 시간은 10분이다. 인가 전압은 200V이다. 비교를 위해 어닐하지 않은(베이크하지 않은) 데이터도 나타내고 있다.
도 19의 (a)에 도시한 바와 같이, 인가 전압이 100V 및 200V인 경우, 정전 흡착력은, 15분까지는 유지되고 있음을 알 수 있다. 도 19의 (b)에 도시한 바와 같이, 정전적인 임시 본딩의 후, 100℃의 어닐 온도에 있어서도 정전 흡착력은 영향을 받지 않음을 알 수 있다.
(유니폴라형 전극에 의한 정전 흡착)
정전 흡착은, 유니폴라형 전극을 사용하여도 가능하다.
도 20의 (a) 및 도 20의 (b)는, 유니폴라형 전극(46)에 의한 정전 흡착력에 있어서의 파라미터의 영향을 조사한 도면이며, 도 20의 (a)는, 인가 전압의 영향, 도 20의 (b)는, 온도의 영향을 나타낸다. 도 20의 (a) 및 도 20의 (b)의 횡축은 유지 시간(분)이며, 종축은 전압이다.
도 20의 (a)에 도시한 바와 같이, 인가 전압이 100V 및 200V인 경우, 정전 흡착력은, 10분까지는 저하되지만 10분 이후에는 유지되고 있음을 알 수 있다. 이 경우, 기판(42A)에 형성되어 있는 열산화막(42B)은 p-TEOS 산화막과는 접촉하고 있지 않다. 도 20의 (b)에 도시한 바와 같이, 정전적인 임시 본딩의 후, 100℃의 어닐 온도에 있어서도 정전 흡착력은 영향을 받지 않음을 알 수 있다. 이 경우, 기판(42A)에 형성되어 있는 열산화막(42B)은 p-TEOS 산화막(친수성 영역(44))과 접촉하고 있다.
도 18에 도시한, 빗살 전극(46)을 갖고 있는 칩 지지 기판(42)에 고전압이 인가된 후에, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 특성을 측정하였다.
도 21의 (a) 및 도 21의 (b)는, MOSFET의 특성을 나타내는 도면이다. MOSFET의 게이트 길이 및 게이트 폭은 모두 10㎛이다. 게이트 산화막의 막 두께는 3㎚이다. 도 21의 (a) 및 도 21의 (b)는, 전극(46)에 전압을 인가하기 전, 전극(46)에 100V의 전압을 10분 인가한 후, 전극(46)에 100V의 전압을 30분 인가한 후의 특성을 나타내고 있다. 도 21의 (a)는, 드레인 전압이 1.0V 및 2.5V의 드레인 전류-게이트 전압(ID-VG) 특성 및 게이트 전류-게이트 전압(IG-VG) 특성을 나타낸다. 도 21의 (b)는 게이트 전압이 1.5V, 2.0V 및 2.5V의 드레인 전류-드레인 전압(ID-VD) 특성 및 바디 전류-드레인 전압 특성을 나타낸다.
도 21의 (a) 및 도 21의 (b)에 도시한 바와 같이, 전압 인가 전, 전압을 10분 및 30분 인가 후, 어느 쪽의 특성도 일치하고 있다. 이와 같이, MOSFET의 임계값 전압, 게이트 누설 전류, 출력 특성 및 기판 전류는, 전극(46)에 인가되는 DC 전압에 의해 영향을 받지 않음을 알 수 있다.
도 22의 (a) 내지 도 22의 (d)는, 정전적인 임시 본딩 후의 자기 조직화 칩(33A)을 나타내는 도면이다. 도 22의 (a)는, 정전적인 임시 본딩 후의 칩 지지 기판(42) 표면, 도 22의 (b)는, 칩 지지 기판(42)으로부터 접착 웨이퍼(43)로 트랜스퍼한 후의 접착 웨이퍼(43)의 표면, 도 22의 (c)는, 두께를 140㎛ 내지 25㎛로 한 멀티 칩 박화 후의 접착 웨이퍼(43)의 표면, 도 22의 (d)는 자기 조직화한 칩(33A)에 보쉬 프로세스를 이용하여 Si 비아(37B: Si Via)(칩(33A)을 관통하는 관통 구멍)를 형성한 단면의 SEM(Scanning Electron Microscope) 상을 모식적으로 나타내는 도면이다.
도 22의 (a), 및 도 22의 (b)에 도시한 바와 같이, 방전에 의해 자기 조직화된 칩(33A)은, 15㎛ 두께의 열적으로 안정된 접착층(43A)이 스핀 코팅된 접착 웨이퍼(43)에 전사됨을 알 수 있다.
도 22의 (d)에 도시한 바와 같이, 직경이 10㎛이고 깊이가 약 25㎛인 깊은 비아(37B)가, 트랜스퍼된 칩(33A)의 수직 방향으로 형성됨을 알 수 있다. 비아(37B)는, 보쉬 프로세스로 형성된다. 비아(37B)의 형성에는, SF6과 C4F8 가스에 의한 ICP(Inductively Coupled Plasma)-RIE를 사용한다. 비아(37B)의 형성 후에 포토레지스트(37A)가 박리된다.
도 23의 (a) 내지 도 23의 (c)는, Cu/AgSn을 포함하는 마이크로 범프(38)끼리를 다수 직렬 접속한 Daisy Chain이라 불리는 배선 패턴의 인가 전압에 대한 전류(상측 도면)와 저항(하측 도면)의 특성을 나타내는 도면이다. 마이크로 범프(38)의 피치는, 도 23의 (a)가 40㎛, 도 23의 (b)가 60㎛, 도 23의 (c)가 80㎛이다.
도 23의 (a) 내지 도 23의 (c)에 도시한 바와 같이, 이들 Cu/AgSn을 포함하는 마이크로 범프(38)끼리는 전기적으로 접속되어 있으며, 그 저항은 충분히 작다는 사실을 알 수 있다. 도 23의 (a)와 같이, 40㎛의 피치의 배선 패턴은, 범프가 5096개 접속되어 있으며, 범프 1개당 범프와 배선의 저항은 67.5mΩ이다. 도 23의 (b)와 같이, 60㎛의 피치의 배선 패턴은, 범프가 732개 접속되어 있으며, 범프 1개당 범프와 배선의 저항은 173mΩ이다. 도 23의 (c)와 같이, 80㎛의 피치의 배선 패턴은, 범프가 564개 접속되어 있으며, 범프 1개당 범프와 배선의 저항은 2705mΩ이다. 또한, 이들 저항에는 TSV의 저항은 포함하지 않는다.
도 24는, 비도전성 필름인 간극 충전 수지(39)를 개재하여 본딩한 Cu/AgSn을 포함하는 마이크로 범프(38)의 상(像)의 모식도이다. 도 24의 하측 도면은 TEM(Transmission Electron Microscope) 상의 모식도, 도 24의 상측 도면은 X선 분석의 맵도를 나타내고 있다. 도 25의 (a) 및 도 25의 (b)는, 도 24의 하측 도면에 도시한 p 및 q의 부분에 있어서의 X선 분석 스펙트럼을 나타내는 도면이다. X선 분석은, 에너지 분산형(EDX: Energy Dispersive X-ray Spectroscopy)의 검출기를 사용하여 행하였다.
도 24의 하측 도면에 도시한 바와 같이, TEM 단면에 있어서, Si, 마이크로 범프 및 NCF(간극 충전 수지)가 관찰된다. 도 24의 상측 도면에 있어서, 도 24의 하측 도면의 파선 영역(80)에 있어서의 Cu-K선, Sn-L선, Si-K선 및 C-K선의 강도가 강한 영역을 크로스로 나타내고 있다. 마이크로 범프 영역에서, Cu 및 Sn이 많이 검출된다. Si에 있어서는 Si, NCF에 있어서는 C가 많이 검출된다. 도 25의 (a) 및 도 25의 (b)에 도시한 바와 같이, 마이크로 범프의 본딩 계면 부근인 p 및 q의 부분에 있어서, NCF의 주성분인 C는 거의 검출되지 않고, Sn과 Cu가 검출되고 있다. 이와 같이, 본딩 계면에서는, 금속 간 화합물이 형성되어 있다. 따라서, 마이크로 범프(38)끼리는 구조적으로 접속되어 있다. 비도전성 필름인 간극 충전 수지(39)에서 유래되는 탄소는, 본딩 계면에서는 측정되지 않았다.
도 26은, 30㎛ 피치의 마이크로 범프(38)끼리를 다수 직렬 접속한 Daisy Chain이라 불리는 배선 패턴의 전류 I-전압 V 특성을 나타내는 도면이다. TSV 패턴을 이용함으로써, 저항 R1 내지 R3의 합을 측정할 수 있다. 저항 R1은 웨이퍼(32) 위에 형성된 배선(31)의 저항, 저항 R2는, 마이크로 범프(38) 및 칩(33A)에 형성된 TSV(37)의 저항, 저항 R3은 칩(33A)에 형성된 배선(31)의 저항이다. 도 26에 도시한 바와 같이, Cu-TSV(37)가 고수익률로 형성되고, I-V 특성은 저항성 전극임을 알 수 있다.
제1 트랜스퍼 후와 제2 트랜스퍼 후의 얼라인먼트 정밀도를 적외선으로 관찰하였다.
도 27의 (a) 및 도 27의 (b)는, 적외선 상(像)을 모식적으로 나타내고 있다. 얼라인먼트 마크(82)와 위치 정렬 어긋남 측정 패턴(84)이 도시되어 있다. 도 27의 (a)는, 접착 웨이퍼(43)로의 트랜스퍼 후, 도 27의 (b)는 NCF를 개재하여 목표 웨이퍼가 되는 반도체 웨이퍼(32)로의 트랜스퍼 후의 상(像)의 모식도이다. 도 27의 (a) 및 도 27의 (b)로부터, 자기 조직화와 열 압착에 의해 멀티 칩(33)을 2회 트랜스퍼한 후에, 얼라인먼트 정밀도는 1㎛ 이내임을 알 수 있다.
도 28은, HSA-CtW에 의해 3D 적층하고, 접착 웨이퍼(43)로부터 다른 목표 웨이퍼(32)에 자기 조직화된 얇은 칩(33)이 트랜스퍼된 후의 단면의 SEM 상을 나타내는 도면이다. 도 28에 도시한 바와 같이, KGD 칩(33A)이 HSA-CtW에 의해 3D 적층하고 있음을 알 수 있다.
표 1은, 본 실시 형태의 변형예 1의 제조 방법과 비교예의 제조 방법을 비교한 표이다. 표 1로부터, 변형예 1의 제조 방법에 의하면, 높은 스루풋과 고수익률로 3차원 집적 회로(30)를 제조할 수 있고, 저비용임을 알 수 있다. 또한, 스루풋은, 1매의 웨이퍼에 1만개의 칩이 형성되어 있는 예이다.
Figure 112015026357597-pct00003
표 1로부터 알 수 있는 바와 같이, 변형예 1의 3차원 집적 회로(30)의 제조 방법에 의하면, 열 압착 공정에 필요로 하는 가열과 냉각 시간은, 20분/웨이퍼, 칩의 얼라인먼트 정밀도는 1㎛보다도 작고, 1만칩의 어셈블리 스루풋은 약 1.2시간으로 되어, 비교예 1의 CtW 및 비교예 2에 비하여, 다품종 소량 생산의 3차원 집적 회로를 저비용으로 제조할 수 있다.
(변형예 2)
이하에 본 실시 형태의 다른 변형예에 대하여 설명한다. 변형예 2는, 도 11의 (a) 내지 도 13의 (d)로 나타낸 변형예 1에 대하여 칩(33A)의 액체(15) 위로의 배치 방법을 바꾼 예이다. 도 29의 (a) 내지 도 31의 (d)는, 변형예 2에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다. 또한, 도면에서는 하나의 3차원 집적 회로의 범위를 나타내고 있지만, 예를 들어 도 16과 같이 칩 지지 기판(42), 접착 웨이퍼 또는 반도체 웨이퍼(32) 위에 복수의 칩(33A)이 배열되어 있다.
도 29의 (a)에 도시한 바와 같이, 칩 지지 기판(42)을 준비한다. 칩 지지 기판(42)은 주로 기판(51), 전극(46), 친수성 영역(44) 및 소수성 영역(45)을 구비하고 있다. 기판(51)으로서는, 반도체 기판 또는 절연체 기판을 사용할 수 있다. 그 밖에, 도 4에 있어서 예시한 재료를 사용할 수 있다. 기판(51)의 상면에 전극(46)이 형성되어 있다. 전극(46)의 재료는, 예를 들어 Au, Al 또는 Cu를 포함하는 금속, 또는 금속 이외의 도전체이다. 칩 지지 기판(42)의 상면에는 친수성 영역(44) 및 소수성 영역(45)이 형성되어 있다. 친수성 영역(44)은, 예를 들어 친수성을 갖는 층이며, 예를 들어 산화실리콘막 또는 질화실리콘막 등의 절연막이다. 친수성 영역(44) 및 소수성 영역(45)으로서 도 4에서 설명한 재료를 사용할 수 있다. 또한, 기판(51)의 표면이 소수성인 경우, 친수성 영역(44)에 형성된 친수성의 층 이외의 영역을 소수성 영역(45)으로 할 수도 있다.
도 29의 (b)에 도시한 바와 같이, 친수성 영역(44) 위에 액체(15)를 적하한다. 소수성 영역(45)에는 액체(15)가 흡착하지 않기 때문에, 복수의 친수성 영역(44) 위에만 각각 액체(15)가 배치된다. 액체(15)로서는 물을 사용하지만, 도 4에서 설명한 액체를 사용할 수 있다. 복수의 액체(15) 위에 칩(33A)을 각각 배치한다. 예를 들어, 도 2에서 설명한 바와 같은 멀티 칩 픽업 툴을 사용함으로써, 웨이퍼 형상의 칩 지지 기판(42) 위의 복수의 액체에 한번에 칩(33A)을 배치할 수 있다. 칩(33A)은 복수회로 나누어 배치하여도 된다. 칩(33A)은, 예를 들어 실리콘 칩이며, 상부에 소자 형성 영역(34)을 갖고 있다. 소자 형성 영역(34)의 상면에 마이크로 범프(38)가 형성되어 있다. 마이크로 범프(38)는 Cu, Au 또는 땜납 등의 금속, 금속 이외의 도전체를 주로 포함하고, 소자 형성 영역(34)에 전기적으로 접속되어 있다.
도 29의 (c)에 도시한 바와 같이, 액체(15)가 증발하면, 칩(33A)은, 액체(15)의 표면 장력에 의해, 친수성 영역(44) 위에 자동으로 X 방향, Y 방향 및 회전 방향으로 위치 결정되고, 또한 친수성 영역(44)에 흡착된다. 즉, 칩(33A)은 친수성 영역(44)에 자기 조직적으로 흡착된다. 도 29의 (b)의 공정에서, 소수성 영역(45)을 제거하여도 된다.
도 29의 (d)에 도시한 바와 같이, 전극(46)에 전압을 인가한다. 양극(46A)에 정전압, 음극(46B)에 부전압을 인가한다. 이에 의해, 칩(33A)은 칩 지지 기판(42)에 정전 흡착된다. 바이폴라형 정전 흡착을 행하기 위해서, 1개의 친수성 영역(44)에는, 적어도 1개의 양극(46A)과 적어도 1개의 음극(46B)이 형성되어 있는 것이 바람직하다.
도 30의 (a)에 도시한 바와 같이, 접착 웨이퍼(43)의 접착층(43A)을 칩(33A)의 상면에 접착한다. 예를 들어, 칩 지지 기판(42) 위의 모든 칩(33A)을 접착 웨이퍼(43)에 접착한다.
도 30의 (b)에 도시한 바와 같이, 전극(46)에 역전압을 인가한다. 즉 양극(46A)에 부전압, 음극(46B)에 정전압을 인가한다. 이에 의해, 칩(33A)은, 칩 지지 기판(42)으로부터 이탈한다.
도 30의 (c)에 도시한 바와 같이, 접착 웨이퍼(43) 위에 칩(33A)을 덮도록 수지 몰드(41)를 형성한다. 수지 몰드(41)는 칩(33A)을 고정하는 것이다. 도 30의 (c)에 있어서 수지 몰드(41)의 형성은 행하지 않고, 칩(33A 내지 33C)을 적층한 후에 형성하여도 된다. 이 경우, 소수성 영역은 형성되지 않는다.
도 30의 (d)에 도시한 바와 같이, 수지 몰드(41)의 상면을 연마한다. 이에 의해, 칩(33A)의 상면이 노출된다. 또한, 연마를 행하고, 칩(33A)을 박막화하여도 된다.
도 31의 (a)에 도시한 바와 같이, 칩(33A)을 상하로 관통하는 TSV(37)를 형성한다. TSV(37)는, Cu 또는 Au 등의 금속 또는 도전 재료를 주로 포함한다. 칩(33A)의 상면에 마이크로 범프(38)를 형성한다. 칩(33A)의 상하의 마이크로 범프(38)는 TSV(37)를 통해 전기적으로 접속된다.
도 31의 (b)에 도시한 바와 같이, 반도체 웨이퍼(32)를 접착 웨이퍼(43) 위에 위치 정렬하여 배치한다. 반도체 웨이퍼(32)는 예를 들어 실리콘 웨이퍼이며, 상부(도 31의 (b)에서는 아래)에 소자 형성 영역(34)을 구비하고 있다. 소자 형성 영역(34) 위에 마이크로 범프(38)가 형성되어 있다. 마이크로 범프(38)를 덮도록 간극 충전 수지(39)가 형성되어 있다.
도 31의 (c)에 도시한 바와 같이, 반도체 웨이퍼(32)를 칩(33A) 위에 접착한다. 칩(33A)의 상면의 마이크로 범프(38)와 반도체 웨이퍼(32)의 마이크로 범프(38)를 접합시킨다. 접착층(43A)으로부터 칩(33A)을 박리한다. 박리 방법은 도 13의 (c)와 동일하다.
도 29의 (a) 내지 도 31의 (c)를 반복함으로써 칩(33A) 위에 칩(33B)을 적층한다. 마찬가지로, 칩(33B) 위에 칩(33C)을 적층한다. 다이싱법 등을 이용하여 웨이퍼 상태의 적층체를 절단함으로써, 3차원 집적 회로가 형성된다.
도 11의 (a) 내지 도 13의 (d)에 있어서 설명한 변형예 1에 있어서는, 도 11의 (b)와 도 11의 (c)에 있어서, 칩(33A)을 1개씩 액체(15) 위에 배치하고, 칩(33A)을 1개씩 칩 지지 기판(2)에 흡착시킨다. 한편, 변형예 2에 있어서는, 도 29의 (b) 및 도 29의 (c)와 같이, 복수의 칩(33A)을 일괄적으로 액체(15) 위에 배치하고, 칩 지지 기판(42)에 자기 조직적으로 흡착시킨다. 예를 들어, 서로 다른 종류의 칩(33A)을 칩 지지 기판(42)에 자기 조직적으로 흡착시킨다. 이에 의해, 스루풋을 높게 할 수 있다.
(변형예 3)
변형예 3은, 도 5의 (a) 내지 도 7의 (d)에 있어서 나타낸 실시 형태에 대하여, 칩(3A)에의 정전력의 인가 방법을 바꾼 예이다. 도 32의 (a) 내지 도 34의 (d)는 변형예 3에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다. 또한, 도면에서는 하나의 3차원 집적 회로의 범위를 나타내고 있지만, 예를 들어 도 16과 같이 칩 지지 기판(2) 위에 복수의 칩(3A)이 배열되어 있다.
도 32의 (a)에 도시한 바와 같이, 도 5의 (a)와 마찬가지로, 친수성 영역(4), 소수성 영역(5) 및 전극(6)을 구비하는 칩 지지 기판(2)을 준비한다. 도 32의 (b)에 도시한 바와 같이, 칩 지지 기판(2)을 상하로 관통하는 관통 전극(11)을 형성한다. 관통 전극(11)은 Cu 등의 금속 또는 도전 재료를 주로 포함한다. 칩 지지 기판(2) 위에 마이크로 범프(8)를 형성한다. 마이크로 범프(8)는, 친수성 영역(4)을 형성하는 절연막에 매립되어 있다. 마이크로 범프(8)의 표면은 절연막으로부터 노출되어 있다.
도 32의 (c)에 도시한 바와 같이, 친수성 영역(4) 위에 액체(15)를 적하한다. 소수성 영역(5)에는 액체(15)가 흡착되지 않기 때문에, 복수의 친수성 영역(4) 위에만 액체(15)가 배치된다. 액체(15)로서는 예를 들어 물을 사용한다. 복수의 액체(15) 위에 칩(3A)을 각각 배치한다. 칩(3A) 위(도면에서는 아래)에는 절연막(7)이 형성되어 있다. 절연막(7)은, 예를 들어 산화실리콘막 또는 질화실리콘막이다. 절연막(7)의 재료는, 친수성 영역(4)을 형성하는 절연막과 동일하여도 되고, 서로 달라도 된다. 칩(3A) 위에는 마이크로 범프(8)가 형성되어 있다. 마이크로 범프(8)는 절연막(7)에 매립되고, 마이크로 범프(8)의 표면은 절연막(7)으로부터 노출되어 있다. 또한, 예를 들어 절연막(7)으로서 NCF를 사용하는 경우, 마이크로 범프(8)의 표면은 절연막으로부터 노출되어 있지 않아도 된다. 전극(6)에 전압을 인가한다. 양극(6A)에 정전압, 음극(6B)에 부전압을 인가한다. 이에 의해, 칩(3A)에는 얼라인먼트 정밀도가 향상하도록 정전력이 발생한다.
도 32의 (d)에 도시한 바와 같이, 액체(15)가 증발함으로써, 칩(3A)이 칩 지지 기판(2)의 친수성 영역(4) 위에 흡착된다. 열 압착함으로써, 마이크로 범프(8)끼리를 접합한다. 또한, 도 6의 (b)와 마찬가지로 액체(15)가 증발하고 나서 전극에 전압을 인가하여도 된다. 또한, 도 32의 (d)에 있어서, 소수성 영역(5)을 제거하여도 된다.
도 33의 (a)에 도시한 바와 같이, 칩(3A)의 배면(도면에서는 상면)을 연마하고, 칩(3A)을 박화한다. 도 33의 (b)에 도시한 바와 같이, 칩(3A) 간에 수지 몰드(13)를 형성한다. 도 33의 (b)에 있어서 수지 몰드(13)의 형성은 행하지 않고, 칩(3A 내지 3C)을 적층한 후에 형성하여도 된다. 이 경우, 소수성 영역은 형성되지 않는다. 도 33의 (c)에 도시한 바와 같이, 칩(3A)의 배면에 전극(6)을 형성한다. 전극(6)을 덮도록, 칩(3A) 위에 친수성 영역(4)으로서 절연막을 형성한다. 친수성 영역(4) 이외의 영역에 소수성 영역(5)을 형성한다. 소수성 영역(5)은 수지 몰드(13)의 표면이어도 된다. 도 33의 (d)에 도시한 바와 같이, 칩(3A)을 상하로 관통하는 TSV(17)를 형성한다. 친수성 영역(4)인 절연막 내에 마이크로 범프(8)를 형성한다. 칩(3A) 위에 형성된 마이크로 범프(8)와 칩 지지 기판(2) 위에 형성된 마이크로 범프(8)는 TSV(17)를 통해 전기적으로 접속된다. 마이크로 범프(8)의 표면은 절연막으로부터 노출된다.
도 34의 (a)에 도시한 바와 같이, 칩(3A)의 친수성 영역(4) 위에 액체(15)를 적하한다. 액체(15) 위에 칩(3B)을 일괄적으로 배치한다. 칩(3A)의 전극(6)에 전압을 인가한다. 이에 의해 액체(15)의 표면 장력과 정전력에 의해 칩(3B)이 자기 조직적으로 위치 결정된다. 도 34의 (b)에 도시한 바와 같이, 액체(15)가 증발한 후에, 칩(3A와 3B)의 마이크로 범프(8)를 접합한다. 도 34의 (c)에 도시한 바와 같이, 칩(3B)을 박화한다. 칩(3B) 내에 TSV(17), 칩(3B) 위에 전극(6), 친수성 영역(4), 마이크로 범프(8)를 형성한다. 칩(3B) 간에 수지 몰드(13)를 형성한다.
도 34의 (d)에 도시한 바와 같이, 마찬가지로, 칩(3B) 위에 칩(3C)을 적층한다. 칩(3A 내지 3C)은 수지 몰드(13)에 밀봉된다. 다이싱법 등을 이용하여 웨이퍼 상태의 적층체를 절단함으로써, 3차원 집적 회로가 형성된다.
소수성 영역(5)은, 액체(15)를 적하 후, 제거하거나 저소수성으로 개질하여도 된다. 수지 몰드(13)는 칩(3A 내지 3C)을 적층한 후에 일괄적으로 형성하여도 된다.
변형예 3에서는, 칩(3A 내지 3C)은 페이스 다운으로 적층되어 있다. 이에 의해, 칩(3A 또는 3B)이 적층된 후에, 칩(3A 또는 3B)을 박화할 수 있다. 또한, 칩(3A 또는 3B) 내에 TSV(17)를, 칩(3A 또는 3B) 위에 전극(6) 및 마이크로 범프(8)를 형성할 수 있다. 박화되어 있으며, TSV, 마이크로 범프 및 전극이 형성되어 있는 칩을 사용하면, 칩(3A 내지 3C)을 페이스 업으로 적층하여도 된다.
도 35의 (a) 내지 도 35의 (c)는, 칩을 칩 지지 기판에 흡착시킬 때의 단면도이다. 도 35의 (a)에 도시한 바와 같이, 변형예 1 및 변형예 2와 같이, 칩 지지 기판(42) 위에 칩(33A)을 직접 흡착시키는 경우, 전극(46)과 칩(33A)의 거리 L1은 작다. 따라서, 수학식 1과 같이, 칩(33A)에 가해지는 정전력(26a)은 크다.
도 35의 (b)에 도시한 바와 같이, 실시 형태와 같이, 마이크로 범프(8)를 통해 칩 지지 기판(2)과 칩(3A)을 흡착하는 경우, 전극(6)과 칩(3A)의 거리 L2가 크다. 예를 들어, 마이크로 범프(8)의 높이는 10㎛ 정도이고, 거리 L2는 20㎛ 정도로 된다. 따라서, 칩(3A)에 가해지는 전자력(26b)은 작고, 칩(3A)에 대한 정전 흡착력이 작아진다.
도 35의 (c)에 도시한 바와 같이, 변형예 3에서는, 마이크로 범프(8)는 절연막(7) 및 친수성 영역(4)을 형성하는 절연막에 매립되어 있다. 이에 의해, 전극(6)과 칩(3A)의 거리 L3을 작게 할 수 있다. 따라서, 칩(3A)에 가해지는 정전력(26c)을 크게 할 수 있다.
또한, 도 35의 (b)와 같이, 전극(6)과 칩(3A)이 이격되어 있는 경우, 액체(15)가 있는 상태에서 전극(6)에 전압을 인가한다. 수학식 1로부터, 액체의 유전율이 크면, 칩(3A)에 가해지는 정전력을 크게 할 수 있다.
(변형예 4)
변형예 4는, 칩 지지 기판으로부터 반도체 웨이퍼로 칩을 전사하는 예이다. 도 36의 (a) 내지 도 38의 (c)는 변형예 4에 따른 3차원 집적 회로의 제조 방법을 나타내는 단면도이다. 또한, 도면에서는 하나의 3차원 집적 회로의 범위를 나타내고 있지만, 예를 들어 도 16과 같이 칩 지지 기판(42) 위 또는 반도체 웨이퍼(32)에 복수의 칩(33A)이 배열되어 있다.
도 36의 (a)에 도시한 바와 같이, 도 29의 (a)와 마찬가지로 칩 지지 기판(42)을 준비한다. 도 36의 (b)에 도시한 바와 같이, 친수성 영역(44) 위에 액체(15)를 적하한다. 액체(15) 위에 칩(33A)을 배치한다. 칩(33A)은 일괄적으로 배치한다. 칩(33A)은 상부에 소자 형성 영역(34)을 구비하고 있다. 소자 형성 영역(34) 위에 마이크로 범프(38)가 형성되어 있다. 마이크로 범프(38)를 덮도록 소자 형성 영역(34) 위에 간극 충전 수지(39)가 형성되어 있다. 칩(33A)은, 소자 형성 영역(34)의 반대 측이 액체(15) 위에 배치된다.
도 36의 (c)에 도시한 바와 같이, 액체(15)를 증발시켜서, 전극(46)에 전압을 인가함으로써, 칩(33A)을 액체(15)의 표면 장력과 전극(46)에 의한 정전 흡착에 의해 칩 지지 기판(42)에 흡착시킨다. 또한, 변형예 3의 도 32의 (c)와 같이, 액체(15)가 존재하는 상태에서 전극(46)에 전압을 인가하여도 된다.
도 37의 (a)에 도시한 바와 같이, 칩(33A) 위에 반도체 웨이퍼(32)를 위치 정렬하여 배치한다. 반도체 웨이퍼(32) 위에는 소자 형성 영역(34)이 형성되고, 소자 형성 영역(34)에 마이크로 범프(38)가 형성되어 있다.
도 37의 (b)에 도시한 바와 같이, 칩(33A) 위의 마이크로 범프(38)를 반도체 웨이퍼(32) 아래의 마이크로 범프(38)에 접합시킨다. 이에 의해, 칩(33A)을 반도체 웨이퍼(32)에 접합시킨다.
도 37의 (c)에 도시한 바와 같이, 전극(46)에 역전압을 인가함으로써, 칩(33A)이 칩 지지 기판(42)으로부터 이탈한다. 이에 의해, 칩 지지 기판(42)으로부터 반도체 웨이퍼(32)로 칩(33A)이 일괄적으로 전사된다. 또한, 소수성 영역(45)은 도 37의 (c)까지, 제거하지 않아도 된다.
도 38의 (a)에 도시한 바와 같이, 상하를 반대로 하고, 칩(33A)의 이면(상면)을 연마함으로써, 칩(33A)을 박화한다. 도 38의 (b)에 도시한 바와 같이, 칩(33A)을 관통하는 TSV(37)를 형성한다. 칩(33A)의 상면에 마이크로 범프(38)를 형성한다.
도 38의 (c)에 도시한 바와 같이, 도 36의 (a) 내지 도 37의 (b)를 반복함으로써, 칩(33A) 위에 칩(33B)을 적층한다. 칩(33B) 위에 칩(33C)을 적층한다. 그 후, 칩(33A 내지 33C)을 수지 몰드를 사용하여 밀봉한다. 적층체를 절단함으로써 3차원 집적 회로가 완성된다.
변형예 4는, 변형예 2와 비교하여 접착 웨이퍼(43)를 사용하지 않고, 칩 지지 기판(42)으로부터 직접 반도체 웨이퍼(32)로 칩을 전사할 수 있다.
전극(46)의 배치의 다른 예이다. 도 39의 (a)는, 칩 지지 기판의 평면도, 도 39의 (b) 및 도 39의 (c)는, A-A에 상당하는 단면도이다.
도 39의 (a)에 도시한 바와 같이, 칩 지지 기판(42)의 상면에는 복수의 전극(46)이 형성되어 있다. 전극(46)에는 양극(46A)과 음극(46B)이 포함된다. 전극(46)은 격자 형상으로 배열되어 있다. 전극(46)은, 정사각형의 격자 형상이 아니어도, 예를 들어 마름모형 격자 형상, 삼각격자 형상이어도 된다. 양극(46A)과 음극(46B)은 번갈아 배열되어 있다. 친수성 영역(44) 내에는 복수의 양극(46A) 및 복수의 음극(46B)이 배열되어 있다.
도 39의 (b)에 도시한 바와 같이, 친수성 영역(44) 위에 액체(15)를 개재하여 칩(33A)이 배치되어 있다. 양극(46A)에 정전압, 음극(46B)에 부전압을 인가하면, 양극(46A)으로부터 음극(46B)으로 전기력선(47)이 늘어난다. 액체(15)는 공기에 비해 비유전율이 높고, 전기력선(47)이 밀하게 된다. 이로 인해, 친수성 영역(44)의 중심 전기력선(47)이 가장 밀하게 된다. 칩(3A)의 중심이 친수성 영역(44)의 중심으로 이동하도록 정전력(27)이 발생한다.
도 39의 (c)에 도시한 바와 같이, 칩(33A)은, 친수성 영역(44)에 정밀도 좋게 위치 결정된다. 이와 같이, 액체(15)의 표면 장력에 가해지는 정전력에 의해, 칩(33A)의 얼라인먼트 정밀도가 향상된다.
도 40의 (a) 및 도 40의 (b)는, 칩 지지 기판의 다른 예를 나타내는 평면도이다. 도 40의 (a) 및 도 40의 (b)에 도시한 바와 같이, 칩 지지 기판(42) 위에는 복수의 전극(46)이 격자 형상으로 배열되어 있다. 칩 지지 기판(42)은 예를 들어 다층 기판이다. 칩 지지 기판(42) 내에는, 전극(46) 사이를 전기적으로 접속하는 배선이 형성되어 있다. 제어부(49)는 전극(46) 사이의 배선을 임의로 접속할 수 있다. 예를 들어, 도 40의 (a)에 도시한 바와 같이, 양극(46A)과 음극(46B)이 번갈아 이루어지도록 양극용 배선(48A) 및 음극용 배선(48B)을 접속한다. 이에 의해, 칩에 가해지는 정전력을 크게 할 수 있다.
도 40의 (b)에 도시한 바와 같이, 근접하는 4개의 전극(46)을 양극(46A), 근접하는 4개의 전극(46)을 음극(46B)으로 하도록, 배선한다. 이에 의해, 칩에 가해지는 정전력을 작게 할 수 있다. 이와 같이, 제어부(49)가 전극(46)을 임의로 배선함으로써, 칩의 정전 흡착력을 제어할 수 있다.
본 실시 형태 및 그 변형예에 따른 칩 지지 기판(2 또는 42)에 의하면, 기판 위에 복수의 칩에 대응하는 복수의 친수성 영역(4 또는 44)(친액성 영역)이 형성되어 있다. 또한, 기판 위이며 복수의 친수성 영역(4 또는 44)의 각각 내에, 복수의 칩에 정전력을 발생시키는 전극(6 또는 46)이 형성되어 있다.
이와 같은 칩 지지 기판을 사용하여, 복수의 친수성 영역(4 또는 44) 위에 각각 액체(15)를 개재하여 복수의 칩(3A 또는 33A)을 배치한다. 전극(6 또는 46)에 전압을 인가함으로써 전극(6 또는 46)에 대응하는 칩(3A 또는 33A)에 정전력을 발생시킨다.
예를 들어, 대응하는 칩(3A 또는 33A)이 칩 지지 기판(2 또는 42)에 흡착되도록 정전력을 발생시킨다. 이에 의해, 복수의 칩(3A 또는 33A)을 칩 지지 기판(2 또는 42)에 흡착할 때, 액체(15)의 표면 장력에 가해지는 정전 흡착에 의해, 칩(3A 또는 33A)을 흡착할 수 있다. 따라서, 전사 공정 등의 이후의 공정에 있어서 칩의 정렬 상태가 악화되는 것을 억제할 수 있다. 이와 같이, 칩의 얼라인먼트 정밀도를 향상할 수 있다. 또한, 전극(6 또는 46)에 전압을 인가함으로써, 많은 칩을 일괄적으로 흡착시킬 수 있다. 따라서, 스루풋을 향상할 수 있다.
예를 들어, 액체(15)가 존재하는 상태에서 양극(6A 또는 46A)과 음극(6B 또는 46B)에 전압을 공급함으로써, 대응하는 칩(3A 또는 33A)의 중심이 음극과 양극의 사이에 배치하도록 정전력을 발생시킨다. 이에 의해, 칩(3A 또는 33A)은 액체(15)의 표면 장력 외에, 정전력에 의해 칩(3A)이 전극(6 또는 46)에 위치 정렬된다. 따라서, 칩(3A 또는 33A)의 칩 지지 기판(2 또는 42)에의 얼라인먼트 정밀도가 보다 향상된다.
실시 형태 및 변형예 3과 같이, 칩 지지 기판(42)에 흡착된 복수의 칩(3A) 위에 각각 칩(3B)을 적층함으로써 3차원 집적 회로를 형성할 수 있다. 이 방법에서는, 칩(3A)을 트랜스퍼하지 않기 때문에, 트랜스퍼에 의한 칩(3A)의 얼라인먼트 어긋남을 억제할 수 있다. 또한, 트랜스퍼용 기판을 사용하지 않아도 된다.
변형예 1 및 2와 같이, 칩 지지 기판(42)에 흡착된 복수의 칩(33A)을 접착 웨이퍼(43) 등의 다른 기판으로 트랜스퍼한다. 접착 웨이퍼(43)로 트랜스퍼된 복수의 칩(33A)을 반도체 웨이퍼(32)로 트랜스퍼한다. 이와 같이, 3차원 집적 회로를 형성할 수 있다. 이 방법에서는, 실시 형태 및 변형예 3과 같이 칩(3A)에 전극(6) 등을 형성하지 않아도 된다. 또한, 실시 형태 및 변형예 3에 있어서는, 기판에 스트레스가 축적되기 쉽지만, 변형예 1 및 2에서는, 기판에 스트레스가 축적되기 어렵다.
변형예 4와 같이, 칩 지지 기판(42)에 흡착된 복수의 칩(33A)을 반도체 웨이퍼(32) 위로 트랜스퍼한다. 이와 같이, 3차원 집적 회로를 형성할 수 있다. 이 방법에서는, 변형예 1 및 2에 비하여 트랜스퍼의 횟수를 삭감할 수 있다.
또한, 복수의 친수성 영역 내에 음극과 양극이 형성되어 있다. 이에 의해, 도 9와 같이, 칩에 전압을 인가하지 않고, 칩을 정전 흡착할 수 있다.
또한, 도 39의 (a)와 같이, 복수의 친수성 영역(44)의 각각 내에, 기판의 상면에 평행한 제1 방향(예를 들어 도 39의 (a)의 상하 방향)으로 형성된 양극(46A)과 음극(46B)과, 상면에 평행하여 제1 방향에 교차하는 제2 방향(예를 들어 도 39의 (a)의 좌우 방향)으로 형성된 양극(46A)과 음극(46B)이 형성되어 있다. 이에 의해, 도 39의 (a) 및 35의 (b)와 같이, 칩(33A)의 얼라인먼트 정밀도를 향상할 수 있다.
또한, 도 40의 (a) 및 도 40의 (b)와 같이, 제어부(49)는 전극(46) 중, 양극(46A)과 음극(46B)의 배치를 임의로 설정한다. 이에 의해, 칩에 가해지는 정전력을 임의로 설정할 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에 기재한 발명의 범위 내에서 다양한 변형이 가능하며, 그들도 본 발명의 범위 내에 포함되는 것은 물론이다.

Claims (22)

  1. 기판 위에 형성되고 칩을 흡착하는 친액성 영역과,
    상기 기판 위이며 상기 친액성 영역 내에 형성되고, 음극과 양극에 각각 부전압 및 정전압을 인가함으로써 상기 칩에 정전력을 발생시키는 상기 음극과 상기 양극을 포함하는 전극
    을 구비하고,
    상기 기판 위의 상기 친액성 영역이 배치되지 않은 영역은, 상기 친액성 영역보다 친액성이 낮은 영역을 포함하는, 칩 지지 기판.
  2. 제1항에 있어서,
    상기 친액성 영역은, 복수의 상기 칩을 각각 흡착하는 복수의 상기 친액성 영역을 포함하고,
    상기 음극과 상기 양극은, 상기 복수의 친액성 영역 각각 내에 형성되어 있는 것을 특징으로 하는, 칩 지지 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 기판은, 반도체, 유리, 세라믹, 플라스틱, 인터포저 기판 중 어느 하나를 포함하는, 칩 지지 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 친액성 영역은 절연막으로 형성되어 있는, 칩 지지 기판.
  5. 삭제
  6. 삭제
  7. 제1항 또는 제2항에 있어서,
    상기 친액성 영역 내에 있어서, 상기 음극과 상기 양극은, 상기 기판의 상면에 평행한 제1 방향과 상기 상면에 평행하며 상기 제1 방향에 교차하는 제2 방향으로 격자 형상으로 배열되어 있는, 칩 지지 기판.
  8. 제1항 또는 제2항에 있어서,
    상기 전극 중 상기 양극과 상기 음극은 임의의 형태로 배치 가능한, 칩 지지 기판.
  9. 제1항 또는 제2항에 기재된 칩 지지 기판과,
    상기 친액성 영역에 적층된 칩과,
    상기 칩 위에 적층된 1층 이상의 다른 칩
    을 포함하는, 3차원 집적 회로.
  10. 제9항에 있어서,
    상기 칩은, 상면에 상기 다른 칩을 흡착하는 다른 친액성 영역과 상기 칩의 상면이며 상기 다른 친액성 영역 내에 형성되고, 상기 다른 칩에 정전력을 발생시키는 다른 전극을 갖는, 3차원 집적 회로.
  11. 기판 위에 형성된 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성된 음극과 양극을 포함하는 전극을 구비하는 칩 지지 기판의 상기 친액성 영역 위에 액체를 개재하여 칩을 배치하는 공정과,
    상기 음극과 상기 양극에 각각 부전압 및 정전압을 인가함으로써 상기 전극에 대응하는 칩에 정전력을 발생시키는 공정
    을 포함하고,
    상기 기판 위의 상기 친액성 영역이 배치되지 않은 영역은, 상기 친액성 영역보다 친액성이 낮은 영역을 포함하는, 칩 지지 방법.
  12. 제11항에 있어서,
    상기 친액성 영역은, 복수의 상기 칩을 각각 흡착하는 복수의 상기 친액성 영역을 포함하고,
    상기 전극은, 상기 복수의 친액성 영역 각각 내에 형성되어 있으며,
    상기 칩을 배치하는 공정은, 상기 복수의 친액성 영역 위에 각각 액체를 개재하여 상기 복수의 칩을 배치하는 공정을 포함하는, 칩 지지 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 칩을 상기 친액성 영역에 흡착시키는 공정을 포함하는, 칩 지지 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 정전력을 발생시키는 공정은, 상기 액체가 존재하는 상태에서 상기 음극과 상기 양극에 전압을 공급함으로써, 상기 칩의 중심이 상기 음극과 상기 양극의 사이에 배치하도록 상기 정전력을 발생시키는 공정을 포함하는, 칩 지지 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 정전력을 발생시키는 공정은, 상기 칩이 상기 칩 지지 기판에 흡착하도록 상기 정전력을 발생시키는 공정을 포함하는, 칩 지지 방법.
  16. 제11항 또는 제12항에 있어서,
    상기 칩이 상기 칩 지지 기판에 흡착된 상태에서, 상기 칩 위에 다른 칩을 적층하는 공정을 포함하는, 칩 지지 방법.
  17. 제11항 또는 제12항에 있어서,
    상기 칩 지지 기판에 흡착된 상기 칩을 다른 기판으로 트랜스퍼하는 공정과,
    상기 다른 기판으로 트랜스퍼된 상기 칩을 반도체 웨이퍼로 트랜스퍼하는 공정
    을 포함하는, 칩 지지 방법.
  18. 제11항 또는 제12항에 있어서,
    상기 칩 지지 기판에 흡착된 상기 칩을 반도체 웨이퍼 위로 트랜스퍼하는 공정을 포함하는, 칩 지지 방법.
  19. 삭제
  20. 제11항에 있어서,
    상기 친액성이 낮은 영역을 제거하는 공정을 포함하는, 칩 지지 방법.
  21. 제11항 또는 제12항에 기재된 칩 지지 방법을 이용하여, 상기 기판 위에 형성된 친액성 영역에 상기 칩을 흡착하는 공정과,
    상기 칩 위에 별도의 칩을 적층하는 공정
    을 포함하는, 3차원 집적 회로의 제조 방법.
  22. 기판 위에 형성된 친액성 영역과, 상기 기판 위이며 상기 친액성 영역 내에 형성된 음극과 양극을 구비하는 칩 지지 기판을 탑재하는 스테이지와,
    상기 친액성 영역 위에 액적을 공급하는 액적 공급부와,
    상기 친액성 영역 위에 공급된 액적 위에 칩을 공급하는 반송 로봇과,
    상기 음극과 상기 양극에, 각각 부전압 및 정전압을 인가함으로써, 상기 칩에 정전력이 발생하도록 전압을 공급하는 전원부
    를 구비하고,
    상기 기판 위의 상기 친액성 영역이 배치되지 않은 영역은, 상기 친액성 영역보다 친액성이 낮은 영역을 포함하는, 어셈블리 장치.
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