JP2021516453A - ナノスケール整列３次元積層集積回路 - Google Patents

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ヴイ． スリーニヴァッサン，シトルガタ
ヴイ． スリーニヴァッサン，シトルガタ
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サヤル，アシーム
アベド，オバディア
マクダーモット，マーク
クルカリン，ジェイディープ
シンハル，シュラワン
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Abstract

３次元の（３Ｄ）積層集積回路を製造する方法。ピックアンドプレース戦略は、標準的な２次元の（２Ｄ）半導体製造技術を用いて製造されたデバイス層を備えたソースウェハを積層するために使用される。ソースウェハは、順次又は並列に積層されてよい。積層は、フェイス・ツー・フェイス、フェイス・ツー・バック、バック・ツー・フェイス又はバック・ツー・バックの方式であってよい。フェイス・ツー・バック、バック・ツー・フェイス又はバック・ツー・バックで積層されたソースウェハは、シリコン貫通ビア（ＴＳＶ）を用いて接続されてよい。あるいは、フェイス・ツー・フェイスで積層されたソースウェハは、層間ビア（ＩＬＶ）を用いて接続されてよい。【選択図】図２

Description

（関連出願の相互参照）
本出願は、その全体が参照により本明細書に組み込まれる、２０１７年１２月２２日に出願された「Nanoscale-Aligned 3D Stacked Integrated Circuit」という名称の米国仮特許出願第６２／６０９，８９１号の優先権を主張する。
（技術分野）
本発明は、概して、半導体製造に関し、より詳細には、ナノスケールアライン３次元（３Ｄ）積層集積回路に関する。
ムーアの法則は、高密度集積回路内のトランジスタの数が約２年ごとに２倍になるという観察である。ムーアの法則で特徴づけられる電子回路の２次元の（２Ｄ）スケーリングは、特徴次元が原子スケールに達するにつれて、最近の時間において限界に達している可能性がある。例えば、１０ｎｍ技術ノードのための高Ｋキャッピング層の厚さは０．５ｎｍに近く、これは２つのシリコン原子の幅よりも小さい。マルチパターニング技術（ＭＰＴ）の計測精度要件は、１つのシリコン原子の幅よりも小さい０．２ｎｍに近い。
これら及び他の制限に照らして、２Ｄスケーリング及び一般的なトップダウン製造は、７ｎｍノード及びそれを超えて継続する上で大きな課題を有している。
本発明の一実施形態では、３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造する方法は、層（ｋ）２次元の（２Ｄ）ダイアレイを、層（ｋ−１）ウェハの層（ｋ−１）２Ｄダイアレイ上に組み立て、ここで、層（ｋ−１）ウェハに２Ｄダイが配置され、ｋは１より大きい正の整数である。２Ｄダイアレイは、単一の２Ｄダイ、２Ｄダイの連続したグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含む。本方法は、層（ｋ）２Ｄダイアレイと層（ｋ−１）２Ｄダイアレイとの間の潤滑された相対運動を可能にする流体を展開することをさらに含み、ここで、流体は、層（ｋ）及び層（ｋ−１）２Ｄダイアレイの精密なオーバーレイを可能にする。
本発明の別の実施形態では、３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造する方法は、層（ｋ）２次元の（２Ｄ）ダイアレイを、層（ｋ−１）ウェハの層（ｋ−１）２Ｄダイアレイ上に組み立て、ここで、層（ｋ−１）ウェハに２Ｄダイが配置され、ｋは１より大きい正の整数である。２Ｄダイアレイは、単一の２Ｄダイ、２Ｄダイの連続したグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含む。本方法は、さらに、ピックアンドプレースプロセス中に使用されるエッチャントから層（ｋ）ウェハ及び層（ｋ−１）ウェハのそれぞれの２Ｄダイを保護するためのカプセル化層を提供することを含む。
本発明の別の実施形態では、３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造する方法は、層（ｋ）ウェハの層（ｋ−１）２Ｄダイアレイ上に層（ｋ）２次元の（２Ｄ）ダイアレイを組み立て、ここで、層（ｋ−１）ウェハに２Ｄダイが配置され、ｋは１よりも大きい正の整数である。さらに、２Ｄダイアレイは、単一の２Ｄダイ、２Ｄダイの連続するグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含む。さらに、２Ｄダイは、１０マイクロメートル未満の厚さを有する。
本発明のさらなる実施形態では、３次元の（３Ｄ）特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）論理回路を設計するための電子設計自動化（ＥＤＡ）方法論は、２次元の（２Ｄ）ＥＤＡソリューションと一体化されたソフトウェアの組み合わせを含み、ここで、ソフトウェアは、３Ｄ設計ネットリストを２Ｄモジュールに分割するためのネットリスト分割アルゴリズムを含む。２ＤＥＤＡソリューションは、合成、３Ｄ配置認識合成、配置、クロックツリー合成（ＣＴＳ）、ルーティング、設計検証、及びサインオフ解析のうちの１つ以上を実行するために使用される。
上記は、以下の本発明の詳細な説明がより良く理解され得るように、本発明の１つ以上の実施形態の特徴及び技術的利点をむしろ一般的に概説した。本発明のさらなる特徴及び利点は、本発明の特許請求の範囲の主題を形成し得る以下に記載される。
本発明のより良い理解は、以下の詳細な説明が以下の図面と併せて考慮されるときに得られる。
図１は、本発明の一実施形態による様々な２Ｄダイ配置を示す例示的な層−ｋソースウェハを示す。 図２は、本発明の一実施形態による、層１の２Ｄダイアレイ上への層−ｋの２Ｄダイアレイ（ｋ＞１）の積層を示す。 図３Ａは、本発明の一実施形態による、２つの埋め込み層を有する層−ｋシリコンオンインシュレータ（ＳＯＩ）ウェハの断面を示す。 図３Ｂは、本発明の一実施形態による、２つの埋め込み層を有する層−ｋシリコンオンインシュレータ（ＳＯＩ）ウェハの断面を示す。 図４Ａは、本発明の一実施形態による層−ｋＳＯＩウェハの別の断面を示す図である。 図４Ｂは、本発明の一実施形態による層−ｋＳＯＩウェハの別の断面を示す図である。 図５Ａは、本発明の一実施形態による層−ｋＳＯＩウェハのさらなる断面を示す。 図５Ｂは、本発明の一実施形態による層−ｋＳＯＩウェハのさらなる断面を示す。 図６は、本発明の一実施形態による、反転及びバルク材料除去のためのバックグラインディングベースのアプローチのための方法のフローチャートである。 図７Ａは、本発明の一実施形態による、図６に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図７Ｂは、本発明の一実施形態による、図６に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図７Ｃは、本発明の一実施形態による、図６に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図７Ｄは、本発明の一実施形態による、図６に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図８は、本発明の一実施形態による、反転及びバルク材料除去のための剥離ベースのアプローチのための方法のフローチャートである。 図９Ａは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図９Ｂは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図９Ｃは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図９Ｄは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図９Ｅは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。 図１０は、本発明の一実施形態による、複数のパックされた２Ｄダイのオーバーレイ及び歪み制御のための方法のフローチャートである。 図１１Ａは、本発明の一実施形態に従った、図１０に記載されたステップを使用して、複数のパックされた２Ｄダイのオーバーレイ及び歪み制御を提供するための断面図を示す。 図１１Ｂは、本発明の一実施形態に従った、図１０に記載されたステップを使用して、複数のパックされた２Ｄダイのオーバーレイ及び歪み制御を提供するための断面図を示す。 図１２Ａは、本発明の一実施形態による、単一のピックされた２Ｄダイのオーバーレイ及び歪み制御を示す図である。 図１２Ｂは、本発明の一実施形態による、単一のピックされた２Ｄダイのオーバーレイ及び歪み制御を示す図である。 図１３は、本発明の一実施形態による、シリコン貫通ビア（ＴＳＶ）が、ピックアンドプレースされた２Ｄダイに既に存在するアクセスホールを介して形成されることを示す。 図１４Ａは、本発明の一実施形態による一時的な取り付け及び結合のための例示的なプロセスを示す。 図１４Ｂは、本発明の一実施形態による一時的な取り付け及び結合のための例示的なプロセスを示す。 図１４Ｃは、本発明の一実施形態による一時的な取り付け及び結合のための例示的なプロセスを示す。 図１５は、本発明の一実施形態による論理実装のための従来の２Ｄ特定用途向け集積回路（ＡＳＩＣ）電子設計自動化（ＥＤＡ）フローを示す。 図１６は、本発明の一実施形態による２Ｄ片面スタティックランダムアクセスメモリ（ＳＲＡＭ）構成を示す。 図１７は、本発明の一実施形態による３ＤスタンドアロンＳＲＡＭダイスタッキングを示す。 図１８は、本発明の一実施形態による３Ｄオンリービットセル積層ＳＲＡＭを示す。 図１９は、本発明の一実施形態による３Ｄオンリービットセル積層ＳＲＡＭの垂直ビット線断面を示す。
背景のセクションで述べたように、２次元の（２Ｄ）スケーリング及び一般的なトップダウン製作は、７ｎｍノード及びそれを超えて継続する上で大きな課題を有している。
本発明の実施形態は、以下に説明するように、第３の（３ｒｄ）次元でスケーリングすることによって、このような課題に対処する。
一実施形態では、本発明は、標準的な２Ｄ半導体製造プロセス(図１との関連で後述する)を使用して製造されたデバイス層を有するソースウェハを使用すると共に、ピックアンドプレース戦略を使用して、それら（ソースウェハ）を順次又は並行に積層する。そのようなピックアンドプレース戦略は、Sreenivasanら（ＷＯ２０１８／１１９４５１Ａ１）（以下、「Sreenivasanら」と呼ぶ）において議論されており、その全体が参照により本明細書に組み込まれる。一実施形態では、積層は、フェイス・ツー・フェイス(Ｆ２Ｆ)、フェイス・ツー・バック（Ｆ２Ｂ）、バック・ツー・フェイス（Ｂ２Ｆ）、又はバック・ツー・バック（Ｂ２Ｂ）方式で行われる。Ｂ２Ｆ、Ｆ２Ｂ及びＢ２Ｂは、例えば、シリコン貫通ビア（ＴＳＶ）を使用して接続することができる。Ｆ２Ｆは、層間ビア（ＩＬＶ）を使用して接続することができる。
ここで、標準的な半導体プロセスに関する議論が適切であると考えられる。
本明細書で使用される「層−０ソースウェハ」は、標準的な２Ｄ製造プロセスを使用して製造されるトランジスタ及び相互接続からなる完全密集ウェハを指す。この層は、関連するアライメントマークも含み、最終的なウェハスケールの３次元の（３Ｄ）集積回路（ＩＣ）積層のための開始層を形成する。
本明細書で使用する「層−ｋソースウェハ」とは、シリコンの下に埋め込まれた酸化物などの少なくとも１つの犠牲層を含むウェハ上に、標準的な２Ｄ製造プロセスを使用して製造されたトランジスタ及び相互接続からなる完全に配置されたウェハを指し、この層は、関連するアライメントマークも含み、層“ｋ−１”上に組み立てられ、３Ｄ−ＩＣ積層の一部である。この層のアセンブリは、１つのステップ（すべての２Ｄダイが一度にピックアップされる）であってもよいし、単一の２Ｄダイアレイ又は複数の２Ｄダイアレイが層“ｋ”ウェハからピックアップされ、層“ｋ−１”ウェハ上に正確に配置される複数のステップであってもよい。
一実施形態では、アセンブリは、層（ｋ）ウェハの各２Ｄダイと層（ｋ−１）ウェハの対応する２Ｄダイとの間に、サブ５０ｎｍ、サブ３０ｎｍ、サブ２０ｎｍ、サブ１０ｎｍ、又はサブ５ｎｍのオーバーレイを達成するように実行される。
図１を参照すると、図１は、本発明の一実施形態による様々な２Ｄダイ配置を示す、例示的な層−ｋソースウェハ１００を示す。
図１を参照すると、層−ｋソースウェハ１００は、単一の２Ｄダイである２Ｄダイアレイ１０１と、２Ｄダイの連続したアイランドである２Ｄダイアレイ１０２と、アイランドのグループである２Ｄダイアレイ１０３とを含む。
本明細書で使用される「２Ｄダイ」は、３次元の（３Ｄ）システムオンチップ（ＳｏＣ）の単一層を指し、ここで、３Ｄ−ＳｏＣは、３次元配置で正確に積層された少なくとも２つの２Ｄダイを含む。これらの２Ｄダイは、標準的な２Ｄ半導体製造プロセスを用いて製造される。一実施形態では、２Ｄダイの厚さは、１０マイクロメートル未満であってもよい。バックグラインディングのような標準的なウェハ薄化プロセスを用いて薄くされたウェハは、研削プロセスに起因する欠陥のために、１５μｍ以上の厚さにとどまると予測される。しかしながら、非研削プロセスを用いて製造された２Ｄダイは、現在の厚さ限界よりも著しく小さい厚さで製造することができる。
本明細書で使用される「２Ｄダイアレイ」は、単一の２Ｄダイ（２Ｄダイアレイ１０１を参照）又は２Ｄダイのグループを指し、これらは、それらのソースウェハ（例えば、層−ｋ）から集合的に移動され、集合的にかつ正確に前のウェハ（層−ｋ−１）上に組み立てられる（ここで、ｋ＞１）。この２Ｄダイアレイは、隣接するグループを形成する２Ｄダイの単一のアイランド（２Ｄダイアレイ１０２を参照）を含むことができる。あるいは、２Ｄダイアレイは、２Ｄダイの複数のアイランドを含むことができ、２Ｄダイの各アイランドは連続したグループを形成するが、アイランドは連続していない（２Ｄダイアレイ１０３を参照）。
本明細書で使用される「オーバーレイ」は、ウェハ上のすべての点で定義されるベクトル量を指す。これは、基板ジオメトリ上のポイントのベクトル位置と、オーバーレイパターン内の対応するポイントのベクトル位置との差です。一般的に受け入れられているオーバーレイの定量化子は、前記オーバーレイベクトルの大きさの（平均＋３シグマ）値である。
本明細書で用いる「アライメント」とは、２つのオーバーレイボディ間の剛体誤差（平行移動及び回転）のセットを指す。
図２を参照すると、図２は、本発明の一実施形態による、層−１の２Ｄダイアレイ上への層−ｋ ２Ｄダイアレイ（ｋ＞１）の積層を示す。
図２に示されるように、１つの実施形態では、ソースウェハ２０１の層−１は、３つの要素２０３を有するシリコンオンインシュレータウェハ２０２に対応する。一実施形態では、ウェハ２０２は、層状シリコン２０４−絶縁体（犠牲層）２０５−シリコン２０６基板を含む。一実施形態では、素子２０３は、その最も一般的な形態では、トランジスタ、相互接続、及び誘電体の層からなる「供給原料」である。さらに、一実施形態では、素子２０３は、本明細書で使用されるように、ＳＯＩウェハ２０２のシリコン層２０４を含むことができる。それは、それ自体に何らかの機能性を有していても有していなくてもよいが、他の素子２０３及び場合によっては追加の相互接続層及び誘電体層と一緒に組み立てられたときに、作動するＡＳＩＣを製造するために使用することができる。さらに、マスクコストが高いフロントエンドの高解像度デバイス層は、素子２０３の内部に存在することになる。これは、種々のＡＳＩＣデバイスの製造にわたる高価なマスク（高解像度デバイス層のための）のコストを減らすためである。
一実施形態では、要素２０３の幅は、数十ミリメートルの２Ｄダイ幅に対応する。一実施形態では、ストリート幅又は「スクライブ幅」は、数百ナノメートルから数十マイクロメートルの範囲であってもよい。一実施形態では、そのような幅は、要素２０３の境界２０７に対応する。
図２に示すソースウェハの各層、例えば、層−２・・・層−ｎ（ｎは正の整数）は、層−１ ２０１と同様に設定される。その結果、これらの層（単に「層−ｋ」と呼ばれ、ｋは正の整数である）の各々は、本明細書では一般に要素２０１と呼ばれることがある。
図２に示されるように、ソースウェハの層は、織り合わせ方式（フリップ、フェイスアップ、フリップ、フェイスアップ・・・）で積層され、以下でより詳細に説明する３Ｄ−ＩＣ積層２０８を形成する。
さらに、図２は、Ｂ２Ｆ、Ｆ２Ｂ、及びＢ２Ｂを、例えば、シリコン貫通ビア（ＴＳＶ）を使用して接続することができ、Ｆ２Ｆを、層間ビア（ＩＬＶ）を使用して接続することができることを示す。このような特徴について、層−ｋウェハを含めて、さらに詳しく説明する。
一実施形態では、流体は、層（ｋ）２次元の（２Ｄ）ダイアレイ（例えば、２Ｄダイアレイ１０２）と層（ｋ−１）２Ｄダイアレイ（例えば、２Ｄダイアレイ１０２）との間の潤滑された相対運動を可能にするように展開され、流体は、層（ｋ）及び層（ｋ−１）２Ｄダイアレイの精密なオーバーレイを可能にする。一実施形態では、流体は、気体、液体、又はそれらの組み合わせである。一実施形態では、そのような組み合わせは、異種の気体及び液体部分、又は均一に混合された気体及び液体の部分を含む。
一実施形態では、第１の層２Ｄダイアレイは、任意の基板上にあり得るが、その後の２Ｄダイアレイ（ピックアンドプレースされ得る）は、図３Ａ〜３Ｂに示されるように、下にある犠牲層を必要とする。その結果、一実施形態では、層−ｋ ２Ｄダイは、最適なデバイス機能（例えば、完全空乏型（ＦＤ）−ＳＯＩ及び部分空乏型（ＰＤ）−ＳＯＩ）のために、下にある酸化物層を必要とし得る。これは、ピックアンドプレースのためのより深いレベルでの別の犠牲層を必要とするであろう。一実施形態では、これらは、Lapis Semiconductor（登録商標）を通して市販されている。
一実施形態では、２Ｄダイ幅は、数十マイクロメートル〜数十ミリメートルの範囲とすることができる。
次に、図３Ａ〜３Ｂを参照すると、図３Ａ〜３Ｂは、本発明の一実施形態による、２つの埋め込み層（例えば、シリコン酸化物で構成され得る絶縁体層及び犠牲層）を有する層−ｋ ＳＯＩウェハの断面を示す。
図３Ｂに示すように、層−ｋ ＳＯＩウェハ２０１の断面は、素子２０３が、トランジスタ３０１、相互接続部３０２、及び誘電体３０３から構成され得ることを示す。一実施形態では、素子２０３は、シリコン層３０４をさらに含む。さらに、上述のように、層―ｋ２Ｄダイは、最適なデバイス性能のために、下にある酸化物層３０５を必要とし得る。
一実施形態では、図３Ａに示すように、２Ｄダイの厚さは、数十ナノメートル〜数十マイクロメートルの範囲とすることができる。
さらに、一実施形態では、図３Ａは、要素２０３の境界２０７を示す。
あるいは、一実施形態では、層−ｋ ２Ｄダイは、図４Ａ〜図４Ｂに示すように、下にある酸化物を必要としなくてもよい。図４Ａ〜図４Ｂは、本発明の一実施形態による層−ｋ ＳＯＩウェハの別の断面を示す図である。
このような実施形態において、犠牲層は、機械的安定性のために、標準的なＰＤ−ＳＯＩウェハに見られるより深いレベルに居住する必要があるかもしれない。これらは、複数の供給元、例えば、ShinEtsu（登録商標）を通して商業的に入手可能である。
さらに、一実施形態では、犠牲酸化物（ピックアンドプレース用）は、図５Ａ〜５Ｂに示されるように、標準的なＰＤ−ＳＯＩウェハに使用されるのと同じ深さである。これらは、複数の供給源、例えばSoitec（登録商標）を介して商業的に入手可能である。
図５Ａ〜図５Ｂは、本発明の一実施形態による層−ｋ ＳＯＩウェハのさらなる断面を示す図である。
図５Ａ〜５Ｂに示すように、一実施形態では、２Ｄダイの厚さは約１００ナノメートル以下である。
３Ｄ集積回路（ＩＣ）のプロセス及び機械的設計概念に関する議論は、今や適切であると見なされる。
一実施形態では、一般的に適用可能なアセンブリシーケンスは、Sreenivasanら（ＷＯ２０１８／１１９４５１Ａ１）（以下、「Sreenivasanら」と呼ぶ）に記載されているものと実質的に同じであり、その全体が参照により本明細書に組み込まれる。例えば、ステップは以下の通りである。即ち、１．エッチング及びカプセル化；２．バルクエッチプロセス（後のピックアンドプレースを容易にするため）；３．２Ｄダイアレイピックアップ；４．製品基板への２Ｄダイアレイの整列；５．一時的な取り付け及び接着；６．製品ウェハが完全に組み立てられるまで、３〜５を繰り返す。
一実施形態では、３Ｄ−ＩＣの組み立てシーケンスは、以下で論じるように、ステップ２、４、及び５に対するいくつかの修正を必要とすることがある。
後続のピックアンドプレースを容易にするためのバルクエッチングプロセスは、行われているスタッキングのタイプ（Ｆ２Ｆ ｖｓ Ｆ２Ｂ ｖｓ Ｂ２Ｆ ｖｓ Ｂ２Ｂ）を考慮するために何らかの修正を必要とする。Ｂ２Ｆ及びＢ２Ｂタイプの積層に関して、Sreenivasanらに記載されたバルクエッチプロセスは、層−ｋウェハをフリップする必要がないので、十分であろう。しかし、Ｆ２Ｆ及びＦ２Ｂタイプの積層アプローチでは、バルクエッチに加えて、ウェハフリッピングステップが起こる必要がある。さらに、Ｆ２Ｆ型スタッキングでは、面同士の接続のために封入層を選択的に除去するために剥離ステップが必要である。これは、使用されるカプセル化層の特定の性質に応じて、様々な方法で行うことができ、例えば、カプセル化層がＡｌ２Ｏ３から構成される場合、時限緩衝酸化物エッチングを使用することができる。あるいは、カプセル化層が化学蒸着（ＣＶＤ）アモルファスカーボンから構成される場合、酸素プラズマをストリッピングに使用することができる。あるいは、カプセル化層が、ＣＶＤアモルファスカーボンの上にある複数の層、例えばＡｌ２Ｏ３から構成される場合、酸素プラズマ工程及び緩衝酸化物エッチングを順次行うことができる。一実施形態では、カプセル化層は、ピックアンドプレースプロセス中に使用されるエッチャントから、層（ｋ）ウェハ及び層（ｋ−１）ウェハの両方における２Ｄダイを保護する。一実施形態では、カプセル化層は、相補型金属酸化物半導体（ＣＭＯＳ）及びＩＩＩ−Ｖ族半導体（例えば、窒化ガリウム、砒化ガリウム）などの既存の半導体製造技術と適合する。フリッピング及びバルク材料除去のための２つの異なる技術が、図６、７Ａ〜７Ｄ、８及び９Ａ〜９Ｄに関連して以下に説明される。
図６は、本発明の一実施形態による、反転及びバルク材料除去のためのバックグラインディングベースのアプローチのための方法のフローチャートである。図７Ａ〜７Ｄは、本発明の一実施形態による、図６に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。
次に図６を図７Ａ〜図７Ｄと共に参照すると、ステップ６０１では、図７Ａに示すように封入層（図示せず）が剥離される。さらに、図７Ａに例示されているように、アクセスホール７０１を使用して、エッチングプロセスを高速化することができる。一実施形態では、アクセスホール７０１は、フッ化水素酸などのエッチャントのために使用され、ウェハから２Ｄダイを解放する。一実施形態では、アクセスホール７０１は、シリコン貫通ビア（ＴＳＶ）を可能にする導体を生成するために利用される。
ステップ６０２では、図７Ｂに示すように、層−ｋウェハ２０１を裏返し、レーザデボンディング接着剤７０３（市販）を介してガラスキャリアウェハ７０２に取り付ける。
ステップ６０３では、図７Ｃに示すように、層−ｋウェハ２０１のバックグラインディングが実行される。
ステップ６０４において、犠牲層２０５は、フッ化水素酸（ＨＦ）のような酸を用いてエッチングされる。
図８は、本発明の一実施形態による、反転及びバルク材料除去のための剥離ベースのアプローチのための方法のフローチャートである。図９Ａ〜９Ｅは、本発明の一実施形態による、図８に記載されたステップを使用した反転及びバルク材料除去のための断面図を示す。
次に図８を図９Ａ〜図９Ｄと共に参照すると、ステップ８０１では、図９Ａ及び図９Ｂに示すようなピラミッドピラー（テザー）９０１を形成するような方法で、犠牲層２０５上で時限ＨＦエッチングが実行される。これらのピラミッド状テザー９０１は、後述するように、ピックアンドプレースステップを容易にすることができる。さらに、図９Ａに示すように、アクセスホール７０１を使用して、エッチングプロセスを高速化してもよい。
ステップ８０２では、図９Ｃに示すように、カプセル化層（図示せず）を剥離する。
ステップ８０３では、図９Ｄに示されるように、層−ｋウェハ２０１がフリップされる。
ステップ８０４において、反転された層−ｋウェハ２０１は、レーザデボンディング接着剤９０３（市販されている）を介してガラスキャリアウェハ９０２に取り付けられ、図９Ｅに示すように、シリコン及び犠牲層２０６、２０５が剥離される。
また、本発明の原理は、後述するように、ピックされた２Ｄダイアレイの歪み制御を製品基板に位置合わせして、提供する。
一実施形態では、Sreenivasanらで論じられている方法とは異なる、単一又は複数の２Ｄダイが同時に組み立てられているかどうかに基づいて、精密な位置合わせを達成することができる。
複数の２Ｄダイの場合、モアレ計量は、ピックアンドプレースされる個々の２Ｄダイではなく、スーパーストレートを参照する必要がある。これは、スーパーストレートの底面上にパターン化されるアライメントマークを必要とする。これらのマークは、スーパーストレートの絶対コーナー上にパターン化することができ、又は面積的に分布させることもできる。対応するマークが製品ウェハ上に必要であろう。２Ｄダイのある量の歪み制御は、熱作動を用いて実施することができる。加えて、熱作動は、追加された作動自由度のためだけでなく、ウェハ・チャック内で実施することができる。スーパーストレート材料が、計測に使用される光の波長（一般に見える又はＩＲである）に対して透明でない場合に、観測ウィドウをスーパーストレート内に作ることができる。あるいは、スーパーストレートは、市販されているＳｉＣ及び／又はサファイア（Ａｌ２Ｏ３）のような透明材料から構築することができる。複数の２Ｄダイを含む精密位置合わせの議論は、図１０及び１１Ａ〜１１Ｂに関連して、以下に議論される。
図１０は、本発明の一実施形態による、複数のパックされた２Ｄダイのオーバーレイ及び歪み制御のための方法１０００のフローチャートである。図１１Ａ〜１１Ｂは、本発明の一実施形態に従った、図１０に記載されたステップを使用して、複数のパックされた２Ｄダイのオーバーレイ及び歪み制御を提供するための断面図を示す。
図１０を参照すると、図１１Ａ〜１１Ｂと関連して、ステップ１００１において、ピックされた２Ｄダイ１１０１（２Ｄダイアレイ１０１、１０２、１０３などのピックされた２Ｄダイ)が製品ウェハ１１０２に近づけられるにつれて、図１１Ａに示されるように、コースアライメントが最初に行われる。図１１Ａは、アライメントマーク１１０４及び観察ウィンドウ１１０５を有するスーパーストレート１１０３を示す。
ステップ１００２では、スーパーストレート１１０３のアライメントマーク１１０４及び観察ウィンドウ１１０５を、基板内のアライメントマーク１１０６と位置合わせするために、ファインアライメントが実行される。一実施形態では、熱アクチュエータ１１０７を介した熱作動を使用して、２Ｄダイのある量の歪み制御を実施することができる。加えて、熱作動は、追加された作動自由度のためだけでなく、ウェハ・チャック１１０８内に実装することができる。
単一の２Ｄダイの場合、上述の方法に加えて、モアレ計測は、図１２Ａ〜１２Ｂに示されるように、層−ｋ及び層（ｋ−１）２Ｄダイ１１０１に埋め込まれたＩＲ感応性マーク１２０１と、ＩＲ透過性スーパーストレートとを使用して行うことができる。図１２Ａ〜１２Ｂは、本発明の一実施形態による、単一のピックされた２Ｄダイのオーバーレイ及び歪み制御を示す図である。
次に図１３を参照すると、図１３は、本発明の一実施形態に従った、シリコン貫通ビア（ＴＳＶ）が、ピックアンドプレースされた２Ｄダイに既に存在するアクセスホールを通して作られることを示す。図１３に示すように、層−ｋ、層（ｋ＋１）及び層（ｋ＋２）は、層（ｋ＋１）が反転され、層（ｋ＋２）がフェイスアップされるように配置される。図１３にさらに示されるように、シリコン貫通ビアは、フィールドアクセスホール７０１を通して製造される。
必要とされるＴＳＶの密度は、スタティックランダムアクセスメモリ（ＳＲＡＭ）スタッキングのような用途では、１０，０００／ｍｍにもなり得る。ＴＳＶ密度のこのレベルでは、ＴＳＶの直径は、約２０ｎｍ〜８０ｎｍとすることができる。これらのＴＳＶの幾つか又は全ては、潜在的に、２Ｄダイ内に既に存在するアクセスホール７０１を介してルーティングすることができる。
ここで図１４Ａ〜１４Ｃを参照すると、図１４Ａ〜１４Ｃは、本発明の実施形態による一時的な取り付け及び結合のための例示的なプロセスを示す。
一実施形態では、一時的な取り付けの後に結合を行うことができる。一実施形態では、「スローランディング」アプローチに基づく動的空気クッションを使用することができる。このようなシステムは、従来、高精度の空気軸受ステージ、ハードディスクドライブシステムで使用されており、固体表面上のドロップスケーティングのために研究されてきた。このアプローチでは、ＵＶ硬化性接着剤の薄い層を、最初に、層−０の２Ｄダイの縁部に分配することができる。前記接着剤は、揮発性成分と不揮発性成分との組み合わせから構成することができ、限定的な場合には、接着剤は、不揮発性成分のみから構成される。ＵＶ硬化性接着剤及び／又は揮発性成分を含む液体は、減衰を提供し、それによって、層−０と層−１の２Ｄダイとの間の振動変位を実質的に最小限に抑える。スーパーストレートとして、層−１ ２Ｄダイを層−０ダイの近くに取り付けると、圧力孔１４０１を通る空気の流れを開始することができる。これは、（不活性環境を得るために）空気又は窒素からなる軸受を２Ｄダイの周囲に作り出す。スーパーストレートｚ力と前記ベアリング流量の組合せノブは、「ソフトランディング」を制御するために使用することができる。同時に、スーパーストレート１１０３が押し下げられるにつれて、粗いアライメント補正を行うことができる。同時に、積層されている２Ｄダイの間に第２のエアクッション１４０２が作られる。この第２のエアクッション１４０２は、微細位置合わせ補正中に、２Ｄダイ間にさらなる潤滑を提供することができる。
さらに、このエアクッションからの空気の外向きの流れは、接着剤（縁部上にある）内の揮発性成分が、２Ｄダイのバルク内の金属−金属接点１４０３を汚染しないことを保証する。さらに、第２のエアクッション１４０２の流量は、ｚ方向圧電アクチュエータを備えたスーパーストレート１１０３を用いて２Ｄダイのトポグラフィを変化させることによって制御することができる。このようなシステムは、以前に実証されている。２Ｄダイが接触すると、ブランケットＵＶ露光１４０４を行って、縁部に配置された接着剤を硬化させることができる。２Ｄダイをさらに固定するために、金属接点１４０３の表面活性化を行うことができる。このようなプロセスは、銅、タングステン及びアルミニウムのような金属を含む金属対金属結合のために、以前に示されている。銅の表面活性化は、銅表面のアルゴンイオン処理を用いて達成することができる。一実施形態では、上記の空気軸受に使用される空気の全てが半導体グレードの清浄乾燥空気であると仮定される。あるいは、ベアリングが窒素を使用する場合、半導体グレードであり、清浄であり、乾燥していることも想定される。一実施形態では、表面活性化銅は、活性化プロセスの後、ボンディングステップ（ツール−ツールからの搬送、及びすべてのツールで処理されることを含む）まで、不活性環境に維持される。一実施形態では、真空孔１４０５を使用して、真空ベースのピックアップ機構を可能にしてもよい。
３Ｄ−ＩＣシステムオンチップ（ＳｏＣ）を実現するために必要な設計電子設計自動化（ＥＤＡ）／コンピュータ支援設計（ＣＡＤ）フローに関する議論が、現在適当と考えられている。典型的には、２Ｄ ＡＳＩＣ ＳｏＣは、性能／速度、面積及び電力仕様を満たすように最適に配置された数十億個のトランジスタから構成される。２Ｄ ＡＳＩＣ ＳｏＣを効率的に設計する、即ち、市場へのターンアラウンド時間（ＴＡＴ）がより低い設計仕様を満たすために、設計プロセスを簡素化する市販のＥＤＡ ＣＡＤツールが存在する。しかし、３Ｄ−ＩＣ ＡＳＩＣ設計のためのこのようなＥＤＡツールは存在しない。
典型的なＡＳＩＣ ＳｏＣは、以下のセグメントに大別される。即ち、ロジック（ＣＰＵ、ＧＰＵ、モデムなど）、メモリ／キャッシュ（スタティックランダムアクセスメモリ（ＳＲＡＭ）、組み込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）など）、サードパーティのＩＰブロック、アナログＩＰ、ＩＯなど。３Ｄ ＳｏＣデザインは、フットプリントを削減するとともに、メモリアクセス時間及び待ち時間の削減、より高い帯域幅、Ｍｂｉｔｓ／ｍｍ２の観点からのより高い容量、より短い相互接続遅延によるより高い周波数、などという点でパフォーマンスを向上させながら、同じ機能のＳｏＣを実装することを目的とする。
本明細書では「ナノ精度整列３Ｄ積層集積回路（Ｎ３ＳＩ）」とも呼ばれる典型的な３Ｄ ＳｏＣは、ｎ個のベーストランジスタ層を含む。ここで、Ｎ＞１である。一実施形態では、論理回路及びメモリ回路を備えたチップ上の特定用途向け集積回路（ＡＳＩＣ）システムが、サブ５０ｎｍオーバーレイピックアンドプレース法を用いて、３次元で設計及び製造され、これにより、論理回路及びメモリ回路の精密なオーバーレイが可能になる。各ベース層は、ｍ個の金属層を有することができ、ｍ≧１であり、ベース層ごとに変化することができる。３Ｄ積層内のベース層は、互いに対して以下の構成、即ち、フェイス・ツー・フェイス、フェイス・ツー・バック、バック・ツー・バックなどのいずれかに配置することができる。異なるベース層間の接続は、ベース層がフェイス・ツー・フェイス構成である場合は、層間ビア（ＩＬＶ）を使用して、あるいは、フェイス・ツー・バック又はバック・ツー・バック構成である場合は、ナノスケールのシリコン貫通ビア（ｎａｎｏ−ＴＳＶ）を使用して、行うことができる。３Ｄ ＳｏＣは、以下の設計アプローチのいずれかの組み合わせを使用して設計することができる。即ち、３Ｄメモリ実装による２Ｄ論理実装、２Ｄメモリ実装による３Ｄ論理実装、３Ｄメモリ実装による３Ｄ論理実装など。３Ｄ論理実装は、ブロック／パーティションレベルで実行することもできるし、フラットレベルで実行することもできる。３Ｄブロックレベル論理実装では、パーティションは、２Ｄツールを使用して合成され、ルーティングされるが、異なるパーティションは、異なるベース層に配置される。このアプローチでは、最上位のＳｏＣデザインのみに変更が必要であるが、３Ｄ ＳｏＣのブロックレベルデザインは２Ｄ ＳｏＣと変わらない。したがって、このアプローチは、実施がより容易である。フラットレベル３Ｄ論理実装では、パーティションは３Ｄでも実装され、即ち、パーティション内のセルは複数のベース層に配置される。３Ｄ論理実装及び３Ｄメモリ設計実装については、それぞれ以下で説明する。ＴＳＶとＨＦホールによる面積オーバヘッドも空間最適化アルゴリズムにより最適化できる。
次に、３Ｄ−ＩＣ論理実装のための電子設計自動化（ＥＤＡ）設計方法を説明する。論理実装のための従来の２Ｄ ＡＳＩＣ ＥＤＡフローが、本発明の実施形態による図１５に示されている。合成は、フロントエンド設計段階で実行され、バックエンド設計段階は、配置、プレＣＴＳ最適化、クロックツリー合成（ＣＴＳ）、ルート及びポストルート最適化、サインオフ解析、及び設計検証を実行する。
３Ｄ−ＩＣ ＳｏＣのための本発明のＥＤＡ方法も、２Ｄ ＡＳＩＣフローに類似している。この方法は、既存の市販の２Ｄ ＥＤＡツールの大部分を、社内で開発されたソリューションのいくつかを使用することと共に再使用することを試みる。このようなフローは、ここでは「Ｎ３ＳＩ ＥＤＡフロー」と呼ぶ。以下のサブセクションでは、Ｎ３ＳＩ ＥＤＡフローの設計ステップについて説明する。
３Ｄ−ＩＣ ＳｏＣの合成
３Ｄ−ＩＣ ＳｏＣの合成は、市販の２Ｄ合成ツールを利用する。第１のパスでは、設計は、２Ｄ ＳｏＣで行われるのとまったく同じように合成される。配置が実行されると、３Ｄ配置認識合成が実行される。この合成パスでは、ツールは、正確な相互接続負荷及び遅延を得るために３Ｄ配置情報を有するので、より最適にセルを合成する。このプロセスフローも２Ｄ配置認識合成に類似しているが、この場合の配置情報は３次元である。
３Ｄ−ＩＣ ＳｏＣの設置
このセクションでは、ロジック／スタンダードセルの３Ｄ配置について説明する。本発明の方法では、設計ネットリストは、最初に、各モジュールネットリストが３Ｄ−ＩＣ ＳｏＣ積層の異なる層上に配置される論理セルなどからなるように、複数のモジュールに分割される。次に、市販の２Ｄ ＥＤＡツールを使用して、３Ｄ積層の割り当てられた層内の各モジュールの２Ｄ配置が実行される。ネットリスト分割は、ＦＭ Ｍｉｎ−Ｃｕｔ、Ｍｉｎ−Ｆｌｏｗなどの標準分割アルゴリズムを利用した社内ソリューションを使用して実行することができる。パーティショニングで生成されるモジュールは、モジュールペリフェラルに配置されるだけでなく、モジュール内の任意の場所に配置できる入出力ポートで構成される。その結果、社内で開発されたソフトウェアは、標準的なパーティショニングアルゴリズムを使用して、これらのポートの位置を生成する。複数のモジュールは、これらのポートを介して信号を転送する。これらのポートは、層間ビア（ＩＬＶ）又はナノスケールのシリコン貫通ビア（ｎａｎｏ−ＴＳＶ）を介して接続できる。これらのポートの位置は、ＩＬＶ及びＴＳＶの熱的及び機械的安定性に基づいて制約される可能性がある。ポート位置が決定されると、タイミング・バジェット及びポート位置は、２Ｄ配置ツールに供給されて、各モジュールの配置を独立して実行し、同時に、全体的なタイミング及びパフォーマンスメトリックが測定されることを確実にする。合法的なセル配置を保証するために、ＴＳＶ又はＨＦホールが通過するモジュール領域に配置又はルーティングブロックが形成される。即ち、社内で開発されたソフトウェアは、ＩＬＶ／ＴＳＶロケーションでのＤＲＣ問題を回避する（設計ルールチェック）などのために、標準的なパーティショニングアルゴリズムを使用して、配置又はルーティングの妨害を生成する。
３Ｄ−ＩＣ ＳｏＣ用ＣＴＳ
３Ｄ ＳｏＣのためのクロックツリー合成（ＣＴＳ）は、既存の２Ｄ ＥＤＡ配置及び経路（Ｐ＆Ｒ）ツールを使用して実行することができる。設計が分割され、複数のモジュールに配置されると、クロックツリーを構築し、各モジュールに対して別々に最適化することができる。しかしながら、３Ｄクロックツリーの課題は、３Ｄクロックツリーが構築され得る複数のウェハにわたるプロセス変動を考慮しながら、セットアップ、ホールド等の違反がないことを保証することである。この問題を解決又は未然に防ぐために、複数の方法があり得る。可能な解決策の１つは、同じ層上への発射及び捕捉フロップの配置を制約することであり、即ち、データ経路のための発射及び捕捉フロップは、同じ層上に配置される必要がある。これは、社内ネットリスト分割ツールによって達成することができる。別の解決策は、最悪の場合のプロセス変動シナリオに違反がないことを保証するために、高いマージンを含めることである。
３Ｄ−ＩＣ ＳｏＣのルート
３Ｄ−ＩＣ ＳｏＣのためのルート方法は、各モジュール内の２Ｄルーティングと、ＩＬＶ及びｎａｎｏ−ＴＳＶを使用する複数のモジュールにわたるルーティングとを含む。抵抗値とキャパシタンス値は正確に決定でき、次に議論する。３Ｄ−ＩＣルーティング方法は、２Ｄルーティングと同じままである。各モジュールのルーティングは、２Ｄ Ｐ＆Ｒツールを別々に使用して実施することができる。デザインルールチェック（ＤＲＣ）障害がないことを保証するために、ＩＬＶ及びＴＳＶ相互接続が配置される領域にルーティング・ブロッケージが形成される。
３Ｄ−ＩＣ ＳｏＣの寄生抽出
３Ｄ ＳｏＣの寄生抽出のための設計方法論は２Ｄ ＡＳＩＣとは異なる。抵抗値とキャパシタンス値は、ＴＳＶとＩＬＶとによって大きく変わる可能性がある。市販のＥＤＡツールは、３Ｄ抽出を実行することができない。しかしながら、本発明の実施形態は、既存の２Ｄ抽出器を利用する３Ｄ抽出フローを利用する。このフローでは、まず、各モジュール又は層のレイアウト情報がストリーミングアウトされる。次に、すべてのモジュールのレイアウト／ルートデータが、Virtuoso（登録商標）などのレイアウトエディタツールにストリーミングされる。ストリーミングイン中に、特定のモジュールのレイアウトを必要に応じて反転させて、３Ｄ ＳｏＣ積層と同じように見せることができる。そして、このレイアウト上でエクストラクタを実行する。得られた抵抗値と静電容量値は、ＴＳＶとＩＬＶを考慮して３Ｄレイアウトを考慮しており、正確であると期待される。
次に、スタティックランダムアクセスメモリ（ＳＲＡＭ）の３Ｄ設計実装について説明する。典型的なＳＲＡＭは、ワード線及びビット線を有するビットセルアレイ、センスアンプ、列及び行デコーダ、タイマ回路、ＩＯ、他の周辺回路などを含む。ＳＲＡＭ設計要素を配置するために、バタフライ構成、片面構成などの複数のＳＲＡＭ構成がある。これらの構成は、実装の複雑さ、アクセス時間、待ち時間などが異なる。図１６は、本発明の一実施形態による２Ｄ片面ＳＲＡＭ構成を示す。ＳＲＡＭ構成は、ＳＲＡＭセル１６０１のビット配列、ビット線１６０２、ワード線１６０３、ＩＯセル１６０４、タイマ回路１６０５、センスアンプ１６０６、及びデコーダ１６０７などの基本的なメモリ設計要素を含む。
２Ｄ ＳＲＡＭ構成と同様に、３Ｄ ＳＲＡＭは設計ニーズに応じて複数の構成で設計できる。３Ｄ ｅＳＲＡＭはまた、３Ｄ ＳＲＡＭ方法論と同様であり、同様のｅＤＲＡＭ構成を設計することができる。図１７に示す可能な３Ｄ片面ＳＲＡＭ構成の１つは、独立型ＳＲＡＭアレイの３Ｄ積層ダイである。図１７は、本発明の一実施形態による、３Ｄ独立型ＳＲＡＭダイ積層を示す。
この３Ｄ ＳＲＡＭ構成では、各層は自己持続可能な２Ｄ片面ＳＲＡＭを実装する。データ入力、電力及び制御信号は、３Ｄ構成で積層された各２Ｄ ＳＲＡＭに供給され、各層から出力データ信号が得られる。全ての層からのデータ出力を組み合わせることにより、完全な３Ｄ ＳＲＡＭ出力が得られる。例えば、図１７に示すように、３２ビットのＤｉｎデータバス信号は、４つの８ビットのデータバス信号に分割され、４つの層の各々に供給される。各層からのデータ出力Ｄｏｕｔは８ビットで構成され、４つの層からのデータ出力Ｄｏｕｔを組み合わせることで３２ビットの出力信号となる。
他の可能な３Ｄ片面ＳＲＡＭ構成の１つは、本発明の一実施形態による図１８に示す３Ｄオンリービットセル積層ＳＲＡＭである。
このタイプの３Ｄ ＳＲＡＭ構成では、ベース層、即ち層−１は、ビット線１８０２及びワード線１８０３を有するビットセルアレイ１８０１と、ＩＯセル１８０４、タイマ回路１８０５、センスアンプ１８０６及びデコーダ１８０７などの制御及び周辺回路要素とを含む。積層された３Ｄ層は、ビットセルアレイ、ビット線、及びワード線のみを含む。一実施形態では、３Ｄ ＳＲＡＭのためのベース層内の制御回路は、２Ｄ構成と比較して、より多くの列デコーダを有することが期待される。片面ＳＲＡＭ設計と同様に、バタフライなどの他の２Ｄ ＳＲＡＭ構成も３Ｄで実現できる。
３Ｄオンリービットセルスタイルの積層型ＳＲＡＭでは、設計仕様に従って設計するための複数の方法がある。構成の１つでは、各層は、２Ｄ ＳＲＡＭと同じサイズのビットセルアレイを含む。３Ｄ ＳＡＲＭでは、ビット線及びワード線の長さ、帯域幅、フットプリントなどは２Ｄ ＳＡＲＭと同じままであるが、メモリ容量、即ちアレイビットセル密度はｎ倍になる。ここでｎは層の数である。この設計構成に対するわずかな修正は、メモリ帯域幅を増大させるために、より多くのセンスアンプを追加することであろう。図１９は、本発明の一実施形態による３Ｄオンリービットセル積層ＳＲＡＭの垂直ビット線断面を示す。
図１９に示すように、この例では、列デコーダを使用してビット線層を選択していない。しかしながら、最終的に時定数ＲＣを減少させるより短いビット線長により、メモリアクセス時間は減少されることが期待される。ここで、Ｒは抵抗であり、Ｃはキャパシタンスである。特定の層のためのビット線を選択するために、デコーダをこの設計構成に追加することができる。
別の可能な３Ｄオンリービットセル積層ＳＲＡＭ設計構成は、メモリ容量、即ちアレイビットセル密度を同じに保ちながら、フットプリント／面積を低減する。この構成では、第１のベース層は、２Ｄ ＳＲＡＭ構成で使用される制御回路と同一の制御回路を含む。ビット配列のフットプリントは、典型的には、２Ｄ構成におけるＳＡＲＭ領域の７０％であり、３Ｄ構成において減少させることができる。ビットセルアレイ領域は、ｎ（ｎ＞１）をビットセルアレイ層の数として、ｎで割ることができる。この構成では、ビット線とワード線の長さが小さくなり、カラムデコーダが追加される。ただし、このタイプのメモリ構成では、メモリアクセス時間が短くなることが予測される。
本発明の原理を用いることにより、現在では、３次元の（３Ｄ）積層集積回路を製造することが可能である。一実施形態では、ピックアンドプレース戦略は、標準的な２次元の（２Ｄ）半導体製造技術を用いて製造されたデバイス層を有するソースウェハを積層するために使用される。ソースウェハは、順次又は並列に積層することができる。積層は、フェイス・ツー・フェイス、フェイス・ツー・バック、バック・ツー・フェイス又はバック・ツー・バックの方式であってもよい。フェイス・ツー・バック、バック・ツー・フェイス又はバック・ツー・バック方式で積層されるソースウェハは、シリコン貫通ビア（ＴＳＶ）を使用して接続されてもよい。あるいは、フェイス・ツー・フェイス方式で積層されたソースウェハは、層間ビア（ＩＬＶ）を使用して接続されてもよい。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることも、開示された実施形態に限定されることも意図されていない。記載された実施形態の範囲及び精神から逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用又は技術的改善を最もよく説明するために、又は当業者が本明細書で開示される実施形態を理解することを可能にするために選択された。

Claims (30)

  1. ３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造する方法であって、
    層（ｋ）２次元の（２Ｄ）ダイアレイを、層（ｋ−１）ウェハの層（ｋ−１）２Ｄダイアレイ上に組み立て、ここで、前記層（ｋ−１）ウェハに２Ｄダイが配置され、前記ｋは１より大きい正の整数であり、前記２Ｄダイアレイは、単一の２Ｄダイと、２Ｄダイの連続するグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含み、
    前記層（ｋ）２Ｄダイアレイと前記層（ｋ−１）２Ｄダイアレイとの間の潤滑された相対運動を可能にする流体を配置し、ここで、前記流体は、前記層（ｋ）及び層（ｋ−１）２Ｄダイアレイの精密なオーバーレイを可能にする
    ことを特徴とする方法。
  2. 前記アセンブリが、層（ｋ）ウェハの各２Ｄダイと前記層（ｋ−１）ウェハの対応する２Ｄダイとの間の、サブ１００ｎｍオーバーレイ、サブ５０ｎｍオーバーレイ、サブ３０ｎｍオーバーレイ、サブ２０ｎｍオーバーレイ、サブ１０ｎｍオーバーレイ、及びサブ５ｎｍオーバーレイのうちの１つを達成するように実行されることを特徴とする請求項１に記載の方法。
  3. 前記流体が、気体、液体、及びそれらの組み合わせのうちの１つを含み、前記組み合わせが、異種の気体及び液体部分、又は均質に混合された気体及び液体の一部を含むことを特徴とする請求項１に記載の方法。
  4. 前記２Ｄダイは、前記層（ｋ−１）ウェハから前記２Ｄダイを解放するためのエッチャントのためのアクセスホールを含むことを特徴とする請求項１に記載の方法。
  5. さらに、前記３Ｄ ＳｏＣ内でシリコン貫通ビアを可能にする導体を生成するために、前記アクセスホールを利用することを特徴とする請求項４に記載の方法。
  6. 前記ＳｏＣが、特定用途向け集積回路（ＡＳＩＣ）システムを含み、前記ＡＳＩＣシステムが、論理回路及びメモリ回路の精密なオーバーレイを可能にするピックアンドプレース法を用いて、３次元（３Ｄ）で設計及び製造された前記論理回路及びメモリ回路を含むことを特徴とする請求項１に記載の方法。
  7. 前記ＡＳＩＣシステムが、さらに、ｎ個のベース層を含み、ここで、前記ｎは１より大きく、前記ｎ個のベース層の１つ以上は、フェイス・ツー・フェイス、フェイス・ツー・バック、バック・ツー・バックのうち１つ以上に配置されることを特徴とする請求項６に記載の方法。
  8. 前記ＡＳＩＣシステムが、３次元の（３Ｄ）メモリ実装を伴う２次元の（２Ｄ）論理実装、２Ｄメモリ実装を伴う３Ｄ論理実装、及び３Ｄメモリ実装を伴う３Ｄ論理実装のうちのいずれかを使用して設計されることを特徴とする請求項６に記載の方法。
  9. 前記ＡＳＩＣシステムが、３Ｄスタティックランダムアクセスメモリ（ＳＲＡＭ）構成、即ち、３Ｄスタンドアロン積層ＳＲＡＭ及び３Ｄオンリービットセル積層ＳＲＡＭ、のうちの１以上において使用されることを特徴とする請求項６に記載の方法。
  10. ３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造する方法であって、
    層（ｋ）２次元の（２Ｄ）ダイアレイを、層（ｋ−１）ウェハの層（ｋ−１）２Ｄダイアレイ上に組み立て、ここで、前記層（ｋ−１）ウェハに２Ｄダイが配置され、前記ｋは１より大きい正の整数であり、前記２Ｄダイアレイは、単一の２Ｄダイ、２Ｄダイの連続したグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含み、
    層（ｋ）ウェハ及び前記層（ｋ−１）ウェハのそれぞれの２Ｄダイをピックアンドプレースプロセス中に使用されるエッチャントから保護するためのカプセル化層を提供する
    ことを特徴とする方法。
  11. 前記カプセル化層が、相補型金属酸化膜半導体（ＣＭＯＳ）及び／又はＩＩＩ−Ｖ半導体と適合性であることを特徴とする請求項１０に記載の方法。
  12. 前記アセンブリが、前記層（ｋ）ウェハの各２Ｄダイと前記層（ｋ−１）ウェハの対応する２Ｄダイとの間の、サブ１００ｎｍオーバーレイ、サブ５０ｎｍオーバーレイ、サブ３０ｎｍオーバーレイ、サブ２０ｎｍオーバーレイ、サブ１０ｎｍオーバーレイ、及びサブ５ｎｍオーバーレイのうちの１つを達成するように実行されることを特徴とする請求項１０に記載の方法。
  13. 前記２Ｄダイは、前記層（ｋ−１）ウェハから前記２Ｄダイを解放するためのエッチャントのためのアクセスホールを含むことを特徴とする請求項１０に記載の方法。
  14. さらに、前記３Ｄ ＳｏＣ内でシリコン貫通ビアを可能にする導体を生成するために、前記アクセスホールを利用することを特徴とする請求項１３に記載の方法。
  15. 前記ＳｏＣが、特定用途向け集積回路（ＡＳＩＣ）システムを含み、前記ＡＳＩＣシステムが、論理回路及びメモリ回路の精密なオーバーレイを可能にする前記ピックアンドプレースプロセスを使用して、３次元（３Ｄ）で設計及び製造された前記論理回路及びメモリ回路を含むことを特徴とする請求項１０に記載の方法。
  16. 前記ＡＳＩＣシステムが、ｎ個のベース層をさらに含み、ここで、前記ｎは１より大きく、前記ｎ個のベース層のうちの１つ以上は、フェイス・ツー・フェイス、フェイス・ツー・バック及びバック・ツー・バックのうちの１つ以上に配置されることを特徴とする請求項１５に記載の方法。
  17. 前記ＡＳＩＣシステムが、３次元の（３Ｄ）メモリ実装を伴う２次元の（２Ｄ）論理実装、２Ｄメモリ実装を伴う３Ｄ論理実装、及び３Ｄメモリ実装を伴う３Ｄ論理実装のうちのいずれかを使用して設計されることを特徴とする請求項１５に記載の方法。
  18. 前記ＡＳＩＣシステムが、３Ｄスタティックランダムアクセスメモリ（ＳＲＡＭ）構成、即ち、３Ｄスタンドアロン積層ＳＲＡＭ及び３Ｄオンリービットセル積層ＳＲＡＭのうちの１以上において使用されることを特徴とする請求項１５に記載の方法。
  19. ３次元の（３Ｄ）システムオンチップ（ＳｏＣ）を製造するための方法であって、
    層（ｋ）２次元の（２Ｄ）ダイアレイを、層（ｋ−１）ウェハの層（ｋ−１）２Ｄダイアレイ上に組み立て、ここで、前記層（ｋ−１）ウェハに２Ｄダイが配置され、前記ｋは１より大きい正の整数であり、前記２Ｄダイアレイは、単一の２Ｄダイ、２Ｄダイの連続したグループを形成する２Ｄダイの単一のアイランド、又は２Ｄダイの複数のアイランドを含み、前記２Ｄダイは１０マイクロメートル未満の厚さを有する
    ことを特徴とする方法。
  20. 前記アセンブリが、層（ｋ）ウェハの各２Ｄダイと前記層（ｋ−１）ウェハの対応する２Ｄダイとの間の、サブ１００ｎｍオーバーレイ、サブ５０ｎｍオーバーレイ、サブ３０ｎｍオーバーレイ、サブ２０ｎｍオーバーレイ、サブ１０ｎｍオーバーレイ、及びサブ５ｎｍオーバーレイのうちの１つを達成するように実行されることを特徴とする請求項１９に記載の方法。
  21. 前記２Ｄダイは、前記層（ｋ−１）ウェハから前記２Ｄダイを解放するためのエッチャントのためのアクセスホールを含むことを特徴とする請求項１９に記載の方法。
  22. さらに、前記３Ｄ ＳｏＣ内でシリコン貫通ビアを可能にする導体を生成するために、前記アクセスホールを利用することを特徴とする請求項２１に記載の方法。
  23. 前記ＳｏＣが、特定用途向け集積回路（ＡＳＩＣ）システムを含み、前記ＡＳＩＣシステムが、論理回路及びメモリ回路の精密なオーバーレイを可能にするピックアンドプレース法を用いて、３次元（３Ｄ）で設計及び製造された前記論理回路及びメモリ回路を含むことを特徴とする請求項１９に記載の方法。
  24. 前記ＡＳＩＣシステムが、ｎ個のベース層をさらに含み、ここで、前記ｎは１より大きく、前記ｎ個のベース層のうちの１つ以上は、フェイス・ツー・フェイス、フェイス・ツー・バック及びバック・ツー・バックのうちの１つ以上に配置されることを特徴とする請求項２３に記載の方法。
  25. 前記ＡＳＩＣシステムが、３次元の（３Ｄ）モリ実装を伴う２次元の（２Ｄ）論理実装、２Ｄメモリ実装を伴う３Ｄ論理実装、及び３Ｄメモリ実装を伴う３Ｄ論理実装のうちのいずれかを使用して設計されることを特徴とする請求項２３に記載の方法。
  26. 前記ＡＳＩＣシステムが、３Ｄスタティックランダムアクセスメモリ（ＳＲＡＭ）構成、即ち、３Ｄスタンドアロン積層ＳＲＡＭ及び３Ｄオンリービットセル積層ＳＲＡＭのうちの１つ以上において使用されることを特徴とする請求項２３に記載の方法。
  27. ３次元の（３Ｄ）特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）論理回路を設計するための電子設計自動化（ＥＤＡ）方法論であって、
    ２次元の（２Ｄ）ＥＤＡソリューションと統合されたソフトウェアの組み合わせを含み、ここで、前記ソフトウェアは、３Ｄ設計ネットリストを２Ｄモジュールに分割するネットリスト分割アルゴリズムを含み、前記２Ｄ ＥＤＡソリューションは、合成、３Ｄ配置認識合成、配置、クロックツリー合成（ＣＴＳ）、ルーティング、設計検証、及びサインオフ解析のうちの１つ以上を実行するために使用される
    ことを特徴とするＥＤＡ方法論。
  28. 前記アルゴリズムは、ポートの位置を生成することと、配置又はルーティングの妨害を生成することとのうちの１つ以上を実行することを特徴とする請求項２７に記載のＥＤＡ方法論。
  29. 前記ポートの前記位置は、層間ビア（ＩＬＶ）及びシリコン貫通ビア（ＴＳＶ）の熱的及び機械的安定性に基づいて制約されることを特徴とする請求項２８に記載のＥＤＡ方法論。
  30. さらに、
    レイアウト又はルートデータをレイアウトエディタツールにストリーミングし、ここで、特定のモジュールのレイアウトは、前記特定のモジュールの前記レイアウトを３Ｄ ＳｏＣ積層と同一に見えるようにすることに応答してフリップされ、
    前記レイアウトを考慮するとともに、ＩＬＶ及びＴＳＶを考慮して、抵抗値及びキャパシタンス値を取得する
    ことを特徴とする請求項２７に記載のＥＤＡ方法論。
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