KR101621620B1 - 밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치 - Google Patents

밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치 Download PDF

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Abstract

실시 형태는 밀리파대 반도체용 패키지를 제공한다. 밀리파대 반도체용 패키지는 금속제의 기체, 회로 기판 및 금속제의 덮개를 갖는다. 기체는, 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은 기체 상에 배치되어 있고, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 덮개는 회로 기판 상에 배치되고, 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 이 덮개는, 제1 관통 구멍이 기체의 제1 비관통 구멍의 바로 위에 배치됨과 함께, 제2 관통 구멍이 기체의 제2 비관통 구멍의 바로 위에 배치되도록 회로 기판 상에 배치된다. 그리고, 제1 관통 구멍 및 제1 비관통 구멍은 제1 도파관을 구성함과 함께, 제2 관통 구멍 및 제2 비관통 구멍은 제2 도파관을 구성한다.

Description

밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치{PACKAGE FOR MILLIMETER WAVE BAND SEMICONDUCTOR AND SEMICONDUCTOR DEVICE FOR MILLIMETER WAVE BAND}
본 출원은, 일본 특허 출원 제2014-022065(출원일:2014년 2월 7일)를 기초로 하여, 이 출원으로부터 우선권의 이익을 향수한다. 본 출원은, 이 출원을 참조함으로써, 동 출원의 내용을 전부 포함한다.
본 발명의 실시 형태는, 밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치에 관한 것이다.
30㎓ 이상의 밀리파대 등에 있어서 동작하는 반도체 칩이 실장되는 종래의 밀리파대 반도체용 패키지는, 반도체 칩이 적재되는 기체(基體), 일단부가 반도체 칩에 접속되고, 타단부가 안테나로서 기능하는 신호선 및 반도체 칩을 덮도록, 기체 상에 설치된 덮개를 갖는다. 이와 같은 종래의 밀리파대 반도체용 패키지는, 외부 전기 회로 등에 접속되는 도파관 내에, 신호선을 삽입함으로써 사용된다.
그러나, 예를 들어 일본 특허 제3485520호 공보에 개시된, 종래의 밀리파대 반도체용 패키지는 입력 단자, 출력 단자마다 안테나 결합용 도파관 블록을 갖고, 2개의 블록으로 나뉘기 때문에, 안테나에 대한 도파관 블록의 설치 상태는 입력 단자, 출력 단자마다 변화된다. 따라서, 밀리파대 반도체용 패키지 및 이 패키지에 반도체 칩이 실장된 밀리파대용 반도체 장치의 재현성이 나쁘다고 하는 문제가 있다.
본 발명의 목적은, 재현성이 우수한 밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치를 제공하는 것이다.
실시 형태는 밀리파대 반도체용 패키지를 제공한다. 밀리파대 반도체용 패키지는, 금속제의 기체, 회로 기판 및 금속제의 덮개를 갖는다. 기체는, 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은 기체 상에 배치되어 있고, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 덮개는 회로 기판 상에 배치되고, 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 이 덮개는, 제1 관통 구멍이 기체의 제1 비관통 구멍의 바로 위에 배치됨과 함께, 제2 관통 구멍이 기체의 제2 비관통 구멍의 바로 위에 배치되도록 회로 기판 상에 배치된다. 그리고, 제1 관통 구멍 및 제1 비관통 구멍은 제1 도파관을 구성함과 함께, 제2 관통 구멍 및 제2 비관통 구멍은 제2 도파관을 구성한다.
실시 형태는 밀리파대용 반도체 장치를 제공한다. 밀리파대용 반도체 장치는 금속제의 기체, 회로 기판, 금속제의 덮개 및 반도체 칩을 갖는다. 기체는, 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은 기체 상에 배치되고, 일부에 관통 구멍을 갖고, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 덮개는 회로 기판 상에 배치되고, 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 반도체 칩은 회로 기판의 관통 구멍 내에 배치되도록 기체의 표면 상에 적재되고, 입력용 신호 선로 및 출력용 신호 선로에 전기적으로 접속되어 있다. 여기서, 덮개는, 제1 관통 구멍이 기체의 제1 비관통 구멍의 바로 위에 배치됨과 함께, 제2 관통 구멍이 기체의 제2 비관통 구멍의 바로 위에 배치되도록 회로 기판 상에 배치되어 있다. 그리고, 제1 관통 구멍 및 제1 비관통 구멍은 제1 도파관을 구성함과 함께, 제2 관통 구멍 및 제2 비관통 구멍은 제2 도파관을 구성한다.
상기 구성의 밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치는 재현성이 우수하다.
도 1은 본 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 상방에서 본 경우의 모식적인 분해 사시도.
도 2는 본 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 하방에서 본 경우의 모식적인 분해 사시도.
도 3a는 본 실시예에 따른 밀리파대 반도체용 패키지의 기체를 비스듬히 상방에서 본 경우의 모식적인 사시도.
도 3b는 도 3a의 일점쇄선 A-A'를 따라서 나타내는 기체의 모식적인 단면도.
도 4a는 본 실시예에 따른 밀리파대 반도체용 패키지의 회로 기판을 비스듬히 상방에서 본 경우의 모식적인 사시도.
도 4b는 본 실시예에 따른 밀리파대 반도체용 패키지의 회로 기판을 상방에서 본 경우의 모식적인 평면도.
도 4c는 본 실시예에 따른 밀리파대 반도체용 패키지의 회로 기판을 하방에서 본 경우의 모식적인 평면도.
도 4d는 도 4a의 일점쇄선 B-B'를 따라서 나타내는 회로 기판의 모식적인 단면도.
도 5a는 본 실시예에 따른 밀리파대 반도체용 패키지의 덮개를 비스듬히 상방에서 본 경우의 모식적인 사시도.
도 5b는 도 5a의 일점쇄선 C-C'를 따라서 나타내는 덮개의 모식적인 단면도.
도 6은 본 실시예에 따른 밀리파대용 반도체 장치를 도시하는, 도 3b, 도 4d 및 도 5b에 대응하는 단면도.
도 7a는 본 실시예의 변형예에 따른 밀리파대 반도체용 패키지의 덮개를 비스듬히 상방에서 본 경우의 모식적인 사시도.
도 7b는 도 7a의 일점쇄선 C-C'를 따라서 나타내는 덮개의 모식적인 단면도.
이하에, 본 실시예에 따른 밀리파대 반도체용 패키지 및 밀리파대용 반도체 장치에 대해 설명한다.
도 1은, 본 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 상방에서 본 경우의 모식적인 분해 사시도이다. 또한, 도 2는, 본 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 하방에서 본 경우의 모식적인 분해 사시도이다. 도 1 및 도 2에 도시하는 바와 같이, 본 실시예에 따른 밀리파대용 반도체 장치(10)에 있어서, 밀리파대 반도체용 패키지(20) 내부에는 반도체 칩(11)이 실장되어 있다. 밀리파대 반도체용 패키지(20)는 기체(21), 신호 선로(22) 등을 구비하는 회로 기판(23) 및 덮개(24)를 갖는다.
밀리파대 반도체용 패키지(20)를 구성하는 기체(21) 및 덮개(24)는, 각각, 직육면체형의 금속 블록이다. 또한, 회로 기판(23)은 유전체 기판(25)의 표면 상에 원하는 회로 패턴 등이 형성됨과 함께, 이면 상에 원하는 패턴이 형성된 것이다.
이하에, 이와 같은 밀리파대 반도체용 패키지(20)에 대해 상세하게 설명한다.
도 3a는, 본 실시예에 따른 밀리파대 반도체용 패키지(20)의 기체(21)를 비스듬히 상방에서 본 경우의 모식적인 사시도이다. 또한, 도 3b는, 도 3a의 일점쇄선 A-A'를 따라서 나타내는 기체(21)의 모식적인 단면도이다.
도 3a 및 도 3b에 도시하는 바와 같이, 직육면체형의 금속 블록인 기체(21)에는, 표면으로부터 이면 방향을 향해 소정 거리만큼 연장되고, 기체(21)를 관통하지 않도록, 제1 비관통 구멍(26) 및 제2 비관통 구멍(27)이 형성되어 있다. 이 비관통 구멍(26, 27)은, 각각, 후술하는 덮개의 관통 구멍(35, 36)과 함께, 밀리파를 도파하는 도파관(12)을 구성한다.
또한, 제1 비관통 구멍(26) 및 제2 비관통 구멍(27)에 있어서의 소정 거리란, 기체(21)의 표면 상에 회로 기판(23)이 적재되었을 때에, 회로 기판(23)의 표면으로부터 비관통 구멍(26, 27)의 저면까지의 거리 L1(도 6)이, λ/4(단, λ는, 사용되는 밀리파의 파장임)가 되는 거리를 의미한다.
이와 같은 기체(21)는 금속제이면 되지만, 기체(21)의 표면 상에 적재되는 반도체 칩(11)(도 1 및 도 2)으로부터 발해지는 열의 방열성을 양호하게 하기 위해, 예를 들어 구리(Cu) 등의 열전도성이 우수한 금속으로 이루어지는 것이 바람직하다.
도 4a는, 본 실시예에 따른 밀리파대 반도체용 패키지(20)의 회로 기판(23)을 비스듬히 상방에서 본 경우의 모식적인 사시도이다. 또한, 도 4b는, 본 실시예에 따른 밀리파대 반도체용 패키지(20)의 회로 기판(23)을 상방에서 본 경우의 모식적인 평면도이며, 도 4c는, 본 실시예에 따른 밀리파대 반도체용 패키지(20)의 회로 기판(23)을 하방에서 본 경우의 모식적인 평면도이다. 그리고, 도 4d는, 도 4a의 일점쇄선 B-B'를 따라서 나타내는 회로 기판(23)의 모식적인 단면도이다.
도 4a 내지 도 4d에 도시하는 바와 같이, 회로 기판(23)은 유전체 기판(25)의 표면 상에 원하는 회로 패턴 등이 형성됨과 함께, 이면 상에 원하는 패턴이 형성된 것이다.
유전체 기판(25)은, 예를 들어 세라믹 등으로 이루어지는 판 형상인 것이고, 대략 중앙 영역에는 반도체 칩(11) 등을 배치하기 위한 대략 직사각형의 관통 구멍(28)이 형성되어 있다.
도 4a, 도 4b 및 도 4d에 도시하는 바와 같이, 이 유전체 기판(25)의 표면 상에는, 입력용 신호 선로(22a), 출력용 신호 선로(22b), 복수의 바이어스 공급 선로(29) 및 제1 접지 패턴(30)을 포함하는 회로 패턴이, 예를 들어 구리(Cu) 등의 금속 박막에 의해 형성되어 있다.
입력용 신호 선로(22a)는 유전체 기판(25)의 표면 상에서, 대략 직사각형의 관통 구멍(28)의 긴 변 상으로부터, 유전체 기판(25)의 한쪽을 향해 소정 거리만큼 연장되어 있다. 이 입력용 신호 선로(22a)는, 그 일단부에 있어서 후술하는 도파관(12)을 도파되는 밀리파를 수신한다. 또한, 입력용 신호 선로(22a)는, 그 타단부에 있어서, 수신한 밀리파를, 타단부에 전기적으로 접속되는 반도체 칩(11)에 도파한다.
출력용 신호 선로(22b)는 유전체 기판(25)의 표면 상에서, 입력용 신호 선로(22a)가 접하는 긴 변에 대향하는 상기 관통 구멍(28)의 긴 변 상으로부터, 입력용 신호 선로(22a)의 연장 방향과 반대 방향을 향해 소정 거리만큼 연장되어 있다. 이 출력용 신호 선로(22b)는, 그 일단부에 있어서, 일단부에 전기적으로 접속되는 반도체 칩(11)으로부터 도파되는 밀리파를 수신한다. 또한, 출력용 신호 선로(22b)는, 그 타단부에 있어서, 수신한 밀리파를, 도파관(12)에 송신한다.
따라서, 입력용 신호 선로(22a) 및 출력용 신호 선로(22b)에 있어서의 소정 거리란, 각각, 이 신호 선로(22a, 22b)가, 도파관(12)을 도파되는 밀리파를 송수신하기 위한 모노폴 안테나로서 기능할 정도의 길이보다 긴 거리를 의미한다.
복수의 바이어스 공급 선로(29)는, 각각, 유전체 기판(25)의 표면 상에서, 대략 직사각형의 관통 구멍(28)의 예를 들어 짧은 변 상으로부터, 유전체 기판(25)의 주변부를 따라서 신장되어, 유전체 기판(25)의 1변에 접하도록 연장되어 있다. 이들 바이어스 공급 선로(29)는, 각각, 반도체 칩(11)에 DC 바이어스를 공급하기 위한 선로이다.
제1 접지 패턴(30)은 입력용 신호 선로(22a), 출력용 신호 선로(22b) 및 복수의 바이어스 공급 선로(29)와 절연되도록, 유전체 기판(25)의 표면 상의 대략 전체면에 형성되어 있다. 이 제1 접지 패턴(30)은 입력용 신호 선로(22a)의 일단부 부근에서, 대략 직사각형으로 제거되어 있다. 또한, 제1 접지 패턴(30)은 출력용 신호 선로(22b)의 타단부 부근에서, 대략 직사각형으로 제거되어 있다.
또한, 이와 같이 접지 패턴(30)이 제거됨으로써 노출되는 유전체 기판(25)의 대략 직사각형의 표면 영역은, 후술하는 도파관(12) 내에 포함되는 영역이다. 따라서, 제1 접지 패턴(30)을 제거함으로써 노출되는 유전체 기판(25)의 대략 직사각형의 표면 영역을, 표면 도파 영역(31)이라고 칭한다.
다음에, 도 4c 및 도 4d에 도시하는 바와 같이, 유전체 기판(25)의 이면 상에는, 제2 접지 패턴(32)이, 예를 들어 구리(Cu) 등의 금속 박막에 의해 형성되어 있다. 제2 접지 패턴(32)은 유전체 기판(25)의 이면 상의 대략 전체면에 형성되어 있지만, 표면 도파 영역(31)에 대응하는 영역은 제거되어 있다. 접지 패턴(30)과 접지 패턴(32)은 다수의 관통 구멍(도면 중에서는 생략되어 있음)에 의해 전기적으로 접속되어 있다.
또한, 이와 같이 접지 패턴(32)이 제거됨으로써 노출되는 유전체 기판(25)의 대략 직사각형의 이면 영역도, 표면 영역과 마찬가지로, 후술하는 도파관(12) 내에 포함되는 영역이다. 따라서, 제2 접지 패턴(32)을 제거함으로써 노출되는 유전체 기판(25)의 대략 직사각형의 이면 영역을, 이면 도파 영역(33)이라고 칭한다.
도 5a는, 본 실시예에 따른 밀리파대 반도체용 패키지(20)의 덮개(24)를 비스듬히 상방에서 본 경우의 모식적인 사시도이다. 또한, 도 5b는, 도 5a의 일점쇄선 C-C'를 따라서 도시하는 덮개의 모식적인 단면도이다.
직육면체형의 금속 블록인 덮개(24)는, 상술한 회로 기판(23) 상에 배치되는 것이지만, 덮개(24)와 바이어스 공급 선로(29)의 접촉을 억제하기 위해, 도 5a, 도 5b 및 도 2에 각각 도시하는 바와 같이, 덮개(24)의 이면 중, 바이어스 공급 선로(29)에 대향하는 링형의 영역(34)은 얇게 파여 있다.
이와 같은 링형의 영역(34)을 갖는 덮개(24)에는, 도 5b 및 도 2에 도시하는 바와 같이, 이면(24a)으로부터 측면(24b, 24c)을 향해 덮개(24)를 관통하는 L자형으로 구부러진 제1 관통 구멍(35) 및 제2 관통 구멍(36)이 각각 형성되어 있다. 제1 관통 구멍(35)은 이면(24a)으로부터 제1 측면(24b)을 향해 덮개(24)를 관통하고, 제2 관통 구멍(36)은 이면(24a)으로부터 제1 측면(24b)에 대향하는 제2 측면(24c)을 향해 덮개(24)를 관통하도록 형성되어 있다. 이 관통 구멍(35, 36)은, 각각, 기체(21)의 비관통 구멍(26, 27)과 함께, 밀리파를 도파하는 도파관(12)을 구성한다.
각각의 관통 구멍(35, 36)은, 각각, 도 5a에 도시하는 바와 같이, 그 단면이 가로로 긴 형상인, 소위 E면 벤드형의 관통 구멍이지만, 단면 형상이 세로로 긴 형상인, 소위 H면 벤드형의 관통 구멍이어도 좋다.
또한, 도 5b 및 도 2에 도시하는 바와 같이, 덮개(24)의 이면(24a)에 있어서, 제1 관통 구멍(35)과 제2 관통 구멍(36) 사이에는, 반도체 칩(11)을 배치하기 위한 제1 오목부(37)가 형성되어 있고, 또한, 각각의 관통 구멍(35, 36)과 제1 오목부(37)를 연결하도록 제2 오목부(38)가 형성되어 있다.
도 6은, 상술한 밀리파대 반도체용 패키지(20)에 반도체 칩(11)이 탑재된 밀리파대용 반도체 장치(10)를 도시하는, 도 3b, 도 4d, 도 5b에 대응하는 단면도이다.
도 6에 도시하는 바와 같이, 회로 기판(23)은, 이 이면에 형성된 이면 도파 영역(33)이, 기체(21)의 제1 비관통 구멍(26) 및 제2 비관통 구멍(27)의 상단부 상에 배치되고, 회로 기판(23) 이면의 제2 접지 패턴(32)이, 기체(21)의 표면에 접촉하도록, 기체(21)의 표면 상에 적재된다. 또한, 덮개(24)는, 제1 관통 구멍(35) 및 제2 관통 구멍(36)이, 회로 기판(23)의 표면 도파 영역(31) 상에 배치되고, 이면(24a)이 회로 기판(23) 표면의 제1 접지 패턴(30)에 접촉하도록, 회로 기판(23) 상에 적재된다.
그리고, 기체(21), 회로 기판(23) 및 덮개(24)의 각각에는, 도 1 및 도 2에 도시하는 바와 같이 각각을 관통하는 나사 구멍(14)이 형성되어 있고, 이들 나사 구멍(14)에 고정용의 나사를 삽입함으로써, 기체(21), 회로 기판(23) 및 덮개(24)는 서로 고정된다.
이와 같이 구성된 밀리파대 반도체용 패키지(20)에 있어서, 기체(21)의 제1 비관통 구멍(26)과 덮개(24)의 제1 관통 구멍(35)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제1 도파관(12a)을 구성한다. 마찬가지로, 기체(21)의 제2 비관통 구멍(27)과 덮개(24)의 제2 관통 구멍(36)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제2 도파관(12b)을 구성한다.
또한, 이와 같이 구성된 밀리파대 반도체용 패키지(20)에 있어서, 회로 기판(23)의 입력용 신호 선로(22a), 출력용 신호 선로(22b)는 각각, 이와 같은 도파관(12a, 12b) 내에, L2=λ/4(단, λ는, 사용되는 밀리파의 파장임)만큼 삽입된 상태로 되어, 모노폴 안테나로서 기능한다.
이상에 설명한 밀리파대 반도체용 패키지(20) 내에는, 밀리파에 있어서 동작하는 반도체 칩(11)이 실장되어 있다. 반도체 칩(11)은, 예를 들어 밀리파의 전력을 증폭하는 전계 효과 트랜지스터(FET)이다.
반도체 칩(11)은 금속제의 칩 마운트 플레이트(15)를 개재하여 기체(21)의 표면 상에 적재된다. 이 반도체 칩(11)은 칩 마운트 플레이트(15)와 함께, 기체(21)의 표면, 회로 기판(23)의 관통 구멍(28)의 측면 및 덮개(24)의 제1 오목부(37)에 의해 대략 둘러싸이는 공간 S1 내에 배치되도록, 기판(21)의 표면 상에 적재된다.
또한, 덮개(24)의 제1 오목부(37) 내에는, 예를 들어 세라믹 등의 유전체를 포함하는 오목형의 칩 커버체(16)가 배치되어 있다. 따라서, 보다 상세하게는, 반도체 칩(11)은 칩 마운트 플레이트(15)와 함께, 기체(21)의 표면, 회로 기판(23)의 관통 구멍(28)의 측면 및 칩 커버체(16)에 의해 대략 둘러싸이는 공간 S2 내에 배치되도록, 기판(21)의 표면 상에 적재된다.
이와 같이 적재된 반도체 칩(11)은 회로 기판(23)의 입력용 신호 선로(22a)의 타단부와, 예를 들어 와이어(13) 등의 접속 도체에 의해, 전기적으로 접속됨과 함께, 회로 기판(23)의 출력용 신호 선로(22b)의 일단부와, 예를 들어 와이어(13) 등의 접속 도체에 의해, 전기적으로 접속된다.
이와 같이 밀리파대 반도체용 패키지(20)에 반도체 칩(11)이 실장됨으로써 구성되는 밀리파대용 반도체 장치(10)에 있어서, 도 6의 화살표 IN 방향으로부터 제1 도파관(12a) 내에 밀리파가 입력되면, 그 밀리파는, 제1 도파관(12a) 내를 도파되어, 제1 도파관(12a) 내에 삽입 배치된 입력용 신호 선로(22a)에 있어서 수신된다.
수신된 밀리파는 입력용 신호 선로(22a)를 통하여 반도체 칩(11)에 입력되어, 반도체 칩(11) 내에서 원하는 신호 처리(예를 들어 전력 증폭)가 이루어진다.
신호 처리가 이루어진 밀리파가 반도체 칩(11)으로부터 출력용 신호 선로(22b)에 출력되면, 그 밀리파는 출력용 신호 선로(22b)로부터 제2 도파관(12b) 내에 송신된다. 제2 도파관(12b) 내에 송신된 밀리파는, 제2 도파관(12b) 내를 도파되어, 도 6의 화살표 OUT 방향으로 출력된다.
이상에 설명한 본 실시예에 따른 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 밀리파를 도파하는 도파관(12a, 12b)이 밀리파대 반도체용 패키지(20)에 내장되므로, 예를 들어 입력용 신호 선로(22a)와 도파관(12a)의 상대 위치, 출력용 신호 선로(22b)와 도파관(12b)의 상대 위치가 변화하는 것이 억제되어, 재현성이 우수한 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)를 제공할 수 있다.
또한, 입력용 신호 선로(22a)와 도파관(12a)의 상대 위치, 출력용 신호 선로(22b)와 도파관(12b)의 상대 위치가 예를 들어 0.5㎜ 어긋나기만 해도, 밀리파는 3dB 정도(절반 정도)의 전력이 손실된다. 따라서, 재현성이 우수하고, 따라서, 예를 들어 입력용 신호 선로(22a), 출력용 신호 선로(22b)를 도파관(12a, 12b)에 대해 각각 원하는 위치에 고정밀도로 배치할 수 있는 것은, 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)에 있어서는 극히 중요하다.
또한, 이상에 설명한 본 실시예에 따른 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 도파관(12a, 12b)의 주체를 구성하는 제1, 제2 관통 구멍(35, 36)은 덮개(24)에 형성되어 있다. 따라서, 기체(21)의 이면을 방열 핀 등의 냉각 기구에 고정할 수 있다. 이 결과, 방열성을 향상시킬 수도 있다.
또한, 이상에 설명한 본 실시예에 따른 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 도파관(12a, 12b)의 주체를 구성하는 제1, 제2 관통 구멍(35, 36)은 덮개(24)에 형성되어 있다. 따라서, 방열성이 더 우수한 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)를 제공할 수 있다.
즉, 도파관의 주체를 구성하는 제1, 제2 관통 구멍을 기체(21)에 형성하고, 제1, 제2 비관통 구멍을 덮개(24)에 형성해도, 도파관이 내장된 밀리파용 반도체 패키지 및 밀리파대용 반도체 장치를 제공할 수 있다. 그러나, 반도체 칩(11)에 있어서 발생하는 열의 방열판으로서도 작용하는 기체(21)에, 도파관의 주체를 구성하는 제1, 제2 관통 구멍을 형성하면, 제1, 제2 관통 구멍이 방열 경로를 제한하여, 방열성이 열화된다.
이에 반해, 본 실시예와 같이, 도파관(12a, 12b)의 주체를 구성하는 제1, 제2 관통 구멍(35, 36)을 덮개(24)에 형성함으로써, 관통 구멍(35, 36)보다 체적이 작은 제1, 제2 비관통 구멍(26, 27)을 기체(21)에 형성할 수 있고, 상술한 경우와 비교하여, 도파관(12a, 12b)을 구비하는 것에 의한 방열 경로의 제한을 완화할 수 있다. 따라서, 방열성이 더 우수한 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)를 제공할 수 있다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
예를 들어 도 7a 및 도 7b에 도시하는 바와 같이, 제1, 제2 관통 구멍(35', 36')은 이면(24a)으로부터 표면(24d)을 향해 덮개(24')를 관통하도록 형성되어도 좋다. 이와 같이 제1, 제2 관통 구멍(35', 36')을 형성한 경우라도, 상술한 실시예에 따른 밀리파대 반도체용 패키지(20) 및 밀리파대용 반도체 장치(10)와 마찬가지의 효과를 얻을 수 있다.

Claims (20)

  1. 밀리파대 반도체용 패키지로서,
    제1 비관통 구멍 및 제2 비관통 구멍을 갖는 금속제의 기체(基體)와,
    이 기체 상에 배치되고, 표면에 입력용 신호 선로 및 출력용 신호 선로가 형성된 회로 기판과,
    이 회로 기판 상에 배치되고, 제1 관통 구멍 및 제2 관통 구멍을 갖는 금속제의 덮개
    를 구비하고,
    상기 덮개는, 상기 제1 관통 구멍이 상기 기체의 상기 제1 비관통 구멍의 바로 위에 배치됨과 함께, 상기 제2 관통 구멍이 상기 기체의 상기 제2 비관통 구멍의 바로 위에 배치되도록 상기 회로 기판 상에 배치되고,
    상기 제1 관통 구멍 및 상기 제1 비관통 구멍은 제1 도파관을 구성함과 함께, 상기 제2 관통 구멍 및 상기 제2 비관통 구멍은 제2 도파관을 구성하고,
    상기 회로 기판의 표면 상에는 반도체 칩에 DC 바이어스를 공급하는 바이어스 공급 선로가 더 형성되어 있고,
    상기 덮개의 이면 중, 상기 바이어스 공급 선로에 대향하는 영역은, 다른 영역보다 얇아지도록 파여 있고,
    상기 회로 기판의 표면 상에는 제1 접지 패턴이 더 형성되어 있고, 상기 제1 접지 패턴은, 상기 입력용 신호 선로, 상기 출력용 신호 선로 및 상기 바이어스 공급 선로로부터 절연되도록 형성되어 있는, 밀리파대 반도체용 패키지.
  2. 제1항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은, 각각, 이면으로부터 측면을 향해 상기 덮개를 관통하는 L자형의 관통 구멍인, 밀리파대 반도체용 패키지.
  3. 제1항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은, 각각, 이면으로부터 표면을 향해 상기 덮개를 관통하는 관통 구멍인, 밀리파대 반도체용 패키지.
  4. 제1항에 있어서,
    상기 입력용 신호 선로의 한쪽 단부는, 상기 제1 도파관 내에 λ/4의 길이만큼 삽입됨과 함께,
    상기 출력용 신호 선로의 한쪽 단부는, 상기 제2 도파관 내에 λ/4의 길이만큼 삽입되는, 밀리파대 반도체용 패키지.
  5. 제1항에 있어서,
    상기 제1 비관통 구멍은, 그 저면이, 상기 입력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있음과 함께,
    상기 제2 비관통 구멍은, 그 저면이, 상기 출력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있는, 밀리파대 반도체용 패키지.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 접지 패턴은, 상기 제1 도파관 내 및 상기 제2 도파관 내에는 형성되지 않는, 밀리파대 반도체용 패키지.
  9. 제8항에 있어서,
    상기 회로 기판의 이면 상에는, 상기 제1 접지 패턴에 전기적으로 접속된 제2 접지 패턴이 형성되어 있는, 밀리파대 반도체용 패키지.
  10. 제9항에 있어서,
    상기 제2 접지 패턴은, 상기 회로 기판의 이면 상 중, 상기 제1 도파관 내 및 상기 제2 도파관 내에 배치되는 영역을 제외한 전체면에 형성되는, 밀리파대 반도체용 패키지.
  11. 밀리파대용 반도체 장치로서,
    제1 비관통 구멍 및 제2 비관통 구멍을 갖는 금속제의 기체와,
    이 기체 상에 배치되고, 일부에 관통 구멍을 갖고, 표면에 입력용 신호 선로 및 출력용 신호 선로가 형성된 회로 기판과,
    이 회로 기판 상에 배치되고, 제1 관통 구멍 및 제2 관통 구멍을 갖는 금속제의 덮개와,
    상기 회로 기판의 관통 구멍 내에 배치되도록 상기 기체의 표면 상에 적재되고, 상기 입력용 신호 선로 및 상기 출력용 신호 선로에 전기적으로 접속된 반도체 칩
    을 구비하고,
    상기 덮개는, 상기 제1 관통 구멍이 상기 기체의 상기 제1 비관통 구멍의 바로 위에 배치됨과 함께, 상기 제2 관통 구멍이 상기 기체의 상기 제2 비관통 구멍의 바로 위에 배치되도록 상기 회로 기판 상에 배치되고,
    상기 제1 관통 구멍 및 상기 제1 비관통 구멍은 제1 도파관을 구성함과 함께, 상기 제2 관통 구멍 및 상기 제2 비관통 구멍은 제2 도파관을 구성하고,
    상기 회로 기판의 표면 상에는 반도체 칩에 DC 바이어스를 공급하는 바이어스 공급 선로가 더 형성되어 있고,
    상기 덮개의 이면 중, 상기 바이어스 공급 선로에 대향하는 영역은, 다른 영역보다 얇아지도록 파여 있고,
    상기 회로 기판의 표면 상에는 제1 접지 패턴이 더 형성되어 있고, 상기 제1 접지 패턴은, 상기 입력용 신호 선로, 상기 출력용 신호 선로 및 상기 바이어스 공급 선로로부터 절연되도록 형성되어 있는, 밀리파대용 반도체 장치.
  12. 제11항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은, 각각, 이면으로부터 측면을 향해 상기 덮개를 관통하는 L자형으로 구부러진 관통 구멍인, 밀리파대용 반도체 장치.
  13. 제11항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은, 각각, 이면으로부터 표면을 향해 상기 덮개를 관통하는 관통 구멍인, 밀리파대용 반도체 장치.
  14. 제11항에 있어서,
    상기 입력용 신호 선로의 한쪽 단부는, 상기 제1 도파관 내에 λ/4의 길이만큼 삽입됨과 함께,
    상기 출력용 신호 선로의 한쪽 단부는, 상기 제2 도파관 내에 λ/4의 길이만큼 삽입되는, 밀리파대용 반도체 장치.
  15. 제11항에 있어서,
    상기 제1 비관통 구멍은, 그 저면이, 상기 입력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있음과 함께,
    상기 제2 비관통 구멍은, 그 저면이, 상기 출력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있는, 밀리파대용 반도체 장치.
  16. 삭제
  17. 삭제
  18. 제11항에 있어서,
    상기 제1 접지 패턴은, 상기 제1 도파관 내 및 상기 제2 도파관 내에는 형성되지 않는, 밀리파대용 반도체 장치.
  19. 제18항에 있어서,
    상기 회로 기판의 이면 상에는, 상기 제1 접지 패턴에 전기적으로 접속된 제2 접지 패턴이 형성되어 있는, 밀리파대용 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 접지 패턴은, 상기 회로 기판의 이면 상 중, 상기 제1 도파관 내 및 상기 제2 도파관 내에 배치되는 영역을 제외한 전체면에 형성되는, 밀리파대용 반도체 장치.
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