KR101449829B1 - 적층된 방식의 융기된 광다이오드 - Google Patents

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파오퉁 첸
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Abstract

디바이스는 융기된 광다이오드가 내부에 형성되어 있는 이미지 센서 칩, 및 이미지 센서 칩 아래에서 상기 이미지 센서 칩에 접합된 디바이스 칩을 포함한다. 디바이스 칩은 융기된 광다이오드에 전기적으로 연결된 판독 회로를 구비한다.

Description

적층된 방식의 융기된 광다이오드{ELEVATED PHOTODIODE WITH A STACKED SCHEME}
본 출원은 “Elevated Photodiode with Stacked Scheme”이라는 명칭으로 2012년 7월 31일에 가출원된 미국 특허 출원 번호 제61/677,851호에 대해 우선권을 주장하며, 그 전체 내용은 여기서 참조로서 병합된다.
이미지 센서들, 및 특히 후측면 조명(Back Side Illumination; BSI) 이미지 센서들은 점차적으로 인기를 끌고 있으며 다양한 응용들에서 이용되고 있다. 집적 회로 기술에 따른 추세에 맞춰, 보다 낮은 비용과 보다 큰 패키징 밀도를 가능하게 하도록 이미지 센서들을 위한 피처들은 점점 작아지는 쪽으로 나아가는 것이 추세이다. 픽셀 피치가 마이크로미터 범위 아래로 작아질 때, 광다이오드 영역은 제한적이 되고 이에 따라 신호 대 잡음비(Signal to Noise Ratio; SNR), 양자 효율성(Quantum Efficiency; QE), 민감도 등과 같은 성능을 유지하는 것은 어렵게 된다.
융기된(elevated) 광다이오드들은 통상적인 구조물 및 이러한 구조물들을 제조하기 위한 방법에서의 몇몇의 단점들을 극복할 수 있다. 하지만, 소위 말하는 융기된 광다이오드들에 대한 특정한 공정 튜닝이 필요한데, 이것은 응용 특정 집적 회로(Application Specific Integrated Circuit; ASIC) 공정 조건들에 의해 제약을 받을 것이다.
몇몇의 실시예들에 따르면, 디바이스는, 융기된(elevated) 광다이오드가 내부에 형성되어 있는 이미지 센서 칩; 및 이미지 센서 칩 아래에서 상기 이미지 센서 칩에 접합된 디바이스 칩을 포함하며, 상기 디바이스 칩은 상기 융기된 광다이오드들에 전기적으로 연결된 판독 회로를 갖는다.
다른 실시예들에 따르면, 디바이스는 이미지 센서 칩과 디바이스 칩을 포함한다. 이미지 센서 칩은 제1 반도체 기판, 상기 제1 반도체 기판 위에 있는 융기된 광다이오드, 및 상기 융기된 광다이오드에 전기적으로 결합된 제1 상호연결 구조물을 포함한다. 디바이스 칩은 이미지 센서 칩 아래에서 상기 이미지 센서 칩에 접합된다. 디바이스 칩은 제2 반도체 기판, 및 상기 제2 반도체 기판의 윗면에 있는 판독 회로를 포함한다. 판독 회로는 융기된 광다이오드에 전기적으로 결합된다. 디바이스 칩은 제1 반도체 기판 위에 있는 제2 상호연결 구조물을 더 포함한다.
또다른 실시예들에 따르면, 방법은 이미지 센서 웨이퍼의 반도체 기판 위에 융기된 광다이오드를 형성하는 단계, 및 이미지 센서 웨이퍼와 디바이스 웨이퍼를 다함께 접합시키는 단계를 포함하며, 디바이스 웨이퍼는 융기된 광다이오드에 전기적으로 결합된 판독 회로를 포함한다.
도시된 실시예들은 이미지 센서 웨이퍼들의 공정들이 픽셀 엘리먼트들을 형성하기 위해 최적화될 수 있는 유리한 피처를 제공한다. 뿐만 아니라, 공정들은 디바이스 웨이퍼들 내의 판독 회로들과 같은 지원 회로를 형성하기 위해 최적화될 수 있다. 이것은 유리한데 그 이유는 이미지 센서 웨이퍼들과 디바이스 웨이퍼들이 상이한 공정 요건들을 갖기 때문이다. 따라서, 이미지 센서 웨이퍼들과 디바이스 웨이퍼들의 제조 공정들을 분리시킴으로써, 이미지 센서 웨이퍼들과 디바이스 웨이퍼들의 제조 공정들은 서로 영향을 미치지 않는다. 뿐만 아니라, 융기된 광다이오드들을 형성함으로써, 각각의 웨이퍼에서 금속 라우팅 또는 임의의 트랜지스터에 의해 광다이오드들은 영향을 받지 않기 때문에 광다이오드들의 충전율은 최대화될 수 있다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 몇몇의 예시적인 실시예들에 따른 제1 실시예 구조물의 개략적인 단면도이다.
도 2는 몇몇의 예시적인 실시예들에 따른 제1 실시예 구조물의 개략적인 단면도이다.
도 3a 내지 도 3c는 몇몇의 예시적인 실시예들에 따른 도 1에서의 예시적인 실시예 디바이스의 제조에서의 중간 단계들의 단면도들을 도시한다.
도 4a 내지 도 4c는 몇몇의 예시적인 실시예들에 따른 도 2에서의 예시적인 실시예 디바이스의 제조에서의 중간 단계들의 단면도들을 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따른 제2 칩상에 적층된 융기된 광다이오드들을 포함한 제1 칩을 갖는 패키지 및 그 형성방법이 제공된다. 패키지를 형성하는 중간 스테이지들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도시된 실시예들을 구체적으로 다루기 전에, 다양하게 도시되고 구상된 실시예들의 양태들을 개괄적으로 논의한다. 본 발명개시의 실시예들은 융기된 광다이오드 이미지 센서를 형성하기 위해, 융기된 광전기 변환층(여기서는 이것을 때때로 광전자 변환층이라고 칭한다)을 갖는 센서 웨이퍼 및 디바이스 웨이퍼를 포함한 적층된 디바이스를 제공한다. 몇몇의 실시예들에서, 이미지 센서 웨이퍼(100)와 디바이스 웨이퍼(200)(도 1 참조)는 페이스 투 페이스(face-to-face) 접합을 위해 적층된다. 다른 실시예들에서, 이미지 센서 웨이퍼(100)와 디바이스 웨이퍼(200)(도 2 참조)는 페이스 투 백(face-to-back) 접합을 위해 적층된다. 몇몇의 실시예들에서, 크로스토크 격리 성능을 향상시키기 위해 격리 구조물들이 픽셀들 사이에 형성된다. 본 발명개시의 다양한 실시예들은 결과적인 이미지 센서의 높은 충전율(fill factor)을 제공할 수 있다. 인접한 픽셀들간의 전기적 크로스토크에 대한 면역은 몇몇의 실시예들의 이로운 특징이다. 본 발명의 실시예들은 또한 각각의 웨이퍼에 대한 유연한 공정 튜닝을 제공한다.
이제부터 도시된 실시예들을 참조하면, 도 1은 이미지 센서 웨이퍼(100)와 디바이스 웨이퍼(200)가 페이스 투 페이스 접합 배열로 적층되어 있는 예시적인 실시예 디바이스를 단면도로 개략적으로 도시한다. 이미지 센서 웨이퍼(100) 상에 두 개의 픽셀 유닛들(110)이 있는 것이 도시되지만, 일반적으로는 더 많은 픽셀 유닛들(110)이 이미지 센서 웨이퍼(100) 상에서 형성된다. 본 발명분야의 당업자는 도시된 픽셀 유닛들(110)을 비롯하여, 이미지 센서 웨이퍼(100)의 컴포넌트들을 인지할 것이며, 이러한 컴포넌트들은 명확성을 위해 여기서는 자세하게 설명하지 않는다. 마찬가지로, 픽셀 유닛들(110)로부터의 전기적 신호들이 수신되고 처리될 수 있는 디바이스 웨이퍼(200)의 컴포넌트들은 여기서 개략적으로 도시하되, 상세하게는 설명하지 않는데, 그 이유는 이러한 상세설명은 본 발명개시의 이해에 있어서 불필요하며 및/또는 이러한 것들은 본 발명개시를 숙지하면 본 발명분야의 당업자에게 명백할 것이기 때문이다.
도 2는 웨이퍼들(100, 200)이 페이스 투 백 접합 구성으로 구성되어 있는 적층된 이미지 센서 웨이퍼(100) 및 디바이스 웨이퍼(200)를 도시한다. 페이스 투 백 접합 구성을 위한, 이미지 센서 웨이퍼(100)의 상이한 구성, 특히 저장 노드들(112)과 상호연결 구조물들(114)의 위치를 주목하라.
도 1에서 도시된 패키지와 같은, 패키지의 제조에서의 중간 단계들이 도 3a 내지 도 3c에서 개략적으로 도시된다. 도 3a는 중간 제조 스테이지에서의 구조물을 도시한다. 도 3a에서 도시된 스테이지에서, 복수의 동일한 이미지 센서 칩들(100')을 내부에 포함하고 있는 이미지 센서 웨이퍼(100)가 형성된다. 저장 노드들(112) 및 상호연결 구조물들(114)이 이미지 센서 웨이퍼(100)상에서 형성되었고, 이미지 센서 웨이퍼(100)는 디바이스 웨이퍼(200)(적절한 능동 및 수동 디바이스들과 상호연결부들이 이전에 형성되었다)에 페이스 투 페이스 구성으로 접합되었다. 저장 노드들(112)은 주입된 영역들로 형성된다. 몇몇의 실시예들에서, 저장 노드들(112)은 전송 게이트 트랜지스터들(118)에 연결되고, 전송 게이트 트랜지스터들(118)은 동일한 픽셀 유닛(110) 내의 저장 노드들(112) 및 대응하는 플로우팅 확산 영역(116)을 전기적으로 상호연결하고 연결해제하도록 구성된다. 대안적인 실시예들에서, 전송 게이트 트랜지스터들(118)은 이미지 센서 웨이퍼(100) 내에서 보다는 디바이스 웨이퍼(200) 내에서 형성된다. 도시된 실시예들에서, 상호연결 구조물들(114)은 하나의 레벨의 상호연결부를 포함하는 것으로서 도시된다. 몇몇의 실시예들에서 로우 k(low-k) 유전체층들을 포함할 수 있는, 복수의 유전체층들(121) 내에서 복수의 상호연결 구조물들의 층들(114)이 형성될 수 있다는 것이 이해된다.
이미지 센서 웨이퍼(100)는 또한 실리콘 기판일 수 있거나 또는 실리콘 게르마늄, 실리콘 탄소, Ⅲ-Ⅴ족 화합물 반도체 물질들 등과 같은 다른 반도체 물질들로 형성될 수 있는 반도체 기판(120)을 포함한다. 본 설명 전반에 걸쳐, 상호연결 구조물들(114)을 포함하는 기판(120)의 측면을 기판(120)의 전측면(이 측면을 또한 이미지 센서 웨이퍼(100)의 전측면이라고도 칭한다)이라고 칭하며, 그 반대쪽 측면을 후측면이라고 칭한다. 이에 따라, 도 3a에서, 이미지 센서 웨이퍼(100)의 전측면은 아랫쪽을 향해 있다.
단순함을 위해 이미지 센서 웨이퍼(100) 상에는 두 개의 픽셀 유닛들(110)이 도시된다. 본 발명개시의 구상된 범위 내에서 상당히 많은 픽셀 유닛들(110)이 존재한다. 픽셀 유닛들(110)은 딥 트렌치 격리(Deep Trench Isolation; DTI) 구조물들과 같은, 격리 피처들(124)에 의해 분리되며, 이 DTI 구조물들은 산화물(예컨대, 실리콘 산화물) 및/또는 질화물(예컨대, 실시콘 질화물)과 같은 유전체 물질로 형성되거나 또는 이를 포함한다. DTI 구조물들(124)은 기판(120)의 후면에서부터 기판(120) 내로 연장할 수 있다. 뿐만 아니라, 몇몇의 실시예들에서, DTI 구조물들(124)은 기판(120)을 관통할 수 있고, 기판(120)의 전면(120A)(아랫쪽을 향해 있는 표면)에서부터 후면(120B)까지 연장할 수 있다. 도 3a에서의 구조물의 평면도에서, DTI 구조물들(124)은 상호연결되어 연속적인 그리드를 형성할 수 있고, 픽셀 유닛들(110)은 그리드의 그리드 개구들 내의 일부분들과, 그리드 개구들 외부에 있고 그리드 개구들에 수직하게 정렬된 일부분들을 포함한다. 달리 말하면, DTI 구조물들(124)은 픽셀 유닛들(110) 각각의 일부분을 각각 에워싸는 복수의 링들을 포함한다.
도 3a는 또한 복수의 동일한 디바이스 칩들(200')을 내부에 포함하고 있는 디바이스 웨이퍼(200)의 단면도를 나타낸다. 디바이스 웨이퍼(200)는 기판(220), 및 기판(220)의 전면에서 형성된 논리 회로(223)를 포함한다. 몇몇의 실시예들에서 기판(220)은 실리콘 기판이다. 대안적으로, 기판(220)은 실리콘 게르마늄, 실리콘 탄소, Ⅲ-Ⅴ족 화합물 반도체 물질들 등과 같은 다른 반도체 물질들로 형성된다. 몇몇의 예시적인 실시예들에 따르면, 논리 회로(223)는 판독 회로들(222)을 포함한다. 판독 회로들(222) 각각은 행 선택기(226), 소스 팔로워(228), 및 리셋 트랜지스터(230)와 같은, 복수의 트랜지스터들을 포함할 수 있다. 행 선택기들(226), 소스 팔로워들(228), 및 리셋 트랜지스터들(230)은 픽셀 유닛들(110)의 일부분들을 형성할 수 있으며, 각각의 픽셀 유닛들(110)은 행 선택기들(226) 중 하나, 소스 팔로워들(228) 중 하나, 및 리셋 트랜지스터들(230)중 하나를 포함한다. 따라서, 픽셀 유닛들(110) 각각은 판독 회로들(222) 중 하나를 포함하도록 디바이스 웨이퍼(200) 내로 연장할 수 있다.
논리 회로(222)는 또한 판독 회로들의 일부로서 간주될 수 있는, 아날로그 디지털 컨버터(Analog-to-Digital Converter; ADC), 상관 이중 샘플링(Correlated Double Sampling; CDS) 회로, 행 디코더 등과 같은 하나 이상의 이미지 신호 프로세싱(Image Signal Processing; ISP) 회로들을 또한 포함할 수 있다. 상호연결 구조물(214)은 논리 회로(223) 위에서 형성되어 이 논리 회로(223)에 전기적으로 결합된다. 상호연결 구조물(214)은 복수의 유전체층들(221) 내의 복수의 금속층들을 포함하며, 유전체층들(221) 내에는 금속 라인들 및 비아들이 배치된다. 몇몇의 예시적인 실시예들에서, 유전체층들(221)은 로우k 유전체층들을 포함한다. 로우k 유전체층들은 약 3.0 보다 낮은, 낮은 k 값들을 가질 수 있다. 유전체층들(221)은 3.9보다 큰 k 값들을 갖는 비 로우 k(non-low-k) 유전체 물질들로 형성된 패시베이션층을 더 포함할 수 있다. 몇몇의 실시예들에서, 패시베이션층은 실리콘 산화물층, 실리콘 질화물층, USG(Un-doped Silicate Glass)층 등을 포함한다.
금속 패드들(142, 242)이 각각 웨이퍼들(100, 200)의 표면들에서 형성되며, 금속 패드들(142, 242)은 유전체층들(121, 221)의 최상단 유전체들의 윗면들과 실질적으로 동일한 높이의 각자의 윗면들을 각각 가질 수 있다. 금속 패드들(142, 242)은 또한 구리, 알루미늄, 및 가능하게는 다른 금속들을 포함할 수 있다. 금속 패드들(142)은 각각의 금속 패드들(242)에 접합되며, 이로써 웨이퍼들(100, 200) 내의 디바이스들은 서로 전기적으로 결합된다. 몇몇의 실시예들에서, 접합의 결과로서, 픽셀 유닛들(110) 각각은 웨이퍼(100) 내의 일부분과 웨이퍼(200) 내의 일부분을 포함하며, 이 일부분들은 서로 전기적으로 연결되어, 광자 여기에 응답하여 전기적 신호들을 발생시키고, 이 전기적 신호들을 저장하며 전기적 신호들을 판독하고 리셋하기 위한 명령에 응답하여 이 전기적 신호들을 출력시킬 수 있는 집적된 기능 픽셀 유닛을 형성한다.
도 3a에서 도시된 바와 같이, 이미지 센서 웨이퍼(100)의 후측면은 웨이퍼들(100, 200)의 접합 이후 시닝 다운(thin down)(화살표(145)로 표시함)된다. 결과적인 반도체 기판(120)은 약 10㎛ 보다 작거나 또는 약 5㎛보다 작은 두께를 가질 수 있다. 이미지 센서 웨이퍼(100)는 예컨대, 기계적 그라인딩/폴리싱에 의해, 화학적 기계적 폴리싱을 통해, 에칭 등을 통해 시닝 다운될 수 있다. 이러한 두께는 기술 노드 및 희망하는 디바이스 특성들의 인위적 산물이며, 통상적인 실험을 통해 조정될 수 있다.
도 3b에서 도시된 바와 같이, 기판(120)의 후측면의 일부분들은 각각의 픽셀 유닛들(110)에서의 각각의 저장 노드들(112)을 노출시키도록 한층 더 시닝 다운된다. 시닝 다운은 기판(120)을 선택적으로 에칭함으로써 수행될 수 있고, DTI 구조물들(124)은 에칭되지 않는다. 그 결과로서, 기판(120)의 후면(120B)은 DTI 구조물들(124)의 최상단 말단부들(124A)보다 낮다. 픽셀 전극들(144)은 각각의 저장 노드들(112)과 전기적 통신을 하도록 형성된다. 몇몇의 실시예들에서, 픽셀 전극들(144)은 또한 바닥 전극들(144)이라고도 칭해진다.
다른 도전성 물질들이 본 발명개시의 구상된 범위 내에 있지만, 바닥 전극들(144)을 위한 이용가능한 물질들의 예시들은 Al, TiN, Cr 등을 포함한다. 바닥 전극들(144)은 화학적 기상 증착(Chemical Vapor Deposition; CVD), 물리적 기상 증착(Physical Vapor Deposition; PVD), 플라즈마 강화된 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 금속 유기 화학적 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 스퍼터링 등과 같은 기술들을 이용하여 증착될 수 있다. 도시된 실시예들에서, 바닥 전극들(144)은 약 0.3㎛와 약 0.8㎛ 사이의 두께로 형성된다. 바닥 전극들(144)은 아래에 있는 각각의 저장 노드들(112)과 접촉하여 전기적 연결을 구축할 수 있다.
도 3c에서 도시된 바와 같이, 광전기 변환층들(146)은 바닥 전극들(144) 위에 형성되며, 이 바닥 전극들(144)과 전기적으로 통신한다(및 이와 접촉할 수 있다). 투명한 최상단 전극(148)이 광전기 변환층들(146) 위에 형성되며, 이 광전기 변환층들(146)과 전기적으로 통신한다. 예컨대, 비제한적인 예로서, 광전기 변환층들(146)은 비정질 실리콘, 양자점층, 유기 물질 등을 포함할 수 있다. 마찬가지로, 최상단 전극(148)은 인듐 주석 산화물(Indium Tin Oxide; ITO)을 포함할 수 있지만, 본 발명개시를 숙지한다면 본 업계의 당업자는 통상적인 실험을 통해 적절한 대안책들을 인지할 것이다. 광전기 변환층들(146)은 DTI 구조물들(124)에 의해 서로 분리될 수 있다. 최상단 전극(148)은 광전기 변환층들(146) 및 DTI 구조물(124)의 윗면들과 접촉하는 바닥면을 갖는 연속적인 층일 수 있다. 바닥 전극들(144), 광전기 변환층들(146) 및 각각의 위에 있는 최상단 전극(148) 부분 각각은 융기된 광다이오드(149)를 형성하는데, 이것은 반도체 기판들 내에서 축조되는 통상적인 광다이오드들과는 상이하다.
도 1을 다시 참조하면, 몇몇의 예시적인 실시예들에 따르면, 칼라 필터들(150), 마이크로렌즈들(152) 등과 같은 추가적인 컴포넌트들이 이미지 센서 웨이퍼(100)의 후측면 상에서 추가적으로 형성된다. 그런 후 결과적인 적층된 웨이퍼들(100, 200)은 패키지들로 조각조각 절단되고, 각각의 패키지들은 이미지 센서 웨이퍼(100)로부터의 하나의 칩(100')과 디바이스 웨이퍼(200)로부터의 하나의 칩(200')을 포함한다.
도 4a 내지 도 4c는 도 2에서 도시된 페이스 투 백 구조물과 같은, 패키지의 제조에서의 중간 단계들을 도시한다. 이러한 실시예들에서의 컴포넌트들의 물질들 및 형성 방법들은, 달리 규정되지 않는 한, 도 1과 도 3a 내지 도 3c에서 도시된 실시예들에서 동일한 참조 번호들로 표기된 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 2와 도 4a 내지 도 4c에서 도시된 컴포넌트들의 형성 공정, 물질들, 및 사양에 관한 세부사항들은 도 1과 도 3a 내지 도 3c에서 도시된 실시예의 설명에서 발견될 수 있다.
위에서 논의한 바와 같이, 페이스 투 백 구성을 위해 이용된 이미지 센서 웨이퍼(100)는 페이스 투 페이스 구성을 위해 적합한 이미지 센서 웨이퍼(100)와 다르다. 예를 들어, 도 4a에서 도시된 바와 같이, (투명한 최상단 전극(148), 광전기 변환층들(146), 및 바닥 전극들(144)을 포함한) 광다이오드들(149)은 기판(120)과 상호연결 구조물(114) 모두 위에서 형성된다. 저장 노드들(112)과 각각의 광다이오드들(149)은 도시된 바와 같이 하나 이상의 도전성 상호연결 개입 구조물(114)을 통해 서로 전기적으로 연결된다. 이러한 실시예들에서 격리 구조물들(124')은 광전기 변환층들(146)의 윗면들과 동일한 높이에 있는 윗면들과, 바닥 전극들(144)의 바닥면들과 동일한 높이에 있는 바닥면들을 가질 수 있다.
칼라 필터(150) 및/또는 마이크로렌즈(152)가 광다이오드들(149)에 인접하여 형성되면서 이미지 센서 웨이퍼(100)는 도 4a에서 도시된 제조 스테이지에서 사실상 완성된다. 이미지 센서 웨이퍼(100)는 유리 기판과 같은 캐리어(54)에 장착된 것이 도시된다. 이것은 캐리어(54)를 이미지 센서 웨이퍼(100)에 접착시키기 위해 접착층(56)을 이용하여 달성될 수 있다. 수정, 실리콘, 또는 다른 물질들이 유리를 대신하여 이용될 수 있다. 이미지 센서 웨이퍼(100)를 캐리어(54)에 장착한 후, 이미지 센서 웨이퍼(100)의 후측면은, 예컨대 도 3a와 관련하여 설명한 것과 유사한 공정을 이용하여 시닝(화살표(145)로 표시함)된다.
이러한 실시예들에서는, 웨이퍼 시닝 공정에서 저장 노드들(112)을 노출시킬 필요가 없다는 것을 유념하라. 이것은 부분적으로 저장 노드들(112)에 대한 전기적 접촉이 저장 노드의 최상단, 즉 웨이퍼(100)의 후측면 표면으로부터 멀리 있는 표면으로부터 이뤄지기 때문이다. 이미지 센서 웨이퍼(100)가 희망하는 두께로 시닝된 후, 도 4b에서 도시된 바와 같이, 산화물층(58)이 후측면상에서 형성된다. 몇몇의 실시예들에서, 산화물층(58)은 실리콘 산화물을 포함하며, PECVD와 같은 증착 방법을 이용하여 형성될 수 있다. 비아들(60)(이것은 때때로 쓰루 비아(60)라고 칭해지며, 때때로 쓰루 기판 비아(through-substrate via) 또는 쓰루 실리콘 비아(through-silicon via)(TSV)라고 칭해진다)이 또한 이미지 센서 웨이퍼(100)의 후측면의 표면에서부터 상호연결 구조물(114)까지 연장하도록 형성된다. 다양한 전기적 연결부들이 이러한 방식으로 형성될 수 있다. 도 4b에서는 하나의 비아(60)가 도시되지만, 다수의 비아들 및 이에 따라 다수의 전기적 연결부들이 형성될 수 있다. 더 나아가, 픽셀 유닛들(110) 각각은 하나 이상의 비아를 포함할 수 있다. 점선들(125)은 웨이퍼(100) 내의 디바이스들과 비아들(60)간의 동일한 전기적 연결들을 나타내기 위해 그려진 것이다.
도 4c는 디바이스 웨이퍼의 전측면에 대한 이미지 센서 웨이퍼(100)의 후측면의 접합의 공정을 도시한다. 점선들(225)은 또한 논리 회로들(223)과 비아들(60)간의 전기적 연결들을 나타내기 위해 그려진 것이다. 디바이스 웨이퍼(200)는 예컨대 도 3a에서 도시된 것과 본질적으로 동일할 수 있다. 하지만, 도 4c의 실시예들에서, 이미지 센서 웨이퍼(100)에 대한 적당한 접착 및 접합을 보장하기 위해 디바이스 웨이퍼(200)는 자신의 전측면(상호연결 구조물(214)을 갖는 측면)상에 적절한 접합면을 갖는 것이 바람직하다. 이러한 표면은 처리된 산화물 표면, 고도로 폴리싱된 실리콘 표면, 또는 이미지 센서 웨이퍼(100)의 "후" 측면상의 산화물층과의 충분한 접합을 제공하는 임의의 다른 표면일 수 있다. 각각의 웨이퍼들(100, 200) 상의 디바이스들간에 우수한 전기적 접촉부를 형성하도록 하기 위해 각각의 웨이퍼들(100, 200)상에서 형성된 접촉부들이 서로 정렬되는 것을 보장하도록 접합 공정에서 이미지 센서 웨이퍼(100)와 디바이스 웨이퍼(200)를 적절하게 정렬시키는데 주의해야 한다. 그런 후 캐리어(54)와 접착층(56)이 제거될 수 있고, 단품화가 수행되어 접합된 웨이퍼들(100, 200)을 복수의 패키지들로 절단하고, 각각의 패키지들은 웨이퍼(100)로부터의 하나의 칩(100')과 웨이퍼(200)로부터의 하나의 칩(200')을 포함하며, 그 결과 예시적인 실시예들에 따른 도 2에서 도시된 구조물을 초래시킨다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 패키지에 있어서,
    융기된(elevated) 광다이오드가 내부에 형성되어 있는 이미지 센서 칩; 및
    상기 이미지 센서 칩 아래에서 상기 이미지 센서 칩에 접합된 디바이스 칩 - 상기 디바이스 칩은 상기 융기된 광다이오드에 전기적으로 연결된 판독 회로를 가짐 - 을 포함하고,
    상기 이미지 센서 칩은,
    반도체 기판; 및
    상기 반도체 기판의 상부면으로부터 바닥면으로 연장하는 쓰루비아 - 상기 쓰루비아는 상기 융기된 광다이오드를 상기 판독 회로에 전기적으로 결합시킴 - 를 포함하는 것인, 패키지.
  2. 제1항에 있어서, 상기 이미지 센서 칩은,
    상기 융기된 광다이오드 아래에 있는 반도체 기판; 및
    상기 반도체 기판 아래에 있고 상기 반도체 기판 내의 피처들을 통해 상기 융기된 광다이오드에 전기적으로 결합된 제1 상호연결 구조물을 포함한 것인, 패키지.
  3. 삭제
  4. 패키지에 있어서,
    이미지 센서 칩; 및
    상기 이미지 센서 칩 아래에서 상기 이미지 센서 칩에 접합된 디바이스 칩을 포함하고,
    상기 이미지 센서 칩은,
    제1 반도체 기판;
    상기 제1 반도체 기판 위에 있는 융기된(elevated) 광다이오드; 및
    상기 융기된 광다이오드에 전기적으로 결합된 제1 상호연결 구조물을 포함하며,
    상기 디바이스 칩은,
    제2 반도체 기판;
    상기 융기된 광다이오드에 전기적으로 결합되고, 상기 제2 반도체 기판의 상부면에 있는 판독 회로; 및
    상기 제1 반도체 기판 위에 있는 제2 상호연결 구조물을 포함한 것인, 패키지.
  5. 제4항에 있어서,
    딥 트렌치 격리부를 더 포함하며, 상기 딥 트렌치 격리부는,
    상기 융기된 광다이오드의 광전기 변환층 및 바닥 전극을 에워싸는 격리 링을 형성하는 제1 부분; 및
    상기 이미지 센서 칩의 상기 제1 반도체 기판을 관통하는 제2 부분을 포함한 것인, 패키지.
  6. 제4항에 있어서,
    상기 융기된 광다이오드 위에서 상기 융기된 광다이오드에 정렬된 칼라 필터; 및
    상기 칼라 필터 위에서 상기 칼라 필터에 정렬된 마이크로렌즈를 더 포함하는, 패키지.
  7. 패키지 제조 방법에 있어서,
    이미지 센서 웨이퍼의 반도체 기판 위에 융기된(elevated) 광다이오드를 형성하는 단계;
    상기 반도체 기판의 상부면으로부터 바닥면으로 연장하는 쓰루비아를 형성하는 단계; 및
    상기 이미지 센서 웨이퍼와 디바이스 웨이퍼 - 상기 디바이스 웨이퍼는 상기 쓰루비아에 의해 상기 융기된 광다이오드에 전기적으로 결합된 판독 회로를 포함함 - 를 함께 접합시키는 단계를 포함하는 패키지 제조 방법.
  8. 패키지 제조 방법에 있어서,
    이미지 센서 웨이퍼의 반도체 기판 위에 융기된(elevated) 광다이오드를 형성하는 단계;
    상기 이미지 센서 웨이퍼와 디바이스 웨이퍼 - 상기 디바이스 웨이퍼는 상기 융기된 광다이오드에 전기적으로 결합된 판독 회로를 포함함 - 를 함께 접합시키는 단계;
    상기 반도체 기판에서 저장 노드를 노출시키기 위해 상기 이미지 센서 웨이퍼의 후측면을 시닝 다운(thinning down)하는 단계; 및
    상기 융기된 광다이오드를 형성하는 단계를 수행하는 단계를 포함하며,
    상기 융기된 광다이오드를 형성하는 단계는,
    상기 저장 노드 위에서 상기 저장 노드와 접촉하는 바닥 전극을 형성하는 단계;
    상기 바닥 전극 위에 광전기 변환층을 형성하는 단계; 및
    상기 광전기 변환층 위에 상부 전극을 형성하는 단계를 포함하며,
    상기 접합시키는 단계 이후, 상기 디바이스 웨이퍼와 상기 융기된 광다이오드는 상기 반도체 기판의 대향하는 측면들상에 있는 것인, 패키지 제조 방법.
  9. 패키지 제조 방법에 있어서,
    이미지 센서 웨이퍼의 반도체 기판 위에 융기된(elevated) 광다이오드를 형성하는 단계;
    상기 이미지 센서 웨이퍼와 디바이스 웨이퍼 - 상기 디바이스 웨이퍼는 상기 융기된 광다이오드에 전기적으로 결합된 판독 회로를 포함함 - 를 함께 접합시키는 단계;
    상기 이미지 센서 웨이퍼의 후측면을 시닝(thinning)하는 단계;
    상기 이미지 센서 웨이퍼의 후측면으로부터 쓰루비아를 형성하는 단계; 및
    상기 이미지 센서 웨이퍼의 후측면은 상기 디바이스 웨이퍼에 접합되는 것인 상기 접합 단계를 수행하는 단계를 포함하는, 패키지 제조 방법.
  10. 제7항에 있어서,
    상기 융기된 광다이오드 위에서 상기 융기된 광다이오드에 정렬된 칼라 필터를 형성하는 단계; 및
    상기 칼라 필터 위에서 상기 칼라 필터에 정렬된 마이크로렌즈를 형성하는 단계를 더 포함하는, 패키지 제조 방법.
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