KR101355983B1 - 광검출기 - Google Patents

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Abstract

양자 우물 광검출기의 구현이 제공된다. 일 실시형태에서, 양자 구조(quantum structure)는 제 1 장벽층(barrier layer), 상기 제 1 장벽층 상에 위치되는 우물층(well layer) 및 상기 우물층 상에 위치되는 제 2 장벽층을 포함한다. 금속층(metal layer)은 상기 양자 구조에 인접하여 위치된다. 광검출기의 효율성을 강화시키기 위하여, 표면 플라즈몬 공진(surface plasmon resonance)과의 커플링(coupling)을 이용하는 발명의 실시형태가 기술된다. 일부 실시형태는 전자기 스펙트럼의 UV 혹은 청색 부분에 대하여 적합하다.

Description

광검출기{PHOTODETECTORS}
본 발명은 양자 우물 광검출기(quantum well photodetector)의 구현에 관한 것이다.
광검출기(혹은 광센서)는 빛이나 기타 전자기 에너지를 검출할 수 있는 센서이다. 이는 광자(photon)의 에너지 레벨을 검출하기 위해 양자 우물(quantum well) 내 전자의 밴드간 전이(interband transition)를 이용함으로써 구현된다. 양자 우물은 서브밴드(subband)를 가지고, 양자 우물 내 전자가 광자에 의하여 여기되는 경우 전자는 광자의 에너지 레벨에 따라 다른 서브밴드로 점프한다. 광자의 에너지 레벨이 서브밴드 에너지 레벨들 간의 갭(gap)보다 더 크고 광자가 광검출기의 양자 우물에 들어가는 경우, 그 양자 우물 내의 전자가 여기되어 상위의 서브밴드로 이동한다. 일부의 경우, 여기된 전자의 이같은 상위 서브밴드로의 이동을 "장벽을 터널링한다(tunneling the barrier)"고 기술된다. 이와 같은 전자 전이는 광검출기를 통한 전류(electric current)를 유발한다.
다양한 어플리케이션(예컨대, 컴팩트 디지털 카메라)에서 나노포토닉(nano-photonic) 디바이스의 사용이 증가하면서, 이들 어플리케이션에 대한 광검출기는 검출될 빛의 파장보다 더 작아지게 되었다. 이 경우, 유전체 도파관(dielectric waveguide) 구조가 부파장(sub-wavelength) 영역에서 비효율적이기 때문에, 검출 효율이 매우 급격하게 떨어진다.
광자를 검출할 수 있는 광검출기의 다양한 실시형태가 개시된다. 일 실시형태의 경우, 제한적이지 않은 예시로서, 광검출기는 제 1 장벽층(barrier layer), 상기 제 1 장벽층 상에 위치하는 우물층(well layer) 및 상기 우물층 상에 위치하는 제 2 장벽층을 갖는 양자 구조(quantum structure)를 포함한다. 금속층(metal layer)이 상기 양자 구조에 인접하여 배치된다.
전술한 개요는 단지 예시적인 것이며, 어떠한 방식으로도 제한하려는 의도가 아니다. 전술한 예시적인 측면, 실시형태 및 특징들에 부가하여, 추가적인 측면, 실시형태 및 특징들은 도면과 이하의 상세한 설명을 참조함으로써 명백해질 것이다.
도 1은 광검출기의 예시적인 실시형태이다.
도 2는 도 1에 나타낸 광검출기의 단면도 및 그 내부의 전기장(electric field)이다.
도 3은 광검출기를 제조하기 위한 프로세스의 예시적인 실시형태에 대한 순서도이다.
도 4A 내지 도 4E는 광검출기를 제조하기 위한 프로세스의 예시적인 실시형태를 나타낸다.
도 5는 광검출기의 다른 예시적인 실시형태이다.
도 6은 도 5에 도시한 광검출기에 형성된 전기적/광학적 필드(electric/optical field)의 도면이다.
도 7은 광검출기를 제조하기 위한 프로세스의 다른 예시적인 실시형태에 대한 순서도이다.
이하의 상세한 설명에서, 여기의 일부를 구성하는 첨부도면을 참조한다. 도면에 있어서, 통상적으로 유사한 기호는 문맥에서 달리 기술하지 않는 한 유사한 컴포넌트를 식별한다. 상세한 설명, 도면 및 청구항에서 기술된 예시적인 실시형태는 한정적인 것임을 의미하지 않는다. 여기에 제시된 대상의 사상이나 범위를 벗어나지 않으면서도 다른 실시형태를 이용할 수 있으며, 다른 변경도 이루어질 수 있다. 여기에 일반적으로 기술하고 도면에 도시한 바와 같이, 본 개시의 측면들은 광범위하고 상이한 구성들로 배열되고, 대체되고, 결합되고, 설계될 수 있으며, 그 전부가 여기에서 명시적으로 고려된다는 점을 쉽게 이해할 것이다.
도 1은 광검출기(100)의 예시적인 실시형태를 나타낸다. 도시된 바와 같이, 광검출기(100)는 기판(110), 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140)이 적층된 라미네이트형(laminated, 합판형) 구조를 가질 수 있다. 일부 실시형태에서, 기판(110), 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140)이 순차적으로 적층된다. 양자 구조(130)는 제 1 장벽층(132), 제 2 장벽층(136) 및 제 1 장벽층(132)과 제 2 장벽층(136) 사이에 개재되는(interposed) 우물층(134)을 포함할 수 있다. 광검출기(100)는 양자 구조(130)에 측면으로 인접하는(laterally adjacent) 금속층(150)을 더 포함할 수 있다. 또한, 일 실시형태에서 금속층(150)은 제 2 도핑층(140)에 측면으로 인접해서 형성되고, 제 1 도핑층(120) 위에 형성될 수 있다. 광검출기(100)는 제 1 도핑층(120) 상에 제 1 전극(160)을, 그리고 제 2 도핑층(140) 상에 제 2 전극(170)을 더 포함할 수 있으며, 이를 통해 소정의 전압이 광검출기(100)에 인가될 수 있다. 비록 도 1에는 양자 구조(130)가 단 하나의 우물층(134)을 포함하는 것으로 도시되어 있지만, 다른 실시형태에서 양자 구조(130)는 다수의 우물층을 포함할 수 있다. 제한적이지 않은 예로서, 양자 구조(130)는 우물층들의 위와 아래에 장벽층들을 갖는 2 이상의 우물층을 포함하는 다수의 우물 구조를 가질 수 있으며, 혹은 서로 측면으로 옆에서 또는 하나가 다른 하나의 상부에 적층된 다수의 양자 구조나 이들의 기타 조합이 존재할 수 있다.
광검출기(100)는 특정 레벨의 전류를 검출함으로써 특정한 에너지 레벨을 갖는 광자(예컨대, 청색 스펙트럼의 빛)를 검출할 수 있다. 전원이 소정의 전압을 광검출기(100)에 인가하는 경우에도 광검출기(100)를 통해 전류가 흐르지 않을 수 있다. 우물층(134) 내의 전자가 장벽층(132, 136)을 터널링하기에 충분한 에너지를 갖지 않기 때문에, 전류가 흐르지 않을 수 있다. 일 실시형태에서, 만약 광검출기(100)가 충분한 에너지 레벨을 갖는 광자(예컨대, 청색 스펙트럼의 빛)를 수신한다면, 우물층(134) 내 기저 상태의 전자는 그 광자의 에너지를 흡수하여 더 높은 에너지 상태(즉, 더 높은 서브밴드)로 점프할 수 있다. 더 높은 에너지 상태의 전자는 광검출기(100)를 통한 전류를 유발하도록 장벽층(132, 136)을 통해 터널링할 수 있다. 그에 따라, 광검출기(100)는 광검출기(100)를 통한 전류가 검출될 때 청색 스펙트럼의 빛을 갖는 광자를 검출할 수 있다.
양자 구조(130)는 특정한 에너지 레벨을 갖는 광자(예컨대, 청색 스펙트럼의 빛)를 검출하도록 구성될 수 있다. 일 실시형태에서, 우물층(134)은 청색 스펙트럼에 대응하는 밴드갭 에너지(band gap energy)를 갖는 반도체를 포함할 수 있다. 예컨대, 우물층(134) 내의 반도체는 약 435nm의 파장에 대응하는 약 2.853eV의 밴드갭 에너지를 가질 수 있다. 예를 들면, 우물층(134) 내의 반도체는 다음의 CdSe, CdS, ZnS, MgSe, MgS, ZnO, MgO, CdO, BeO, CdS, CdSe 혹은 그 화합물(compound)과 같은 2-6족(Group II-VI) 반도체들 중 하나로부터 선택될 수 있다. 광검출기(100)는 검출할 광 스펙트럼에 대응하는 밴드갭 에너지를 갖도록 우물층(134) 내의 반도체 컴포넌트를 조정함으로써, 임의의 스펙트럼의 빛을 검출할 수 있다. 표 1은 2-6족 반도체의 예를 그 밴드갭 에너지(eV), 옹스트롱(Å) 단위의 격자 상수(a-축) 및 결정 구조와 함께 나타내고 있다.
[표 1]
Figure 112011102266889-pct00001
위 표 1에 나타낸 바와 같이, 2-6족 반도체는 약 1.5eV부터 약 5.0eV까지 범위의 밴드갭 에너지를 갖는다. 예컨대, 우물층(134)은 미리 정해진 스펙트럼에 대응하는 밴드갭 에너지를 갖도록 표 1에 나열된 2-6족 반도체 중에서 컴포넌트가 선택되는 반도체 화합물을 포함할 수 있다. 육방정계(hexagonal) 결정 구조를 갖는 2-6족 반도체를 포함하는 화합물은 강한 결합 에너지(binding energy)를 가질 수 있으며, 이는 양자 효율을 개선하는데 유리하다. 나아가, 육방정계인 2-6족 반도체들은 높은 여기 레벨 하에서 입방체인(cubic) 2-6족 반도체들보다 암점(dark spot)의 형성에 대하여 저항성이 더 많은 것으로 알려져 있다. 이는 육방정계 구조가 저대칭(low-symmetry) 구조이기 때문이며, 이것은 장치에 있어서 결함의 전파를 억제한다. 예컨대, 장치에서 스택 결함(stack fault)이 발생한다고 가정한다. 장치가 대칭적인 구조인 경우, 스택 결함은 대칭적인 구조를 통해 쉽게 전파할 수 있다. 그러나, 육방정계 구조나 일부 비대칭적인 구조에서는 스택 결함이 전파하지 않고 특정 지점에서 멈출 수 있다. 장벽층(132, 136)은 전자나 정공과 같은 캐리어(carrier)가 우물층(134) 내에서 제한(confine)될 수 있도록 에너지 밴드를 갖도록 구성될 수 있다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134) 내에 전자를 제한하기 위하여 우물층(134)의 전도대(conduction band)보다 더 높은 전도대를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134) 내에 정공을 제한하기 위하여, 우물층(134)의 가전자대(valence band)보다 더 낮은 가전자대를 가질 수 있다.
일 실시형태에서, 우물층(134)은 CdZnS를 포함할 수 있고, 이는 CdS와 ZnS의 합금이다. CdS와 ZnS는 모두 다이렉트(direct) 밴드갭 반도체이며, 육방정계 결정 구조를 갖는다. CdxZn1 - xS의 밴드갭 에너지는 다음의 식 1에 의하여 나타내어질 수 있다.
[식 1]
Figure 112011102266889-pct00002
식 1에 따르면, x=0.7인 경우 CdxZn1-xS의 밴드갭 에너지 Eg는 2.853eV이며, 이는 435nm 파장(예컨대, 청색 스펙트럼)에 대응한다. 우물층(134)에서 얻어지는 CdxZn1-xS의 X는 청색 스펙트럼 검출에 대하여 약 0.5부터 1까지의 범위를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134)이 CdZnS를 포함하는 경우 ZnS, MgZnS 및 CdMgZnS 중 하나를 포함할 수 있다.
다른 실시형태에서, 우물층(134)은 CdZnO를 포함할 수 있고, 이는 CdO와 ZnO의 합금이다. CdO와 ZnO는 모두 다이렉트 밴드갭 반도체이다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134)이 CdZnO를 포함하는 경우 ZnO, MgZnO 및 CdMgZnO 중 하나를 포함할 수 있다.
우물층(134)은 수 나노미터의 두께를 가질 수 있다. 일부 실시형태에서, 우물층(134)의 두께는 약 10nm보다 작거나 약 3nm보다 작을 수 있다. 다른 실시형태에서, 우물층(134)의 두께는 약 1nm 내지 약 10nm 범위이거나, 약 2nm 내지 약 8nm 범위이거나, 약 3nm 내지 약 6nm 범위일 수 있다. 장벽층(132, 136)은 우물층(134)의 두께에 기초한 두께를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)의 두께는 우물층(134)의 경우와 비슷한 범위를 가질 수 있다. 다른 실시형태에서, 장벽층(132, 136)의 두께는 우물층(134)의 경우보다 약 2nm 이하만큼 더 클 수 있다.
양자 구조(130)는 수백 나노미터의 폭을 가질 수 있다. 일 실시형태에서, 양자 구조(130)의 폭은 약 10nm 내지 약 1000nm 범위이거나, 약 10nm 내지 약 500nm 범위이거나, 약 10nm 내지 약 100nm 범위일 수 있다.
다른 실시형태에서, 우물층(134)과 장벽층(132, 136) 내에 포함되는 2-6족 반도체는 서로 다른 격자 상수를 가질 수 있다. 강한 압전 효과(piezoelectric effect)나 자연 발생 분극(spontaneous polarization)을 나타내는 2-6족 반도체를 포함한 장벽층(132, 136) 및 우물층(134)의 격자 상수에서의 차이는 우물층(134) 내에 변형(strain) 및/또는 전기적 (분극) 필드를 유발할 수 있다. 우물층(134)에서의 변형 및/또는 전기장은 광검출기(100)에서의 양자 효율을 전체적으로 감퇴시킬 수 있다. 양자 구조(130)는 우물층(134)에서 변형이나 전기장을 감소시키도록 더 구성될 수 있다. 일 실시형태에서, 양자 구조(130)는 우물층(134)과 적어도 하나의 장벽층(132, 136) 간에 위치하는 추가적인 장벽층을 더 포함할 수 있다. 추가적인 장벽층은 우물층(134)과 동일한 물질(혹은 반도체)을 포함할 수 있다. 추가적인 장벽층에서, 물질의 구성은 적당한 에너지 밴드를 갖도록 조정 가능하다. 일 실시형태의 경우, 양자 구조(130)는 다수의 우물층과 다수의 장벽층을 포함하는 초격자 다층(superlattice multilayer)을 갖도록 구성될 수 있다. 초격자 다층에 있어서, 각 층은 약 1.5nm 이하의 두께를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)은 MgCdZnS, MgCdZnO와 같은 4요소(quaternary) 반도체 화합물 또는 2-6족 반도체 중에서 선택되는 4개의 요소의 임의의 화합물을 포함할 수 있다. 4요소 반도체 화합물의 구성은 우물층(134)에서 변형이나 전기장을 줄이도록 조정 가능하다.
금속층(150)은 표면 플라즈몬 도파관(surface plasmon waveguide)으로서 기능하여 양자 구조(130) 내에 전기적 및/또는 광학적 필드를 집중시킬 수 있다. 일 실시형태에서, 금속층(150)은 양자 구조(130)의 유전율(permittivity)보다 더 큰 유전율을 갖는 금속 물질을 포함할 수 있다. 양자 구조(130)와 금속층(150)에 형성된 전기장의 관계는 식 2에 의하여 나타내어질 수 있다.
[식 2]
Figure 112011102266889-pct00003
여기서 Dx는 x축에 따른 전기 변위장(electric displacement field)이고, Ex는 x축에 따른 전기장 세기(intensity)이며, ε는 유전율이다.
식 2에 따르면, 양자 구조(130)에 대한 금속층(150)의 유전율 비는 1보다 더 크다. 따라서, 강한 전기적 필드 및/또는 광학적 필드가 양자 구조(130)에 형성될 수 있다. 양자층(130)에 대한 금속층(150)의 유전율 비는 청색 스펙트럼의 파장과 같이 결정된 스펙트럼에 대하여 약 2 내지 약 100의 범위를 가질 수 있다. 일 실시형태에서, 금속층(150)에 포함된 금속 물질의 타입은 금속의 유전율이 광자의 주파수에 따라 달라지기 때문에 도파관 내에 제한될 타겟 광자의 주파수에 의존할 수 있다. 일 실시형태에서, 금속층(150)은 청색 스펙트럼 검출에 적합한 유전율을 갖는 금속 물질을 포함할 수 있다. 예컨대, 금속층(150)은 Ag, Al, Au, Ni, Ti 혹은 임의의 다른 금속 중 하나 또는 그 화합물을 포함할 수 있다.
도 2는 도 1에 나타낸 광검출기(100)의 상면도 및 그 내부에 형성된 전기적/광학적 필드를 나타내는 그래프를 보여준다. 기호 E, X, WQ는 대응하는 영역에 형성된 전기적 및/또는 광학적 필드, 광검출기(100)의 폭에 따른 방향 및 양자 구조(130)의 폭을 각각 나타낸다. 동일한 참조 번호는 동일한 요소를 나타낸다. 도 2에 나타낸 바와 같이, 전기적 및/또는 광학적 필드는 금속층(150)과 양자 구조(130)의 유전율 비가 1보다 크기 때문에 양자 구조(130) 상에 집중된다. 따라서, 종래의 유전체 도파관과는 달리, 전기적/광학적 필드는, 양자 구조(130)의 폭 WQ가 예컨대 수백 혹은 수십 나노미터 아래로까지 감소하더라도 도파관(금속층(150))까지 확산되지 않을 수 있다. 그러므로, 광검출기(100)가 검출될 광자의 파장보다 더 작게 되더라도 검출 효율이 감소하지 않을 수 있다.
금속층(150)은 수 나노미터, 수십 나노미터 혹은 수백 나노미터의 폭을 가질 수 있다. 일 실시형태에서, 금속층(150)의 폭은 약 10nm 내지 약 1000nm, 약 10nm 내지 약 500nm 혹은 약 10nm 내지 약 100nm의 범위일 수 있다.
도 1을 다시 참조하면, 기판(110)은 광검출기(100)를 제조하는 공정에 있어서 그 위에 다른 층들(즉, 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140))의 성장에 적합한 반도체 기판을 포함할 수 있다. 일 실시형태에서, 기판(110)은 양자 구조(130)가 2-6족 반도체를 포함할 때 사파이어를 포함할 수 있다. 다른 실시형태에서, 기판(110)은 양자 구조(130)가 2-6족 반도체를 포함할 때 GaAs(111) 혹은 GaAs(001)를 포함할 수 있다. 2-6족 반도체는 GaAs가 (111) 혹은 (001) 방향을 따라 6각형과 유사한 평면을 제공하기 때문에 GaAs(111)나 GaAs(001) 기판 상에서 성장할 수 있다. GaAs가 사파이어보다 더 싸기 때문에, 설계자는 예컨대 비용 한계로 인해 기판(110)에 대하여 GaAs나 사파이어를 선택할 수 있다.
제 1 도핑층(120)은 n형 반도체 물질을 포함할 수 있다. 제 1 도핑층(120)을 형성하기 위하여, ZnS나 ZnO와 같은 진성층(intrinsic layer)이 기판(110) 상에서 성장할 수 있다. 이후 그 진성층은 Si, Ge, Sn 혹은 Te와 같은 n형 불순물로 도핑될 수 있다. 제 1 도핑층(120)은 양자 구조(130)에 전자와 같은 캐리어를 제공할 수 있으며, 제 1 전극(160)과의 저항 접촉(ohmic contact)을 용이하게 할 수 있다. 일 실시형태에서, 제 1 도핑층(120)은 도 1에 도시된 바와 같이 고도 도핑층(highly doped layer)(122)과 정규 도핑층(normally doped layer)(124)을 포함하는 2 이상의 도핑층을 가질 수 있다. 정규 도핑층(124)이 양자 구조(130)에서의 양자 효율을 강화시키기 위하여 양호한 결정 특성을 제공할 수 있는 한편, 고도 도핑층(122)은 더 많은 캐리어와 양호한 저항 특성을 제공할 수 있다. 예컨대, 고도 도핑층(122)은 약 0.01ohm/cm 내지 약 0.1ohm/cm 범위의 비저항(resistivity)을 가질 수 있다. 정규 도핑층(124)은 예컨대 약 600ohm/cm보다 높은 비저항을 가질 수 있다. 제 2 도핑층(140)은 p형 반도체 물질을 포함할 수 있다. 제 2 도핑층(140)을 형성하기 위하여, ZnS와 같은 진성층이 양자 구조(130) 상에서 성장할 수 있다. 이후 그 진성층은 Zn, Mg, Ca 혹은 Be와 같은 p형 불순물로 도핑될 수 있다. 제 2 도핑층(140)은 양자 구조(130)에 정공과 같은 캐리어를 제공할 수 있으며, 제 2 전극(170)과의 저항 접촉을 용이하게 할 수 있다. 일 실시형태에서, 제 2 도핑층(140)은 약 600ohm/cm보다 높은 비저항을 가질 수 있다. 제 1 및 제 2 도핑층(120, 140)의 타입은 바뀔 수 있으며, 제한적이지는 않지만 예를 들면 제 1 도핑층(120)이 p형 불순물로 도핑될 수 있고, 제 2 도핑층(140)이 n형 불순물로 도핑될 수 있다. 다른 실시형태에서, 제 1 도핑층(120)은 n형 불순물로 도핑될 수 있고, 제 2 도핑층(140)은 p형 불순물로 도핑될 수 있다.
광검출기(100)의 층(120, 132, 134, 136, 140)은 MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition) 혹은 적절한 다수의 기타 성장 기법을 포함하는 방법들 중 임의의 것을 이용하여 성장 가능하지만, 여기에 제한되는 것은 아니다.
일 실시형태에서, 제 1 전극(160)은 Ti/Al의 라미네이트형 구조를 가질 수 있다. 도 1이 제 2 도핑층(140)과 양자 구조(130)의 일부가 제거되어 그 위에 제 1 전극(160)을 형성하도록 제 1 도핑층(120)의 일부를 노출한 일 실시형태를 도시하고 있으나, 다양한 다른 실시형태가 가능하다. 예컨대, 기판(110)이 제거될 수 있고, 제 1 전극(160)은 제 1 도핑층(120) 아래에 형성될 수 있다.
일 실시형태에서, 제 2 전극(170)은 Ni/Au 혹은 Ag/Au의 라미네이트형 구조를 가질 수 있다. 다른 실시형태에서, 제 2 전극(170)은 광자나 기타의 빛이 제 2 전극(170)을 통과할 수 있도록 ITO(indium tin oxide)와 같은 투명 금속을 포함할 수 있다.
도 3은 광검출기를 제조하기 위한 프로세스의 예시적인 실시형태에 대한 순서도이다. 예컨대, 도 3에 도시된 프로세스는 도 1에 나타낸 바와 같은 광검출기(100)를 제조할 수 있다. 블록 S110에서 시작하여, 기판, 예컨대 기판(110)이 제공된다. 블록 S120에서, 제 1 도핑층, 양자 구조 및 제 2 도핑층이 기판 상에 형성된다. 일부 실시형태에서 이는 순차적으로 수행된다. 예컨대, 도 4A를 참조하면, 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140)이 기판(110) 상에서 순차적으로 형성될 수 있다. 도 4A에 나타낸 바와 같이, 양자 구조(130)는 제 1 장벽층(132), 제 1 장벽층(132) 상에 형성된 우물층(134) 및 우물층(134) 상에 형성된 제 2 장벽층(136)을 포함할 수 있다. 층(120, 132, 134, 136, 140)은 다음의 MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition) 혹은 적절한 다수의 다른 성장 기법을 포함하는 방법들 중 하나를 이용하여 성장 가능하지만, 여기에 제한되는 것은 아니다.
양자 구조(130)는 특정한 에너지 레벨을 갖는 광자(예컨대, 청색 스펙트럼의 빛)를 검출하도록 구성될 수 있다. 일 실시형태에서, 우물층(134)은 청색 스펙트럼에 대응하는 밴드갭 에너지를 갖는 반도체를 포함할 수 있다. 예컨대, 우물층(134) 내의 반도체는 약 435nm의 파장에 대응하는 약 2.853eV의 밴드갭 에너지를 가질 수 있다. 예를 들면, 우물층(134)에 포함된 반도체 물질은 제한적이지는 않지만 다음의 CdSe, CdS, ZnS, MgSe, MgS, ZnO, MgO, CdO, BeO, CdS, CdSe 혹은 그 화합물(compound)을 포함하는 2-6족 반도체들 중 하나로부터 선택될 수 있다. 우물층(134) 내의 반도체 물질(혹은 화합물)은 광검출기(100)에 의해 검출될 스펙트럼에 대응하는 밴드갭 에너지를 갖도록 선택 가능하다. 장벽층(132, 136)은 전자나 정공과 같은 캐리어가 우물층(134) 내에 제한될 수 있도록 에너지 밴드를 가지도록 구성될 수 있다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134) 내에 전자를 제한하기 위하여 우물층(134)의 전도대보다 더 높은 전도대를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)은 우물층(134) 내에 정공을 제한하기 위하여, 우물층(134)의 가전자대보다 더 낮은 가전자대를 가질 수 있다. 예컨대, 우물층(134)은 CdZnS를 포함할 수 있고, 이는 CdS와 ZnS의 합금이다. CdS와 ZnS는 모두 다이렉트 밴드갭 반도체이며, 육방정계 결정 구조를 가지고, 이는 우물층(134)에 적합하다. 예컨대, 우물층(134)은 CdZnO를 포함할 수 있고, 이는 CdO와 ZnO의 합금이다. CdO와 ZnO는 모두 다이렉트 밴드갭 반도체이고, 이는 우물층(134)에 적합하다.
우물층(134)은 수 나노미터의 두께를 가질 수 있다. 일부 실시형태에서, 우물층(134)의 두께는 약 10nm보다 작거나 약 3nm보다 작을 수 있다. 일 실시형태에서, 우물층(134)의 두께는 약 1nm 내지 약 10nm 범위이거나, 약 2nm 내지 약 8nm 범위이거나, 약 3nm 내지 약 6nm 범위일 수 있다. 장벽층(132, 136)은 우물층(134)의 두께에 기초한 두께를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)의 두께는 우물층(134)의 경우와 비슷한 범위를 가질 수 있다. 일 실시형태에서, 장벽층(132, 136)의 두께는 우물층(134)의 경우보다 약 2nm 이하만큼 더 클 수 있다.
기판(110)은 그 위에 다른 층들(즉, 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140))의 성장에 적합한 반도체 기판을 포함할 수 있다. 일 실시형태에서, 기판(110)은 양자 구조(130)가 2-6족 반도체를 포함할 때 사파이어를 포함할 수 있다. 다른 실시형태에서, 기판(110)은 양자 구조(130)가 2-6족 반도체를 포함할 때 GaAs(111) 혹은 GaAs(001)를 포함할 수 있다. 2-6족 반도체는 GaAs가 (111) 혹은 (001) 방향을 따라 6각형과 유사한 플레이트(plate)를 제공하기 때문에 GaAs(111)나 GaAs(001) 기판 상에서 성장할 수 있다. GaAs가 사파이어보다 더 싸기 때문에, 설계자는 비용에 따라 기판(110)에 대하여 GaAs나 사파이어를 선택할 수 있다.
제 1 도핑층(120)은 n형 반도체 물질을 포함할 수 있다. 제 1 도핑층(120)을 형성하기 위하여, ZnS와 같은 진성층이 기판(110) 상에서 성장할 수 있다. 이후 그 진성층은 Si, Ge, Sn 혹은 Te와 같은 n형 불순물로 도핑될 수 있다. 제 1 도핑층(120)은 양자 구조(130)에 전자와 같은 캐리어를 제공할 수 있으며, 제 1 전극(160)과의 저항 접촉을 용이하게 할 수 있다. 일 실시형태에서, 제 1 도핑층(120)은 도 4A에 도시된 바와 같이 고도 도핑층(122)과 정규 도핑층(124)을 포함하는 2 이상의 도핑층을 가질 수 있다. 정규 도핑층(124)이 양자 구조(130)에서의 양자 효율을 강화시키기 위하여 양호한 결정 특성을 제공할 수 있는 한편, 고도 도핑층(122)은 더 많은 캐리어와 양호한 저항 특성을 제공할 수 있다. 예를 들어, 고도 도핑층(122)은 약 0.01ohm/cm 내지 약 0.1ohm/cm 범위의 비저항을 가질 수 있다. 다른 예에서, 정규 도핑층(124)은 약 600ohm/cm보다 높은 비저항을 가질 수 있다. 제 2 도핑층(140)은 p형 반도체 물질을 포함할 수 있다. 제 2 도핑층(140)을 형성하기 위하여, ZnS와 같은 진성층이 양자 구조(130) 상에서 성장할 수 있다. 이후 그 진성층은 Zn, Mg, Ca 혹은 Be와 같은 p형 불순물로 도핑될 수 있다. 제 2 도핑층(140)은 양자 구조(130)에 정공과 같은 캐리어를 제공할 수 있으며, 제 2 전극(170)과의 저항 접촉을 용이하게 할 수 있다. 일 실시형태에서, 제 2 도핑층(140)은 약 600ohm/cm보다 높은 비저항을 가질 수 있다. 제 1 및 제 2 도핑층(120, 140)의 도핑 타입은 바뀔 수 있다. 제한적이지는 않지만 예를 들면 제 1 도핑층(120)이 p형 불순물로 도핑될 수 있고, 반면에 제 2 도핑층(140)이 n형 불순물로 도핑될 수 있다.
다시 도 3을 참조하면, 블록 S130에서 라미네이트층은 하나의 광검출기, 예컨대 도 1에 나타낸 바와 같은 광검출기(100)의 크기로 다이싱(diced)된다. 블록 S130은 선택적이며, 만약 층들이 광검출기의 크기에 부합하도록 형성된다면 생략 가능하다.
블록 S140에서는 양자 구조와 제 2 도핑층의 일부가 제거된다. 예컨대, 도 4B를 참조하면, 양자 구조(130)와 제 2 도핑층(140)의 일부가 제거되어 폭 WQ를 갖는 구조가 남겨질 수 있다. 일 실시형태에서, 층(130, 140) 중 적어도 하나의 일부가 드라이 에칭에 의해 제거될 수 있다. 일 실시형태에서, 제 2 도핑층(140)과 양자 구조(130)의 미리 정해진 폭 WQ는 수백 나노미터일 수 있다. 예를 들면, 폭 WQ는 약 10nm 내지 약 1000nm, 약 10nm 내지 약 500nm 혹은 약 10nm 내지 약 100nm 범위일 수 있다.
블록 S150에서, 형성된 양자 구조에 인접하여 제 1 및 제 2 도핑층 상에 금속층이 형성된다. 예컨대, 도 4C를 참조하면, 금속층(150')은 제 1 도핑층(120), 양자 구조(130) 및 제 2 도핑층(140)을 커버하도록 형성될 수 있다. 일 실시형태에서, 금속층(150')은 스퍼터링(sputtering)이나 진공 증착에 의하여 형성될 수 있다. 다른 실시형태에서, 금속층(150')은 양자 구조(130)의 유전율보다 큰 유전율을 갖는 임의의 타입의 금속 물질을 포함할 수 있다. 양자층(130)에 대한 금속층(150)의 유전율 비는 약 2 내지 약 100의 범위일 수 있으며, 이는 결정된 스펙트럼을 검출하는데 적합하다. 일 실시형태에서, 금속층(150)에 포함된 금속 물질은 금속의 유전율이 주파수에 따라 변하기 때문에 검출될 광자의 주파수에 의존할 수 있다. 일 실시형태에서, 금속층(150)은 청색 스펙트럼 검출에 적합한 유전율을 갖는 금속을 포함할 수 있다. 예컨대, 금속층(150)은 Ag, Al, Au, Ni, Ti 혹은 임의의 기타 금속 중 하나 또는 그 화합물을 포함할 수 있다.
블록 S160에서, 금속층이 연마(polished)된다. 예컨대, 도 4D를 참조하면, 도 4C에 도시된 금속층(150')은 그 표면이 제 2 도핑층(140)과 실질적으로 평평하여 금속층(150)을 형성할 수 있도록 연마될 수 있다. 일 실시형태에서, 연마(polishing)는 기계적으로 혹은 화학적으로 수행 가능하다.
블록 S170에서, 제 1 도핑층과 금속층의 일부가 제거된다. 예컨대, 도 4E를 참조하면, 금속층(150) 및 제 1 도핑층(120)의 일부를 제거하여 제 1 도핑층(120)의 일부를 노출시키고 폭 WM을 갖는 금속층(150)을 남길 수 있다. 일 실시형태에서, 제 1 도핑층(120)의 고도 도핑층(122) 중 일부를 제거하여 제 1 도핑층(120)의 정규 도핑층(124) 중 일부를 노출시킬 수 있다. 다른 실시형태에서, 고도 도핑층(122)의 일부는 도 4E에 나타낸 바와 같이 그 남은 부분을 노출시키도록 제거 가능하다. 다른 실시형태에서, 정규 도핑층(124)의 일부를 제거하여 그 남은 부분을 노출시킬 수 있다. 금속층(150)은 수 나노미터, 수십 나노미터 혹은 수백 나노미터의 폭 WM을 가질 수 있다. 일 실시형태에서, 금속층(150)의 폭 WM은 약 10nm 내지 약 1000nm, 약 10nm 내지 약 500nm 혹은 약 10nm 내지 약 100nm의 범위일 수 있다. 금속층(150)은 플라즈몬 도파관으로서 기능하여 양자 구조(130)에 전기적 및/또는 광학적 필드를 집중시킬 수 있다.
블록 S180에서, 제 1 전극과 제 2 전극이 제 1 도핑층의 노출된 부분 위와 제 2 도핑층 위에 각각 형성된다. 예컨대, 도 1을 참조하면 제 1 전극(160)과 제 2 전극(170)은 제 1 도핑층(120)의 노출된 부분 위와 제 2 도핑층(140) 위에 각각 형성 가능하다. 일 실시형태에서, 제 1 전극은 Ti/Al의 라미네이트형 구조를 가질 수 있다. 다른 실시형태에서, 제 2 전극은 Ni/Au 혹은 Ag/Au의 라미네이트형 구조를 가질 수 있다. 다른 실시형태에서, 제 2 전극은 광자나 다른 빛이 제 2 전극을 통과할 수 있도록 하는 ITO(indium tin oxide)와 같은 투명한 금속을 포함할 수 있다.
당업자라면, 여기에 개시된 이러한 그리고 다른 프로세스와 방법들에 있어서 그러한 프로세스와 방법들에서 수행되는 기능들이 상이한 순서로 구현 가능하다는 점을 이해할 것이다. 나아가, 서술한 스텝과 동작들은 단지 예시로서 제공되는 것이며, 그러한 스텝과 동작들의 일부는 개시된 실시형태의 본질을 벗어나지 않으면서도, 선택적이거나, 더 적은 스텝과 동작들로 결합되거나, 혹은 부가적인 스텝과 동작들로 확장 가능하다.
도 5는 광검출기(200)의 다른 예시적인 실시형태를 나타낸다. 도시된 바와 같이, 광검출기(200)는 기판(210), 기판(210) 위에 위치하는 제 1 도핑층(220), 제 1 도핑층(220) 위에 위치하는 양자 구조(230) 및 양자 구조(230) 위에 위치하는 제 2 도핑층(240)을 갖는 라미네이트형 구조를 포함할 수 있다. 일부 실시형태에서, 기판(210), 제 1 도핑층(220), 양자 구조(230) 및 제 2 도핑층(240)은 순차적으로 적층된다. 양자 구조(230)는 제 1 장벽층(232), 제 2 장벽층(236) 및 제 1 장벽층(232)과 제 2 장벽층(236) 사이에 끼워진 우물층(234)을 포함할 수 있다. 광검출기(200)는 양자 구조(230) 위에 금속층(250)을 더 포함할 수 있다. 금속층(250)의 폭 WM은 양자 구조(230)의 폭 WQ보다 작을 수 있다. 일 실시형태에서, 금속층(250)은 도 2에 나타낸 바와 같이 제 2 도핑층(240) 상에서 형성될 수 있다. 다른 실시형태에서, 2 이상의 금속층(250)이 제 2 도핑층(240) 상에 배치되어 그레이팅(grating)을 형성할 수 있다. 도 5에 나타낸 바와 같이, 제 1 도핑층(220)은 고도 도핑층(222)과 정규 도핑층(224)을 포함할 수 있다.
도 5에 도시하지는 않았지만, 일부 실시형태의 경우, 광검출기(200)가 외부 전원으로부터 소정의 전압을 수신할 수 있도록 광검출기(200)는 제 1 도핑층(220) 상의 제 1 전극과 제 2 도핑층(240) 상의 제 2 전극을 더 포함할 수 있다. 비록 도 5에서 양자 구조(230)가 단 하나의 우물층(234)을 포함하는 것으로 도시되어 있지만, 다른 실시형태에서 양자 구조(230)는 다수의 우물층을 포함할 수 있다. 제한적이지는 않지만, 예컨대 양자 구조(230)는 우물층 위와 아래에 장벽층들을 갖는 2 이상의 우물층을 포함하는 다수의 우물 구조를 가질 수 있으며, 혹은 하나가 다른 하나 위에 적층되거나 서로 측면으로 옆이거나 그 다른 조합인 다수의 양자 구조가 존재할 수 있다.
일 실시형태에서, 층(210, 222, 224, 232, 234, 236, 240, 250)은 도 1에 도시된 바와 같은 층(110, 122, 124, 132, 134, 136, 140, 150)에 유사한 물질을 각각 포함할 수 있다. 일 실시형태에서, 우물층(234)은 청색 스펙트럼에 대응하는 밴드갭 에너지를 갖는 반도체를 포함할 수 있다. 예컨대, 우물층(234) 내의 반도체는 약 435nm의 파장에 대응하는 약 2.853eV의 밴드갭 에너지를 가질 수 있다. 일 실시형태에서, 우물층(234) 내에 포함된 반도체 물질은 CdSe, CdS, ZnS, MgSe, MgS, ZnO, MgO, CdO, BeO, CdS, CdSe과 같은 2-6족 반도체들 중 하나 또는 그 화합물로부터 선택될 수 있다.
다른 실시형태에서, 양자 구조(230)의 폭 WQ는 수백 나노미터일 수 있다. 예컨대, 폭 WQ는 약 10nm 내지 약 1000nm, 약 10nm 내지 약 500nm 혹은 약 10nm 내지 약 100nm의 범위일 수 있다. 다른 실시형태에서, 금속층(250)의 폭 WM은 수십 나노미터일 수 있다. 예컨대, 폭 WM은 약 1nm 내지 약 100nm, 약 2nm 내지 약 50nm 혹은 약 5nm 내지 약 10nm 범위일 수 있다. 금속층(250)의 폭 WM 또는 개수는 공정 복잡도 및 비용 한계에 따라 결정될 수 있다.
일 실시형태에서, 층(210, 220, 230, 240)은 각각 도 1에 나타낸 층(110, 120, 130, 140)과 비슷한 두께를 가질 수 있다. 다른 실시형태에서, 층(210, 220, 230, 240)은 각각 도 1에 나타낸 층(110, 120, 130, 140)과 유사한 방식으로 형성될 수 있다.
도 6은 도 5에 도시한 광검출기(200)에 형성된 전기적/광학적 필드의 그래프이다. E축은 광검출기(200)에 형성된 전기적/광학적 필드를 나타내고, X축은 광검출기 상에서의 위치를 나타내며, WM은 금속층(250)의 폭이다. 도 6에 나타낸 바와 같이, 금속층(250)과 양자 구조(230)의 유전율 비가 1보다 크기 때문에, 전기적 및/또는 광학적 필드는 양자 구조(230) 내부에 집중된다. 따라서, 종래의 유전체 도파관과는 달리, 양자 구조(130)의 폭 WQ가 예컨대 수백 혹은 수십 나노미터 아래로까지 감소하더라도 전기적/광학적 필드가 도파관(금속층(250))까지 확산되지 않을 수 있다. 따라서, 비록 광검출기(200)가 검출될 광자의 파장보다 더 작아지지만, 검출 효율이 떨어지지 않을 수 있다.
도 7은 광검출기를 제조하기 위한 프로세스의 다른 예시적인 실시형태에 대한 순서도이다. 예컨대, 도 7에 도시된 프로세스를 이용하여 도 5에 나타낸 바와 같은 광검출기(200)를 제조할 수 있다. 블록 S210에서 시작하면, 기판(예컨대, 도 5에 나타낸 바와 같은 기판(210))이 제공된다. 블록 S220에서, 제 1 도핑층, 양자 구조 및 제 2 도핑층이 기판 상에 형성된다. 일부 실시형태에서 이는 순차적으로 수행된다. 예컨대, 도 5를 참조하면, 제 1 도핑층(220), 양자 구조(230) 및 제 2 도핑층(240)이 기판(210) 상에서 순차적으로 형성될 수 있다. 도 5에 나타낸 바와 같이, 양자 구조(230)는 제 1 장벽층(232), 제 1 장벽층(232) 상에 형성된 우물층(234) 및 우물층(234) 상에 형성된 제 2 장벽층(236)을 포함할 수 있다. 도 5에 도시된 바와 같이, 제 1 도핑층(220)은 고도 도핑층(222) 및 정규 도핑층(224)을 포함할 수 있다. 층(222, 224, 232, 234, 236, 240)은 MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition) 혹은 적절한 다수의 다른 성장 기법을 포함하는 방법들 중 임의의 것에 의해서 성장 가능하지만, 여기에 제한되는 것은 아니다. 층(222, 224, 232, 234, 236, 240)은 각각 도 1에 도시된 바와 같은 층(122, 124, 132, 134, 136, 140)과 유사한 물질을 포함할 수 있다.
블록 S230에서 라미네이트층은 하나의 광검출기, 예컨대 도 5에 나타낸 바와 같은 광검출기(200)의 크기로 다이싱된다. 블록 S230은 선택적인 것이며, 만약 층들이 광검출기의 크기에 부합하도록 형성된다면 생략 가능하다.
블록 S240에서는 제 1 도핑층, 양자 구조 및 제 2 도핑층의 일부가 제거되어 제 1 도핑층의 일부를 노출시킨다. 예컨대, 도 5를 참조하면, 제 1 도핑층(220), 양자 구조(230) 및 제 2 도핑층(240)의 일부가 제거되어 폭 WQ를 갖는 구조가 남겨질 수 있다. 일 실시형태에서, 남아 있는 제 2 도핑층, 양자 구조 및 제 1 도핑층의 폭 WQ가 수백 나노미터일 수 있다. 예컨대, 폭 WQ는 약 10nm 내지 약 1000nm, 약 10nm 내지 약 500nm 혹은 약 10nm 내지 약 100nm 범위일 수 있다. 블록 S250에서, 제 1 전극과 제 2 전극은 제 1 도핑층과 제 2 도핑층 상에 각각 형성된다. 일부 실시형태에서, 블록 S250은 나중에 수행될 수 있다.
블록 S260에서, 금속층이 제 2 도핑층 상에 형성된다. 예컨대, 도 5를 참조하면, 금속층(250)은 제 2 도핑층(240) 상에 형성될 수 있다. 일 실시형태에서, 금속층(250)은 도 1에 나타낸 금속층(150)과 비슷한 물질을 포함할 수 있다. 블록 S270에서, 금속층은 예컨대 도 5에 나타낸 금속층(250)과 같은 그레이팅 구조를 형성하도록 패터닝된다. 일 실시형태에서, 금속층의 폭 WM은 수십 나노미터일 수 있다. 예컨대, 폭 WM은 약 1nm 내지 약 100nm, 약 2nm 내지 약 50nm 혹은 약 5nm 내지 약 10nm 범위일 수 있다. 금속층의 폭 WM이나 개수는 공정 복잡도와 비용 한계에 따라 결정될 수 있다.
본 동작들의 순서는 설계 옵션에 따라 달라질 수 있다. 예컨대, 블록 S260과 S270은 블록 S240과 S250 이전에 수행될 수 있다.
본 개시는 본 출원에서 설명한 특정한 실시형태들에 관하여 제한되어서는 안되며, 이는 다양한 측면들의 예시로서 의도된 것이다. 당업자에게 명백한 바와 같이, 그 사상과 범위를 벗어나지 않으면서 다수의 개조 및 변경이 이루어질 수 있다. 여기에서 열거한 것들에 부가하여, 본 개시 범위 내의 기능적으로 등가인 방법과 장치는 앞서 언급한 설명들로부터 당업자에게 명백할 것이다. 그와 같은 개조 및 변경은 첨부된 청구항의 범위 내에 속하는 것으로 의도된 것이다. 본 개시는 그러한 청구항에 부여된 것에 대한 모든 범위의 등가물과 함께, 첨부된 청구항의 항목들에 의해서만 제한되어야 한다. 본 개시는 특정한 방법, 시약, 화합물 조성이나 생물학적 시스템에 제한되지 않는 것으로 이해되어야 하며, 이는 물론 변할 수 있다. 또한, 여기에 사용된 용어는 특정한 실시형태를 설명하기 위한 목적일 뿐이고 제한하려는 의도가 아니라는 점을 이해하여야 한다.
여기서 사실상 모든 복수 및/또는 단수적 용어의 사용에 관하여, 당업자라면 문맥 및/또는 응용예에 적절한 바와 같이 복수를 단수로 및/또는 단수를 복수로 해석할 수 있다. 다양한 단수/복수의 치환은 명확성을 위하여 여기에 명확하게 제시될 수 있다.
당업자라면 전체적으로 여기에, 그리고 특히 첨부된 청구항(예컨대, 첨부된 청구항의 본문)에서 사용된 용어가 일반적으로 "개방형" 용어로서 의도된 것(예를 들면, "포함하는"이라는 용어는 "포함하되 제한되지는 않는"으로 해석되어야 하고, "가지는"이라는 용어는 "적어도 가지는"으로 해석되어야 하며, "포함한다"는 용어는 "포함하지만 제한되지는 않는다"로 해석되어야 하는 것 등)임을 이해할 것이다. 나아가 당업자는 만약 특정한 수의 도입된 청구항 기재사항이 의도된 것이라면 그러한 의도는 해당 청구항에서 명시적으로 기재되어 있을 것이며, 그와 같은 기재가 부재하는 경우에는 그러한 의도가 없다는 점을 이해할 것이다. 이해를 돕기 위한 예를 들면, 이하의 첨부된 청구항은 청구항 기재사항을 도입하기 위하여 "적어도 하나의" 및 "하나 이상의"이라는 도입 어구의 용법을 포함할 수 있다. 그러나, 동일한 청구항이 "하나 이상의"이나 "적어도 하나의"라는 도입 어구 및 "a"나 "an"과 같은 부정관사를 포함하는 경우에도, 그러한 어구의 용법은 부정관사 "a"나 "an"에 의한 청구항 기재사항의 도입이 그와 같이 도입된 청구항 기재사항을 포함하는 어떤 특정한 청구항이라도 그러한 단 하나의 기재사항만을 포함하는 실시형태로 제한한다는 의미로 해석되어서는 안되며(예컨대, "a" 및/또는 "an"은 "적어도 하나의" 혹은 "하나 이상의"를 의미하는 것으로 해석되어야 함); 청구항 기재사항을 도입하기 위하여 사용된 정관사의 용법에 대해서도 마찬가지로 적용된다. 또한, 특정한 수의 도입된 청구항 기재사항이 명시적으로 기재되어 있다고 하더라도, 당업자라면 그러한 기재가 적어도 그 기재된 수를 의미하는 것으로 해석되어야 함을 인지할 것이다(예컨대, 다른 수식어가 없는 "2개의 기재사항"의 비수식 기재는 적어도 2개의 기재사항이나 2 이상의 기재사항을 의미함). 나아가, "A, B 및 C 중 적어도 하나 등"에 유사한 관례가 사용되는 경우에, 일반적으로 그와 같은 구조는 당업자라면 그러한 관례를 이해할 것이라는 의미에서 의도된 것이다(예컨대, "A, B 및 C 중 적어도 하나를 가지는 시스템"은 단독으로 A를, 단독으로 B를, 단독으로 C를, A와 B를 함께, A와 C를 함께, B와 C를 함께 및/또는 A, B와 C를 함께 가지는 시스템들을 포함할 것이지만 여기에 한정되지는 않는 것 등). "A, B 혹은 C 중 적어도 하나 등"에 유사한 관례가 사용되는 경우, 일반적으로 그와 같은 구조는 당업자라면 그러한 관례를 이해할 것이라는 의미에서 의도된 것이다(예컨대, "A, B 혹은 C 중 적어도 하나를 가지는 시스템"은 단독으로 A를, 단독으로 B를, 단독으로 C를, A와 B를 함께, A와 C를 함께, B와 C를 함께 및/또는 A, B와 C를 함께 가지는 시스템들을 포함할 것이지만 여기에 한정되지는 않는 것 등). 나아가 당업자라면, 사실상 상세한 설명, 청구항 혹은 도면 중 어디에든 2 이상의 선택적인 용어를 제시하는 모든 선언적인 단어 및/또는 어구가 그 용어들 중 하나, 그 용어들 중 어느 하나 혹은 그 용어들 양자를 포함할 가능성을 고려하도록 이해되어야 한다는 점을 이해할 것이다. 예컨대, "A 혹은 B"라는 어구는 "A" 혹은 "B" 혹은 "A 및 B"의 가능성들을 포함하도록 이해될 것이다.
또한, 본 개시의 특징이나 측면들이 마쿠쉬(Markush) 그룹의 항목들로 기술되어 있는 경우, 당업자라면 또한 이로써 그 개시내용이 해당 마쿠쉬 그룹의 모든 개별적인 멤버나 멤버들의 하위 그룹의 항목들로 기술된 것으로 인지할 것이다.
또한, 당업자에 의하여 이해되는 바와 같이, 서술된 설명을 제공하는 측면에서처럼 어떠한 그리고 모든 목적을 위해서라도, 여기에 개시된 모든 범위는 어떠한 그리고 모든 가능한 하위 범위와 그 하위 범위들의 조합이라도 포괄한다. 어떤 나열된 범위라도 그 동일한 범위를 적어도 균등한 절반, 1/3, 1/4, 1/5, 1/10 등으로 분할될 수 있도록 충분히 기술하는 것으로 쉽게 인지될 수 있다. 제한적이지 않은 예로서, 여기에서 논의된 각 범위는 하위 1/3, 중위 1/3 및 상위 1/3 등으로 쉽게 나누어질 수 있다. 또한 당업자에 의해서 이해되는 바와 같이, "까지", "적어도" 등과 같은 모든 표현은 기재된 수를 포함하고, 전술한 바와 같은 하위 범위들로 뒤이어 분할될 수 있는 범위들을 나타낸다. 끝으로, 당업자에 의해 이해되는 바와 같이, 범위는 각각의 개별적인 멤버를 포함한다. 따라서, 예컨대 1 내지 3개 셀을 갖는 그룹은 1개, 2개 혹은 3개 셀을 갖는 그룹들을 지칭한다. 마찬가지로, 1 내지 5개 셀을 갖는 그룹은 1개, 2개, 3개, 4개 혹은 5개 셀을 갖는 그룹들을 지칭하는 식이다.
전술한 바로부터, 본 개시의 다양한 실시형태가 예시적인 목적으로 여기에 기술되었고, 다양한 변형이 본 개시의 사상과 범위를 벗어나지 않으면서 이루어질 수 있다는 점을 이해할 것이다. 따라서, 여기에 개시된 다양한 실시형태는 제한하려는 의도가 아니며, 진정한 범위와 사상은 이하의 청구범위에 의해 나타난다.

Claims (29)

  1. 제 1 장벽층(barrier layer); 상기 제 1 장벽층 상에 위치되는 우물층(well layer); 및 상기 우물층 상에 위치되는 제 2 장벽층을 포함하는 양자 구조(quantum structure); 및
    상기 양자 구조의 상기 제 1 장벽층, 상기 우물층 및 상기 제 2 장벽층에 인접하고 직접적으로 접촉하여 위치되는 금속층(metal layer)
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 양자 구조는 2-6족(Group II-VI) 반도체를 포함하는, 장치.
  3. 제2항에 있어서,
    상기 2-6족 반도체는 육방정계(hexagonal) 구조인, 장치.
  4. 제1항에 있어서,
    상기 우물층은 CdxZn1-xS를 포함하고, x는 0.5부터 1까지의 범위인, 장치.
  5. 제1항에 있어서,
    상기 제 1 장벽층 및 제 2 장벽층은 ZnS, MgZnS, MgCdZnS, ZnO, MgZnO 및 MgCdZnO로 필수적으로 이루어지는 그룹으로부터 선택된 반도체를 포함하는, 장치.
  6. 제1항에 있어서,
    상기 양자 구조는 100nm보다 작은 폭을 가지고, 상기 금속층은 100nm보다 작은 폭을 가지는, 장치.
  7. 제1항에 있어서,
    상기 금속층은 Ag, Al, Au, Ni 및 Ti로 필수적으로 이루어지는 그룹으로부터 선택된 금속 물질을 포함하는, 장치.
  8. 제1항에 있어서,
    상기 제 1 장벽층 아래에 위치되는 제 1 도핑층; 및
    상기 제 2 장벽층 상에 위치되는 제 2 도핑층
    을 더 포함하고,
    상기 금속층은 상기 제 1 도핑층 상에 위치되고, 상기 제 2 도핑층의 측면에 인접하여(laterally adjacent) 위치되는, 장치.
  9. 제8항에 있어서,
    상기 제 1 도핑층 아래에 위치되는 기판을 더 포함하는 장치.
  10. 제9항에 있어서,
    상기 기판은 GaAs를 포함하는, 장치.
  11. 제1항에 있어서,
    상기 금속층은 상기 양자 구조의 양측에 인접하여 위치되는(laterally adjacent), 장치.
  12. 제1항에 있어서,
    상기 우물층은 서브밴드(subband)들 상에 전자들을 가져, 상기 서브밴드들 간의 하나 이상의 전이들이 청색 스펙트럼(blue spectrum)을 갖는 광자에 대응하는, 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 1 장벽층을 형성하는 단계; 상기 제 1 장벽층 상에 우물층을 형성하는 단계; 및 상기 우물층 상에 제 2 장벽층을 형성하는 단계에 의하여 양자 구조를 형성하는 단계;
    상기 양자 구조가 미리 정해진 폭을 가질 때까지 상기 양자 구조의 일부를 제거하는 단계; 및
    상기 양자 구조의 상기 제 1 장벽층, 상기 우물층 및 상기 제 2 장벽층에 인접하고 직접적으로 접촉하여 금속층을 형성하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    제 1 도핑층을 형성하는 단계; 및
    상기 제 2 장벽층 상에 제 2 도핑층을 형성하는 단계
    를 더 포함하고,
    상기 제 1 장벽층을 형성하는 단계는, 상기 제 1 도핑층 상에 제 1 장벽층을 형성하는 단계를 포함하며,
    상기 양자 구조의 일부를 제거하는 단계는, 상기 제 2 도핑층이 상기 양자 구조와 동일한 폭을 갖도록, 상기 제 2 도핑층에 대응하는 상기 양자 구조의 일부를 제거하는 단계를 더 포함하고,
    상기 금속층을 형성하는 단계는, 상기 제 2 도핑층 및 상기 양자 구조의 측면에 인접하여 상기 제 1 도핑층 상에 금속층을 형성하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서,
    기판을 제공하는 단계를 더 포함하며,
    상기 제 1 도핑층을 형성하는 단계는, 상기 기판 상에 상기 제 1 도핑층을 형성하는 단계를 포함하는, 방법.
  19. 제16항에 있어서,
    상기 금속층을 형성하는 단계는, 상기 양자 구조의 양측에 인접하여 위치되는 금속층을 형성하는 단계를 포함하는, 방법.
  20. 제16항에 있어서,
    상기 우물층은 서브밴드들 상에 전자들을 가져 상기 서브밴드들 간 하나 이상의 전이들이 청색 스펙트럼을 갖는 광자에 대응하는, 방법.
  21. 제16항에 있어서,
    상기 금속층은 상기 양자 구조의 폭보다 작은 폭을 갖는, 방법.
  22. 제 1 장벽층; 상기 제 1 장벽층 상에 위치되는 우물층; 및 상기 우물층 상에 위치되는 제 2 장벽층을 포함하는 양자 구조; 및
    상기 양자 구조 내 전기적 및 광학적 필드(electrical and optical field)를 집중시키도록 구성된 표면 플라즈몬 도파관(surface plasmon waveguide)을 포함하고, 상기 제 1 장벽층, 상기 우물층 및 상기 제 2 장벽층의 측면에 인접하고 직접적으로 접촉하여 위치되는 금속층
    을 포함하는 장치.
  23. 제22항에 있어서,
    상기 양자 구조 상에 형성된 도핑층
    을 더 포함하고,
    상기 금속층은 상기 양자 구조 상의 상기 도핑층 상에 형성되는, 장치.
  24. 제22항에 있어서,
    상기 제 1 장벽층 아래에 위치된 제 1 도핑층; 및
    상기 제 2 장벽층 상에 위치된 제 2 도핑층
    을 더 포함하고,
    상기 금속층은 상기 제 1 도핑층 상에 위치되고 제 2 도핑층에 인접하는, 장치.
  25. 제22항에 있어서,
    상기 양자 구조는 2-6족(Group II-VI) 반도체를 포함하는, 장치.
  26. 제25항에 있어서,
    상기 2-6족 반도체는 육방정계(hexagonal) 구조인, 장치.
  27. 제22항에 있어서,
    상기 제 1 장벽층 및 제 2 장벽층은 ZnS, MgZnS, MgCdZnS, ZnO, MgZnO 및 MgCdZnO로 필수적으로 이루어지는 그룹으로부터 선택된 반도체를 포함하는, 장치.
  28. 제 1 장벽층; 상기 제 1 장벽층 상에 위치되는 우물층; 및 상기 우물층 상에 위치되는 제 2 장벽층을 포함하는 양자 구조;
    상기 양자 구조의 상기 제 1 장벽층, 상기 우물층 및 상기 제 2 장벽층의 양측에 인접하여 위치되고 직접적으로 접촉하여 위치되는 금속층;
    상기 제 1 장벽층 아래에 위치되는 제 1 도핑층;
    상기 제 2 장벽층 상에 위치되는 제 2 도핑층; 및
    상기 제 1 도핑층 아래에 위치되는 기판(substrate)
    을 포함하고,
    상기 금속층은 상기 제 1 도핑층 상에 위치되고, 상기 제 2 도핑층에 인접하는, 장치.
  29. 제28항에 있어서,
    상기 제 1 장벽층 및 제 2 장벽층은 ZnS, MgZnS, MgCdZnS, ZnO, MgZnO 및 MgCdZnO로 필수적으로 이루어지는 그룹으로부터 선택된 반도체를 포함하는, 장치.
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