KR101325373B1 - 반도체 소자 수납용 패키지 및 그것을 사용한 반도체 장치 - Google Patents

반도체 소자 수납용 패키지 및 그것을 사용한 반도체 장치 Download PDF

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Abstract

일 실시예에 따르면, 반도체 소자 수납용 패키지는, 상부 표면을 갖고, 상부 표면의 일부가 하측으로 오목한 오목부를 갖는 베이스 플레이트와, 베이스 플레이트의 상부 표면에 설치된 주위벽과, 주위벽의 상측에 설치되고, 베이스 플레이트 및 주위벽과 함께 반도체 소자 수납용 공간을 형성한 덮개와, 하단부를 갖고, 하단부가 베이스 플레이트의 오목부 이외의 상기 상부 표면보다 하측에 위치하는 상태에서, 오목부에 고정된 외부 접속용 피드스루 단자를 구비한다.

Description

반도체 소자 수납용 패키지 및 그것을 사용한 반도체 장치{PACKAGE FOR HOUSING SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR DEVICE USING THE SAME}
본 출원은 2010년 2월 3일에 출원한 선행하는 일본 특허 출원 제2010-022518호에 의한 우선권의 이익에 기초를 두고, 또한 그 이익을 주장하며, 그 내용 전체가 인용에 의해 본원에 포함된다.
여기에 기재된 실시예는, 반도체 소자 수납용 패키지 및 그것을 사용한 반도체 장치에 관한 것이다.
JP, P2004-288949A는, 반도체 소자와, 이 반도체 소자를 수납하는 패키지를 구비하는 반도체 장치를 개시하고 있다. 이 패키지는, 기체와, 기체의 상부 표면에 반도체 소자를 둘러싸는 상태로 설치되는 주위벽과, 주위벽의 상측에 설치되는 덮개를 갖는다. 기체, 주위벽 및 덮개가 반도체 소자를 수납하는 공간을 형성하고 있다. 반도체 소자 수납용 공간에는, 반도체 소자, 정합 회로가 배치된 내부 기판이 기체(base board)의 상부 표면에 고정되어 있다. 또한, 패키지의 주위벽에는 2개의 절결부가 형성되어 있다. 주위벽의 절결부에는, 내부 기판과 패키지의 외부에 설치되는 주변 전자 부품과 접속하기 위한 피드스루 단자가 고정되어 있다. 피드스루 단자와 내부 기판이 와이어 본딩 등의 배선에 의해 접속되어 있다. 또한 내부 기판과 반도체 소자가 와이어 본딩 등의 배선에 의해 접속되어 있다.
최근, 반도체 장치의 소형 경량화의 요구로부터, 반도체 소자 수납용 패키지의 두께 방향의 치수를 얇게 하는 것이 요망되고 있다. 그러나, 반도체 장치가 사용하는 전압, 주파수에 의해 피드스루 단자의 크기나 절연 저항값이 제약을 받아, 피드스루 단자의 두께 방향의 치수가 커지는 경우가 있다. 이 경우, JP, P2004-288949A에 기재된 반도체 소자 수납용 패키지에서는, 피드스루 단자의 두께 방향의 큰 치수로 인해 패키지의 박형화가 곤란하다.
또한, 반도체 장치에서는, 반도체 소자 및 내부 기판이 얇아지는 경향이 있다. 이로 인해, JP, P2004-288949A에 기재된 반도체 소자 수납용 패키지에서는, 피드스루 단자의 두께 방향의 치수가 큰 경우, 피드스루 단자와 내부 기판을 접속하는 배선이 피드스루 단자에 접속되는 위치와, 그 배선이 내부 기판에 접속되는 위치와의 사이에 고저차가 발생한다. 고저차는, 내부 기판과 피드스루 단자를 접속하는 배선이 길게 되어, 불필요한 인덕턴스(L)를 발생시킨다. 이에 의해, 내부 기판과 피드스루 단자 사이의 임피던스 정합이 무너져, 반도체 장치의 출력, 효율 등의 전기 특성이 저하된다.
도 1은 제1 실시예에 관한 반도체 장치를 사용한 전기 회로 장치의 구성을 도시하는 사시도.
도 2는 제1 실시예에 관한 반도체 장치를 도시하는 사시도.
도 3은 도 2의 I-I선을 따른 단면도.
도 4는 제1 실시예에 관한 반도체 장치의 반도체 소자 수납용 패키지의 베이스 플레이트를 층마다 분해한 상태를 도시하는 사시도.
도 5는 제1 실시예에 관한 반도체 소자의 반도체 소자 수납용 패키지의 주위벽을 도시하는 사시도.
도 6은 종래예에 관한 반도체 장치를 도시하는 단면도.
도 7은 제1 실시예의 제1 변형예에 관한 반도체 장치를 도시하는 단면도.
도 8은 제1 실시예의 제2 변형예에 관한 반도체 장치를 도시하는 단면도.
도 9는 제1 실시예의 제3 변형예에 관한 반도체 장치를 도시하는 단면도.
도 10은 제1 실시 형태의 제4 변형예에 관한 반도체 장치를 도시하는 단면도.
도 11은 제5 변형예에 관한 반도체 소자 수납용 패키지를 도시하는 분해 사시도.
도 12는 도 10의 Ⅱ-Ⅱ선을 따른 반도체 장치의 단면도.
도 13은 제6 변형예에 관한 반도체 장치를 도시하는 단면도.
실시예에 따르면, 반도체 소자 수납용 패키지는, 상부 표면을 갖고, 상부 표면의 일부가 하측으로 오목한 오목부를 갖는 베이스 플레이트와, 베이스 플레이트의 상부 표면에 설치된 주위벽과, 주위벽의 상측에 설치되고, 베이스 플레이트 및 주위벽과 함께 반도체 소자 수납용 공간을 형성하는 덮개와, 하단부를 갖고, 하단부가 오목부 이외의 베이스 플레이트의 상부 표면보다도 아래에 위치하도록 오목부에 고정된 피드스루 단자를 구비한다.
실시예에 따르면, 반도체 장치는, 상기 반도체 소자 수납용 패키지와, 반도체 소자 수납용 공간 내에서, 베이스 플레이트의 상부 표면에 배치된 내부 기판과, 반도체 소자 수납용 공간 내에서, 베이스 플레이트의 상부 표면에 배치된 반도체 소자와, 피드스루 단자와 내부 기판 사이를 접속하는 제1 배선과, 및 내부 기판과 반도체 소자 사이를 접속하는 제2 배선을 구비한다.
<제1 실시예>
제1 실시예를, 도 1 내지 도 5를 참조하여 설명한다.
도 1은, 반도체 장치(10)를 사용한 전기 회로 장치(1)의 구성을 도시한다. 전기 회로 장치(1)는, 방열판인 히트싱크(2)와, 히트싱크(2)에 장착되는 복수의 주변 회로 기판(3)을 구비한다. 주변 회로 기판(3)은 고정 나사(3a)에 의해 히트싱크(2)에 고정되어 있다. 주변 회로 기판(3)의 상부 표면에는, 표면 실장형의 얇은 주변 전자 부품(3b)이 경납땜 등에 의해 고정되어 있다. 또한, 히트싱크(2)에는 복수의 반도체 장치(10)가 고정 나사(10a)에 의해 고정되어 있다.
도 2 및 도 3은, 반도체 장치(10)의 구성을 도시한다. 반도체 장치(10)는, 반도체 소자(13), 정합 회로를 형성한 내부 기판(14A, 14B)을 수납하기 위한 반도체 소자 수납용 공간 T를 형성하는 반도체 소자 수납용 패키지(11)를 구비한다. 반도체 소자 수납용 패키지(11)는, 반도체 소자(13)가 발생하는 열을 방열하는 등의 이유로부터, 주로 금속으로 형성되어 있다. 반도체 소자 수납용 패키지(11)는, 기체인 베이스 플레이트(21)와, 베이스 플레이트(21)의 상부 표면에 반도체 소자(13), 내부 기판(14A, 14B)을 둘러싸도록 설치되는 주위벽(22)과, 주위벽(22)의 상측에 설치되는 덮개(23)를 구비한다.
도 4는, 베이스 플레이트(21)의 구성을 도시한다. 도 3 및 도 4에 도시한 바와 같이, 베이스 플레이트(21)는 상측으로부터 차례로 제1 층(31), 제2 층(32), 제3 층(33)의 적층 구조를 갖는다. 이들 3개의 층(31 내지 33)은 경납땜 등에 의해 일체로 형성되어 있다. 제1 층(31)의 상부 표면에는 반도체 소자(13)와 복수의 얇은 내부 기판(14A, 14B)이 경납땜 등에 의해 고정되어 있다. 내부 기판(14A, 14B)은 세라믹 등의 절연 부재와 그 위에 설치된 정합 회로로 형성되고, 정합 회로는 베이스 플레이트(21)로부터 절연되어 있다.
제1 층(31) 및 제3 층(33)은 구리(Cu) 등의 열전도율이 높은 부재로 형성되고, 반도체 소자로부터의 열을 용이하게 히트싱크(2)(도 1을 참조)에 전도한다. 또한, 제2 층(32)은 몰리브덴(Mo) 등의 열팽창률이 낮은 부재로 형성되고, 베이스 플레이트(21)의 열팽창률이 반도체 소자(13)의 열팽창률, 내부 기판(14A, 14B)의 열팽창률과 대략 동등해지도록 제어하고 있다. 베이스 플레이트(21)의 열팽창률과 반도체 소자(13), 내부 기판(14A, 14B)의 열팽창률과의 사이의 큰 차는, 반도체 소자(13), 내부 기판(14A, 14B)의 파손 등의 원인으로 된다. 제2 층(32)은, 베이스 플레이트(21)의 열팽창률과 반도체 소자(13), 내부 기판(14A, 14B)의 열팽창률과의 사이의 차를 작게 하여, 반도체 소자(13), 내부 기판(14A, 14B)의 파손을 방지하고 있다.
도 2 및 도 4에 도시한 바와 같이, 베이스 플레이트(21)는, 베이스 플레이트(21)를 두께 방향으로 관통하는 2개의 구멍부(35)를 갖는다. 구멍부(35)에 삽입 관통되는 고정 나사(10a)(도 1 참조)에 의해, 반도체 장치(10)가 히트싱크(2)에 고정된다.
또한, 도 3 및 도 4에 도시한 바와 같이, 베이스 플레이트(21)는, 베이스 플레이트(21)의 상부 표면으로부터 제1 층(31)의 두께만큼 오목한 2개의 오목부(37)를 갖는다. 오목부(37)는, 제2 층(32)에 경납땜되기 전의 제1 층(31)에 두께 방향으로 관통하는 구멍부를 형성함으로써 형성된다.
도 5는, 반도체 소자 수납용 패키지(11)의 주위벽(22)의 구성을 도시한다. 도 2 및 도 5에 도시한 바와 같이, 주위벽(22)은 2개의 절결부(41)를 갖는다. 절결부(41)는, 베이스 플레이트(21)의 오목부(37)에 대응하는 위치에 설치되어 있다. 또한 실시예에서는, 절결부(41)는 한 쌍의 대향하는 벽의 각각에 형성된다.
도 2 및 도 3에 도시한 바와 같이, 반도체 소자 수납용 패키지(11)는, 내부 기판(14A, 14B)과 반도체 소자 수납용 패키지(11)의 외부에 설치되는 주변 전자 부품(3b)(도 1을 참조)을 접속하기 위한 피드스루 단자(25)를 구비한다. 피드스루 단자(25)는, 베이스 플레이트(21)의 오목부(37) 및 주위벽(22)의 절결부(41)에 배치되어 있다.
도 3 및 도 5에 도시한 바와 같이, 피드스루 단자(25)는, 베이스 플레이트(21)의 오목부(37)에 배치되는 하측 구성체(51)와, 주위벽(22)의 절결부(41)에 배치되는 상측 구성체(52)를 구비한다. 상측 구성체(52)의 상부 표면 및 2개의 측면에는, 금속 코팅 처리에 의해 메탈라이즈 접합부(55)가 형성되어 있다.
하측 구성체(51)의 상부 표면에는, 금속 코팅 처리에 의해 메탈라이즈 배선층(56)이 형성되어 있다. 메탈라이즈 배선층(56)에서, 하측 구성체(51)와 상측 구성체(52)가 접합된다. 메탈라이즈 배선층(56)에는, 메탈라이즈 배선층(56)을 주변 전자 부품(3b)(도 1을 참조)에 접속하기 위한 리드 단자(53)가 접속되어 있다. 메탈라이즈 배선층(56)은 주위벽(22)의 내측과 외측을 관통한다. 즉, 메탈라이즈 배선층(56)은 반도체 소자 수납 공간 T의 내부와 외부를 관통한다. 또한, 하측 구성체(51)의 저면 및 2개의 측면에는, 금속 코팅 처리에 의해 메탈라이즈 접합부(57)가 형성되어 있다.
주위벽(22)이 베이스 플레이트(21)에 경납땜 등에 의해 고정될 때에, 피드스루 단자(25)는 베이스 플레이트(21)의 오목부(37) 및 주위벽(22)의 절결부(41)에 배치된다. 상측 구성체(52)가 주위벽(22)의 절결부(41)에 삽입된 상태에서, 메탈라이즈 접합부(55)가 주위벽(22)에 경납땜에 의해 접합되어, 상측 구성체(52)가 주위벽(22)에 고정된다. 또한 하측 구성체(51)가 베이스 플레이트(21)의 오목부(37)에 삽입된 상태에서, 메탈라이즈 접합부(57)가 베이스 플레이트(21)에 경납땜에 의해 접합되어, 하측 구성체(51)가 베이스 플레이트(21)에 고정된다. 또한, 하측 구성체(51) 및 상측 구성체(52)는, 메탈라이즈 접합부(55, 57) 및 메탈라이즈 배선층(56) 이외의 부분은 세라믹 등의 절연 부재로 형성되어 있다. 이로 인해, 하측 구성체(51)에 의해 메탈라이즈 배선층(56)은 베이스 플레이트(21)로부터 절연되고, 또한 상측 구성체(52)에 의해 메탈라이즈 배선층(56)은 주위벽(22)으로부터 절연되어 있다.
도 3에 도시한 바와 같이, 피드스루 단자(25)의 하측 구성체(51)의 두께는 내부 기판(14A, 14B)의 두께보다도 크다. 하측 구성체(51)의 저면은 베이스 플레이트(21)의 제2 층(32)의 상부 표면에 고정되어 있다. 즉, 피드스루 단자(25)의 하측 구성체(51)는 오목부(37)의 저면에 고정되고, 피드스루 단자(25)의 하단부가 베이스 플레이트(21)의 상부 표면보다도 하측에 위치하고 있다. 또한 하측 구성체(51)의 상부 표면과 내부 기판(14A, 14B)의 상부 표면은 대략 동일한 높이에 위치하고 있다.
도 3에 도시한 바와 같이, 반도체 장치(10)에서는, 피드스루 단자(25)와 내부 기판(14A, 14B) 사이가 와이어 본딩 등의 배선(43)에 의해 접속되고, 내부 기판(14A, 14B)과 반도체 소자(13) 사이가 와이어 본딩 등의 배선(44)에 의해 접속되어 있다. 즉, 배선(43)의 일단부가 접속 위치 A에서 피드스루 단자(25)에 접속되고, 배선(43)의 타단부가 접속 위치 B에서 내부 기판(14A)에 접속되어 있다. 배선(43)의 피드스루 단자(25)에의 접속 위치 A는, 하측 구성체(51)의 상부 표면에 형성된 메탈라이즈 배선층(56)에 설치되어 있다. 주변 전자 부품(3b)으로부터의 전류는, 리드 단자(53), 메탈라이즈 배선층(56) 및 배선(43)을 통해 내부 기판(14A), 배선(44), 반도체 소자(13)로 흐른다. 또한 반도체 소자(13)에서 증폭된 전류는, 배선(44), 내부 기판(14B), 배선(43), 메탈라이즈 배선층(56) 및 리드 단자(53)를 통해 주변 회로 부품(3b)으로 출력된다. 하측 구성체(51)의 상부 표면과 내부 기판(14A)의 상부 표면이 대략 동일한 높이에 위치하고 있기 때문에, 배선(43)의 피드스루 단자(25)에의 접속 위치 A와 배선(43)의 내부 기판(14A, 14B)에의 접속 위치 B는 대략 동일한 높이에 위치한다.
다음에, 본 실시예에 관한 반도체 소자 수납용 패키지(11) 및 반도체 장치(10)의 작용을 종래의 반도체 장치와 비교하여 설명한다. 도 6은, 종래의 반도체 장치(10')의 구성을 도시한다. 종래의 반도체 장치(10')의 베이스 플레이트(21')는 오목부(37)를 구비하고 있지 않다. 또한, 피드스루 단자(25')의 하측 구성체(51')가 제1 층(31')의 상부 표면에 고정되어 있다. 이로 인해, 두께가 두꺼운 피드스루 단자(25')가 사용되면, 반도체 소자 수납용 패키지(11')의 두께도 커진다.
또한, 종래의 반도체 장치(10')에서는, 내부 기판(14A', 14B')의 두께보다도 두께가 두꺼운 피드스루 단자(25')를 사용한 경우, 하측 구성체(51')의 상부 표면이 내부 기판(14A', 14B')의 상부 표면보다 높아진다. 이로 인해, 배선(43')의 피드스루 단자(25')에의 접속 위치 A'와 배선(43')의 내부 기판(14A', 14B')에의 접속 위치 B' 사이에 고저차가 발생하여, 배선(43')의 길이가 길어진다.
이에 반해, 도 3에 도시한 바와 같이, 본 실시예의 반도체 장치(10)에서는, 반도체 소자 수납용 패키지(11)의 베이스 플레이트(21)가 오목부(37)를 구비하고, 오목부(37)의 저면에 피드스루 단자(25)의 하측 구성체(51)의 저면이 고정되어 있다. 이로 인해, 피드스루 단자(25)의 하단부면이, 제1 층(31)의 두께(오목부(37)의 깊이)만큼 베이스 플레이트(21)의 상부 표면보다 하측에 위치한다. 이에 의해, 피드스루 단자(25)의 두께에 관계없이 반도체 소자 수납용 패키지(11)의 두께를 작게 할 수 있다.
또한, 반도체 장치(10)에서는, 베이스 플레이트(21)의 오목부(37)의 저면에 피드스루 단자(25)의 하측 구성체(51)의 저면을 고정함으로써, 하측 구성체(51)의 상부 표면과 내부 기판(13)의 상부 표면이 대략 동일한 높이에 배치된다. 이로 인해, 배선(43)의 피드스루 단자(25)에의 접속 위치 A와 배선(43)의 내부 기판(14A, 14B)에의 접속 위치 B는 대략 동일한 높이에 위치한다. 즉, 내부 기판(14A, 14B)의 두께보다도 두께가 두꺼운 피드스루 단자(25)를 사용한 경우, 배선(43)의 피드스루 단자(25)에의 접속 위치 A와 배선(43)의 내부 기판(14A, 14B)에의 접속 위치 B 사이의 고저차는, 종래의 반도체 장치(10')보다도 작게 할 수 있다. 이에 의해, 피드스루 단자(25)와 내부 기판(14A, 14B) 사이의 배선(43)이 짧아져, 발생하는 인덕턴스(L)의 값을 작게 할 수 있다.
상기 구성의 본 실시예에 의한 반도체 소자 수납용 패키지(11) 및 반도체 장치(10)에서는, 이하의 효과를 발휘한다. 피드스루 단자(25)의 두께에 관계없이 반도체 소자 수납용 패키지(11)의 두께를 작게 할 수 있다. 이에 의해, 얇은 반도체 소자 수납용 패키지(11) 및 얇은 반도체 장치(10)를 실현할 수 있다.
또한, 내부 기판(14A, 14B)의 두께보다 두께가 두꺼운 피드스루 단자(25)를 사용한 경우, 실시예에 의한 반도체 장치(10)는, 종래의 반도체 장치(10')와 비교하여, 피드스루 단자(25)와 내부 기판(14A, 14B) 사이의 배선(43)이 짧아져, 발생하는 인덕턴스(L)의 값을 작게 할 수 있다. 이에 의해, 정합 회로와 피드스루 단자(25) 사이의 임피던스 정합의 붕괴를 방지할 수 있어, 반도체 장치(10)의 출력, 효율 등의 전기 특성의 저하를 방지할 수 있다.
또한, 상기 실시예에서는, 피드스루 단자(25)의 하측 구성체(51)의 상부 표면과 내부 기판(14A, 14B)의 상부 표면이 대략 동일한 높이에 위치하고 있다. 이 경우, 배선(43)의 길이가 보다 짧아져, 전기 특성이 저하를 보다 유효하게 방지할 수 있다.
<제1 실시예의 변형예>
다음에, 제1 실시예의 변형예를, 도 7 내지 도 13을 참조하여 설명한다. 또한, 제1 실시예와 동일한 부분 및 동일한 기능을 갖는 부분에 대해서는 동일한 부호를 부여하고, 그 설명은 생략한다.
도 7은 제1 변형예에 관한 반도체 소자 수납용 패키지(11) 및 반도체 장치(60)를 도시한다. 제1 층(31)의 두께와 제2 층(32)의 두께와의 합계와 동일한 깊이를 갖는 오목부(61)가 베이스 플레이트(21)에 설치되어 있다. 피드스루 단자(25)의 하단부는 제3 층(33)의 상부 표면에 고정된다. 실시예 1보다도 두께가 큰 피드스루 단자(25)를 사용하는 경우라도, 얇은 반도체 소자 수납용 패키지(11) 및 얇은 반도체 장치(10)를 실현할 수 있다.
도 8은 제2 변형예에 관한 반도체 소자 수납용 패키지(11) 및 반도체 장치(65)를 도시한다. 오목부(66)가 베이스 플레이트(21)를 두께 방향으로 관통하는 구멍부에 의해 형성되어 있다. 오목부(66)의 깊이는 제1 층(31)의 두께, 제2 층(32)의 두께 및 제3 층(33)의 두께의 합계와 동등하다. 피드스루 단자(25)는 베이스 플레이트(21)의 측면과 고정된다. 또한, 피드스루 단자(25)의 하단부는 히트싱크(2)의 상부 표면에 고정되어도 좋다.
도 9는 제3 변형예에 관한 반도체 소자 수납용 패키지(11) 및 반도체 장치(70)를 도시한다. 베이스 플레이트(71)는 1개의 층으로 구성되고, 적층 구조를 갖고 있지 않다. 베이스 플레이트(71)는, 구리와 다이아몬드의 소결 합금, 알루미늄과 탄화 규소의 소결 합금 등의 열전도율이 높은 부재와 열팽창률이 낮은 부재와의 소결 합금으로 형성되어 있다. 베이스 플레이트(71)에는 2개의 홈 형상의 오목부(73)가 형성되어 있다. 오목부(73)의 저면에는, 피드스루 단자(25)의 하단부가 고정되어 있다. 즉, 오목부(73)는, 예를 들어 제1 층(31)을 두께 방향으로 관통하는 구멍부가 아니라, 베이스 플레이트(71)에 형성되는 홈부에 의해 형성되어 있다.
도 10은 제4 변형예에 관한 반도체 소자 수납용 패키지(11) 및 반도체 장치(75)를 도시한다. 오목부(76)의 깊이가 제1 층(31)의 두께보다도 얕다. 즉, 오목부(76)는, 제1 층(31)을 두께 방향으로 관통하는 구멍부가 아니라, 홈부에 의해 형성되어 있다. 단, 경납땜하기 전에 제1 층(31)에 두께 방향으로 관통하는 구멍부를 형성하여 오목부(37)를 형성하는 제1 실시예 1에 비해, 이 변형예는 베이스 플레이트(21)의 제조에 수고가 든다. 실시예 1, 변형예 1 및 변형예 2에서는, 베이스 플레이트(21)가 적층 구조를 갖고, 적어도 1개의 층을 두께 방향으로 관통하는 구멍부에 의해 오목부(37, 66, 67)가 형성된다. 이에 의해, 실시예 1, 변형예 1 및 변형예 2는, 제4 변형예에 비해 베이스 플레이트(21)를 용이하게 제조할 수 있다.
도 11은 제5 변형예에 관한 반도체 소자 수납용 패키지(11)의 분해 사시도를 도시한다. 도 12는, 도 11의 Ⅱ-Ⅱ선을 따른 반도체 장치(80)의 단면도를 도시한다. 상술한 실시예 및 각 변형예에서는, 주위벽(22)은 절결부(41)를 갖고, 피드스루 단자(25)의 상부 구성체(52)가 주위벽(22)의 절결부(41)에 배치되어 있다. 그러나, 이 변형예에서는, 주위벽(22)에는 절결부(41)가 형성되어 있지 않다. 베이스 플레이트(21)는, 주연부에서 오목부(82)를 갖는다. 오목부(82)는 피드스루 단자(25)의 두께에 상당하는 깊이를 갖는다. 피드스루 단자(25)의 하측 구성체(51) 및 상측 구성체(52)가 베이스 플레이트(21)의 오목부(82) 내에 배치되어 있다. 또한, 도 11에서는, 또 하나의 피드스루 단자(25)는 생략되어 있다.
베이스 플레이트(21)는, 제1 층(31), 제2 층(32) 및 제3 층(33)의 적층 구조를 갖는다. 피드스루 단자(25)의 두께에 상당하는 오목부(82)의 깊이는, 제1 층(31)의 두께와 제2 층(32) 두께의 합계와 동등하다. 피드스루 단자(25)의 하측 구성체(51)의 저면이 오목부(82)의 바닥, 즉 제3 층(33)의 상부 표면에 고정되어 있다. 또한 제1 층(31)은 중앙부가 제거되고, 제2 층(32)의 상부 표면이 노출된다. 즉, 베이스 플레이트(21)는 중앙부에 오목부(84)를 갖는다. 오목부(82)의 저면은 오목부(84)의 저면보다 아래에 위치한다. 오목부(82)는 오목부(84)에 연결되어 있다. 주위벽(22)이 제1 층(31)의 상부 표면에 고정되고, 또한 덮개(23)가 주위벽(22)의 상측에 고정된다. 반도체 소자 수납용 패키지(11)는 이와 같이 구성되어 있다. 반도체 소자(13) 및 내부 기판(14A, 14B)이 오목부(84)에 있어서 노출된 제2 층(32)의 상부 표면에 적재된다. 피드스루 단자(25)의 하부 구성체(52)의 상부 표면은, 반도체 소자(13) 및 내부 기판(14A, 14B)의 상부 표면과 대략 동일한 높이가 된다.
도 13은, 제6 변형예의 반도체 소자 수납용 패키지(11) 및 반도체 장치(85)의 단면도를 도시한다. 반도체 소자 수납용 패키지(11)는, 제5 변형예의 반도체 소자 수납용 패키지(11)로부터 주위벽(22)이 제거된 구조를 갖는다. 덮개(23)는 제1 층(31)에 직접 접합되어 있다. 반도체 소자(3)의 두께 및 내부 기판(14A, 14B)의 두께가 얇은 경우에, 변형예 5의 반도체 소자 수납용 패키지(11)가 사용된다.
각 변형예의 반도체 소자 수납용 패키지 및 반도체 장치(60, 65, 70, 75, 80, 85)에서는, 베이스 플레이트(21)는 상부 표면보다 하측으로 오목한 오목부(37, 61, 66, 73, 76, 82)를 갖는다.
베이스 플레이트(21)의 상부 표면보다도 피드스루 단자(25)의 하단부가 아래에 위치하도록, 피드스루 단자(25)가 오목부(37, 61, 66, 73, 76, 82)에 고정된다. 이에 의해, 피드스루 단자(25)의 크기에 관계없이, 반도체 소자 수납용 패키지(11)의 두께, 및 반도체 장치(60, 65, 70, 75, 80, 85)의 두께를 얇게 할 수 있다.
각 변형예의 반도체 장치(60, 65, 70, 75, 80, 85)에서는, 오목부에 피드스루 단자를 고정함으로써, 내부 기판의 두께보다 두께가 두꺼운 피드스루 단자를 사용한 경우, 피드스루 단자와 내부 기판을 접속하는 배선의 피드스루 단자에의 접속 위치와 그 배선의 내부 기판에의 접속 위치 사이의 고저차를 작게 할 수 있다. 이로 인해, 피드스루 단자와 내부 기판 상의 회로 사이의 배선이 짧아져, 발생하는 인덕턴스(L)의 값을 작게 할 수 있다. 이에 의해, 전기 회로의 임피던스 정합의 붕괴를 방지할 수 있어, 출력, 효율 등의 전기 특성의 저하를 방지할 수 있다.
또한, 각 변형예에서는, 피드스루 단자(25)의 하측 구성체(51)의 상부 표면과 내부 기판(14A, 14B)의 상부 표면이 대략 동일한 높이에 위치하고 있다. 이 경우, 배선(43)의 길이가 보다 짧아져, 전기 특성의 저하를 보다 유효하게 방지할 수 있다.
본 발명에 따르면, 피드스루 단자의 두께에 관계없이, 얇은 반도체 소자 수납용 패키지, 및 얇은 반도체 장치를 제공할 수 있다. 또한 본 발명에 따르면, 전기 특성이 우수한 반도체 장치를 제공할 수 있다.
본 발명의 실시예 및 그 변형예를 설명했지만, 이들 실시예 및 변형예는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (11)

  1. 상부 표면과, 상기 상부 표면의 일부가 하측으로 오목한 오목부를 갖는 베이스 플레이트(base plate)와,
    상기 베이스 플레이트의 상기 상부 표면에 설치된 주위벽과,
    상기 주위벽의 상측에 설치되고, 상기 베이스 플레이트 및 상기 주위벽과 함께 반도체 소자 수납용 공간을 형성하는 덮개와,
    하단부를 갖고, 하단부가 상기 오목부 이외의 상기 베이스 플레이트의 상기 상부 표면보다도 아래에 위치하도록 상기 오목부에 고정된 피드스루 단자(feed-through terminal)를 구비하는 반도체 소자 수납용 패키지로서,
    상기 베이스 플레이트는, 복수의 층으로 구성되는 적층 구조를 갖고,
    상기 오목부는, 적어도 가장 상층의 1개의 상기 층을 두께 방향으로 관통하는 구멍부를 구비하는 것을 특징으로 하는 반도체 소자 수납용 패키지.
  2. 제1항에 있어서, 상기 피드스루 단자는, 각각 절연 부재로 형성되고, 각각 상부 표면을 갖는 상측 구성체 및 하측 구성체와, 상기 하측 구성체의 상부 표면에 설치되고, 상기 반도체 소자 수납용 공간의 내부와 외부를 관통하는 메탈라이즈 배선층(metalized wiring layer)을 구비하는 것을 특징으로 하는 반도체 소자 수납용 패키지.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서, 상기 주위벽은 상기 오목부에 대응하는 위치에서 상기 덮개를 향한 절결부를 갖고, 상기 상측 구성체는 상기 절결부에 삽입되고, 상기 하측 구성체는 상기 오목부에 삽입되어 있는 것을 특징으로 하는 반도체 소자 수납용 패키지.
  6. 삭제
  7. 제1항, 제2항 및 제5항 중 어느 한 항에 따른 반도체 소자 수납용 패키지와,
    상기 반도체 소자 수납용 공간 내에서, 상기 베이스 플레이트의 상기 상부 표면 상에 배치된 내부 기판과,
    상기 반도체 소자 수납용 공간 내에서, 상기 베이스 플레이트의 상기 상부 표면 상에 배치된 반도체 소자와,
    상기 피드스루 단자와 상기 내부 기판을 접속하는 제1 배선과,
    상기 내부 기판과 상기 반도체 소자를 접속하는 제2 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 배선이 상기 피드스루 단자에 접속되는 위치와 상기 제1 배선이 상기 내부 기판에 접속되는 위치가 동일한 높이에 있는 것을 특징으로 하는 반도체 장치.
  9. 제2항에 따른 반도체 소자 수납용 패키지와,
    상기 반도체 소자 수납용 공간 내에서 상기 베이스 플레이트의 상기 상부 표면에 배치된 상부 표면과 이 상부 표면에 형성된 회로를 갖는 내부 기판과,
    상기 반도체 소자 수납용 공간 내에서 상기 베이스 플레이트의 상기 상부 표면에 배치된 반도체 소자와,
    상기 피드스루 단자와 상기 내부 기판의 회로를 접속하는 제1 배선과,
    상기 반도체 소자와 상기 내부 기판의 회로를 접속하는 제1 배선을 갖고,
    상기 하측 구성체의 상기 상부 표면과 상기 내부 기판의 상기 상부 표면이 동일한 높이에 위치하도록 상기 하측 구성체가 상기 오목부에 고정되고,
    상기 하측 구성체의 상기 상부 표면에 설치된 상기 메탈라이즈 배선층에 상기 제1 배선이 상기 피드스루 단자에 접속되는 위치가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 삭제
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EP2560203A1 (en) * 2011-08-17 2013-02-20 ABB Technology AG Power semiconductor arrangement
WO2014155974A1 (ja) * 2013-03-27 2014-10-02 パナソニック株式会社 半導体デバイス
US20160071777A1 (en) * 2013-03-28 2016-03-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor package and semiconductor device
JP2015192097A (ja) * 2014-03-28 2015-11-02 住友電工デバイス・イノベーション株式会社 電子部品搭載用パッケージ
USD773394S1 (en) * 2015-05-07 2016-12-06 General Electric Company Enclosure for electronic device
JP6412900B2 (ja) * 2016-06-23 2018-10-24 株式会社東芝 高周波半導体用パッケージ
DE112018006914T5 (de) * 2018-01-22 2020-10-01 Mitsubishi Electric Corporation Halbleiterbaugruppe
WO2019216052A1 (ja) * 2018-05-10 2019-11-14 三菱電機株式会社 半導体装置
JP7085908B2 (ja) * 2018-06-13 2022-06-17 住友電工デバイス・イノベーション株式会社 半導体装置
WO2020122482A1 (ko) * 2018-12-11 2020-06-18 주식회사 아모센스 반도체 패키지 부품, rf 트랜지스터용 베이스 기판 및 이의 제조방법
US20220148992A1 (en) * 2020-11-12 2022-05-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method of forming the package structure
JP7444814B2 (ja) * 2021-04-27 2024-03-06 Ｎｇｋエレクトロデバイス株式会社 パッケージ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190712A (ja) * 2004-12-28 2006-07-20 Toshiba Corp 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3489956A (en) * 1966-09-30 1970-01-13 Nippon Electric Co Semiconductor device container
JPS58190046A (ja) 1982-04-30 1983-11-05 Fujitsu Ltd 半導体装置
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPS63216366A (ja) * 1987-03-05 1988-09-08 Fujitsu Ltd 集積回路用パツケ−ジ
JPH0770641B2 (ja) * 1989-03-17 1995-07-31 三菱電機株式会社 半導体パッケージ
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
JPH0778901A (ja) 1993-06-18 1995-03-20 Sumitomo Electric Ind Ltd 半導体デバイス
JP4080030B2 (ja) * 1996-06-14 2008-04-23 住友電気工業株式会社 半導体基板材料、半導体基板、半導体装置、及びその製造方法
JP3500268B2 (ja) 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
JP3426104B2 (ja) 1997-05-13 2003-07-14 日立粉末冶金株式会社 半導体パッケージ用薄板部品及びその製造方法
JP3328235B2 (ja) * 1999-08-17 2002-09-24 山形日本電気株式会社 半導体装置用セラミックパッケージ
DE10223035A1 (de) * 2002-05-22 2003-12-04 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraumgehäuse, insbesondere Hochfrequenz-Leistungsmodul
JP2004134578A (ja) * 2002-10-10 2004-04-30 Hamamatsu Photonics Kk 光検出装置及びその製造方法
JP2004288949A (ja) 2002-11-26 2004-10-14 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
JP2004228532A (ja) * 2003-01-27 2004-08-12 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP3923063B2 (ja) * 2004-07-08 2007-05-30 日本特殊陶業株式会社 半導体デバイス用パッケージおよびその製造方法
JP5112101B2 (ja) 2007-02-15 2013-01-09 株式会社東芝 半導体パッケージ
JP2008276410A (ja) 2007-04-26 2008-11-13 Toshiba Corp 画像処理装置及び方法
JP5025328B2 (ja) 2007-05-16 2012-09-12 株式会社東芝 熱伝導体
JP4558012B2 (ja) 2007-07-05 2010-10-06 株式会社東芝 半導体パッケージ用放熱プレート及び半導体装置
JP4504401B2 (ja) 2007-08-07 2010-07-14 株式会社東芝 半導体パッケージ
JP2009212390A (ja) 2008-03-05 2009-09-17 Toshiba Corp 発熱体搭載部品の取付構造
JP4643703B2 (ja) 2008-11-21 2011-03-02 株式会社東芝 半導体装置の固定具及びその取付構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190712A (ja) * 2004-12-28 2006-07-20 Toshiba Corp 半導体装置

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Publication number Publication date
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