KR101182887B1 - 전자 부품의 제조 방법 - Google Patents

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가부시끼가이샤 도시바
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Abstract

실시 형태에 따르면, 패턴의 측벽을 따른 폐쇄 루프를 갖는 측벽막을 형성하고, 이 패턴을 제거하여 측벽막을 잔존시킨 후 이 측벽막을 마스크로 하여 하지 재료를 선택적으로 제거하는 측벽 전사 프로세스를 사용하여 하층 배선층을 형성한다. 다음에, 하층 배선층의 상층에, 측벽 전사 프로세스를 사용하여 1층 이상의 상층 배선층을 다른 층을 개재하여 형성한다. 다음에, 하층 배선층 및 상층 배선층의 각각을 절단하는 에칭을 일괄로 행함으로써, 하층 배선층과 상층 배선층에 대해 폐쇄 루프 커트를 실시한다.

Description

전자 부품의 제조 방법{THE MANUFACTURING METHOD OF ELECTRONIC COMPONENT}
본 출원은 2009년 9월 24일에 출원된 일본 특허 출원 번호 2009-219579의 우선권의 이익을 향유하고, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.
본 실시 형태는, 일반적으로 전자 부품의 제조 방법에 관한 것이다.
종래, 전자 부품의 제조에 있어서, 소위 측벽 전사 프로세스에 의해 배선을 형성하는 경우는, 코어재의 주위를 둘러싸도록 측벽이 형성된다. 바꾸어 말하면, 측벽은 폐쇄 루프 형상으로 형성된다. 그리고, 측벽을 마스크로 하여 배선 재료를 가공하여 측벽의 패턴을 배선 재료에 전사하기 때문에, 배선도 폐쇄 루프 형상으로 형성된다. 이 폐쇄 루프 형상의 배선을 통상의 배선으로서 사용하기 위해, 예를 들어 일본 특허 공개 제2008-27991호 공보에서는, 폐쇄 루프를 절단하여 선을 형성하는 폐쇄 루프 커트라 불리는 공정을 실시하고 있다.
그러나, 이 폐쇄 루프 커트 공정은, 배선 1층에 대해 1회씩 행해진다. 이로 인해, 측벽 전사 프로세스에 의해 형성된 배선을 복수층 갖는 전자 부품을 제조하는 경우는, 공정수가 증가하는, 특히 마스크의 사용 매수가 증가한다는 문제가 있다. 이러한 문제의 영향은, 예를 들어 저항 변화형 메모리(ReRAM: Resistive Random Access Memory)의 제조에 있어서 현저해진다.
실시 형태에 따르면, 패턴의 측벽을 따른 폐쇄 루프를 갖는 측벽막을 형성하고, 이 패턴을 제거하여 측벽막을 잔존시킨 후 이 측벽막을 마스크로 하여 하지 재료를 선택적으로 제거하는 측벽 전사 프로세스를 사용하여 하층 배선층을 형성한다. 다음에, 하층 배선층의 상층에, 측벽 전사 프로세스를 사용하여 1층 이상의 상층 배선층을 다른 층을 개재하여 형성한다. 다음에, 하층 배선층 및 상층 배선층의 각각을 절단하는 에칭을 일괄로 행함으로써, 하층 배선층과 상층 배선층에 대해 폐쇄 루프 커트를 실시한다.
도 1a 내지 도 1q는, 제1 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 모식적으로 도시하는 단면도.
도 2a 내지 도 2c는, 제1 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 도시하는 모식도.
도 3a 내지 도 3d는, 제1 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 모식적으로 도시하는 단면도.
도 4는, 제1 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 모식적으로 도시하는 평면도.
도 5a 내지 도 5l은, 제1 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 모식적으로 도시하는 단면도.
도 6은, 제2 실시 형태의 불휘발성 기억 장치의 제조 방법의 일례를 모식적으로 도시하는 평면도.
이하에 첨부 도면을 참조하여, 실시 형태에 관한 전자 부품의 제조 방법을 상세하게 설명한다. 또한, 이들의 실시 형태에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 나타내는 도면에 있어서는, 이해의 용이를 위해 각 부재의 축척이 실제와는 상이한 경우가 있다. 각 도면간에 있어서도 마찬가지이다.
(제1 실시 형태)
제1 실시 형태에서는, 측벽 전사 기술을 사용하여 복수층의 배선층을 형성한 불휘발성 기억 장치로서, 정류 소자(다이오드)와 저항 변화 소자(불휘발성 기억 소자)를 포함하는 메모리 셀을 갖는 교점형 ReRAM의 제작 방법에 대해 설명한다. 도 1a 내지 도 1q는, 제1 실시 형태에 의한 불휘발성 기억 장치의 제조 방법의 수순의 일례를 모식적으로 도시하는 단면도이다.
우선, 하지층으로서 공지의 방법에 의해 트랜지스터 소자(11) 및 배선(12)이 형성된 반도체 기판(10)을 준비한다(도 1a). 이 반도체 기판(10)은, 도 1a에 도시한 바와 같이 반도체 웨이퍼 상의 트랜지스터 소자(11) 및 상기 트랜지스터 소자(11)에 접속하는 배선(12)이 절연층(13)인 실리콘 산화막에 의해 매립되고, 표면이 CMP 처리에 의해 평탄화되어 있다.
다음에, 제1 소자층을 형성한다. 우선, 반도체 기판(10) 상에, 교점형 ReRAM의 제1 배선층(하층 배선층)으로 되는 텅스텐막(21)을 스퍼터링법이나 CVD(Chemical Vapor Deposition)법 등의 성막법에 의해 형성한다. 여기서, 텅스텐막(21)의 상하에는, 예를 들어 질화티타늄막 등의 도시하지 않은 장벽 금속을 형성하는 것이 바람직하다. 텅스텐막(21)의 상하에 장벽 금속을 형성함으로써, 하지층이나 상층과의 밀착성이 향상되고, 또한 확산에 의한 상하층과의 물질 혼합을 방지할 수 있다.
다음에, 텅스텐막(21) 상에, 정류 소자인 제1 다이오드로 되는 폴리실리콘막(22)을 CVD법 등의 성막법에 의해 형성한다. 폴리실리콘막(22)은 하층측(텅스텐막(21)측)으로부터, 또는 상층측으로부터 P형 폴리실리콘막, I형 폴리실리콘막, N형 폴리실리콘막의 순서로 적층 형성함으로써 다이오드로서 동작시킬 수 있다.
다음에, 폴리실리콘막(22) 상에, 제1 저항 변화 소자로 되는 저항 변화층(23)을 스퍼터링법 등의 성막법에 의해 형성한다. 저항 변화층(23)은, 복수의 저항 상태(예를 들어 고저항 상태와 저저항 상태)를 전환할 수 있는 저항 변화 재료로 이루어진다. 저항 변화 재료로서, 양단부에 인가된 전압에 의해, 그 저항 상태가 바뀌는 물질을 사용할 수 있고, 예를 들어 Ti 도프 NiOx, C, NbOx, Cr 도프 SrTiO3 -x, PrxCayMnOz, ZrOx, NiOx, ZnOx, TiOx, TiOxNy, CuOx, GdOx, CuTex, HfOx, ZnMnxOy 및 ZnFexOy로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는 재료를 사용할 수 있다. 또한, 양단부에 인가된 전압에서 발생하는 쥴(Joule) 열에 의해, 그 저항 상태가 바뀌는 칼코게나이드계의 GST(GeSbxTey), N 도프 GST, O 도프 GST, GeSb, InGexTey 등을 사용할 수도 있다. 저항 변화층(23)의 상하에는, 예를 들어 질화티타늄막 등의 도시하지 않은 장벽 금속을 형성하는 것이 바람직하다. 저항 변화층(23)의 상하에 장벽 금속을 형성함으로써, 하지층이나 상층과의 밀착성이 향상되고, 또한 확산에 의한 상하층과의 물질 혼합을 방지할 수 있다. 또한, 저항 변화 소자는, 저항 변화층(23)의 상하를 전극층에 끼운 구성으로 되어도 된다. 그리고, 저항 변화층(23) 상에 텅스텐막(24)을 스퍼터링법이나 CVD법 등의 성막법에 의해 형성한다(도 1b). 이 텅스텐막(24)은, 후공정에 있어서 CMP 처리시의 스토퍼로서 기능한다.
이 상태에서, 다음과 같이 하여 제1 측벽 전사 가공을 행한다. 우선, 텅스텐막(24) 상에, 하지 보호층과 하드 마스크재를 겸하여 실리콘 산화막(25)을 CVD법을 이용하여 형성한다. 또한, 상기 실리콘 산화막(25) 상에 실리콘 질화막(26)을 CVD법을 이용하여 형성한다.
다음에, 실리콘 질화막(26) 상에, 측벽 전사 가공시의 코어재로 되는 실리콘 산화막(27)을 CVD법을 이용하여 형성한다. 그리고, 상기 실리콘 산화막(27) 상에, 코어재의 가공시의 마스크재로 되는 아몰퍼스 실리콘막(28)을 CVD법을 이용하여 형성한다. 또한, 아몰퍼스 실리콘막(28) 상에 리소그래피 기술에 의해 레지스트 패턴(29)을 형성한다. 이때, 메모리 셀 어레이 영역 내에서는, 하프 피치를 W로 하고, Line/Space=W/W인 다수개의 레지스트 패턴(29)을 형성한다(도 1c).
다음에, 반응성 이온 에칭 기술(이하, RIE(Reactive Ion Etching)법이라 함)에 의해 아몰퍼스 실리콘막(28)을 가공하고, 레지스트 패턴(29)의 패턴을 아몰퍼스 실리콘막(28)에 전사한다. 그리고, 애싱을 행하고, 레지스트 패턴(29)을 탄화하여 제거한다.
다음에, 패터닝된 아몰퍼스 실리콘막(28)을 마스크로 하여, 코어재인 실리콘 산화막(27)을 RIE법에 의해 가공하여 패터닝한다. 또한, 패터닝한 실리콘 산화막(27)을 버퍼드 불산에 의해 습식 에칭하고, 폭이 W/2가 될 때까지 코어재인 실리콘 산화막(27)을 슬리밍한다(도 1d). 이에 의해, 코어재로서 가는 폭의 실리콘 산화막(27)이 형성된다.
다음에, 아몰퍼스 실리콘막(28)을 습식 에칭 처리에 의해 제거한다. 그리고, 측벽재로서 두께 W/2의 아몰퍼스 실리콘막(30)을 반도체 기판(10)의 전체면에 형성하고, RIE법에 의해 실리콘 산화막(27)이 노출될 때까지 상기 아몰퍼스 실리콘막(30)의 에칭 백을 행한다. 이에 의해, 실리콘 산화막(27)의 측벽부에 아몰퍼스 실리콘막(30)이 잔존하고, 제1 측벽으로서, 가는 폭의 실리콘 산화막(27)의 측벽부에 아몰퍼스 실리콘막(30)이 형성된다(도 1e).
다음에, 리소그래피 기술에 의해, 메모리 셀 어레이 영역 외에 있어서의 인출 부분 등에 대응시켜 실리콘 산화막(27)을 남기고자 하는 영역을 레지스트로 덮는다. 이 상태에서, 레지스트를 마스크로 하여 코어재인 실리콘 산화막(27)을 버퍼드 불산에 의해 습식 에칭하여 제거한다(도 1f). 이에 의해, Line/Space=(W/2)/(W/2)의 아몰퍼스 실리콘막(30)의 패턴이 형성된다. 또한, 레지스트로 덮여 있었던 영역의 코어재인 실리콘 산화막(27)은 에칭되지 않고 남는다.
도 2a는, 제1 측벽인 아몰퍼스 실리콘막(30)의 패턴의 형성예를 도시하는 평면도이다. 도 2a에 도시된 바와 같이, 코어재인 가는 폭의 실리콘 산화막(27)이 제거된 영역의 주위 및 레지스트로 덮여 있었던 영역(31)에 잔존하는 코어재인 실리콘 산화막(27c)의 주위에 아몰퍼스 실리콘막(30)이 형성되고, 상기 아몰퍼스 실리콘막(30)은 폐쇄 루프 형상으로 되어 있다.
다음에, 제1 측벽인 아몰퍼스 실리콘막(30)을 마스크로 하여, RIE법에 의해 하지의 실리콘 질화막(26) 및 실리콘 산화막(25)을 가공한다(도 1g). 이 가공에 의해, 아몰퍼스 실리콘막(30)의 패턴이 실리콘 질화막(26) 및 실리콘 산화막(25)에 전사된다. 즉, 아몰퍼스 실리콘막(30) 하에 실리콘 질화막(26) 및 실리콘 산화막(25)이 잔존한다. 또한, 실리콘 산화막(27c)을 남기고 있었던 영역 아래에도 실리콘 질화막(26) 및 실리콘 산화막(25)이 잔존한다.
다음에, 아몰퍼스 실리콘막(30)과 실리콘 질화막(26)을 RIE법에 의해 제거한다. 이에 의해, 마스크재로서는 실리콘 산화막(25)만이 남는다. 그리고, 이 실리콘 산화막(25)을 마스크로 하여, 하지의 텅스텐막(24), 저항 변화층(23), 폴리실리콘막(22) 및 텅스텐막(21)을 RIE법에 의해 라인 형상으로 가공한다. 각 층은, 그 재질에 적합한 가스 조건에 의해 가공된다.
이 가공에 의해, 텅스텐막(21)으로 이루어지는 1층째의 배선(제1 배선층)이 형성된다. 또한, 폴리실리콘막(22)과 저항 변화층(23)과 CMP 스토퍼로 되는 텅스텐막(24)이, 텅스텐막(21)과 동일한 패턴으로 상기 텅스텐막(21) 상에 적층된 상태가 된다(도 1h). 이 상태에 있어서는, 텅스텐막(21)으로 이루어지는 1층째의 배선(제1 배선층)은 폐쇄 루프 형상으로 되어 있다.
다음에, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막(32)을 매립한다. 각 패턴간의 간극의 단면의 종횡비가 크기 때문에, 이 실리콘 산화막(32)의 매립에는 PSZ의 사용이 적합하다. 그리고, 텅스텐막(24)을 스토퍼로 하여, 여분의 실리콘 산화막(32) 및 텅스텐막(24) 상의 실리콘 산화막(25)을 CMP 처리에 의해 제거하여 표면을 평탄화한다(도 1i).
다음에, 제2 소자층을 형성한다. 우선, 실리콘 산화막(32)을 평탄화한 반도체 기판(10) 상에, 교점형 ReRAM의 제2 배선층(상층 배선층)으로 되는 텅스텐막(41)을 형성한다. 또한, 텅스텐막(41)의 상하에는, 적절하게 장벽 금속을 형성한다
다음에, 텅스텐막(41) 상에, 정류 소자인 제2 다이오드로 되는 폴리실리콘막(42)을 형성한다. 폴리실리콘막(42)은, 하층측(텅스텐막(41)측)으로부터, 또는 상층측으로부터 P형 폴리실리콘막, I형 폴리실리콘막, N형 폴리실리콘막의 순서로 적층 형성한다.
다음에, 폴리실리콘막(42) 상에 제2 저항 변화 소자로 되는 저항 변화층(43)을 형성한다. 저항 변화층(43)의 상하에는, 적절하게 장벽 금속을 형성한다. 또한, 저항 변화 소자는, 저항 변화층(43)의 상하를 전극층에 끼운 구성으로 되어도 된다. 그리고, 저항 변화층(43) 상에, CMP 처리시의 스토퍼로서 기능하는 텅스텐막(44)을 형성한다(도 1j).
이 상태에서, 제2 측벽 전사 가공을 행한다. 제2 측벽 전사 가공은, 제1 소자층의 경우와 마찬가지로 하여 행한다. 가공 방법은 제1 소자층의 경우와 기본적으로 동일하다. 제1 소자층의 경우와 상이한 점은, Line/Space=(W/2)/(W/2)의 가는 패턴의 측벽(제1 소자층의 경우의 아몰퍼스 실리콘막(30)의 패턴에 대응)을, 텅스텐막(21)으로 이루어지는 1층째의 배선(제1 배선층)과 직교하는 방향으로 연장되도록 형성하는 것이다. 이에 의해, 제1 소자층의 제1 배선층과 제2 소자층의 제2 배선층은, 반도체 기판(10)의 면내 방향에 있어서 직교하는 방향으로 형성되게 된다.
도 2b는, 제2 측벽 전사 가공에 있어서의 제2 측벽의 형성예를 도시하는 평면도이다. 도 2b에서는, 제1 측벽 전사 가공에 있어서의 제1 측벽(아몰퍼스 실리콘막(30))과, 제2 측벽 전사 가공에 있어서의 제2 측벽(46)의 패턴을 겹쳐 상측에서 본 상태를 도시하고 있다. 도 2b에 도시된 바와 같이, 제1 측벽(아몰퍼스 실리콘막(30))의 병렬로 연장되는 가는 패턴과, 제2 측벽(46)의 병렬로 연장되는 가는 패턴은, 직교하는 방향으로 형성된다. 그리고, 제2 측벽(46)은, 코어재가 제거된 영역의 주위 및 코어재인 실리콘 산화막(47c)의 주위에 아몰퍼스 실리콘막에 의해 형성되고, 폐쇄 루프 형상으로 되어 있다. 또한, 1층째의 형성시에, 제1 배선층에서 부분적으로 어레이로부터의 인출 부분(인출 배선과의 콘택트부)을 제작했지만, 그 위에는 제2 배선층의 인출 부분(인출 배선과의 콘택트부)이 배치되지 않도록 해도 된다.
또한, 제1 소자층의 경우와 마찬가지로, 제2 측벽(46)의 패턴을 전사한 실리콘 산화막으로 이루어지는 패턴을 CMP 처리시의 스토퍼로 되는 텅스텐막(44) 상에 형성하고, 이 패턴을 마스크로 하여, 하지의 텅스텐막(44), 저항 변화층(43), 폴리실리콘막(42) 및 텅스텐막(41)을 RIE법에 의해 가공하지만, 이때, 2층째의 배선(제2 배선층)으로서의 텅스텐막(41)을 에칭 가공한 후, 동일한 패턴으로 1층째의 텅스텐막(24), 저항 변화층(23), 폴리실리콘막(22)을 가공한다.
따라서, 제1 측벽(아몰퍼스 실리콘막(30))의 병렬로 연장되는 가는 패턴과, 제2 측벽(아몰퍼스 실리콘막(46))의 병렬로 연장되는 가는 패턴이 적층 방향에 있어서 겹치는 영역(메모리 셀 어레이 영역 Ar)에서는, 1층째의 텅스텐막(24), 저항 변화층(23), 폴리실리콘막(22)은, 반도체 기판(10)의 면내 방향에 있어서 직교하는 방향으로 2회 패터닝된다. 그리고, 제1 소자층에 있어서, 제1 배선층과 제2 배선층의 각 교점에 독립된 다이오드와 저항 변화 소자가 형성된다. 즉, 제1 배선층과 제2 배선층의 각 교점에, 폴리실리콘막(22)으로 이루어지는 제1 다이오드와, 저항 변화층(23)으로 이루어지는 제1 저항 변화 소자를 갖는 메모리 셀 어레이가 형성된다.
그리고, 제1 소자층의 경우와 마찬가지로, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막(45)을 매립하고, 텅스텐막(44)을 스토퍼로 하여, 여분의 실리콘 산화막(45)을 CMP 처리에 의해 제거하여 표면을 평탄화한다(도 1k). 이 상태에 있어서의 메모리 셀 어레이 영역 Ar의 구조를 도 3a 및 도 3b에 도시한다. 도 3a는, 메모리 셀 어레이 영역 Ar의 주요부 단면도이다. 도 3a는, 도 2b의 선분 A-A 방향에 대응하는 주요부 단면도이다. 도 3b는, 도 2b의 선분 B-B 방향에 대응하는 주요부 단면도이다.
다음에, 제3 소자층을 형성한다. 우선, 실리콘 산화막(45)을 평탄화한 반도체 기판(10) 상에, 교점형 ReRAM의 제3 배선층(상층 배선층)으로 되는 텅스텐막(51)을 형성한다. 또한, 텅스텐막(51)의 상하에는, 적절하게 장벽 금속을 형성한다.
다음에, 텅스텐막(51) 상에, 정류 소자인 제3 다이오드로 되는 폴리실리콘막(52)을 형성한다. 폴리실리콘막(52)은, 하층측(텅스텐막(51)측)으로부터, 또는 상층측으로부터 P형 폴리실리콘막, I형 폴리실리콘막, N형 폴리실리콘막의 순서로 적층 형성한다.
다음에, 폴리실리콘막(52) 상에, 제3 저항 변화 소자로 되는 저항 변화층(53)을 성막한다. 저항 변화층(53)의 상하에는, 적절하게 장벽 금속을 형성한다. 또한, 저항 변화 소자는, 저항 변화층(53)의 상하를 전극층에 끼운 구성으로 되어도 된다. 그리고, 저항 변화층(53) 상에, CMP 처리시의 스토퍼로서 기능하는 텅스텐막(54)을 형성한다(도 1l).
이 상태에서, 제3 측벽 전사 가공을 행한다. 제3 측벽 전사 가공은, 제1 소자층의 경우와 마찬가지로 하여 행한다. 가공 방법은 제1 소자층의 경우와 기본적으로 동일하다. Line/Space=(W/2)/(W/2)의 가는 패턴의 측벽(제1 소자층의 경우의 아몰퍼스 실리콘막(30)의 패턴에 대응)도, 텅스텐막(21)으로 이루어지는 1층째의 배선(제1 배선층)과 대략 평행한 방향으로 연장되고, 또한 수평면 내에 있어서의 그들의 위치가 메모리 셀 어레이 영역 내에서 동일해지도록 형성한다. 이에 의해, 제1 소자층의 제1 배선층과 제3 소자층의 제3 배선층은, 반도체 기판(10)의 면내 방향에 있어서 대략 평행한 방향으로 형성되고, 또한 높이 위치가 상이하지만 메모리 셀 어레이 영역 내에 있어서 동일한 패턴으로 적층 방향에 있어서 겹치게 된다.
도 2c는, 제3 측벽 전사 가공에 있어서의 제3 측벽의 형성예를 도시하는 평면도이다. 도 2c에서는, 제1 측벽 전사 가공에 있어서의 제1 측벽(아몰퍼스 실리콘막(30))과, 제2 측벽 전사 가공에 있어서의 제2 측벽(46)과, 제3 측벽 전사 가공에 있어서의 제3 측벽(56)의 패턴을 겹쳐 상측에서 본 상태를 도시하고 있다. 도 2c에 도시된 바와 같이, 제1 측벽(아몰퍼스 실리콘막(30))의 병렬로 연장되는 가는 패턴과, 제3 측벽(56)의 병렬로 연장되는 가는 패턴은, 반도체 기판(10)의 면내 방향에 있어서 대략 평행한 방향으로 형성되고, 또한 높이 위치가 상이하지만 대부분이 적층 방향에 있어서 겹친다. 그리고, 제3 측벽(56)은, 코어재가 제거된 영역의 주위 및 코어재인 실리콘 산화막(57c)의 주위에 아몰퍼스 실리콘막에 의해 형성되고, 폐쇄 루프 형상으로 되어 있다. 또한, 1층째 및 2층째의 형성시에, 제1 배선층 및 제2 배선층에서 부분적으로 어레이로부터의 인출 부분(인출 배선과의 콘택트부)을 제작했지만, 그 위에는 제3 배선층의 인출 부분(인출 배선과의 콘택트부)이 배치되지 않도록 해도 된다.
제1 소자층의 경우와 상이한 점은, 제1 소자층의 경우와 마찬가지로, 제3 측벽(56)의 패턴을 전사한 실리콘 산화막으로 이루어지는 패턴을 CMP 처리시의 스토퍼로 되는 텅스텐막(54) 상에 형성하고, 이 패턴을 마스크로 하여, 하지의 텅스텐막(54), 저항 변화층(53), 폴리실리콘막(52) 및 텅스텐막(51)을 RIE법에 의해 가공하지만, 이때, 3층째의 배선(제3 배선층)으로서의 텅스텐막(51)을 에칭 가공한 후, 동일한 패턴으로 2층째의 텅스텐막(44), 저항 변화층(43), 폴리실리콘막(42)을 가공하는 것이다.
따라서, 제2 측벽(아몰퍼스 실리콘막(46))의 병렬로 연장되는 가는 패턴과, 제3 측벽(56)의 병렬로 연장되는 가는 패턴이 적층 방향에 있어서 겹치는 영역(메모리 셀 어레이 영역 Ar)에서는, 2층째의 텅스텐막(44), 저항 변화층(43), 폴리실리콘막(42)은, 반도체 기판(10)의 면내 방향에 있어서 직교하는 방향으로 2회 패터닝된다. 그리고, 제2 소자층에 있어서, 제2 배선층과 제3 배선층의 각 교점에, 독립된 다이오드와 저항 변화 소자가 형성된다. 즉, 제2 배선층과 제3 배선층의 각 교점에, 폴리실리콘막(42)으로 이루어지는 제2 다이오드와, 저항 변화층(43)으로 이루어지는 제2 저항 변화 소자를 갖는 메모리 셀 어레이가 형성된다.
그리고, 제1 소자층의 경우와 마찬가지로, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막(55)을 매립하고, 텅스텐막(54)을 스토퍼로 하여, 여분의 실리콘 산화막(55)을 CMP 처리에 의해 제거하여 표면을 평탄화한다(도 1m). 이 상태에 있어서의 메모리 셀 어레이 영역 Ar의 구조를 도 3c 및 도 3d에 도시한다. 도 3c 및 도 3d는, 메모리 셀 어레이 영역 Ar의 주요부 단면도이다. 도 3c는, 도 2c의 선분 A-A 방향에 대응하는 주요부 단면도이다. 도 3d는, 도 2c의 선분 B-B 방향에 대응하는 주요부 단면도이다.
다음에, 실리콘 산화막(55)을 매립한 후, 다음과 같이 하여 접속 비아를 형성한다. 이 접속 비아는, 복수층분의 배선을 한번에 접속하는 콘택트이다. 접속 비아는, 원하는 배선층에 접속시켜, 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달시킨다.
도 1n 및 도 1o는, 접속 비아의 형성예를 도시하는 단면도이다. 도 1n은, 도 2c의 선분 A-A 방향에 대응하는 주요부 단면도이다. 도 1o는, 도 2c의 선분 B-B 방향에 대응하는 주요부 단면도이다. 도 1n에 도시된 바와 같이, 접속 비아(61)는, 실리콘 산화막(55)의 표면으로부터 제2 배선층인 텅스텐막(41)에 접속하여 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달하는 접속 비아이다. 또한, 도 1o에 도시된 바와 같이, 접속 비아(62)는, 실리콘 산화막(55)의 표면으로부터 제1 배선층인 텅스텐막(21)에 접속하여 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달하는 접속 비아이다.
접속 비아는, 리소그래피 기술과 에칭 기술에 의해 원하는 위치에 비아 홀을 형성한 후, 상기 비아 홀을 도전 재료에 의해 매립함으로써 형성한다. 비아 홀은, 면내 방향에 있어서, 원하는 배선 및 반도체 기판(10)의 트랜지스터층의 배선(12)의 양쪽에 접속하는 위치에 형성된다. 접속 비아의 매립 재료에는 예를 들어 텅스텐을 사용하고, 여분의 텅스텐은 CMP 처리에 의해 제거된다.
다음에, 각 층의 배선층의 폐쇄 루프 커트(절단 가공)를 실시한다. 각 층의 배선층은 측벽 전사 프로세스에 의해 형성되어 있기 때문에, 폐쇄 루프 형상으로 되어 있다. 메모리 셀 어레이 영역 내의 배선을 전기적으로 1개 1개 독립시키기 위해서는, 이 폐쇄 루프 형상으로 형성되어 있는 배선층을 소정의 절단 영역에 있어서 폐쇄 루프 커트할 필요가 있다. 그리고, 본 실시 형태에서는, 이 폐쇄 루프 커트를 각 층의 배선층마다 행하는 것이 아니라, 복수의 소자층에 있어서 1회의 처리로 일괄하여 행한다. 즉, 측벽 전사 프로세스에 의해 복수의 소자층에 폐쇄 루프 형상의 배선을 형성한 후, 건식 에칭에 의해 상층으로부터 하층까지 관통한 구멍을 형성함으로써 복수의 소자층에 형성된 배선층의 폐쇄 루프 커트를 1회의 처리로 일괄하여 행한다.
구체적으로는, 도 1p 및 도 1q에 도시된 바와 같이, 접속 비아의 형성시와 같이 RIE법을 이용하여 실리콘 산화막(55)의 표면으로부터 반도체 기판(10)의 트랜지스터층의 절연층(13)까지 도달하는 폐쇄 루프 커트 구멍(71)을 복수 형성한다. 그리고, 이 폐쇄 루프 커트 구멍(71)은 절연 재료(72)에 의해 매립된다. 도 1p 및 도 1q는, 폐쇄 루프 커트의 예를 도시하는 단면도이다. 도 1p는, 도 2c의 선분 A-A 방향에 대응하는 주요부 단면도이다. 도 1q는, 도 2c의 선분 B-B 방향에 대응하는 주요부 단면도이다. 또한 이들의 도면은, 폐쇄 루프 커트를 행함으로써 각 배선층이 절단되는 것을 설명하기 위한 것이며, 여기서의 배선층의 절단 위치는 후술하는 도 4에 도시한 예의 경우와 일치시키고 있지 않다.
도 1p에 도시된 바와 같이, 제2 배선층인 텅스텐막(41)은, 폐쇄 루프 커트 구멍(71)이 형성되어 상기 폐쇄 루프 커트 구멍(71) 내가 절연 재료(72)에 의해 매립됨으로써, 전기적으로 텅스텐막(41a)과 텅스텐막(41b)으로 분단된다. 또한, 도 1p에 도시된 바와 같이, 제1 배선층인 텅스텐막(21)과 제3 배선층인 텅스텐막(51)은，모두 폐쇄 루프 커트 구멍(71)이 형성되어 상기 폐쇄 루프 커트 구멍(71) 내가 절연 재료(72)에 의해 매립됨으로써, 전기적으로 텅스텐막(21a)과 텅스텐막(21b)과, 및 텅스텐막(51a)과 텅스텐막(51b)으로 각각 분단된다. 또한, 이 폐쇄 루프 커트 구멍(71)은, 상기 폐쇄 루프 커트 구멍(71)의 형성 개소의 하부에 위치하는 복수의 배선층을 모두 관통하여 폐쇄 루프 커트할 수 있는 깊이이면 되지만, 적어도 하층의 배선층인 제1 배선층의 하층까지 도달하는 깊이로 된다. 폐쇄 루프 커트 구멍(71)은, 종횡비가 크므로 PSZ로 매립하도록 하면 된다.
다음에, 폐쇄 루프 커트 구멍(71)의 형성 개소(절단 개소)에 대해 설명한다. 도 4는, 폐쇄 루프 커트를 위한 절단 영역을 설명하는 모식도이며, 제1 배선층, 제2 배선층, 제3 배선층의 패턴을 겹쳐 도시하는 도면이다. 상술한 접속 비아를 형성하는 경우에는 각 배선층을 절단하지 않는 조건에서, 구멍을 각 배선층에 부분적으로 적층 방향에 있어서 중첩하여 비아 홀을 형성한다. 그러나, 폐쇄 루프 커트에 있어서는, 폐쇄 루프 형상의 배선층을 절단하여 전기적으로 1개 1개 독립시키기 위해, 적극적으로 배선층을 절단하도록 폐쇄 루프 커트 구멍(71)을 형성한다.
도 4에 도시한 예의 경우는, 메모리 셀 어레이 영역 Ar 외이며, 제1 배선층인 텅스텐막(21)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부(제1 배선층의 길이 방향의 일단부)와 제3 배선층인 텅스텐막(51)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부(제3 배선층의 길이 방향의 일단부)가 적층 방향에 있어서 겹친 단부 영역(73), 제2 배선층인 텅스텐막(41)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부 영역(74), 제1 배선층인 텅스텐막(21)에 접속하여 설치된 콘택트부(21c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(75), 제2 배선층인 텅스텐막(41)에 접속하여 설치된 콘택트부(41c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(76), 제3 배선층인 텅스텐막(51)에 접속하여 설치된 콘택트부(51c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(77)을 절단 영역으로 한다.
이와 같이, 도 4에 도시한 예에서는, 3층의 배선층 중 제1 배선층(하층 배선층)과 제3 배선층(상층 배선층)은, 이들의 배선층의 길이 방향의 일단부에 있어서 적층 방향으로 서로 중첩되어 형성되어 있다. 그리고, 이들의 배선층의 길이 방향의 일단부가 절단 영역으로 되고, 폐쇄 루프 커트 구멍(71)이 형성됨으로써 제1 배선층과 제3 배선층이 함께 절단된다. 또한, 본 예에서는, 2층의 배선층이 길이 방향의 일단부에 있어서 서로 중첩되어 형성되어 있지만, 3층 이상이어도 된다. 또한, 3층의 배선층 중 제1 배선층과 제3 배선층은, 이들의 배선층의 길이 방향의 타단부에 있어서는 적층 방향으로 서로 중첩되지 않고 형성되어도 된다. 그리고, 콘택트부(21c)를 분단하는 폐쇄 루프 커트 구멍(71)이 형성됨으로써, 제1 배선층의 타단부는, 폐쇄 루프 커트 후의 독립된 배선층에 있어서 인출 배선과의 콘택트부로 된다. 또한 이것과는 별도로, 콘택트부(41c, 51c)를 각각 분단하는 폐쇄 루프 커트 구멍(71)이 가공됨으로써, 제2, 제3 배선층에 대해서도 폐쇄 루프 커트 후의 독립된 배선층에 대한 인출 배선과의 콘택트부가 형성된다.
그리고, 이들의 각 절단 영역에 실리콘 산화막(55)의 표면으로부터 반도체 기판(10)의 트랜지스터층의 절연층(13)까지 도달하는 폐쇄 루프 커트 구멍(71)을 RIE법에 의해 동시에 형성함으로써, 제1 배선층, 제2 배선층 및 제3 배선층의 폐쇄 루프 커트를 1회의 처리로 일괄하여 행한다. 그리고, 이 폐쇄 루프 커트 구멍(71)은 절연 재료에 의해 매립된다.
이와 같이, 측벽 전사 프로세스에 의해 형성되고, 메모리 셀을 개재하여 3차원적으로 적층된 폐쇄 루프 형상의 3층의 배선층을 통합하여 동일 공정에서 절단(폐쇄 루프 커트)함으로써, 종래는 3회 필요했던 폐쇄 루프 커트 처리가 1회에 종료된다. 따라서, 배선층의 폐쇄 루프 커트에 필요로 하는 공정수 및 마스크층의 사용 매수를 삭감할 수 있어, 비용을 저감할 수 있다.
또한, 제1 배선층인 텅스텐막(21)에 있어서의 가는 폭의 패턴이 되접어지는 단부와 제3 배선층인 텅스텐막(51)에 있어서의 가는 폭의 패턴이 되접어지는 단부를 적층 방향에 있어서 겹쳐 형성해 둠으로써, 1개의 절단 개소(단부 영역(73))에 폐쇄 루프 커트 구멍(71)을 형성함으로써, 제1 배선층과 제3 배선층의 양쪽의 폐쇄 루프 커트를 행할 수 있다. 즉, 복수의 배선층에 있어서, 폐쇄 루프 커트 구멍(71)의 형성 영역을 동일하게 하도록 미리 배선의 배치를 고려해 두는 것이 바람직하다. 이에 의해, 폐쇄 루프 커트 구멍(71)의 형성수를 저감할 수 있다. 또한, 제1 배선층인 텅스텐막(21)에 있어서의 가는 폭의 패턴이 되접어지는 단부와 제3 배선층인 텅스텐막(51)에 있어서의 가는 폭의 패턴이 되접어지는 단부와의 위치가 완전히 일치하는 경우에 한정되지 않고, 양쪽의 단부의 위치가 다소 어긋나 있어도, 상측에서 본 경우에 양쪽의 단부가 1개의 절단 영역(개구) 내에 들어가도록 배치하면 마찬가지로 이들의 층을 통합하여 절단(폐쇄 루프 커트)하는 것이 가능해진다.
다음에, 폐쇄 루프 커트 구멍(71)을 메웠을 때의 여분의 절연 재료를 CMP 처리에 의해 제거하여, 접속 비아(61, 62)와 소자층의 상부의 텅스텐막(54)을 노출시킨다. 계속해서, 상기와 마찬가지의 공정을 반복함으로써 제4 소자층, 제5 소자층을 형성한다. 그리고, 제5 소자층의 형성 후, 2회째의 접속 비아의 형성 및 폐쇄 루프 커트를 상기와 마찬가지로 하여 행한다. 이러한 소자층의 형성과 접속 비아의 형성 및 폐쇄 루프 커트를 반복함에 따라서, 상하의 배선층간에 기둥 형상 구조의 메모리 셀이 협지되어, 3차원적으로 메모리 셀이 적층된 구조의 불휘발성 기억 장치를 얻을 수 있다.
또한, 최상층의 소자층을 형성하는 경우는, 예를 들어 도 3c 및 도 3d에 있어서 실리콘 산화막(55)을 매립하고, CMP 처리에 의해 제거하여 표면을 평탄화한 후에, 텅스텐막을 형성하고, 리소그래피 기술과 RIE법에 의해, 상기 텅스텐막으로부터 제3 다이오드인 폴리실리콘막(52)까지의 적층막을, 제2 배선층인 텅스텐막(41)의 연장 방향의 라인 형상으로 일괄 가공한다. 그리고, 가공을 행한 적층체간에 층간 절연막을 매립하고, 최상층의 텅스텐막을 스토퍼막으로 하여 CMP 처리함으로써, 최상층의 배선층(제4 배선층)이 형성된다. 이상에 의해, 상하의 배선층간에 기둥 형상 구조의 메모리 셀이 협지된 불휘발성 기억 장치가 얻어진다.
본 제1 실시 형태에 따르면, 측벽 전사 프로세스에 의해 형성되고, 메모리 셀을 개재하여 3차원적으로 적층된 폐쇄 루프 형상의 배선층을 복수층분 통합하여 동일 공정에서 절단(폐쇄 루프 커트)하기 때문에, 배선층의 폐쇄 루프 커트에 필요로 하는 공정수 및 마스크층의 사용 매수를 삭감할 수 있어, 비용을 저감할 수 있다는 효과를 발휘한다.
또한, 상기에 있어서는 실제의 물질명을 들어 구체적으로 설명했지만, 전자 부품을 직접 구성하는 것에 한정되지 않고 측벽 전사 가공시의 코어재, 측벽재, 마스크재 등도 포함하여 절연막이나 도전체 등의 종류는 상기 재질에 한정되는 것이 아니라 적절하게 변경이 가능하다. 또한, 폐쇄 루프 커트를 동시에 처리하는 층수도 3층에 한정되지 않고 임의의 몇 층이어도 상관없다. 또한, 접속 비아의 형성과 폐쇄 루프 커트의 순서도 특별히 제한은 없고, 예를 들어 임의의 층수가 접속된 소정의 적층 상태에 있어서, 우선 폐쇄 루프 커트의 처리를 행하고, 계속해서 접속 비아의 형성을 행해도 된다.
(제2 실시 형태)
제2 실시 형태에서는, 정류 소자와 저항 변화 소자를, 배선층은 상이한 공정에서 에칭하여 불휘발성 기억 장치를 제조하는 경우에 대해 설명한다. 도 5a 내지 도 5l은, 제2 실시 형태에 의한 불휘발성 기억 장치의 제조 방법의 수순의 일례를 모식적으로 도시하는 단면도이다.
우선, 제1 실시 형태의 경우와 마찬가지로, 하지층으로서 공지의 방법에 의해 트랜지스터 소자(11) 및 배선(12)이 형성된 반도체 기판(10)을 준비한다. 이 반도체 기판(10)은, 도 5a에 도시한 바와 같이 반도체 웨이퍼 상의 트랜지스터 소자(11) 및 상기 트랜지스터 소자(11)에 접속하는 배선(12)이 절연층(13)인 실리콘 산화막에 의해 매립되고, 표면이 CMP 처리에 의해 평탄화되어 있다.
다음에, 제1 소자층을 형성한다. 우선, 반도체 기판(10) 상에 텅스텐막(121)을 스퍼터링법이나 CVD법 등의 성막법에 의해 형성한다. 그리고, 실시 형태 1에 있어서의 도 1c 내지 도 1h에 있어서 설명한 프로세스와 마찬가지의 측벽 전사 프로세스를 사용하여 가공한다. 이 가공에 의해, Line & Space 패턴을 갖는 텅스텐막(121)으로 이루어지는 1층째의 배선(제1 배선층)이 반도체 기판(10) 상에 형성된다. 이 상태에 있어서는, 텅스텐막(121)으로 이루어지는 1층째의 배선(제1 배선층)은 폐쇄 루프 형상으로 되어 있다. 또한, 여기서는, 텅스텐막(121)을 RIE법에 의해 가공하지만, 필요에 따라서 다마신법을 이용해도 된다.
다음에, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막(122)을 매립한다. 그리고, 텅스텐막(121)을 스토퍼로 하여, 여분의 실리콘 산화막(122)을 CMP 처리에 의해 제거하여 표면을 평탄화한다(도 5b).
다음에, 반도체 기판(10) 상에, 정류 소자인 제1 다이오드로 되는 폴리실리콘막(123)을 CVD법 등의 성막법에 의해 형성한다. 폴리실리콘막(123)은 하층측(텅스텐막(121)측)으로부터, 또는 상층측으로부터 P형 폴리실리콘막, I형 폴리실리콘막, N형 폴리실리콘막의 순서로 적층 형성함으로써 다이오드로서 동작시킬 수 있다.
다음에, 폴리실리콘막(123) 상에, 제1 저항 변화 소자로 되는 저항 변화층(124)을 스퍼터링법 등의 성막법에 의해 형성한다. 저항 변화층(124)의 상하에는, 예를 들어 질화티타늄막 등의 도시하지 않은 장벽 금속을 필요에 따라서 적절하게 형성한다. 또한, 저항 변화 소자는, 저항 변화층(124)의 상하를 전극층에 끼운 구성으로 되어도 된다. 그리고, 저항 변화층(124) 상에, 텅스텐막(125)을 스퍼터링법이나 CVD법 등의 성막법에 의해 형성한다. 이 텅스텐막(125)은, 후공정에 있어서 CMP 처리시의 스토퍼로서 기능한다.
또한, 텅스텐막(125) 상에, 하드 마스크막으로서 예를 들어 실리콘 산화막(127)을 CVD법을 이용하여 형성한다. 이 실리콘 산화막(127)은, 후의 저항 변화 소자 및 정류 소자 형성의 에칭 처리시의 마스크로서 기능한다. 또한, 실리콘 산화막(127) 상에, 공지의 리소그래피 기술에 의해 기둥 형상의 레지스트 패턴을 형성한다. 레지스트 패턴은, 1층째의 배선(제1 배선층) 상에 위치하도록, 또한 1층째의 배선(제1 배선층)의 연장 방향에 있어서 소정의 간격을 두고 메모리 셀 어레이의 패턴에 형성된다.
그 후, 레지스트 패턴을 마스크로 하여 RIE법에 의해 실리콘 산화막(127)을 가공하고, 메모리 셀 어레이의 패턴을 실리콘 산화막(127)에 전사한다. 그리고, 레지스트 패턴을 제거하고, 실리콘 산화막(127)을 마스크로 하여 텅스텐막(125), 저항 변화층(124), 폴리실리콘막(123)을 RIE법에 의해 기둥 형상으로 가공하여 기둥 형상 구조부를 형성한다(도 5c). 각 층은, 그 재질에 적합한 가스 조건에 의해 가공된다. 이에 의해, 제1 배선층(텅스텐막(121)) 상에 소정의 간격으로 제1 다이오드와 저항 변화층이 적층된 1층째의 메모리 셀이 형성된다. 이때, 메모리 셀 어레이의 하프 피치는, 예를 들어 리소그래피의 최소 가공 치수로 한다.
다음에, PSZ(폴리실라잔)를 사용하여, 기둥 형상으로 가공한 메모리 셀간을 매립함과 함께, 텅스텐막(125)의 상면보다도 두껍게 형성되도록 층간 절연막으로서 실리콘 산화막(126)을 형성한다. 그 후, 텅스텐막(125)을 스토퍼로 하여, CMP법에 의해 여분의 실리콘 산화막(126)과 마스크의 실리콘 산화막(127)을 제거하여, 실리콘 산화막(126)의 표면을 평탄화한다(도 5d).
다음에, 제2 소자층을 형성한다. 텅스텐막(125) 상 및 실리콘 산화막(126) 상에 텅스텐막(131)을 형성하고, 1층째의 배선(제1 배선층)과 마찬가지로 하여 측벽 전사 프로세스를 사용하여, Line & Space 패턴을 갖는 텅스텐막(131)으로 이루어지는 2층째의 배선(제2 배선층)을 형성한다. 이때, 메모리 셀 어레이의 형성 영역에서는, 1층째의 배선(제1 배선층)과 2층째의 배선(제2 배선층)의 Line & Space 패턴이 반도체 기판(10)의 면내 방향에 있어서 직교하는 방향으로 2층째의 배선(제2 배선층)을 형성한다. 이 상태에 있어서는, 텅스텐막(131)으로 이루어지는 2층째의 배선(제2 배선층)은 폐쇄 루프 형상으로 되어 있다.
그리고, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막을 매립한다. 그리고, 텅스텐막(131)을 스토퍼로 하여, 여분의 실리콘 산화막을 CMP 처리에 의해 제거하여, 실리콘 산화막의 표면을 평탄화한다(도 5e).
다음에, 반도체 기판(10) 상에, 정류 소자인 제2 다이오드로 되는 폴리실리콘막(133), 제2 저항 변화 소자로 되는 저항 변화층(134), CMP 처리시의 스토퍼로서 기능하는 텅스텐막(135)을 순차 형성한다(도 5f). 그리고, 이들의 층을 1층째와 마찬가지로 하여 기둥 형상으로 가공한다. 이에 의해, 제2 배선층(텅스텐막(131)) 상에 소정의 간격으로 제2 다이오드와 저항 변화층이 적층된 2층째의 메모리 셀이 형성된다. 그 후, 1층째와 마찬가지로, 기둥 형상으로 가공한 메모리 셀간을 PSZ(폴리실라잔)를 사용하여 실리콘 산화막(136)으로 매립하고, 여분의 실리콘 산화막(136)을 제거하여, 실리콘 산화막(136)의 표면을 평탄화한다(도 5g).
다음에, 제3 소자층을 형성한다. 텅스텐막(135) 상 및 실리콘 산화막(136) 상에 텅스텐막(141)을 형성하고, 1층째의 배선(제1 배선층)과 마찬가지로 하여 측벽 전사 프로세스를 사용하여, Line & Space 패턴을 갖는 텅스텐막(141)으로 이루어지는 3층째의 배선(제3 배선층)을 형성한다. 이때, 메모리 셀 어레이의 형성 영역에서는, 반도체 기판(10)의 면내 방향에 있어서 1층째의 배선(제1 배선층)의 Line & Space 패턴과 동일한 방향으로 3층째의 배선(제3 배선층)을 형성한다. 이 상태에 있어서는, 텅스텐막(141)으로 이루어지는 3층째의 배선(제3 배선층)은 폐쇄 루프 형상으로 되어 있다.
그리고, PSZ(폴리실라잔)를 사용하여 각 패턴간의 간극에 절연막인 실리콘 산화막(142)을 매립한다. 그리고, 텅스텐막(141)을 스토퍼로 하여, 여분의 실리콘 산화막(142)을 CMP 처리에 의해 제거하여, 실리콘 산화막(142)의 표면을 평탄화한다.
다음에, 반도체 기판(10) 상에, 정류 소자인 제3 다이오드로 되는 폴리실리콘막(143), 제3 저항 변화 소자로 되는 저항 변화층(144), CMP 처리시의 스토퍼로서 기능하는 텅스텐막(145)을 순차 형성한다. 그리고, 이들의 층을 1층째와 마찬가지로 하여 기둥 형상으로 가공한다. 이에 의해, 제3 배선층(텅스텐막(141)) 상에 소정의 간격으로 제3 다이오드와 저항 변화층이 적층된 3층째의 메모리 셀이 형성된다. 그 후, 1층째와 마찬가지로, 기둥 형상으로 가공한 메모리 셀간을 PSZ(폴리실라잔)를 사용하여 실리콘 산화막(146)으로 매립하고, 여분의 실리콘 산화막(146)을 제거하여, 실리콘 산화막(146)의 표면을 평탄화한다(도 5h). 도 6은, 3층째의 메모리 셀 형성 후에 있어서의 각 배선층의 위치를 도시하는 모식도이며, 제1 배선층, 제2 배선층, 제3 배선층의 패턴을 겹쳐 도시하는 도면이다.
다음에, 실리콘 산화막(146)을 매립한 후, 제1 실시 형태와 마찬가지로 하여 접속 비아를 형성한다. 접속 비아는, 원하는 배선층에 접속시켜, 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달시킨다.
도 5i 및 도 5j는, 접속 비아의 형성예를 도시하는 단면도이다. 도 5i는, 도 1n에 대응하는 주요부 단면도이다. 도 5j는, 도 1o에 대응하는 주요부 단면도이다. 도 5i에 도시된 바와 같이, 접속 비아(161)는, 실리콘 산화막(146)의 표면으로부터 제2 배선층인 텅스텐막(131)에 접속하여 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달하는 접속 비아이다. 또한, 도 5j에 도시된 바와 같이, 접속 비아(162)는, 실리콘 산화막(146)의 표면으로부터 제1 배선층인 텅스텐막(121)에 접속하여 반도체 기판(10)의 트랜지스터층의 배선(12)까지 도달하는 접속 비아이다.
다음에, 각 층의 배선층의 폐쇄 루프 커트(절단 가공)를 실시한다. 각 층의 배선층은 측벽 전사 프로세스에 의해 형성되어 있기 때문에, 폐쇄 루프 형상으로 되어 있다. 메모리 셀 어레이 영역 내의 배선을 전기적으로 1개 1개 독립시키기 위해서는, 이 폐쇄 루프 형상으로 형성되어 있는 배선층을 소정의 절단 영역에 있어서 폐쇄 루프 커트할 필요가 있다. 그리고, 본 실시 형태에서는, 이 폐쇄 루프 커트를 각 층의 배선층마다 행하는 것이 아니라, 복수의 소자층에 있어서 1회의 처리로 일괄하여 행한다. 즉, 측벽 전사 프로세스에 의해 복수의 소자층에 폐쇄 루프 형상의 배선을 형성한 후, 건식 에칭에 의해 상층으로부터 하층까지 관통한 구멍을 형성함으로써 복수의 소자층에 형성된 배선층의 폐쇄 루프 커트를 1회의 처리로 일괄하여 행한다.
구체적으로는, 도 5k 및 도 5l에 도시된 바와 같이, 접속 비아의 형성시와 같이 RIE법을 이용하여 실리콘 산화막(146)의 표면으로부터 반도체 기판(10)의 트랜지스터층의 절연층(13)까지 도달하는 폐쇄 루프 커트 구멍(171)을 복수 형성한다. 그리고, 이 폐쇄 루프 커트 구멍(171)은 절연 재료(172)에 의해 매립된다. 도 5k 및 도 5l은, 폐쇄 루프 커트의 예를 도시하는 단면도이다. 도 5k는, 도 1p에 대응하는 주요부 단면도이다. 도 5l은, 도 1q에 대응하는 주요부 단면도이다.
도 5k에 도시된 바와 같이, 제2 배선층인 텅스텐막(131)은, 폐쇄 루프 커트 구멍(171)이 형성되어 상기 폐쇄 루프 커트 구멍(171) 내를 절연 재료(172)에 의해 매립됨으로써, 전기적으로 텅스텐막(131a)과 텅스텐막(131b)으로 분단된다. 또한, 도 5l에 도시된 바와 같이, 제1 배선층인 텅스텐막(121)과 제3 배선층인 텅스텐막(141)은，모두 폐쇄 루프 커트 구멍(171)이 형성되어 상기 폐쇄 루프 커트 구멍(171) 내가 절연 재료(172)에 의해 매립됨으로써, 전기적으로 텅스텐막(121a)과 텅스텐막(121b)과, 및 텅스텐막(141a)과 텅스텐막(141b)으로 각각 분단된다. 또한, 이 폐쇄 루프 커트 구멍(171)은, 폐쇄 루프 커트 구멍의 형성 개소의 하부에 위치하는 복수의 배선층을 모두 관통하여 폐쇄 루프 커트할 수 있는 깊이이면 된다. 폐쇄 루프 커트 구멍(171)은 종횡비가 크므로 PSZ로 매립하도록 하면 된다.
다음에, 폐쇄 루프 커트 구멍(171)의 형성 개소(절단 개소)에 대해 설명한다. 도 6에 도시한 예의 경우는, 메모리 셀 어레이로부터 벗어난 영역이며, 제1 배선층인 텅스텐막(121)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부(제1 배선층의 길이 방향의 일단부)와 제3 배선층인 텅스텐막(141)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부(제3 배선층의 길이 방향의 일단부)가 적층 방향에 있어서 겹친 단부 영역(173), 제2 배선층인 텅스텐막(131)에 있어서의 병렬로 연장되는 가는 패턴이 되접어지는 단부 영역(174), 제1 배선층인 텅스텐막(121)에 접속하여 설치된 콘택트부(121c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(175), 제2 배선층인 텅스텐막(131)에 접속하여 설치된 콘택트부(131c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(176), 제3 배선층인 텅스텐막(141)에 접속하여 설치된 콘택트부(141c)에 있어서의 반도체 기판(10)의 면내 방향의 중앙 영역(177)을 절단 영역으로 한다.
이와 같이, 도 6에 도시한 예에서는, 3층의 배선층 중 제1 배선층과 제3 배선층은, 이들의 배선층의 길이 방향의 일단부에 있어서 적층 방향으로 서로 중첩되어 형성되어 있다. 그리고, 이들의 배선층의 길이 방향의 일단부가 절단 영역으로 되고, 폐쇄 루프 커트 구멍(71)이 형성됨으로써 제1 배선층과 제3 배선층이 함께 절단된다. 또한, 본 예에서는, 2층의 배선층이 길이 방향의 일단부에 있어서 서로 중첩되어 형성되어 있지만, 3층 이상이어도 된다. 또한, 3층의 배선층 중 제1 배선층과 제3 배선층은, 이들의 배선층의 길이 방향의 타단부에 있어서는 적층 방향으로 서로 중첩되지 않고 형성되어 있다. 그리고, 각 콘택트부(121c, 131c, 141c)를 분단하는 폐쇄 루프 커트 구멍(71)을 개별로 가공함으로써, 제1, 제2, 제3 배선층에는, 폐쇄 루프 커트 후의 독립된 배선층에 있어서 각각 인출 배선과의 콘택트부가 형성된다.
그리고, 이들의 각 절단 영역에 실리콘 산화막(146)의 표면으로부터 반도체 기판(10)의 트랜지스터층의 절연층(13)까지 도달하는 폐쇄 루프 커트 구멍(171)을 RIE법에 의해 동시에 형성함으로써, 제1 배선층, 제2 배선층 및 제3 배선층의 폐쇄 루프 커트를 1회의 처리로 일괄하여 행한다. 그리고, 이 폐쇄 루프 커트 구멍(171)은 절연 재료에 의해 매립된다.
다음에, 폐쇄 루프 커트 구멍(171)을 메웠을 때의 여분의 절연 재료를 CMP 처리에 의해 제거하여, 접속 비아(161, 162)와 소자층의 상부의 텅스텐막(145)을 노출시킨다. 계속해서, 상기와 마찬가지의 공정을 반복함으로써 제4 소자층, 제5 소자층을 형성한다. 그리고, 제5 소자층의 형성 후, 2회째의 접속 비아의 형성 및 폐쇄 루프 커트를 상기와 마찬가지로 하여 행한다. 이러한 소자층의 형성과 접속 비아의 형성 및 폐쇄 루프 커트를 반복하고, 마지막에 본딩용의 배선과 패시베이션막의 형성을 행한다. 이에 의해, 상하의 배선층간에 기둥 형상 구조의 메모리 셀이 협지되어, 3차원적으로 메모리 셀이 적층된 구조의 불휘발성 기억 장치를 얻을 수 있다.
본 제2 실시 형태에 따르면, 측벽 전사 프로세스에 의해 형성되고, 메모리 셀을 개재하여 3차원적으로 적층된 폐쇄 루프 형상의 배선층을 복수층분 통합하여 동일 공정에서 절단(폐쇄 루프 커트)하기 때문에, 배선층의 폐쇄 루프 커트에 필요로 하는 공정수 및 마스크층의 사용 매수를 삭감할 수 있어, 비용을 저감할 수 있다는 효과를 발휘한다.
또한, 상기에 있어서는 제1 실시 형태와 마찬가지로 실제의 물질명을 들어 구체적으로 설명했지만, 전자 부품을 직접 구성하는 것에 한정되지 않고 측벽 전사 가공시의 코어재, 측벽재, 마스크재 등도 포함하여 절연막이나 도전체 등의 종류는 상기 재질에 한정되는 것이 아니라 적절하게 변경이 가능하다. 또한, 폐쇄 루프 커트를 동시에 처리하는 층수도 3층에 한정되지 않고 임의의 몇 층이어도 상관없다. 접속 비아의 형상과 폐쇄 루프 커트의 순서에 대해서도 특별히 한정되지 않는다.
또한, 상기의 실시 형태에 있어서는, 교점형 ReRAM을 예로 들어 설명했지만, 본 발명은 측벽 전사 프로세스에 의해 형성된 배선을 복수층 갖는 전자 부품의 제조에 널리 적용 가능하다.
가일층의 효과나 변형예는, 당업자에 의해 용이하게 도출할 수 있다. 따라서, 본 발명의 보다 광범위한 형태는, 이상과 같이 나타내고 또한 기술한 특정의 상세 및 대표적인 실시 형태에 한정되는 것은 아니다. 따라서, 첨부한 클레임 및 그 균등물에 의해 정의되는 총괄적인 발명의 개념의 정신 또는 범위로부터 일탈하지 않고, 다양한 변경이 가능하다.

Claims (16)

  1. 전자 부품의 제조 방법으로서,
    하지 재료 상에 형성된 패턴의 측벽을 따라 폐쇄 루프를 갖는 측벽막을 형성하고, 이 패턴을 제거하여 상기 측벽막을 잔존시킨 후 이 측벽막을 마스크로 하여 상기 하지 재료를 선택적으로 제거하는 측벽 전사 프로세스를 사용하여 하층 배선층을 형성하고,
    상기 하층 배선층의 상층에, 상기 측벽 전사 프로세스를 사용하여 1층 이상의 상층 배선층을 다른 층을 개재하여 형성하고,
    상기 하층 배선층 및 상기 상층 배선층의 각각을 절단하는 에칭을 일괄로 행함으로써, 상기 하층 배선층과 상기 상층 배선층에 대해 폐쇄 루프 커트를 실시하는 것을 특징으로 하는 전자 부품의 제조 방법.
  2. 제1항에 있어서, 상기 에칭에서는, 상기 하층 배선층 및 상기 상층 배선층의 각각을 절단하여 적어도 상기 하층 배선층의 하층까지 도달하는 복수의 구멍을 RIE(Reactive Ion Etching)법에 의해 일괄로 형성하는 것을 특징으로 하는 전자 부품의 제조 방법.
  3. 제2항에 있어서, 상기 하층 배선층과 상기 상층 배선층 중 적어도 1층이, 이들의 배선층의 길이 방향의 일단부에서 적층 방향으로 서로 중첩되어 형성되고, 상기 길이 방향의 일단부에서 상기 하층 배선층 및 상기 상층 배선층 중 적어도 1층을 함께 절단하는 구멍이 형성되도록 상기 에칭을 행하는 것을 특징으로 하는 전자 부품의 제조 방법.
  4. 제3항에 있어서, 상기 하층 배선층과 상기 상층 배선층 중 적어도 1층은, 이들의 배선층의 길이 방향의 타단부에서는 적층 방향으로 서로 중첩되지 않고 형성되고, 상기 길이 방향의 타단부는, 이들의 배선층을 절단하는 구멍이 각각 형성된 후에 인출 배선과의 콘택트부에 제공되는 것을 특징으로 하는 전자 부품의 제조 방법.
  5. 제3항에 있어서, 상기 하층 배선층과 상기 상층 배선층 중 적어도 1층은, 상이한 방향으로 연장되고, 이들의 배선층의 길이 방향의 일단부 및 타단부에서는 적층 방향으로 서로 중첩되지 않고 형성되고, 이들의 배선층의 각각의 길이 방향의 타단부는, 이들의 배선층을 절단하는 구멍이 각각 형성된 후에 인출 배선과의 콘택트부에 제공되는 것을 특징으로 하는 전자 부품의 제조 방법.
  6. 제2항에 있어서, 상기 복수의 구멍을 절연 재료로 메우는 것을 특징으로 하는 전자 부품의 제조 방법.
  7. 제1항에 있어서, 상기 하층 배선층으로서의 제1 배선층이 제1 방향으로 연장됨과 함께 상기 하층 배선층의 1층 상층에 위치하는 상기 상층 배선층으로서의 제2 배선층이 제2 방향으로 연장되고, 상기 제1 배선층과 상기 제2 배선층이 교차하는 위치에 있어서의 상기 제1 배선층과 상기 제2 배선층 사이에, 상기 다른 층으로서 제1 불휘발성 기억 소자와 제1 정류 소자를 포함하는 제1 불휘발성 메모리 셀이 배치되는 것을 특징으로 하는 전자 부품의 제조 방법.
  8. 제7항에 있어서, 상기 제1 불휘발성 기억 소자가 제1 저항 변화 소자이며, 상기 제1 정류 소자가 제1 다이오드인 것을 특징으로 하는 전자 부품의 제조 방법.
  9. 제8항에 있어서, 상기 제1 저항 변화 소자 및 상기 제1 다이오드는, 상기 제1 배선층 및 상기 제2 배선층을 형성하는 상기 측벽 전사 프로세스를 사용하여 형성되는 것을 특징으로 하는 전자 부품의 제조 방법.
  10. 제8항에 있어서, 상기 제1 저항 변화 소자 및 상기 제1 다이오드는, 상기 제1 배선층 및 상기 제2 배선층을 형성하는 상기 측벽 전사 프로세스와 상이한 프로세스를 사용하여 형성되는 것을 특징으로 하는 전자 부품의 제조 방법.
  11. 제7항에 있어서, 상기 제2 배선층의 1층 상층에 위치하는 상층 배선층으로서의 제3 배선층이 상기 제1 방향으로 연장되고, 상기 제2 배선층과 상기 제3 배선층이 교차하는 위치에 있어서의 상기 제2 배선층과 상기 제3 배선층 사이에, 상기 다른 층으로서 제2 불휘발성 기억 소자와 제2 정류 소자를 포함하는 제2 불휘발성 메모리 셀이 배치되는 것을 특징으로 하는 전자 부품의 제조 방법.
  12. 제11항에 있어서, 상기 제2 불휘발성 기억 소자가 제2 저항 변화 소자이며, 상기 제2 정류 소자가 제2 다이오드인 것을 특징으로 하는 전자 부품의 제조 방법.
  13. 제11항에 있어서, 상기 제2 저항 변화 소자 및 상기 제2 다이오드는, 상기 제2 배선층 및 상기 제3 배선층을 형성하는 상기 측벽 전사 프로세스를 사용하여 형성되는 것을 특징으로 하는 전자 부품의 제조 방법.
  14. 제11항에 있어서, 상기 제2 저항 변화 소자 및 상기 제2 다이오드는, 상기 제2 배선층 및 상기 제3 배선층을 형성하는 상기 측벽 전사 프로세스와 상이한 프로세스를 사용하여 형성되는 것을 특징으로 하는 전자 부품의 제조 방법.
  15. 제1항에 있어서, 상기 하층 배선층의 바로 위 또는 바로 아래 중 적어도 한 쪽에 장벽 금속을 형성하는 것을 특징으로 하는 전자 부품의 제조 방법.
  16. 제1항에 있어서, 상기 상층 배선층의 바로 위 또는 바로 아래 중 적어도 한 쪽에 장벽 금속을 형성하는 것을 특징으로 하는 전자 부품의 제조 방법.
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