KR101174554B1 - 칩-온-칩 및 패키지-온-패키지 기술을 위한 유연한 패키징 - Google Patents

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Abstract

일 실시예에서, 애플리케이션 집적 회로(IC) 및 하나 이상의 다른 IC들을 위한 패키징 솔루션이 제공된다. 패키징 솔루션은 (패키지 기판으로의 플립-칩 접속의) 애플리케이션 IC 및 (플립 칩이 아닌 배향의) 다른 IC들의 칩-온-칩 패키징과, 및 애플리케이션 IC와 다른 IC들의 패키지-온-패키지 패키징 모두를 지원할 수 있다. 패키지 기판은 다른 IC들로의 칩-온-칩 연결을 지원하는 애플리케이션 IC에 근접한 패드들의 제1 세트를 포함할 수 있다. 패드들은 애플리케이션 IC 아래에서 연장하여 애플리케이션 IC에 연결되는 도전체들에 연결될 수 있다. 패드들의 제2 세트는 패키지-온-패키지 솔루션들을 위한 패키지 핀들에 연결될 수 있다. 칩-온-칩 솔루션이 신뢰가능하다고 증명되는 경우에는, 패키지-온-패키지 솔루션을 위한 지원이 제거될 수 있고, 패키지 기판은 크기가 감소될 수 있다.

Description

칩-온-칩 및 패키지-온-패키지 기술을 위한 유연한 패키징{FLEXIBLE PACKAGING FOR CHIP-ON-CHIP AND PACKAGE-ON-PACKAGE TECHNOLOGIES}
본 발명은 집적 회로 분야에 관한 것으로, 보다 구체적으로는 집적 회로들의 패키징(packaging)에 관한 것이다.
집적 회로 칩들은 일반적으로 회로 보드와 같은 다른 컴포넌트들로의 보다 편리하고 신뢰성있는 접속을 제공하도록 패키징되어, 집적 회로가 손상 등으로부터 보호되도록 한다. 원래, 각각의 집적 회로 칩은, 그 자신의 패키지에 수용되는데, 이 집적 회로는 (각각 자신들의 패키지들 내에 있는) 다른 집적 회로들 및 다른 전자 컴포넌트들도 접속되는 회로 보드에 납땜되거나 혹은 다른 식으로 회로 보드에 전기적 및 물리적으로 접속된다.
보다 최근에는, 집적 회로들을 포함하는 디바이스의 사이즈를 줄이기 위해 패키지-온-패키지 접속(package-on-package connection)들이 이용되고 있다. 이런 경우들에서, 제1 집적 회로는 회로 보드에 접속하기 위한 핀들을 포함하고 또한 다른 집적 회로의 핀들과 매칭하는 장착 포인트(mounting point)들도 포함하는 한 패키지 내에 패키징된다. 다른 집적 회로는 장착 포인트들을 통해 제1 집적 회로 상에 장착될 수 있다.
이용되기 시작하고 있는 다른 전략은 칩-온-칩 패키징(chip-on-chip packaging)이다. 칩-온-칩 패키징에서는, 복수의 집적 회로 칩들이 적층되고 서로 직접(예컨대, 중간 패키지 없이) 접속된다. 하나의 칩-온-칩 솔루션에서, 칩들은 동일한 배향(즉, "페이스 업(face up)")으로 적층된다. 적층 구조에서 최대 칩은 제일 아래에 있고, 최대 칩의 상단으로부터 더 작은 칩들의 측면들 위쪽으로 접속이 이루어지는데, 예를 들어 더 작은 칩들 상의 패드들로부터 그 측면 위로 연장하는 와이어 본드 루프들을 통해 접속이 이뤄진다. 적층된 칩들은 다른 컴포넌트들로의 접속을 위해 단일 패키지에 포함된다. 칩-온-칩 패키지는 패키지-온-패키지 솔루션보다 더 작은 전체 체적을 제공한다.
각각의 패키징 솔루션은 연관된 리스크들을 또한 가지고 있다. 패키지-온-패키지 기술은 각각의 개별 패키징된 회로를 회로 보드에 장착하는 것보다 (예를 들면, 정확히 작동하지 않고 제조시 처분되어야만 하는 부품들의 측면에서, 보다 새로운 기술에서 아직 명백하지 않은 결함들로 인한 초기 고장의 측면에서, 단일 칩 고장으로 인한 부품의 초기 고장의 측면 등에서) 더 많은 리스크를 지닌다. 칩-온-칩 패키징도 패키지-온-패키지 기술보다 더 많은 리스크를 지닌다. 따라서, 제품 설계자는 제품의 컴포넌트들의 패키징을 고려할 때 리스크와 제조 목표들 간에 절충점을 찾아야 한다.
일 실시예에서, 애플리케이션 집적 회로(IC) 및 하나 또는 그 이상의 다른 IC들에 대한 패키징 솔루션이 제공된다. 이 패키징 솔루션은 (패키지 기판으로 플립-칩 접속 상태에 있는) 애플리케이션 IC와 (비-플립 칩 배향 상태에 있는) 다른 IC들의 칩-온-칩 패키징 모두를 지원할 수 있다. 패키징 솔루션은 애플리케이션 IC 및 다른 IC들의 패키지-온-패키지 패키징을 또한 지원할 수 있다. 패키지 기판은 다른 IC들로의 칩-온-칩 접속을 지원하기 위한, 애플리케이션 IC에 근접한 패드들의 제1 세트를 포함할 수 있다. 패드들은 애플리케이션 IC 아래에서 연장하는 도전체(conductor)들에 접속되어 플립-칩-장착된 애플리케이션 IC에 접속할 수 있다. 패드들의 제2 세트는 패키지-온-패키지 솔루션들용의 패키지 핀들에 접속될 수 있다. 칩-온-칩 솔루션의 신뢰성이 입증되면, 패키지-온-패키지 솔루션을 위한 지원을 없앨 수 있고, 패키지 기판의 사이즈를 줄일 수 있다.
다음에서 간략히 설명되는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 집적 회로의 일 실시예를 나타내는 블록도.
도 2는 집적 회로용의 패키지의 일 실시예의 블록도.
도 3은 패키징된 집적 회로의 일 실시예의 측면도.
도 4는 집적 회로 및 2개의 다른 집적 회로의 칩-온-칩 패키징의 일 실시예의 블록도.
도 5는 집적 회로 및 2개의 다른 집적 회로의 패키지-온-패키지 패키징의 일 실시예의 블록도.
도 6은 집적 회로 및 2개의 다른 집적 회로의 칩-온-칩 패키징의 제2 실시예의 블록도.
도 7은 집적 회로를 패키징하는 일 실시예를 나타내는 순서도.
도 8은 시스템의 일 실시예의 블록도.
본 발명에 대해 다양한 변경들 및 대안적인 형태들을 구현할 수 있는데, 그 특정한 실시예들이 도면들에서 예로서 도시되어 있으며, 이하에서는 이에 대해 상세히 설명한다. 그러나, 이러한 도면들 및 상세한 설명은 개시되어 있는 특정한 형태로 본 발명을 국한시키려는 것이 아니라, 오히려 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상과 범주 내에 드는 모든 변경들, 균등물들 및 대안들을 포괄하고 있다는 점을 알아야 한다. 본 명세서에서 사용되는 제목들은 단지 조직적 목적을 위한 것일 뿐 설명의 범주를 국한시키는데 사용된다는 것을 의미하지는 않는다. 본 출원에 걸쳐 사용되는 바와 같이, 용어 "할 수 있는(may)"은 의무적인 의미(mandatory sense)(즉, 꼭 해야한다는 의미)라기 보다는 허용된다는 의미(permissive sense)(즉, 가능성이 있다는 의미)로 사용된다. 마찬가지로, 용어들 "포함하다(include)", "포함하는(including)" 및 "포함하다(includes)"는 포함한다는 것을 의미하는데, 이에 국한되지는 않는다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들이 태스크 또는 태스크들을 수행하도록 "구성되는(configured to)" 것으로 설명될 수 있다. 이러한 맥락에서, "구성되는"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로를 구비하는" 것을 일반적으로 의미하는 구조를 광의로 기재한 것이다. 이와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온 상태이지 않을 때라도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "구성되는"에 대응하는 구조를 형성하는 회로는 하드웨어 회로들 및/또는 그 동작을 구현하도록 실행가능한 프로그램 명령어들을 저장하는 메모리를 포함할 수 있다. 메모리는 정적 또는 동적 RAM과 같은 휘발성 메모리 및/또는 광학 또는 자기 디스크 저장 장치, 플래시 메모리, 프로그래머블 ROM들 등의 비휘발성 메모리를 포함할 수 있다. 유사하게, 설명의 편의를 위해, 다양한 유닛들/회로들/컴포넌트들을 태스크 또는 태스크들을 수행하는 것으로 설명할 수도 있다. 이러한 설명들은 용어 "구성되는"을 포함하는 것으로 해석되어야 한다. 하나 또는 그 이상의 태스크들을 수행하도록 구성된 유닛/회로/컴포넌트를 기재한 것은 이러한 유닛/회로/컴포넌트에 대한 기능적 기재의 불리함을 적용받지 않으려는 의도인 것이 명확하다.
일 실시예에서, 패키징 솔루션은 칩-온-칩 패키징을 지원할 수 있고 동일한 칩들에 대한 패키지-온-패키지 패키징의 지원을 또한 유지할 수 있다. 패키지-온-패키지 구현은 (칩-온-칩 구현에 비해) 증명된 기술일 수도 있으며, 이에 따라 그 리스크 요인은 칩-온-칩 구현에 비해 더 낮을 수 있다. 칩-온-칩 구현은 더 높은 리스크 요인을 가질 수 있지만, 전체 패키지의 사이즈를 또한 줄일 수 있다. 칩-온-칩 구현이 신뢰성 있는 것을 증명하면, 패키지-온-패키지 솔루션을 위한 지원이 제거될 수 있으며, 패키지 사이즈가 줄어들 수 있다. 한편, 칩-온-칩 구현이 신뢰성이 없다는 것을 증명하면, 동일한 패키지는 적층의 제일 아래에서의 집적 회로를 패키지-온-패키지 솔루션에서의 다른 집적된 회로들의 별개로 패키징된 인스턴스들로 패키징하는데 이용될 수 있다. 따라서, 본 명세서에서 설명하는 패키징 솔루션은 동일한 패키지 기판을 이용하여 패키지-온-패키지 구현에 대한 지원을 유지함으로써 칩-온-칩 패키징의 리스크를 상쇄하면서 칩-온-칩 패키징을 허용할 수 있다.
몇몇 실시예들에서, 패키징 솔루션은 어떤 패키징 옵션이든 지원하는데 이용될 수 있다. 예컨대, 칩-온-칩 구현은 더 고비용일 수 있으며, 이에 따라 그 비용 증가가 정당화될 수 있는 최종 제품들에 대해 바람직할 수 있다. 다른 최종 제품들은 더 높은 비용을 감내하지 않을 것이고, 공간에 덜 민감할 수 있고 패키지-온-패키지 구현이 이용될 수 있다.
일 실시예에서, 패키징 솔루션은 바닥 집적 회로의 플립 칩 부착 및 바닥 집적 회로의 상단 상의 2개 또는 그 이상의 집적 회로들의 적층을 지원할 수 있다. 패키징 솔루션은 집적 회로의 플립-칩 접속들에 접속하기 위한 도전체들을 갖는 패키지 기판을 포함할 수 있다. 도전체들은 집적 회로 아래로부터 바깥으로 연장할 수 있으며, 집적 회로의 측면 근처의 패드들의 제1 세트를 포함할 수 있다. 이러한 패드들은 집적 회로의 상단 상에 적층된 칩들에 접속하는데 이용될 수 있다. 도전체들은 패키징 핀들에 접속하도록 제공되는 패드들의 제2 세트로 추가로 연장할 수 있다. 패키지 핀들은 패키징 솔루션의 패키지-온-패키지 부분을 지원할 수 있다.
일 실시예에서, 도전체들은 바닥 집적 회로 상의 2개의 물리적 층 인터페이스 회로들에 접속하는 도전체들의 2개의 세트를 포함할 수 있다. 2개의 물리적 층 인터페이스 회로들은 집적 회로의 2개의 인접한 에지들을 따라 물리적으로 로케이팅될 수 있으며, 도전체들의 2개의 세트에 대한 대응 패드들은 제각각 2개의 에지들 근방에 로케이팅될 수 있다. 상단 상에 적층될 집적 회로 칩들은 집적 회로들의 하나의 에지 상에 패드들을 가질 수 있으며, 패키지 기판 상의 패드들에 정렬될 수 있다. 집적 회로들을 서로 직교 배향으로 적층함으로써, 접속들의 2개의 독립 세트가 이루어질 수 있다.
예컨대, 일 실시예에서, 상단 상에 적층된 집적 회로 칩들은 DRAM들, SRAM들, 플래시 메모리 등과 같은 메모리 집적 회로들일 수 있다. 물리적 층 인터페이스 회로들은 (예를 들어, 어드레스 및 제어 신호들을 구동하고, 동작에 따라 데이터 신호들을 구동 또는 수신하는) 메모리들에 대한 인터페이싱을 위한 물리적 층일 수 있다. (본 명세서에서 애플리케이션 집적 회로로 지칭되는) 바닥 집적 회로에는 각각의 메모리 콘트롤러들이 있을 수 있다.
이하에서는, 적층된 메모리 집적 회로들을 갖는 애플리케이션 집적 회로가 예로서 이용될 것이다. 그러나, 집적 회로들의 임의의 세트라도 이용될 수 있다. 일 실시예에서, 애플리케이션 집적 회로는 상단 상에 적층된 2개 또는 그 이상의 집적 회로들(예를 들어, 메모리 집적 회로, 또는 애플리케이션 집적 회로에 접속될 수 있는 집적 회로의 임의의 다른 타입)을 구비할 수 있다. 적층된 집적 회로들은 서로 동일한 타입으로 이루어질 수 있으며 애플리케이션 집적 회로와 상이할 수 있다.
이제 도 1을 참조하면, 애플리케이션 집적 회로(IC)(10)의 일 실시예의 블록도가 도시되어 있다. 도시된 실시예에서, 애플리케이션 IC(10)는 코어 회로(12), 메모리 콘트롤러들(14A-14B) 및 메모리 콘트롤러 물리적 층 인터페이스(PHY) 회로들(16A-16B)을 포함한다. 코어 회로(12)는, 도 1에 도시된 바와 같이, 제각기 PHY 회로들(16A-16B)에 결합되는 메모리 콘트롤러들(14A-14B)에 결합된다. PHY 회로들(16A-16B) 위에는 PHY 회로(16A) 위의 C4(controlled collapse chip connection) 범프들(18A-18B) 및 PHY 회로(16B) 위의 C4 범프들(18C-18D)과 같은 C4 범프들이 있다.
물리적 층 인터페이스 회로는 인터페이스를 형성하는 신호 라인들 상에서 통신하기 위한 회로를 일반적으로 포함할 수 있다. 일반적으로, 인터페이스는 신호들을 구동/수신하기 위한 전기적 요건들 및 이 신호들을 이용하여 통신하기 위한 프로토콜과 함께 신호 라인들 상으로 구동 및 수신되는 신호들의 모음을 포함할 수 있다. 예컨대, 버스 또는 패킷 프로토콜들이 때때로 범용 인터페이스들에 이용된다. 맞춤 인터페이스들(예를 들어, 메모리 칩들과의 통신을 위한 메모리 인터페이스)이 특정한 타입들의 칩들 또는 다른 디바이스들과 통신하도록 정의될 수 있다. 인터페이스는 임의의 정의 및 프로토콜을 가질 수 있고, 신호 라인들 상의 통신들은 전체로서 프로토콜을 구현하고 통신을 제공한다. 물리적 층 인터페이스 회로는 타이밍 요건들을 포함하는 신호들을 구동 및 수신하기 위한 적어도 전기적 요건들을 구현할 수 있다. 라인 코딩이 사용되면(예를 들어, 8b-10b 인코딩), 물리적 층은 코딩 및 디코딩을 또한 구현할 수 있다.
PHY 회로들(16A-16B)은 메모리 인터페이스용의 물리적 층 인터페이스 회로들일 수 있다. 따라서, PHY 회로들(16A-16B)은 패키지에서 애플리케이션 IC(10) 상에 적층될(또는 상세히 후술하는 바와 같이, 패키지-온-패키지 구현에서 접속될) 메모리 IC들로의 메모리 인터페이스의 신호들 상에서 통신하도록 구성된다.
도 1의 실시예는 애플리케이션 IC(10)의 에지들을 따른 PHY 회로들(16A-16B)의 물리적 위치를 나타내려는 것이다. PHY 회로들(16A-16B)은 에지의 전체 길이를 점유하지 않을 수 있지만, 에지를 따라 로케이팅된다. 구체적으로, PHY 회로들(16A-16B)은 애플리케이션 IC(10)의 인접한 에지들을 따라 로케이팅된다. IC의 인접한 에지들은 공통 포인트에서 종료하는 에지들일 수 있다. 다른 식으로 보면, 인접한 에지들은 정사각형 또는 직사각형 IC(10)가 이용되는 경우에 서로 직교할 수 있다. 따라서, 도 1에서, 좌측 에지는 상단 에지와 바닥 에지에 인접하는데, 이들 모두는 우측 에지에도 인접한다. PHY 회로들(16A-16B)은 도 1에 도시된 바와 같이 우측 에지와 상단 에지 상에 로케이팅된다. 그러나, 좌측, 우측, 상단 및 바닥은 특정한 보는 방향에 대해, 이 경우에는 도 1에 도시된 배향에 대해 모두 상대적으로 정해진 것이다.
각각의 경우에, PHY 회로들(16A-16B)을 패키지의 신호 라인들에 접속하는 C4 범프들은 대응하는 PHY 회로들(16A-16B) 위에 로케이팅된다. 따라서, 2개의 메모리 인터페이스들에 대응하는 C4 범프들도 인접한 에지들을 따라 로케이팅된다. C4 범프들의 2개 행이 도 1에 도시되어 있지만, 일반적으로 메모리 인터페이스들에 대한 접속성을 제공하는 임의 개수의 행들이 제공될 수 있다. C4 범프들은 애플리케이션 IC(10)에서 금속의 최종 층과 접촉하고 있는 애플리케이션 IC(10)의 상단 표면(도 1에서 볼 수 있는 표면)에 가해질 수 있다. 신호들의 수는 메모리 인터페이스 정의에 의존하며, 어드레스 라인들, 제어 라인들 및 데이터 라인들을 일반적으로 포함할 수 있다. 도면들에 도시된 C4 범프들의 수(및 유사하게는 이하에서 보다 상세히 논의되는 바와 같은 다른 패드들의 수)는 신호 라인들의 전체 수를 나타내려는 것은 아니다.
메모리 콘트롤러들(14A-14B) 및 코어 회로(12)는 도 1에 도시된 바와 같이 물리적으로 로케이팅될 필요는 없다. 메모리 콘트롤러들(14A-14B)은 각각의 PHY 회로들(16A-16B)에 결합될 수 있으며, 메모리 요청들을 수신하도록 코어 회로(12)에 인터페이싱하기 위한 회로, 메모리 요청들을 저장하기 위한 큐들, 전송될 요청들을 선택하기 위한 회로 등을 일반적으로 포함할 수 있다. 코어 회로(12)는 동작(이를 위해 애플리케이션 IC(10)가 설계됨)을 구현한다. 일반적으로, 애플리케이션 IC는 동작들의 임의 세트를 위해 설계될 수 있다. 예컨대, 일 실시예에서, 애플리케이션 IC(10)는 명령어 세트 아키텍쳐에 정의된 명령어들을 실행하도록 구성된 하나 또는 그 이상의 프로세서 코어들을 포함할 수 있다. 애플리케이션 IC(10)는 SOC(a system on a chip)일 수 있으며, 프로세서 코어들 이외에 다양한 주변 회로들(예를 들어, 오디오 및/또는 비디오 프로세싱, 그래픽들, DMA(direct memory access) 엔진들, 입력/출력 브리지 회로 등)을 구현할 수 있다. 애플리케이션 IC(10)는 다른 실시예들에서 프로세서들을 포함하지 않는 고정된 기능의 집적 회로일 수 있다.
집적 회로는 단일 반도체 기판 상에 형성되는 임의의 회로를 일반적으로 포함할 수 있다. 그 위에 형성된 회로를 갖는 기판도 칩으로 지칭된다. 회로는 평면 표면 근방의 기판에 불순물들을 주입하고, 알루미늄, 구리, 폴리실리콘 등과 같은 도전성 물질들의 층들을 평면 표면 상에 구성하여 트랜지스터들 및 다른 컴포넌트들을 형성하고 이들을 함께 접속함으로써 반도체 기판의 평면 표면 상에 형성될 수 있다. 절연층들이 또한 인가되어 도전성 물질들 간에 절연을 제공한다. 집적 회로의 에지들은 평면 표면 상에서 집적 회로의 주변부 근방의 영역들일 수 있다.
이제 도 2를 참조하면, 패키지 기판(20)의 일부의 블록도가 도시되어 있다. 패키지 기판(20)은 패키지 핀들 및 플라스틱의 잠재적인 캡슐화 보호층(또는 금속 뚜껑)과 함께 애플리케이션 IC(10)(및 적용가능하면 칩-온-칩 패키지에 포함된 적층된 IC들)의 패키지를 형성할 수 있다. 패키지 기판(20) 상의 애플리케이션 IC(10)의 풋프린트(footprint)가 점선 박스(22)로 표시되어 있다. 풋프린트가 도면에서의 편의를 위해 도 2에서 일 측에 도시되어 있지만, 패키지 기판(20)은 몇몇 실시예들에서 애플리케이션 IC(10)의 각 에지로부터 동일한 거리에 걸쳐 실제 연장될 수 있다. 풋프린트는 패키지 기판 상에 장착될 때 애플리케이션 IC(10)가 로케이팅되게 될 패키지 기판(20)의 영역을 일반적으로 지칭할 수 있다. 풋프린트는 플립-칩 장착 실시예들에서 애플리케이션 IC(10)의 C4 범프들이 접속될 엔드 포인트들을 포함한다.
패키지 기판(20)은, 애플리케이션 IC(10)가 플립 칩 배향으로 패키지 기판(20)에 장착될 때, 애플리케이션 IC(10) 상에서 C4 범프들에 접속되도록 배열되는 도전체들의 세트들을 포함한다. 도전체들(24)은 예를 들어 PHY 회로(16A)에서의 C4 범프들에 접속할 수 있으며, 도전체들(26)은 PHY 회로(16B)에서의 C4 범프들에 접속할 수 있다. C4 범프들이 애플리케이션 IC(10)의 상단 표면 상에 그리고 애플리케이션 IC(10)의 주변부 내에 있기 때문에, 도전체들(24 및 26)은 애플리케이션 IC(10)의 풋프린트 아래에서 연장한다. 각각의 도전체(24 및 26)는 애플리케이션 IC(10) 상에서 C4 범프들에 접속하는 엔드 포인트(28)를 포함한다. 엔드 포인트들(28)은 이하에서 논의하는 바와 같이 패드들일 수 있다.
도전체들(24 및 26)은 애플리케이션 IC(10)의 풋프린트로부터 나와 엔드 포인트들(28)로 연장한다. 애플리케이션 IC(10)의 풋프린트 바로 밖에는, 패드들(30, 30')의 세트가 도전체들(24 및 26) 상에 형성된다. 따라서, 패드들(30, 30')은 애플리케이션 IC(10)의 2개의 인접한 측들 근방에(또는 근접하여) 있다. 몇몇 경우들에서, 패드들(30, 30')은 애플리케이션 IC(10)의 풋프린트와 접촉할 수 있거나 풋프린트 아래에서 약간 연장할 수도 있다. 패드들(30, 30')이 칩-온-칩 장착으로 적층 IC들에 접속하는 도전체들과 접촉하는데 이용될 것이기 때문에, 패드들(30, 30')이 가능한 한 풋프린트에 근접하는 것이 바람직할 수 있다.
도전체들(24 및 26)은 또한 패키지 기판(20) 상에서 패드들(30, 30')로부터 나와 패드들(32)의 제2 세트로 연장한다. 패드들(32)은 패키지의 패키지 핀들에 접속하도록 치수 조정(dimension)된다. 구체적으로, 패키지 핀들에 대응하는 패드들(32)은 패키지-온-패키지 구성으로 패키징된 IC들에 접속되도록 배열된다. 도시된 실시예에서, 패키지-온-패키지 구성은 (도 2에서 보이는 바와 같이) 패키지 기판(20)의 상단 표면의 에지들 근방의 핀들을 포함한다. 이 핀들은 또한 패키징된 IC들의 사이즈에 의존하여 패키지 기판(20)의 상단 표면의 내부 쪽으로 제공될 수 있다. 도 2에 도시된 에지들 외에 패키지 기판(20)의 상단 표면의 다른 에지들 상의 핀들이 또한 제공될 수 있다. 도전체들(24 및 26)은 이러한 실시예들에서 패드들(30, 30')로부터 다른 에지들로 라우팅될 수 있다.
따라서, 도 2에 도시된 바와 같은 패키지 기판(20)은 (패드들(30, 30')을 사용하는) 칩-온-칩 솔루션(chip-on-chip solution)과 (패드들(32)을 사용하는) 패키지-온-패키지 솔루션 모두를 지원한다. 칩-온-칩 솔루션은 초기 부품들(parts) 중 몇개를 사용하여 검증될 수 있고, 그러한 기술이 신뢰성있다고 판명되면, 패키지 기판(20)(및 따라서 패키지 크기)은 패드들(32), 및 패드들(30, 30')로부터 패드들(32)로 연장되는 도전체들을 제거함으로써 축소될 수 있고, 그러면, 패키지 기판의 사이즈를 줄일 수 있다. 칩-온-칩 솔루션이 신뢰성이 없다고 판명되면(예를 들면, 올바르게 동작하는 부품들의 수율이 너무 낮고, 부품들의 수명이 너무 낮다고 판명되는 등), 패키지 기판(20)은 더 입증된 패키지-온-패키지 솔루션을 이미 지원하고 있고 또한 패키지 기판(20)을 사용하여 패키지-온-패키지 부품들이 산출될 수 있다. 칩-온-칩 솔루션이 검증되고 있는 동안 발견/수행되었을 수 있는 패키지 기판(20)의 어떠한 디버깅/수정도 패키지-온-패키지 솔루션용으로 사용되는 패키지 기판(20)에 반영되고, 따라서 동일한 패키지 기판(20)을 사용하여 즉시 제조를 시작할 수 있다.
도전체들(24 및 26)에 접속된 엔드 포인트들(28)에 부가하여, 패키지 기판(20)은 애플리케이션 IC(10)의 다른 C4 범프들에 접속하기 위한 다른 엔드 포인트들(34)을 더 포함할 수 있다. 이들 C4 범프들과 연관있는 신호 라인들은 애플리케이션 IC(10)로 구현될 수 있는 칩-온-칩 또는 패키지-온-패키지 솔루션들에 포함되지 않는 다른 컴포넌트에 접속하기 위한 것일 수 있다. 즉, 애플리케이션 IC(10)를 이들 다른 컴포넌트에 접속하는 것은 회로 기판 또는 다른 종래의 접속 메커니즘을 통해 가능하다. 엔드 포인트들(32)은 패키지 기판(20)의 다양한 층들을 통해 (도 2에서 볼 수 있는 면에 대향하는) 패키지 기판(20)의 바닥면에 접속될 수 있다. 패키지는 회로 기판에의 접속 또는 다른 상호접속을 위해 패키지 기판(20)의 바닥면에 패키지 핀들을 포함할 수 있다. 바닥면의 패키지 핀들은, 일 실시예에서 패키지 핀들도 패키지 기판(20)의 볼 수 있는 면에 가해지는 핀들과 유사하게 솔더 볼(solder ball)들이기는 하지만, 상부 표면의 패키지 핀들과 동일할 필요는 없다.
따라서, 패키지 기판(20)은 엔드 포인트들(34)을 그 패키지 기판(20)의 바닥면 상의 올바른 핀들에 접속하는 것을 가능하게 하는 도전체들의 층들 및 절연체의 층들을 포함할 수 있다. 패키지 기판(20) 내의 층들의 수는, C4 범프들을 올바른 핀들에 접속할 때 직면하게 되는 배선 혼잡량, 각 도전체에 대한 전류 용량 요구 등에 기초하여 변화할 수 있다. 패키지 기판(20)은 보다 작은 스케일에서 인쇄 회로 기판 기술과 유사할 수 있다. (도전체들(24 및 26)을 포함하는) 패키지 기판(20)에 사용되는 도전성 재료들은 구리, 금, 알루미늄, 이전에 언급한 재료의 임의의 것과 상호간의 및 다른 재료들과의 합금들 중의 하나 또는 그 이상을 포함할 수 있다. 절연층들은 임의의 절연 재료들(예를 들면, 플라스틱, 세라믹 등)로 이루어질 수 있다.
일반적으로, 도 2에서 보여지는 바와 같은 패키지 기판(20)의 상부 표면은 참조 부호(36)로 표시되는 절연층에 의해 덮여질 수 있다. 절연층은 대부분의 도전체들(24 및 26)을 덮을 수 있다. 그러나, 엔드 포인트들(28 및 34) 및 패드들(30, 30', 32)에서의 절연층(32) 내에 개구들이 형성된다. 이들 개구들은 엔드 포인트들/패드들로의 전기적 접속을 가능하게 한다. 패드는 일반적으로 전기적 접속이 이루어질 수 있는 평평한 표면일 수 있다. 패드는 단순히 개구일 수 있거나, 또는 개구는 앞서 언급한 도전 재료들 중 임의의 것과 같은 도전 재료로 채워질 수 있다. 패드는 자신에게 접속하는 기계적 프로세스를 간단히 하기 위해 도전체(예를 들면, 도전체들(24 및 26))보다 더 클 수 있다.
패키지 핀들은, 본 발명에서 사용되는 바와 같이, 일반적으로 패키지된 집적 회로와 회로 기판과 같은 다른 컴포넌트들 간의 전기적 및 적어도 부분적인 기계적 접속을 이루기 위해 사용될 수 있는 임의의 도전체일 수 있다. 전술한 솔더 볼(solder ball)들(및 다른 도전성 및 기계적으로 안정한 재료들로 이루어진 볼들)과 같은 사용될 수 있는 다양한 핀들이 존재한다. 패키지 핀들은 또한 다른 컴포넌트들에 납땜되거나 소켓에 삽입될 수 있는, 핀 그리드 어레이(PGA) 상에 사용되는 것들과 같은 비교적 곧은 금속 핀들일 수 있다. 다른 핀들(예를 들면, 표면 장착을 위한 걸윙식(gull wing) 또는 J 리드 디자인들(J lead designs))은 곧지 않을 수 있다. 패키지 핀들은 또한 랜드 그리드 어레이(land grid array; LGA) 패키지에 사용되는 것들과 같은 도전 패드들을 포함할 수 있다.
전술한 바와 같이, 본 실시예에서, 패키지 기판(20)은 애플리케이션 IC(10)의 플립-칩(flip-chip) 장착을 하도록 설계된다. 즉, 도 1에 도시된 바와 같이 IC(10)의 상부 표면은 패키지 기판(20)의 상부 표면과 대면하고, 상부 표면 상의 C4 범프들은 엔드 포인트들(28 및 34)과의 전기적 접속을 이룬다. 따라서, 애플리케이션 IC(10)가 도 2의 패키지 기판(20)에 장착된다면, 애플리케이션 IC(10)의 후면(도 1에서 볼 수 있는 표면에 대향하는 면)은 도 2의 시점(viewpoint)에서 볼 수 있을 것이다. C4 범프들은, 다른 대체예들에서 금볼(gold ball)들 또는 몰딩된 스터드(molded stud)들, 전기적 도전성 플라스틱들, 도금한(plated) 범프들 등을 포함하지만, 땜납으로 이루어질 수 있다. 플립-칩 장착은 "페이스 업(face up)" 배선 접합 기술들과 대비된다.
도 3은 패키지된 애플리케이션 IC(10)의 일 실시예의 측면도이다. 본 실시예에서의 패키지(40)는 패키지 기판(20), 패키지 핀들(42), 및 패키지-온-패키지 장착을 위한 패키지 핀들(44)을 포함한다. 다른 실시예들은, 예를 들면, 칩-온-칩 솔루션이 신뢰성있는 것으로 고려된다면, 패키지 핀들(44)을 포함하지 않을 수 있다. 패키지 핀들(42 및 44)은 본 실시예에서는 모두 솔더 볼들이지만, 다른 실시예들은 핀들(42 및/또는 44)과는 다른 핀들을 구현할 수 있다. 도 3의 IC(10)를 불명료하게 하는 것을 피하기 위해, 모든 패키지 핀들(44)을 도시한 것은 아니다. 핀들(44)은, 몇몇 실시예에서, 패키지-온-패키지 구성에서 핀들(44)에 부착될 패키지된 IC들의 핀 아웃(pin out)을 충족시킬 필요에 따라, 패키지 기판(20)의 길이 방향에 걸쳐 계속되고 및/또는 패키지 기판(20)의 표면 영역 주위에 계속될 수 있다.
도 3에 도시되는 바와 같이, 솔더 볼들(44)은, 패키지-온-패키지 장착을 지원하기 위해, 애플리케이션 IC(10)보다 높이가 더 높다. 높이에서의 차이는, 일반적으로, 다른 IC들(예를 들면, 일 실시예에서의 메모리 IC들)을 접속시키기 위한 솔더 볼들의 리플로우(reflow) 후에, 패키지(40)와 다른 IC들의 패키지들 간에 견고한 기계적 및 전기적 접속이 이루어지는 것을 보장하기에 충분한다. 몇몇 실시예에서, 기계적 접속을 돕기 위해 애플리케이션 IC(10)에 접착 재료가 가해질 수 있다.
도 3에는 도시되지 않았지만, 선택적으로 몇몇 실시예에서, 패키지 기판(20)의 상부 표면 및 그 상부 표면에 부착되는 애플리케이션 IC(10)에 가해질 수 있는 플라스틱 밀봉재(encapsulant)가 사용된다. 플라스틱 밀봉재는 손상으로부터 애플리케이션 IC(10)를 보호할 수 있다. 그러한 실시예들에서, 솔더 볼(44)들의 높이는 애플리케이션 IC(10)와 밀봉재보다 더 높을 수 있다.
핀들(42)은 일반적으로 도 3에 도시된 바와 같이 애플리케이션 IC(10) 아래에 배치될 수 있다. 몇몇 실시예들에서, 핀(42)들은 애플리케이션 IC(10)의 풋프린트(footprint)를 넘어서 연장될 수 있지만 풋프린트의 주위에 중심을 두어, 패키지-온-패키지 옵션이 후에 제거된다면, 패키지 기판(20)이 감소되도록 할 수 있다.
도 4는 패키지 기판(20) 상에 장착된 애플리케이션 IC(10) 플립-칩과 애플리케이션 IC(10) 상에 적층된 두 개의 IC들(50 및 52)(예를 들면, 메모리 IC들)을 갖는 패키지 기판(20)의 도면을 도시한다. IC들(50 및 52)은 "페이스 업(face up)" 배향(orientation)(예를 들면, 애플리케이션 IC(10)의 플립-칩 배향의 반대)으로 적층될 수 있다.
도시된 실시예에서, IC들(50 및 52)은 그 IC들(50 및 52)의 한 에지를 따라 각각의 패드들(54 및 56)을 포함한다. 패드들(54 및 56)은, IC들(50 및 52)이 IC(10) 상에 적층될 때, 패키지 기판(20) 상의 패드들(30, 30')과 정렬되도록 배치된다. 이와 같이 구성함으로써, 칩-온-칩 솔루션이 IC(10)와 IC들(50 및 52)의 상대적 크기들과는 독립적이 되도록 할 수 있다. 그러한 독립성은, 몇몇 실시예에서(예를 들면, IC(10)가 설계에 있어 정밀해짐에 따라 IC(10)의 크기가 변경된다면) 유용할 수 있다.
도시된 실시예에서, IC들(50 및 52)는 서로 직교하는 방향으로 적층된다. IC들의 배향과 관련하여 본 명세서에서 사용되는 바와 같이, 용어 "직교(orthogonal)"는 일반적으로 그 위에 (패드들(54 및 56)뿐만 아니라) IC들의 회로가 형성되는 IC들(50 및 52)의 표면들과 대략 평행한 평면에 있어서 대략 90도 떨어져서 배향되는 것을 나타낼 수 있다. 용어 직교는 일반적으로 기계적 허용 오차들, 배치의 부정확도 등에 기인하여 90도 배향과는 약간의 편차를 포함할 수 있다. 또 다른 방식에서 보여지는 바와 같이, 직교 배향은 명목상으로는 90도로서 보여질 수 있지만, IC들의 기계적 배치가 완전하지 않기 때문에 특정 예에서는 변동이 허용된다.
도시된 실시예에서, IC(52)는 접속을 위한 패드들(54)을 노출시키면서 IC(50)의 상부에 엇갈려 배치된다(staggered). 다른 실시예들은, 패드들(30, 30')에 접속하기 위해 사용될 수 있는, 패드들(54)로부터 바깥쪽으로 연장하는 배선 접착 루프들을 적용할 수 있고, 따라서 엇갈려 배치되는 적층이 필요하지 않을 수 있다.
IC들(50 및 52)이 도 4에 도시된 바와 같이 적층되고 (또한, IC들(50 및 52) 사이와 IC(50)와 애플리케이션 IC(10) 사이의 절연 접착층으로 적소에 유지됨에 따라) 패드들(30, 30')을 패드들(54 및 56)에 접속하기 위해 도전체들이 각각 가해질 수 있다. 예를 들면, 도전체(58)는 패드(30, 30')를 IC(50)상의 패드(54)에 접속시키고, 도전체(60)는 패드(30, 30')를 IC(52) 상의 패드(56)에 접속시킨다. 도전체(58 또는 60)는 패드(30, 30')에 접속될 수 있고, 패키지 기판(20)의 표면 위로 대응하는 패드들(54 또는 56)을 향하여 올라감에 따라 IC들(10, 50 및 52)의 측들 쪽에 부착될 수 있다. 그러면, 도전체는 도 4의 투시도에서 보여지는 바와 같이 IC들(50 및 52)의 상부 표면들 상의 대응하는 패드들(54 및 56)과의 전기적 접속을 이루기 위해 "구부려질 수 있다(bend over)". 도전체들(58 및 60)은 일반적으로 패키지 기판(20)의 평면으로부터 IC들(50 및 52)의 측들 위로 수직방향으로 올라간 다음, 패드들(54 및 56)에 수평으로 접속된다.
도전체들(58 및 60)은 임의의 형태로 형성될 수 있다. 예를 들면, 도전체들(58 및 60)은 Asymtek사(캘리포니아주 칼스바드 소재)로부터 이용가능한 액시엄 디스펜서(Axiom dispenser)와 같은 적절하고 매우 정확한 분사 장치로부터 전기적 도전성 에폭시를 분사함으로써 형성될 수 있다. 예를 들면, 이 프로세스는 버티컬 써킷츠사(캘리포니아주 스콧 밸리 소재)에 의해 사용되는 것과 유사할 수 있다.
두 개의 IC들(50 및 52)이 도 4에 도시되어 있지만, 다른 실시예들에서는 IC(10) 상에 더 많은 IC들이 적층될 수 있다는 것을 유의하자. 예를 들면, IC들(50 및 52)이 메모리 IC들이라면, 부가의 메모리 IC들(50 및 52)이 IC들(50 및 52)의 배향 간의 배향들을 번갈아 교대시키면서 적층될 수 있다. IC(50)와 동일한 방향으로 배향된 IC들은 메모리 컨트롤러들(14A-14B) 중 하나에 대한 메모리 채널을 형성하도록 접속될 수 있다. IC(50)와 동일한 방향으로 배향된 IC들은 다른 메모리 컨트롤러(14A-14B)에 대한 메모리 채널을 형성하도록 접속될 수 있다. 메모리 채널은 IC(10)로/로부터 보다 넓은 폭의 데이터 전송을 제공하도록 메모리 IC들을 편성하는(ganging) 것과, 낮은 지연(latency) 액세스를 제공하도록 메모리 IC들을 인터리빙(interleaving)하는 것과, 및/또는 메모리 IC들을 뱅킹(banking)하는 것을 포함할 수 있다.
두 개 이상의 IC들이 적층되면, 적층은, 접속을 위해 각각의 IC 상에 패드들을 노출시키도록, 도 4에 도시된 것과 유사하게 IC들의 엇갈림 배치를 더 포함할 수 있다. 병렬로 접속되는 신호 라인들에 대해, 도전체들(58 및 60)은 패드들(54 및 56)에 각각 접속할 수 있고, 다음에, IC들의 상부 표면으로의 전기적 접속을 피하기 위해 절연 접착재의 상부 위에서 IC들(50 및 52)의 상부 표면들에 걸쳐 수평으로 계속되고, 그 후 적층된 IC들의 측들 위로 수직으로 올라가서 다음 패드들까지 계속된다. 대안으로, 배선 접합 루프들이 사용된다면, 스택(stack)들은 전술한 바와 같이 엇갈려 배치되지 않을 수 있다. 병렬이 아닌 신호 라인들에 대해, 도전체들이 유사한 형태로 형성될 수 있지만, 스택 내의 낮은 IC 상의 패드에의 접속을 피하기 위해 절연 접착재가 사용될 수 있다.
몇몇 실시예에 있어서, 밀봉재(예를 들면, 플라스틱)가 패키지 기판(20)의 상부 표면, 애플리케이션 IC(10), IC들(50 및 52), 도전체들(58 및 60)에 가해져서 손상으로부터 어셈블리를 보호할 수 있다. 각각의 패드(30)는 도전체(58 또는 60)를 경유하여 각각의 패드(54 또는 56)에 접속될 수 있다는 것을 유의하자. 도면의 간소화를 위해 도 4에 모든 도전체들(58 및 60)이 도시된 것은 아니다.
도 5는 도 3에 도시된 바와 같은 패키지(40)에 대해서 패키지-온-패키지 솔루션 형태로 부가적인 패키지화된 메모리 IC들(70 및 72)을 구비하는 패키지화된 애플리케이션 IC(10)의 측면도이다. 이 경우, 메모리 IC들(70 및 72)은 DRAM들이지만, 다른 실시예들은 임의의 메모리 IC들을 구현할 수 있다. 또한, 메모리 IC들이 아닌 다른 IC들이 사용될 수 있다.
도 6은 패키지-온-패키지 솔루션을 위한 지지대(support)를 제거하여 패키지 기판(20)이 축소된 실시예를 도시한다. 이러한 축소는, 예를 들면, 칩-온-칩 솔루션이 패키지-온-패키지 솔루션을 제거하더라도 충분히 신뢰성있다고 판정된다면 수행될 수 있다. 도시된 실시예에서, 패키지 기판(20)은 그 패드들(30, 30')을 지지하는 크기까지 축소된다. 다른 실시예들에서, 패키지 기판(20)의 바닥 상의 핀들(42)은 그 양 또는 축소를 제어하는 인자일 수 있다. 즉, 패키지 기판(20)은 패키지 기판(20)의 바닥부 상의 핀들(42) 및 패키지 기판(20)의 상부 상의 패드들(30, 30')을 여전히 지지하면서 가능한 한 많이 축소될 수 있다.
도 7은 전술한 패키징 솔루션을 사용하여 애플리케이션 IC(10)를 패키징하는 일 실시예를 도시하는 플로우 차트이다. 이해의 용이성을 위해 특정 순서로 블록들이 도시되지만, 다른 순서가 사용될 수 있다. 블록들은 또한 병렬로 수행될 수 있다. 도 7의 플로우 차트는 하나의 패키지화된 IC(10)를 제조하는 것을 도시하고, 추가의 패키지화된 IC들(10)을 제조하기 위해 반복될 수 있다.
애플리케이션 IC의 인접한 에지들에 메모리 컨트롤러 PHY 회로를 갖는 애플리케이션 IC가 제공될 수 있다(블록 80). 예를 들면, 도 1에 도시된 것과 유사한 애플리케이션 IC(10)가 제공될 수 있다. 또한, IC의 한 에지를 따라 패드들을 포함하는 메모리 IC들이 제공될 수 있다(블록 82). 예를 들면, IC들(50 및 52)과 유사한 패드들을 갖는 메모리 IC들이 제공될 수 있다. 메모리 IC 판매 회사들은 원하는 핀 아웃에 맞춤화될 수 있는 배치 전환층(redistribution layer)을 갖는 자신들의 IC들을 설계할 수 있다. 메모리 IC 판매 회사들은 한 에지를 따라 패드들을 제공하기 위해 배치 전환층을 맞춤화하도록 지시받을 수 있다. 칩-온-칩 패키징을 위한 수직 도전체들용의 패드를 포함하고, 또한 패키지-온-패키지 패키징을 위한 다른 패키지 핀들 또는 솔더 볼들용의 패드를 포함하는 패키지 기판이 제공될 수 있다(블록 84). 예를 들면, 도 2에 도시된 패키지 기판(20)과 유사한 패키지 기판이 제공될 수 있다. 애플리케이션 IC는 패키지 기판에 플립-칩이 장착될 수 있다(블록 86).
애플리케이션 IC가 칩-온-칩 패키징을 사용하여 메모리 IC들과 패키징된다면(판정 블록 88의 "예" 레그(leg)), (패키징 없이) 두 개 이상의 메모리 IC들이 애플리케이션 IC 상에 직교하여 적층될 수 있다(블록 90). 메모리 IC들은 애플리케이션 IC의 측들에 가까운 패키지 기판 상의 패드들에 접속될 수 있다(블록 92). 칩-온-칩 패키징이 선택되지 않는다면(판정 블록 88의 "아니오" 레그), 두 개 이상의 패키지화된 메모리 IC들은 패키지-온-패키지 솔루션을 위해 패키지 기판의 상부의 솔더 볼들에 부착될 수 있다(블록 94).
칩-온-칩 솔루션의 신뢰성 통계를 누산한 후, 상기 방법은 칩-온-칩 패키징이 신뢰성있는지를 판정하는 것을 포함할 수 있다(판정 블록 96). 신뢰성의 판정은 다양한 실시예들에서 측정가능한 통계의 임의의 임계값들에 기초하여 이루어질 수 있다. 칩-온-칩 패키징이 신뢰성있다고 판정되면(판정 블록 96의 "예" 레그), 패키지-온-패키지 솔루션을 위한 패드들을 제거하고 칩-온-칩 솔루션을 위한 패드들 및 패키지 핀들에 좌우되어 패키지 기판을 축소하도록 패키지 기판 설계가 수정될 수 있다(블록 98). 칩-온-칩 패키징이 충분히 신뢰성있다고 판정되지 않는다면(판정 블록 96의 "아니오" 레그), 기존의 패키지 기판에 어떠한 수정도 하지 않고 패키지-온-패키지 솔루션이 제공될 수 있다(블록 100).
이제, 도 8을 참조하면, 시스템(110)의 일 실시예의 블록도가 도시되어 있다. 도시된 실시예에서, 시스템(110)은 하나 또는 그 이상의 주변장치(114)에 접속된 (칩-온-칩 패키지 또는 패키지-온-패키지 패키지 내의) 애플리케이션 IC(10)와 메모리 IC들(50 및 52)의 적어도 하나의 인스턴스(112)를 포함한다. 몇몇 실시예에서, 애플리케이션 IC와 메모리 IC들의 둘 이상의 인스턴스가 포함될 수 있다.
주변 장치(114)는 시스템(110)의 유형에 따라 임의의 원하는 회로를 포함할 수 있다. 예를 들면, 일 실시예에서, 시스템(110)은 모바일 장치일 수 있고, 주변 장치(114)는 위피(wifi), 블루투스(Bluetooth), 셀룰러, 위성 위치확인 시스템(global position system) 등과 같은 다양한 유형의 무선 통신용 장치들을 포함할 수 있다. 주변 장치(114)는 또한 RAM 스토리지, 고체 상태 스토리지 또는 디스크 스토리지를 포함하는 부가의 스토리지를 포함할 수 있다. 주변 장치(114)는 터치 디스플레이 스크린들 또는 멀티터치 디스플레이 스크린들, 키보드 또는 다른 키들, 마이크로폰들, 스피커들 등을 포함하면서, 디스플레이 스크린과 같은 사용자 인터페이스 장치들을 포함할 수 있다.
전술한 개시가 완전히 이해된다면 당업자에게는 다수의 변경 및 수정이 가능하다는 것이 명백할 것이다. 다음의 청구범위는 그러한 모든 변경 및 수정을 포괄하는 것으로 해석되는 것을 의도한다.

Claims (20)

  1. 집적 회로로서,
    인터페이스에 대응하는 제1 물리적 층 인터페이스 회로(16A) - 상기 제1 물리적 층 인터페이스 회로에 의해 상기 집적 회로는 상기 집적 회로의 외부와 통신하도록 구성되고, 상기 제1 물리적 층 인터페이스 회로는 상기 인터페이스를 형성하는 각각의 도전체(conductor) 상에서 통신하기 위한 회로(circuitry)를 포함하고, 상기 제1 물리적 층 인터페이스 회로는 상기 집적 회로의 에지를 따라 물리적으로 위치됨 -; 및
    또 다른 인터페이스에 대응하는 제2 물리적 층 인터페이스 회로(16B) - 상기 제2 물리적 층 인터페이스 회로에 의해 상기 집적 회로는 상기 집적 회로의 외부와 통신하도록 구성되고, 상기 제2 물리적 층 인터페이스 회로는 상기 또 다른 인터페이스를 형성하는 각각의 도전체 상에서 통신하기 위한 회로를 포함하고, 상기 제2 물리적 층 인터페이스 회로는 상기 에지에 인접한, 상기 집적 회로의 인접 에지를 따라 물리적으로 위치함 -
    를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 인터페이스 및 상기 또 다른 인터페이스는 동일 인터페이스의 인스턴스(instance)들인, 집적 회로.
  3. 제2항에 있어서, 상기 동일 인터페이스는 하나 또는 그 이상의 메모리 집적 회로들에 접속하는 메모리 인터페이스이고, 상기 집적 회로는 상기 제1 물리적 층 인터페이스회로에 결합되는 제1 메모리 콘트롤러(14A)와 상기 제2 물리적 층 인터페이스회로에 결합되는 제2 메모리 콘트롤러(14B)를 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 제1 물리적 층 인터페이스 회로 위에 배열된 제1 복수의 C4 범프(controlled collapse chip connection bump)(18A, 18B)와, 상기 제2 물리적 층 인터페이스 회로 위에 배열된 제2 복수의 C4 범프(18C, 18D)를 더 포함하고, 상기 제1 복수의 C4 범프 및 상기 제2 복수의 C4 범프는 상기 인터페이스 및 상기 또 다른 인터페이스를 위해 상기 집적 회로의 패키지로의 플립 칩 접속(flip chip connection)을 제공하는, 집적 회로.
  5. 제4항에 있어서, 상기 제1 복수의 C4 범프는, 상기 제2 복수의 C4 범프와 직교하는 방향으로 배열되는, 집적 회로.
  6. 집적 회로를 위한 패키지로서,
    제1 복수의 도전체(24)와, 자신의 표면을 형성하는 절연층을 포함하는 패키지 기판 - 상기 제1 복수의 도전체(24)의 각각은 제1 엔드포인트(endpoint)(28)를 포함하고, 상기 제1 엔드포인트들은 상기 집적 회로가 상기 패키지 기판에 장착되는 경우 플립 칩 구성으로 상기 집적 회로에 접속하도록 배열되고, 상기 절연층은 각각의 제1 엔드포인트에 대한 개구부를 포함하고, 상기 제1 복수의 도전체의 각각은 패키지 핀 접속이 이뤄지게 될 상기 패키지 기판의 상기 표면상의 개개의 제1 패드(32)까지 연장하고, 상기 제1 복수의 도전체의 각각은 상기 집적 회로가 상기 패키지 기판상에 장착되는 경우 상기 집적 회로의 측면에 근접한 개개의 제2 패드(30)를 포함하고, 상기 절연층은 각각의 개개의 제2 패드를 위한 개구부를 포함함 -;
    상기 개개의 제1 패드들에 부착된 제1 패키지 핀 세트 - 상기 제1 패키지 핀 세트는 집합적으로 패키지-온-패키지(package-on-package) 구성에서 하나 또는 그 이상의 패키지화된 집적 회로들을 위한 장착 포인트를 제공함 -;
    상기 절연층을 갖는 상기 표면의 맞은 편인 상기 패키지 기판의 또 다른 표면에 부착된 제2 패키지 핀 세트 - 상기 제2 패키지 핀 세트는 회로 보드로의 접속을 제공함 -; 및
    상기 표면 상의 제2 엔드포인트 세트 - 상기 제2 엔드포인트 세트 각각은 상기 패키지 기판을 통해 상기 제2 패키지 핀 세트의 핀 각각에 연결되고 상기 제2 엔드포인트 세트는 상기 제1 엔드포인트와는 별개로 상기 집적 회로에 연결되도록 배열됨 -를 포함하는 집적 회로를 위한 패키지.
  7. 제6항에 있어서,
    상기 패키지 기판은 제2 복수의 도전체(26)를 더 포함하고, 상기 제2 복수의 도전체의 각각은 상기 집적 회로가 상기 패키지 기판에 장착되는 경우 상기 플립 칩 구성으로 상기 집적 회로에 접속하도록 배열된 상기 제1 엔드포인트를 포함하고, 상기 절연층은 각각의 제1 엔드포인트를 위한 개구부를 포함하고,
    상기 제2 복수의 도전체의 각각은 상기 패키지 핀 접속이 이뤄지게 될 상기 패키지 기판의 상기 표면상의 상기 개개의 제1 패드로 연장하고,
    상기 제2 복수의 도전체의 각각은 상기 집적 회로가 상기 패키지 기판상에 장착되는 경우 상기 집적 회로의 또 다른 측면에 근접한 개개의 제3 패드(30')를 포함하고, 상기 또 다른 측면은 상기 측면과 직교하고, 상기 절연층은 각각의 개개의 제3 패드를 위한 개구부를 포함하는 집적 회로를 위한 패키지.
  8. 삭제
  9. 제6항에 있어서, 상기 패키지 핀들은 솔더 볼(solder ball)들인, 집적 회로를 위한 패키지.
  10. 삭제
  11. 컴포넌트로서,
    패키지 기판;
    상기 패키지 기판에 장착된 제1 집적 회로(10) 플립 칩 - 상기 패키지 기판은 제1 집적 회로의 측면에 근접한 제1 복수의 패드(30)와 상기 제1 복수의 패드에 근접한 상기 측면에 인접한, 상기 제1 집적 회로의 또 다른 측면에 근접한 제2 복수의 패드(30')를 포함함 -;
    자신의 에지를 따라 제3 복수의 패드(54)를 갖는 제2 집적 회로(50) - 상기 제2 집적 회로는 상기 제3 복수의 패드가 상기 제1 복수의 패드에 대해 정렬되면서 상기 제1 집적 회로 상에 적층됨 -;
    자신의 에지를 따라 제4 복수의 패드(56)를 갖는 제3 집적 회로(52) - 상기 제3 집적 회로는 상기 제2 집적 회로에 대한 직교 배향(orthogonal orientation)으로 또한 상기 제4 복수의 패드가 상기 제2 복수의 패드에 대해 정렬되면서 상기 제2 집적 회로 상에 적층됨 -; 및,
    상기 제1 복수의 패드의 각각을 상기 제3 복수의 패드의 각각에 접속하고 또한 상기 제2 복수의 패드의 각각을 상기 제4 복수의 패드의 각각에 접속하는 복수의 도전체를 포함하고,
    상기 제1 집적 회로는,
    인터페이스에 대응하는 제1 물리적 층 인터페이스 회로(16A) - 상기 제1 물리적 층 인터페이스 회로에 의해 상기 집적 회로는 상기 집적 회로의 외부와 통신하도록 구성되고, 상기 제1 물리적 층 인터페이스 회로는 상기 인터페이스를 형성하는 각각의 도전체(conductor) 상에서 통신하기 위한 회로(circuitry)를 포함하고, 상기 제1 물리적 층 인터페이스 회로는 상기 측면을 따라 물리적으로 위치하고, 상기 제1 복수의 패드에 연결됨; 및
    또 다른 인터페이스에 대응하는 제2 물리적 층 인터페이스 회로(16B) - 상기 제2 물리적 층 인터페이스 회로에 의해 상기 집적 회로는 상기 집적 회로의 외부와 통신하도록 구성되고, 상기 제2 물리적 층 인터페이스 회로는 상기 또 다른 인터페이스를 형성하는 각각의 도전체 상에서 통신하기 위한 회로를 포함하고, 상기 제2 물리적 층 인터페이스 회로는 상기 또 다른 측면을 따라 물리적으로 위치되고, 상기 제2 복수의 패드에 연결됨 -을 포함하는,
    컴포넌트.
  12. 제11항에 있어서,
    상기 제2 집적 회로 및 상기 제3 집적 회로는 플립 칩이 아닌 배향(non-flip-chip orientation)으로 장착되는, 컴포넌트.
  13. 제11항에 있어서, 상기 제2 집적 회로 및 상기 제3 집적 회로는 동일 집적 회로의 인스턴스들인, 컴포넌트.
  14. 제13항에 있어서, 상기 제3 집적 회로는 상기 제2 복수의 패드를 노출시키도록 상기 제2 집적 회로로부터 오프셋되는, 컴포넌트.
  15. 제13항에 있어서, 상기 제2 및 제3 집적 회로들은 메모리 집적 회로들인, 컴포넌트.
  16. 제15항에 있어서, 상기 제1 복수의 패드는 상기 제1 집적 회로에서 제1 메모리 콘트롤러(14A)에 대응하는 메모리 인터페이스에 접속하고, 상기 제2 복수의 패드는 상기 제1 집적 회로에서 제2 메모리 콘트롤러(14B)에 대응하는 또 다른 메모리 인터페이스에 접속하는, 컴포넌트.
  17. 제11항에 있어서, 상기 제1 복수의 패드 및 상기 제2 복수의 패드는 복수의 패키지 핀에 접속되는 제5 복수의 패드(32)의 개개의 것에 또한 접속되는, 컴포넌트.
  18. 제17항에 있어서, 상기 복수의 패키지 핀은 각각 솔더 볼인, 컴포넌트.
  19. 집적 회로를 위한 패키지를 제공하는 단계 - 상기 패키지는 상기 집적 회로에 접속하기 위한 제1 복수의 도전체(24)와 제2 복수의 도전체(26)를 포함하는 패키지 기판을 포함하고, 상기 제1 복수의 도전체의 각각은 상기 집적 회로의 측면에 근접한 제1 패드(30)를 포함하고, 상기 제2 복수의 도전체의 각각은 상기 집적 회로의 또 다른 측면에 근접한 제2 패드(30')를 포함하고, 상기 또 다른 측면은 상기 측면에 인접하고, 상기 제1 복수의 도전체와 상기 제2 복수의 도전체의 각각은 패키지 핀들이 접속되는 제2 복수의 패드들(32)로 연장함 - 와,
    둘 또는 그 이상의 집적 회로들의 제1 집적 회로(50)를 위한 상기 제1 복수의 도전체들 상의 상기 제1 패드들을 사용하고 또한 상기 집적 회로들의 제2 집적 회로(52)를 위한 상기 제2 복수의 도전체들 상의 상기 제2 패드들을 사용하는 칩-온-칩(chip-on-chip) 패키징을 이용하여 상기 둘 또는 그 이상의 집적 회로들을 접속하는 단계 - 상기 제1 집적 회로는 상기 제2 집적 회로와 직교하게 배향됨 - 와,
    상기 칩-온-칩 패키징이 신뢰성 있는지를 판정하는 단계와,
    상기 제2 복수의 패드와, 상기 제1 복수의 도전체와 상기 제2 복수의 도전체의 상기 제2 복수의 패드로의 연장부를 제거함으로써, 후속의 집적 회로를 위해 상기 패키지 기판을 감축하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 패키지의 또 다른 인스턴스를 제공하는 단계와,
    패키지-온-패키지 구성에서 두 개 또는 그 이상의 패키지화된 집적 회로들을 상기 패키지 핀들에게 접속하는 단계
    를 더 포함하는 방법.
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