KR101146888B1 - 적어도 1개의 층을 구조화하는 방법 및 그러한 층으로 이루어진 구조물들을 갖는 전기 소자 - Google Patents
적어도 1개의 층을 구조화하는 방법 및 그러한 층으로 이루어진 구조물들을 갖는 전기 소자 Download PDFInfo
- Publication number
- KR101146888B1 KR101146888B1 KR1020067023816A KR20067023816A KR101146888B1 KR 101146888 B1 KR101146888 B1 KR 101146888B1 KR 1020067023816 A KR1020067023816 A KR 1020067023816A KR 20067023816 A KR20067023816 A KR 20067023816A KR 101146888 B1 KR101146888 B1 KR 101146888B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- structured
- mask structure
- pattern
- method step
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 174
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 185
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 229910052697 platinum Inorganic materials 0.000 claims description 7
- 239000002346 layers by function Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000010897 surface acoustic wave method Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 11
- 239000010931 gold Substances 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 11
- 229910002601 GaN Inorganic materials 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 238000001035 drying Methods 0.000 description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XFXPMWWXUTWYJX-UHFFFAOYSA-N Cyanide Chemical compound N#[C-] XFXPMWWXUTWYJX-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003599 detergent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Electrodes Of Semiconductors (AREA)
- Micromachines (AREA)
- Led Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
본 발명은 적어도 1개의 구조화된 층(10A)을 형성하기 위한 방법을 제안한다. 상기 방법에서는 기판(5) 상에 놓인 층(10) 위에 제 1 패턴(20A) 및 제 2 패턴(20B)으로 구성된 제 1 마스크 구조물(20)이 생성된다. 상기 마스크 구조물(20)을 통하여, 제 1 패턴(20A)과 제 2 패턴(2B)이 각각 등방성 구조화 기법 및 이방성 구조화 기법에 의해 기판(10) 위로 전사된다. 본 발명에 따른 방법을 통해, 적어도 1개의 층 내에 단 1개의 마스크 구조물을 이용하여 상기 두 패턴(20A, 20B)이 형성될 수 있다.
Description
본 발명은 적어도 1개의 구조화(패터닝) 층을 형성하기 위한 방법 및 그러한 층으로 이루어진 구조물들을 갖는 전기 소자에 관한 것이다.
반도체 구조물 및 전기 소자를 제조하는 경우 적어도 1개의 층으로부터 적어도 2개의 구조물(패턴)을 구조화해야 하는 경우가 종종 있다. 이 경우, 생성될 각각의 구조물을 위해 각각 1개씩의 포토레지스트가 층 위에 별도로 도포되어 노광 및 현상된 다음, 상기 포토레지스트의 패턴이 층 내로 전사(transfer)된다. 이러한 방법은, 2개의 포토레지스트 층이 별도로 제공되어야 할 뿐만 아니라 적어도 1개의 층으로부터 제 1 패턴 및 제 2 패턴이 별도로 구조화되어야 하므로, 복잡하고 시간이 많이 소요된다.
본 발명의 목적은 전술한 단점들과 관련하여 더 개선된 방법을 제공하는 것이다.
상기 목적은 본 발명을 통해 청구항 1에 따른 방법으로 달성된다. 상기 방법의 바람직한 실시예들 및 상기 방법으로 제조된 구조물들을 갖는 소자는 그 외 청구항들의 대상이다.
본 발명이 기술하는, 구조화된 층을 형성하기 위한 방법은
A) 기판 위에 적어도 1개의 층이 배치되는 단계,
B) 상기 적어도 1개의 층 위에 제 1 패턴 및 제 2 패턴을 갖는 마스크 구조물이 생성되는 단계,
C) 상기 적어도 1개의 층이 등방성 프로세스에 의해 구조화되는 단계,
D) 이어서 상기 적어도 1개의 층이 이방성 프로세스에 의해 구조화되는 단계를 포함한다.
전술한 종래의 방법과 달리, 본 발명에 따른 방법에서는 상기 방법 단계 C)와 D)에서 마스크 구조물의 제 1 패턴 및 제 2 패턴을 이용하여 등방성 프로세스 및 그에 뒤이은 이방성 프로세스를 통해 층이 구조화되기 때문에, 마스크 구조물이 단 1개만 필요하다. 등방성 구조화 프로세스에서 구조화율은 방향과 무관하다. 예를 들어 등방성 에칭시에는 습식 화학 에천트가 사용된다. 방법 단계 C)에서는 등방성 구조화에 의해 제 1 패턴 밑으로 적어도 1개의 층의 상당한 영역들이 제거되고, 그 결과 상기 층 아래에 놓인 영역들은 방법 단계 D)에서의 구조화에 이용될 수 있다. 이방성 프로세스에서는 구조화율이 방향에 따라 좌우된다. 방법 단계 C)에서의 등방성 구조화 기법으로는 예컨대 습식 화학 에칭법이 사용되고, 방법 단계 D)에서의 이방성 구조화 기법으로는 예컨대 스퍼터링법이 사용된다. 등방성 에천트의 또 다른 예로는 HF 용액 및 HCl 용액과 같은 습식 화학 에천트가 있고, 이방성 에천트로는 예컨대 아르곤 플라스마나 염소 플라스마가 있다. 이로써 본 발명에 의하면, 방법 단계 C)에서의 등방성 구조화 기법과 방법 단계 D)에서의 이방성 구조화 기법의 조합을 통해 적어도 1개의 층에 단 1개의 마스크 구조물을 이용하여 2개의 패턴이 생성될 수 있다.
한 바람직한 실시예에서는, 방법 단계 A)에서 제 1 층 및 상기 제 1 층 위에 놓이는 적어도 1개의 제 2 층이 생성되는데, 이때 단계 C)에서 제 2 층이 구조화되고, 단계 D)에서 제 1 층이 구조화된다. 방법 단계 C)에서의 등방성 구조화로 인해 마스크 구조물의 제 2 패턴 아래의 제 2 층의 상대적으로 큰 부분들이 제거됨에 따라 제 1 층의 상대적으로 큰 영역들이 노출되어 방법 단계 D)에서의 구조화에 이용될 수 있게 된다. 이어서 방법 단계 D)에서는 마스크 구조물의 제 2 패턴이 이방성 구조화 기법에 의해 최대한 정확하게 제 1 층으로 전사된다.
방법 단계 C)에서 마스크 구조물의 제 1 패턴이 적어도 1개의 층으로 전사되고, 방법 단계 D)에서 마스크 구조물의 제 2 패턴이 적어도 1개의 층으로 전사되는 것이 더 유리하다.
마스크 구조물의 제 1 패턴은 미세 패턴인 제 2 패턴에 비해 상대적으로 더 큰 수치를 갖는 비정밀(coarse) 패턴일 수 있다. 이때 상기 비정밀 패턴의 최소 연장부의 크기가 미세 패턴의 최소 연장부의 2배에 달한다. 방법 단계 C)에서의 등방성 구조화를 통해 마스크 구조물 내에서 제 2 미세 패턴이 언더컷팅될 수 있고, 그 결과 상기 위치에서 비정밀 패턴만 적어도 1개의 층으로 전사된다(도 1C 참조). 따라서 방법 단계 C)에서의 등방성 구조화는 미세 패턴이 완전히 언더컷팅되어 전사되지 않을 정도로 상기 미세 패턴을 "넘어서까지 적용될" 수 있다. 이후 이방성 구조화 단계 D)에서 비로소 제 2 미세 패턴이 적어도 1개의 층으로 전사된다. 기판 위에 제 1 층 및 제 2 층이 적층되면, 바람직하게 제 2 층으로는 비정밀 패턴이 전사되고, 제 1 층으로는 미세 패턴이 전사된다. 이때, 비정밀 패턴은 예컨대 소정의 기하학적 형태(예: 원형, 삼각형, 다각형)를 가진 본딩 패드용 형상일 수 있고, 미세 패턴은 예컨대 콘택라인이나 정밀 도체 스트립을 위한 선형 패턴일 수 있다.
기판 위에 제 1 층과 제 2 층 대신 단 1개의 층만 제공되는 경우, 방법 단계 C)에서는 상기 층에서 비정밀 마스크 구조물에 인접하는 영역들이 등방성 구조화 기법에 의해 제거되고, 마스크 구조물의 비정밀 패턴만 상기 층으로 전사될 수 있다. 이어서 방법 단계 D)에서는, 상기 비정밀 마스크 구조물로부터 더 멀리 떨어진, 상기 층 영역들에 미세 패턴이 전사될 수 있다.
또한, 기판 위에 제 1 층 및 제 2 층이 존재하는 경우에는 방법 단계 C)에서 제 2 층에 대해 선택적인 에천트가 사용되고, 경우에 따라 방법 단계 D)에서도 제 1 층에 대해 선택적인 에천트가 사용되는 것이 바람직하다. 그럼으로써 방법 단계 C)와 D)에서 각각 원하는 층들만 구조화되는 것이 보증될 수 있다. 이때, 에천트의 선택은 제 1 층과 제 2 층의 성질에 따라 좌우된다. 제 1 층이 금속층이고, 제 2 층이 유전체 층(예: SiO2)인 경우에는 예컨대 방법 단계 C)에서는 HF가 사용될 수 있고, 단계 D)에서는 스퍼터링 기법이 사용될 수 있다. 제 1 구조화 층 및 제 2 구조화 층으로는 예컨대 금속층들이 제공될 수 있다. 전기 소자의 접촉을 위해 상기 두 구조화층이 사용되어야 하는 경우, 제 1 층은 백금층으로서 그리고 제 2 층은 골드층으로서 기판 상에 형성되는 것이 매우 바람직하다. 상기 두 금속층 모두 도전성이 매우 우수한데, 특히 골드층 위에는 예컨대 본딩 기법(예: 초음파 본딩)을 이용하여 전기 접촉용 배선이 훨씬 더 간단하게 제공될 수 있다.
본 발명에 따른 방법의 방법 단계 B)에서는 바람직하게 포토레지스트 층이 생성되어 포토리소그래피(노광 및 현상에 의한 구조화)에 의해 마스크 구조물로 구조화된다. 구조화된 포토레지스트 층들은 특히 본 발명에 따른 방법에서 마스크 구조물로 적합하다. 물론 방법 단계 B)에서 광 구조화가 불가능한 마스크 구조물들이 생성되는 것도 가능하다. 예컨대 제 2 층 위에 폴리머 층, 예컨대 폴리이미드 층을 생성한 다음, 상기 층을 마스크를 관통하는 구조화된 에칭을 이용하여 마스크 구조물로 구조화할 수 있다.
본 발명에 따른 방법의 한 바람직한 실시예에서는, 방법 단계 C) 이후에 실시되는 방법 단계 C1)에서 마스크 구조물 아래의 제 2 층이 제거된 영역들에서 마스크 구조물이 제 1 층 상으로 낮아진다. 그러한 추가 방법 단계는 예컨대 도 1D에 도시되어 있다. 본 발명에 따르면, 방법 단계 C)에서 등방성 구조화 기법에 의해 제 2 층이 제거됨으로써 마스크 구조물의 큰 영역들이 언더컷팅될 수 있다(도 1C 참조). 이 경우, 방법 단계 C1)에서 마스크 구조물이 제 1 층 위로 하강하는 것이 매우 바람직하며, 그 결과 방법 단계 D)에서 이방성 구조화 방법에 의해 제 1 층 위로 마스크 구조물의 패턴이 매우 정확하게 전사될 수 있다. 마스크 구조물이 제 1 층 위로 하강하는 과정은 예컨대 마스크 구조물이 건조됨으로써 또는 마스크 구조물의 건조를 위해 제 1 층과 제 2 층을 포함하는 기판 및 마스크 구조물로 이루어진 전체 장치가 원심 건조기 내에 삽입된 후 회전 건조됨으로써 이루어지며, 이때 마스크 구조물은 건조됨과 동시에 제 1 층 위로 하강한다.
마스크 구조물의 건조는 특히 방법 단계 C)에서 사용된 구조화 수단, 예컨대 화학적 에천트가 물과 같은 세정제에 의해 제거된 다음 남은 물을 제거하기 위한 목적에 적합하다.
방법 단계 C)에서 제 2 층이 마스크 구조물 아래의 하나 이상의 영역들을 제외하고 제거되는 것이 더 유리하다. 그럼으로써 제 1 층의 매우 넓은 영역이 노출되어, 방법 단계 B)에서의 구조화에 훨씬 더 간편하게 접근될 수 있다.
또한, 방법 단계 D)에 후속하는 방법 단계 E)에서 마스크 구조물이 제거될 수 있다. 이 경우 마스크 구조물은 단지 제 1 층과 제 2 층 또는 단일 층의 구조화를 위해서만 필요하고 상기 구조화 이후에는 다시 제거되는 임시 제공 구조물이다.
본 발명에 따른 방법을, 전기 소자, 특히 전기 소자의 전기 단자를 제조하기 위한 방법을 대상으로 하도록 변형하는 것이 더 바람직하다. 이 경우, 방법 단계 A)에서 추가의 기능층들을 포함하는 기판이 제공되고, 방법 단계 B)에서 제 1 패턴으로서 기하학적 구조로 형성된 평면 영역을 포함하고 제 2 패턴으로서 상기 제 1 패턴에서 시작되는 선형 패턴들을 포함하는 마스크 구조물이 생성될 것이다. 그러한 유형의 마스크가 예컨대 도 1에 도시되어 있다. 이어서 방법 단계 C)에서는 마스크 구조물의 기하학적 형태의 영역 아래의 영역에서 제 2 층이 구조화되며, 이때 본딩 패드가 형성된다(도 1C 및 도 2 참조). 이어서 방법 단계 D)에서는 마스크 구조물의 선형 패턴들이 제 1 층으로 전사되는데, 이때 콘택라인들이 형성된다(도 1E 참조). 이 경우, 본딩 패드는 마스크 구조물 영역의 기하학적 형태와 거의 유사한 형태를 갖는다. 즉, 마스크 구조물 영역의 기하학적 형태에 비해 리세스 영역들이 추가되고, 기판쪽으로 갈수록 넓어지는 횡단면을 갖는다(도 1C, 도 2 및 도 3 참조). 상기 리세스 영역들 및 기판쪽으로 갈수록 넓어지는 횡단면은 마스크 구조물의 언더컷팅을 야기한, 방법 단계 C)에서의 등방성 구조화 기법에 기인한다.
본 발명에 따른 방법의 이러한 변형과 유사한, 방법 단계 C1)이 추가된 방법의 횡단면도가 도 1A 내지 도 1F에 개략적으로 도시되어 있다. 마스크 구조물 내에서 연속하는 층 영역을 형성하는, 마스크 구조물의 기하학적으로 성형된 영역은 제 2 층으로부터 본딩 패드를 구조화하는데 사용된다. 상기 영역의 기하학적 형태는 임의로 선택될 수 있다. 예를 들면, 도 3에 도시된 사각형, 타원형, 원형, 삼각형 또는 임의의 다각형도 가능하다. 또한, 상기 마스크 구조물 영역의 기하학적 형태는 임의의 불규칙한 형태를 가질 수도 있다. 방법 단계 C)에서의 등방성 구조화시 제 2 층으로 마스크 구조물 영역의 기하학적 형태가 모사되는데, 이때 등방성 구조화 기법으로 인해 마스크 구조물의 언더컷팅이 야기됨에 따라 상기 마스크 구조물 영역의 기하학적 형태가 제 2 층으로 단지 러프(rough)하게만 전사된다(도 1C 및 도 3 참조). 사용된 등방성 에천트, 제 2 층의 성질 및 방법 단계 C에서의 에칭 프로세스 소요 시간에 따라 본딩 패드의 형태에 리세스 영역들이 생겨난다. 따라서 예컨대 마스크 구조물의 원형 형상은 본딩 패드가 추가 리세스 영역들을 포함하는 원형 형상을 갖도록(도 2) 제 2 층으로 전사된다. 또한, 본딩 패드는 등방성 구조화 기법으로 인해 제 2 구조화 층으로부터 기판쪽으로 갈수록 넓어지는 횡단면을 가지며, 이는 역시 도 1C에 도시되어 있다.
본 발명에 따른 방법의 한 변형을 통해 매우 간단하게 전기 소자들을 위한 콘택라인들 및 본딩 패드를 제조할 수 있는데, 이때 본 발명에 따른 방법에 의한 제조는 완성된 소자의 본딩 패드의 기하학적 구조 및 형태를 통해 식별할 수 있다(본딩 패드는 마스크 구조물 영역의 기하학적 형태에 기판쪽으로 갈수록 넓어지는 횡단면 및 리세스 영역들이 추가된 형태를 가짐). 본 발명에 따른 방법의 이러한 변형에 의해 제조된 콘택라인들은 본딩 패드와의 전기 접촉시 그리고 예컨대 본딩 와이어를 통해 전류가 본딩 패드에 인가되어 전체 기판 또는 상기 기판 위에 적층된 기능층들에 걸쳐서 균일하게 작용할 수 있도록 하는데 제공된다. 그럼으로써 콘택라인들은 본딩 패드에 인가된 전류를 소자의 기능층들에 최대한 균일하게 "분배한다". 이때 콘택라인들은 매우 다양한 임의의 형태를 가질 수 있다. 예컨대 격자형으로 형성될 수 있다(도 2 및 도 4 참조). 또한, 콘택라인들은 도 3에 도시된 것처럼 톱니형 방사선 형태로 형성될 수도 있다.
예컨대 전기 소자들의 도전성 구조물 및 상기 구조물들의 본딩 패드와 같은 능동 소자를 제조하기 위해 본 발명에 따른 방법의 변형을 사용할 수 있다. 예를 들어, 본 발명에 따른 방법의 변형을 통해 표면탄성파 소자 및 상기 표면탄성파 소자와 전기적으로 접촉된 본딩 패드의 도전성 마이크로 구조물(예: 인터디지털 핑거 전극)이 매우 간단하게 제조될 수 있다. 표면탄성파 소자의 도전성 마이크로 구조물은 예컨대 알루미늄을 함유하는 반면, 상기 표면탄성파 소자와 전기적으로 접촉된 본딩 패드는 금을 함유할 수 있다.
본 발명은 또한, 상부에 제 1 구조물 및 제 2 구조물이 배치된 기판을 포함하는 전기 소자를 대상으로 하는데, 이때 상기 제 1 구조물은 적어도 1개의 층으로부터 등방성 구조화 기법에 의해 구조화되고, 상기 제 2 층은 적어도 1개의 층으로부터 이방성 구조화 기법에 의해 구조화된다. 제 1 구조물은 등방성 구조화 기법에 의해 기판쪽으로 갈수록 넓어지는 횡단면 및 불규칙한 기하학적 형태를 보이며, 상기 기하학적 형태는 상기 제 1 구조물의 생성에 사용된 마스크 구조물의 형태와 거의 유사하며, 이방성 구조화로 인한 추가의 리세스 영역들을 포함한다. 상기 제 1 구조물은 예컨대 본딩 패드일 수 있고, 상기 제 2 구조물은 예컨대 도체 스트립이나 접촉 격자와 같은 콘택라인일 수 있다.
종래의 소자들에서는 본딩 패드들이 일반적으로 정해진 기하학적 형태, 예컨대 원형 또는 사각형을 가지며, 기판쪽으로 갈수록 넓어지는 횡단면이나 추가의 리세스 영역들은 존재하지 않는다. 그 이유는 종래의 전기 콘택 제조 방법의 경우 포토레지스트의 구조물들(패턴들)을 구조화될(패터닝될) 층들에 수직으로 전사시키는 이방성 구조화 기법이 사용되기 때문이다.
본 발명에 따른 소자는 매우 간단하게 제조될 수 있는 장점을 갖는다. 본딩 패드의 기하학적 형태는 예컨대 원형, 삼각형, 사각형, 다각형 또는 임의의 불규칙한 형태들을 가질 수 있다.
그러한 유형의 소자에서 콘택라인들은 격자형으로 형성되는 것이 바람직하며, 그 결과 본딩 패드에 인가되는 전류가 기능층에 매우 균일하게 분배될 수 있다. 통상 본딩 패드로 구조화되는 제 2 층의 재료로는 금(gold)이 바람직한 반면, 콘택라인들을 형성하는 제 1 층의 재료는 백금인 것이 바람직할 수 있다.
본 발명은 또한, 상부에 제 1 구조물 및 제 2 구조물이 배치된 기판을 포함하는 전기 소자를 대상으로 하는데, 이때 제 1 구조물은 기판쪽으로 갈수록 넓어지는 횡단면 및 둘레에 추가 리세스 영역들을 포함하는 기하학적 형상을 갖는다.
앞서 언급한 것처럼, 기판쪽으로 갈수록 넓어지는 횡단면 및 상기 리세스 영역들은 상기 제 1 구조물의 등방성 에칭에 의한 결과이다.
하기에서는 실시예 및 도면을 참고로 본 발명을 더 상세히 설명한다.
도 1A 내지 1F는 본 발명에 따른 방법의 변형예의 개략적인 횡단면도이다.
도 2a 및 2B는 방법 단계 C)에서 제 2 층의 등방성 구조화시 본딩 패드의 모습을 확대한 평면도이다.
도 3은 콘택라인들을 가진 본딩 패드의 일 실시예이다.
도 4는 본 발명에 따른 전기 소자의 가능한 일 실시예이다.
도 1A에는 본 발명에 따른 방법의 방법 단계 A) 이후 기판(5) 및 상기 기판 위에 적층된 제 1 층(10)과 제 2 층(15)으로 이루어진 구조물의 횡단면도가 도시되어 있다. 예컨대 전기 소자를 위해 콘택라인들과 본딩 패드들을 이용한 접합이 이루어져야 하는 경우, 예컨대 제 1 층(10)은 백금을 함유할 수 있고, 제 2 층(15)은 금을 함유할 수 있다.
이어서 도 1B에 도시된 방법 단계 B)에서는, 제 2 층(15) 위에 마스크 구조물(20)이 생성된다. 이 마스크 구조물(20)은 기하학적 구조로 형성된 영역(20A)을 포함하며, 상기 영역 아래에 본딩 패드가 형성된다. 또한, 상기 마스크 구조물(20)은 상기 영역(20A)으로부터 유래하는 선형 패턴들(20B)을 포함하며, 상기 패턴들(20B)은 콘택 제조시 제 1 층(10)으로부터 별도의 콘택라인들을 구조화하는데 사용된다. 상기 마스크 구조물(20)의 선형 패턴들은 격자 형태로 형성될 수 있다.
도 1C에는 단계 C)에서 등방성 구조화 기법을 이용하여 마스크 구조물(20)을 통해 제 2 층(15)이 어떻게 구조화되는지, 그리고 그 경우 제 1 층(10)이 부분적으로 어떻게 노출되는지가 도시되어 있다. 본 방법 단계 C)에서는 추후의 본딩 패드의 일부분을 형성하는 구조화된 제 2 층(15A)이 생성된다. 도 1C에서는 등방성 구조화 기법에 의해 마스크 구조물(20)의 언더컷팅이 일어남으로써 제 2 구조화 층(15A) 내에 리세스 영역(25A)이 형성된 것을 볼 수 있다. 그 결과, 제 2 구조화 층(15A)의 횡단면(15C)이 기판(5) 쪽으로 갈수록 넓어지게 된다. 등방성 구조화 기법, 예컨대 등방성 에칭은 도 1C에 도시된 것처럼 바람직하게 마스크 구조물(20)의 상대적으로 더 작은 구조물(20B) 아래의 제 2 층(15)의 상대적으로 큰 영역들을 제거하기 때문에, 마스크 구조물(20)의 넓은 영역들이 완전히 언더컷팅된다.
이어서 도 1D에 도시된 방법 단계 C1)에서는 언더컷팅된 마스크 구조물(20)의 부분들이 제 1 층(10) 위로 하강한다. 이는 예컨대 방법 단계 C)에서 사용된 에천트를 씻어내기 위해 사용되었던 수성 세정제를 제거하기 위해 마스크 구조물(20)이 건조됨으로써 실행될 수 있다. 에천트에는 예컨대 습식 화학 에천트가 포함될 수 있다. 건조를 위해 마스크 구조물, 양쪽 층 및 기판으로 이루어진 전체 장치가 원심 건조기 내에 삽입될 수 있는데, 이때 그와 동시에 마스크 구조물(20)의 언더컷 영역들이 제 1 층(10) 위로 하강하는 것이 특히 바람직하다. 제 1 층(10) 위로 마스크 구조물(20)이 하강함으로써, 후속 방법 단계 D)에서 마스크 구조물(의 패턴)이 제 1 층(10) 위로 매우 정확하게 전사될 수 있다.
이어서 방법 단계 D)에서는 마스크 구조물(20)을 통해 제 1 층(10)이 구조화되는데, 이때 마스크 구조물(20)의 상대적으로 더 작은 패턴들(20B)이 제 1 층 내로 전사된다. 이때, 제 1 구조화 층(10A)이 형성되고(도 1E), 예컨대 도 2a 및 도 2B에 평면도로 도시된 것과 같은 접촉 격자가 형성된다.
이어서 방법 단계 E)에서는 마스크 구조물(20)이 제거되며, 이 경우 제 1 구조화 층(10A)과 제 2 구조화 층(15A)으로 구성된 본딩 패드(25) 그리고 추가로 콘택라인들(30)이 노출된다(도 1F). 본딩 패드(25)는 예컨대 전선이 본딩되는 경우에 소자의 전기 접촉을 위해 사용될 수 있다.
도 2a 및 2B에는 마스크 구조물(20)을 통한 제 2 층인 골드층의 등방성 구조화가 도시되어 있다. 도 2a에서 볼 수 있듯이, 격자형 영역들, 즉 마스크 구조물의 선형 패턴들(20B)이 등방성 에칭 프로세스시 언더컷팅되는데, 이때 도 2a에서 선형 패턴들(20B)의 교차점들에는 여전히 제 2 골드층의 잔존부(35)가 존재한다. 즉, 이 부분에서는 언더컷팅이 아직 완전히 실시되지 않았다. 또한, 등방성 구조화로 인해 본딩 패드(25) 내에 리세스 영역들(25A)이 형성되는 것이 보이며, 상기 리세스 영역들 역시 마스크 구조물의 언더컷팅의 결과로 형성된다. 이 경우, 마스크 구조물 영역의 본래의 기하학적 형태는 원형이므로, 결과적으로 추가의 리세스 영역들(25A)을 갖는 원형 본딩 패드가 형성된다. 도 2B에는 방법 단계 C)가 완료된 모습이 도시되어 있다. 여기서는 마스크 구조물의 선형 패턴들(20B)의 교차점들 아래에 제 2 골드층의 영역들(35)이 존재하지 않는다.
도 3에는 톱니형 방사선 모양의 콘택라인들(30)을 갖는 본딩 패드(25)의 또 다른 가능한 실시예의 평면도가 도시되어 있다. 본 도면에는 마스크 구조물 영역의 최초의 기하학적 형태가 점선(20A)으로 도시되어 있다. 여기서 최초의 기하학적 형태는 사각형이다. 그로부터 방법 단계 C)에서 등방성 구조화에 의해 사각형(20A)에 리세스 영역들(25A)이 부가된 형태(25B)가 얻어진다. 방사선 형태의 콘택라인들(30)은 주로 격자형인 콘택라인들의 가능 변형예를 나타낸다.
도 4에는 본 발명에 따른 소자의 개략적 사시도가 도시되어 있다. 여기서 소자는 InGaN LED이다. 여기서는 기판(5), 예컨대 사파이어 기판 위에 상이한 기능층들, 예컨대 GaN 버퍼층(45), n형 갈륨질화물 층(40), InGaN 다중 양자 우물(50) 및 p형 갈륨질화물 층(36)이 적층된다. 또한, 본 도면에는 상세히 도시되지 않은, 예컨대 알루미늄이나 인듐과 같은 상이한 원소들로 도핑된 갈륨질화물 층들이 더 추가될 수 있다. 주로 도전성이 좋지 않은 p형 갈륨질화물 층 위에는 예컨대 본 발명에 따른 방법으로 제조될 수 있는 콘택들이 제공된다. 즉, p형 갈륨질화물 층(36)으로의 더 나은 전류 운반을 위해 예컨대 본 발명에 따른 방법에 의해 추가로 제공된 리세스 영역들(25A) 및 접촉 격자(30)를 갖는 본딩 패드(25)가 제공된다. 또한, n형 갈륨질화물 층 위에 1개의 n-전극(60)이 추가로 제공된다. 본 발명에 따른 콘택들은 n형 갈륨질화물 층 위에도 제공될 수 있다.
본 발명에 따른 방법의 방법 단계 A)에서는 InGaN LED에 백금으로 된 40nm 두께의 제 1 층 및 금으로 된 1,000nm 두께의 제 2 층이 기상 증착된다. 이어서 포토레지스트 AZ 1505(Clariant사 제품)가 스핀-온 증착된 후, 적절한 마스크(폭: 2.5㎛, 직경 120㎛인 중앙 본딩 패드 포함)의 사용 하에 2초간 노광된다. 그런 다음 노광된 영역들이 현상액 AZ 351B를 사용하여 현상되고, 이때 마스크 구조물이 형성된다. 이어서 상기 마스크 구조물은 120℃에서 30분간 건조된다. 방법 단계 C)에서는 제 2 층인 골드층이 시안화물을 함유한 수성 금 에천트를 이용하여 에칭되는데, 이때 마스크 구조물의 더 우수한 언더컷팅을 구현하기 위해 추가로 
분간 더 에칭된다. 이어서 물로 기판이 세척됨에 따라 에천트가 제거된 다음, 스핀 린서 드라이어(Spin Rinser-Dryer)에서 최대 2,400rpm의 속도로 건조되고, 이때 추가로 마스크 구조물의 언더컷 영역들이 제 1 층인 백금층 위로 하강한다. 이어서 질소가 흐르는 스핀 린서 드라이어 내에서 느린 회전 속도로 추가로 건조된다. 그런 다음 상기 백금층이 아르곤 플라스마 내에서 6분간 스퍼터링에 의해 에칭된다(방법 단계 D)). 이어서 마스크 구조물이 Posistrip을 이용하여 제거된다.
본 발명은 여기에 기술한 실시예들로 제한되지 않는다. 예컨대 본딩 패드의 기하학적 구조뿐만 아니라 콘택라인들의 형태와 기능에 관련해서도 다른 변형이 가능하다.
Claims (27)
- 구조화(패터닝)된 층(10A)을 생성하기 위한 방법으로서,A) 기판(5) 위에 제 1 층(10)이 배치되고, 그 위에 적어도 1개의 제 2 층(15)이 배치되는 단계,B) 상기 제 2 층(15) 위에 제 1 패턴(20A) 및 제 2 패턴(20B)을 갖는 마스크 구조물(20)이 생성되는 단계,C) 상기 제 2 층(15)이 등방성 프로세스에 의해 구조화되는 단계,D) 상기 제 1 층(10)이 이방성 프로세스에 의해 구조화되는 단계를 포함하는,구조화된 층을 생성하기 위한 방법.
- 삭제
- 제 1항에 있어서,상기 마스크 구조물의 상기 제 1 패턴은 비정밀(coarse) 패턴이고, 상기 마스크 구조물의 상기 제 2 패턴은 미세 패턴이며, 상기 비정밀 패턴의 최소 연장부의 크기가 상기 미세 패턴의 최소 연장부의 적어도 2배인,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 C)에서 상기 제 2 층에 대해 선택적인 에천트가 사용되는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 A)에서 상기 제 1 층 및 상기 제 2 층 중 적어도 하나로서 금속층들이 생성되는,구조화된 층을 생성하기 위한 방법.
- 제 5항에 있어서,상기 방법 단계 A)에서 상기 기판 위에 상기 제 1 층으로서 백금층이 생성되고, 상기 제 2 층으로서 Au 층이 생성되는,방법.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 B)에서 포토레지스트 층이 생성되어, 포토리소그래피 공정을 통해 상기 마스크 구조물로 구조화되는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 단계 C)에서 상기 마스크 구조물 아래의 상기 제 2 층이 제거되고,방법 단계 C1)에서 상기 마스크 구조물 아래의 상기 제 2 층이 제거된 영역들에서 상기 마스크 구조물이 상기 제 1 층 상으로 낮아지는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 C)에서는 상기 제 2 층이 습식 화학 등방성 에칭에 의해 구조화되고,상기 방법 단계 D)에서는 상기 제 1 층이 이방성 건식 에칭 기법을 이용하여 구조화되는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 C)에서는 상기 마스크 구조물 아래의 상기 제 2 층이 제거되고, 이때 하나 이상의 영역들은 그대로 남아 있는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,상기 단계 D)에 후속하는 방법 단계 E)에서 상기 마스크 구조물(20)이 제거되는,구조화된 층을 생성하기 위한 방법.
- 제 1항 또는 제 3항에 있어서,전기 소자(1)의 제조를 위해,상기 방법 단계 A)에서 상기 제 1 층(10) 아래에 추가 기능층들(36, 40, 45, 50)을 갖는 상기 기판(5)이 제공되고, 상기 제 1 층 및 상기 제 2 층(10, 15)은 각각 금속층으로 형성되며,상기 방법 단계 B)에서 제 1 패턴으로서 기하학적 구조로 형성된 적어도 1개의 영역(20A) 및 제 2 패턴으로서 상기 제 1 패턴에서 유래하는 선형 패턴들(20B)을 갖는 마스크 구조물(20)이 생성되고,상기 방법 단계 C)에서 상기 제 2 층(15)이 상기 마스크 구조물(20)의 적어도 하나의 기하학적 구조로 형성된 영역(20A) 하부에 놓이는 영역(15A)으로 구조화되고, 이때 본딩 패드(25)가 형성되며,상기 방법 단계 D)에서 상기 마스크 구조물(20)의 선형 패턴들(20B)이 상기 제 1 층(10)으로 전사(transfer)되고, 이때 콘택라인들(30)이 형성되며,상기 본딩 패드(25)는 추가 리세스 영역들 및 상기 기판 쪽으로 갈수록 넓어지는 횡단면(25C)을 갖는 상기 마스크 구조물의 영역의 기하학적 형태로 이루어진 형태(25B)를 갖는,구조화된 층을 생성하기 위한 방법.
- 제 12항에 있어서,상기 마스크 구조물(20)의 선형 패턴들(20B)이 격자형으로 형성되는,구조화된 층을 생성하기 위한 방법.
- 전기 소자(1)로서,기판(5)을 포함하고,상기 기판(5) 위에 적어도 제 1 구조물(15A) 및 제 2 구조물(10A)이 배치되고,상기 제 1 구조물과 상기 제 2 구조물은 서로 상이한 제 1 층(10) 및 제 2 층(15)으로부터 각각 등방성 구조화 기법 및 이방성 구조화 기법에 의해 구조화되는,전기 소자.
- 삭제
- 제 14항에 있어서,상기 제 1 구조물은 본딩 패드(25)를 포함하고, 상기 제 2 구조물은 콘택라인들(30)을 포함하는,전기 소자.
- 제 16항에 따른, 표면탄성파 소자로서 형성된 전기 소자로서,상기 콘택라인들은 도전성 마이크로 구조물이고,상기 기판은 압전 결정(piezoelectric crystal)을 포함하는,전기 소자.
- 제 16항에 있어서,상기 콘택라인들(30)이 격자형으로 형성되는,전기 소자.
- 제 16항 내지 제 18항 중 어느 한 항에 있어서,상기 콘택라인들(30)은 제 1 도전 재료를 함유하고,상기 본딩 패드(25)는 제 1 도전성 층 및 제 2 도전성 층을 포함하며, 이 경우 상기 제 1 층은 상기 제 1 도전 재료를 함유하고, 상기 제 2 층은 제 2 도전 재료를 함유하는,전기 소자.
- 제 19항에 있어서,상기 제 1 도전 재료는 Pt이고, 상기 제 2 도전 재료는 Au인,전기 소자.
- 제 14항 및 제 16항 내지 제 18항 중 어느 한 항에 있어서,상기 기판은 추가로 활성층들(36, 40, 45, 50)을 함유하는,전기 소자.
- 제 21항에 따른, LED로서 형성된 전기 소자(1)로서,상기 활성층들(36, 40, 45, 50)은 p형 및 n형 반도체 층들(36, 40)을 포함하는,전기 소자.
- 제 1항 또는 제 3항에 있어서,상기 방법 단계 C)에서는 상기 마스크 구조물의 상기 제 1 패턴이 상기 제 2 층으로 전사되고, 상기 방법 단계 D)에서는 상기 마스크 구조물의 상기 제 2 패턴이 상기 제 1 층으로 전사되는,구조화된 층을 생성하기 위한 방법.
- 제 23항에 있어서,상기 방법 단계 C)에서는 상기 제 1 패턴만 상기 제 2 층으로 전사되고, 상기 방법 단계 D)에서는 상기 제 2 패턴만 상기 제 1 층으로 전사되는,구조화된 층을 생성하기 위한 방법.
- 전기 소자(1)로서,상부에 제 1 구조물(15A) 및 제 2 구조물(10A)이 배치된 기판(5)을 포함하고,상기 제 1 구조물(15A)은 상기 기판(5) 쪽으로 갈수록 넓어지는 횡단면(15C) 및 둘레에 추가의 리세스 영역들(25A)을 포함하는 기하학적 형태(25B)를 갖는,전기 소자.
- 제 25항에 있어서,상기 제 1 구조물은 비정밀(coarse) 구조물이고, 상기 제 2 구조물은 미세 구조물이며, 상기 비정밀 구조물의 최소 연장부의 크기가 상기 미세 구조물의 최소 연장부의 적어도 2배에 달하는,전기 소자.
- 제 25항 또는 제 26항에 있어서,상기 제 1 구조물은 본딩 패드(25)를 포함하고, 상기 제 2 구조물은 콘택라인들(30)을 포함하는,전기 소자.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102004019588.9 | 2004-04-22 | ||
| DE102004019588A DE102004019588A1 (de) | 2004-04-22 | 2004-04-22 | Verfahren zur Strukturierung von zumindest einer Schicht sowie elektrisches Bauelement mit Strukturen aus der Schicht |
| PCT/DE2005/000736 WO2005103818A2 (de) | 2004-04-22 | 2005-04-21 | Verfahren zur strukturierung von zumindest einer schicht sowie elektrisches bauelement mit strukturen aus der schicht |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070001270A KR20070001270A (ko) | 2007-01-03 |
| KR101146888B1 true KR101146888B1 (ko) | 2012-05-22 |
Family
ID=35160218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067023816A KR101146888B1 (ko) | 2004-04-22 | 2005-04-21 | 적어도 1개의 층을 구조화하는 방법 및 그러한 층으로 이루어진 구조물들을 갖는 전기 소자 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7741227B2 (ko) |
| EP (1) | EP1738404B1 (ko) |
| JP (1) | JP5065009B2 (ko) |
| KR (1) | KR101146888B1 (ko) |
| CN (1) | CN100511603C (ko) |
| DE (1) | DE102004019588A1 (ko) |
| TW (1) | TWI276150B (ko) |
| WO (1) | WO2005103818A2 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706944B1 (ko) * | 2005-10-17 | 2007-04-12 | 삼성전기주식회사 | 질화물계 반도체 발광소자 |
| US10734320B2 (en) | 2018-07-30 | 2020-08-04 | Infineon Technologies Austria Ag | Power metallization structure for semiconductor devices |
| DE102016122318A1 (de) * | 2016-11-21 | 2018-05-24 | Infineon Technologies Ag | Anschlussstruktur eines Leistungshalbleiterbauelements |
| US11127693B2 (en) | 2017-08-25 | 2021-09-21 | Infineon Technologies Ag | Barrier for power metallization in semiconductor devices |
| US11031321B2 (en) | 2019-03-15 | 2021-06-08 | Infineon Technologies Ag | Semiconductor device having a die pad with a dam-like configuration |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420078A (en) * | 1991-08-14 | 1995-05-30 | Vlsi Technology, Inc. | Method for producing via holes in integrated circuit layers |
| US20020175381A1 (en) * | 1999-03-29 | 2002-11-28 | Chang-Won Choi | Semiconductor device having chamfered silicide layer and method for manufacturing the same |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
| US4863560A (en) * | 1988-08-22 | 1989-09-05 | Xerox Corp | Fabrication of silicon structures by single side, multiple step etching process |
| NL9002163A (nl) * | 1990-10-05 | 1992-05-06 | Philips Nv | Werkwijze voor de vervaardiging van een halfgeleiderinrichting. |
| US5096535A (en) * | 1990-12-21 | 1992-03-17 | Xerox Corporation | Process for manufacturing segmented channel structures |
| US5225372A (en) * | 1990-12-24 | 1993-07-06 | Motorola, Inc. | Method of making a semiconductor device having an improved metallization structure |
| JPH04323822A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| JPH04357832A (ja) * | 1991-06-04 | 1992-12-10 | Fujitsu Ltd | エッチング方法および薄膜トランジスタの製造方法 |
| US5177439A (en) * | 1991-08-30 | 1993-01-05 | U.S. Philips Corporation | Probe card for testing unencapsulated semiconductor devices |
| US5431770A (en) * | 1993-10-13 | 1995-07-11 | At&T Corp. | Transistor gate formation |
| US5445994A (en) * | 1994-04-11 | 1995-08-29 | Micron Technology, Inc. | Method for forming custom planar metal bonding pad connectors for semiconductor dice |
| US5686356A (en) * | 1994-09-30 | 1997-11-11 | Texas Instruments Incorporated | Conductor reticulation for improved device planarity |
| US5894161A (en) * | 1997-02-24 | 1999-04-13 | Micron Technology, Inc. | Interconnect with pressure sensing mechanism for testing semiconductor wafers |
| US6054334A (en) * | 1997-09-12 | 2000-04-25 | Micron Technology, Inc. | Methods and structures for pad reconfiguration to allow intermediate testing during manufacture of an integrated circuit |
| US6828230B2 (en) * | 1997-09-12 | 2004-12-07 | Micron Technology, Inc. | Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same |
| JP2002532870A (ja) | 1998-12-07 | 2002-10-02 | インテル・コーポレーション | 切欠きゲートを備えたトランジスタ |
| JP2000278964A (ja) * | 1999-01-21 | 2000-10-06 | Alps Electric Co Ltd | マイクロアクチュエータとその製造方法並びにマイクロアクチュエータを用いた磁気ヘッド装置及び磁気記録装置 |
| US6222280B1 (en) * | 1999-03-22 | 2001-04-24 | Micron Technology, Inc. | Test interconnect for semiconductor components having bumped and planar contacts |
| US6803327B1 (en) * | 1999-04-05 | 2004-10-12 | Taiwan Semiconductor Manufacturing Company | Cost effective polymide process to solve passivation extrusion or damage and SOG delminates |
| JP4514855B2 (ja) * | 1999-08-19 | 2010-07-28 | 東京エレクトロン株式会社 | プロービングカードの製造方法 |
| US6468439B1 (en) * | 1999-11-01 | 2002-10-22 | Bmc Industries, Inc. | Etching of metallic composite articles |
| US6627096B2 (en) * | 2000-05-02 | 2003-09-30 | Shipley Company, L.L.C. | Single mask technique for making positive and negative micromachined features on a substrate |
| DE10105163A1 (de) * | 2000-11-06 | 2002-05-16 | Cubit Electronics Gmbh | Verfahren und Anordnung zum Kontaktieren von auf Sunbstratfolien angeordneten metallischen Kontaktflächen |
| JP2003046127A (ja) * | 2001-05-23 | 2003-02-14 | Sanyo Electric Co Ltd | 窒化物系半導体発光素子 |
| JP4515043B2 (ja) * | 2002-05-17 | 2010-07-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6756671B2 (en) * | 2002-07-05 | 2004-06-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic device with a redistribution layer having a step shaped portion and method of making the same |
| US7358195B2 (en) * | 2003-04-01 | 2008-04-15 | Lg.Philips Lcd Co., Ltd. | Method for fabricating liquid crystal display device |
| US7005751B2 (en) * | 2003-04-10 | 2006-02-28 | Formfactor, Inc. | Layered microelectronic contact and method for fabricating same |
| US6948940B2 (en) * | 2003-04-10 | 2005-09-27 | Formfactor, Inc. | Helical microelectronic contact and method for fabricating same |
| US8440569B2 (en) * | 2007-12-07 | 2013-05-14 | Cadence Design Systems, Inc. | Method of eliminating a lithography operation |
| JP2009152243A (ja) * | 2007-12-18 | 2009-07-09 | Toshiba Corp | 半導体装置の製造方法 |
-
2004
- 2004-04-22 DE DE102004019588A patent/DE102004019588A1/de active Pending
-
2005
- 2005-04-21 KR KR1020067023816A patent/KR101146888B1/ko not_active IP Right Cessation
- 2005-04-21 CN CNB2005800125434A patent/CN100511603C/zh active Active
- 2005-04-21 JP JP2007508724A patent/JP5065009B2/ja not_active Expired - Fee Related
- 2005-04-21 TW TW094112695A patent/TWI276150B/zh not_active IP Right Cessation
- 2005-04-21 WO PCT/DE2005/000736 patent/WO2005103818A2/de active Application Filing
- 2005-04-21 EP EP05748572.4A patent/EP1738404B1/de active Active
- 2005-04-21 US US10/599,949 patent/US7741227B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420078A (en) * | 1991-08-14 | 1995-05-30 | Vlsi Technology, Inc. | Method for producing via holes in integrated circuit layers |
| US20020175381A1 (en) * | 1999-03-29 | 2002-11-28 | Chang-Won Choi | Semiconductor device having chamfered silicide layer and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100511603C (zh) | 2009-07-08 |
| DE102004019588A1 (de) | 2005-11-17 |
| JP2007535142A (ja) | 2007-11-29 |
| US20080001162A1 (en) | 2008-01-03 |
| WO2005103818A2 (de) | 2005-11-03 |
| KR20070001270A (ko) | 2007-01-03 |
| WO2005103818A3 (de) | 2006-02-23 |
| EP1738404A2 (de) | 2007-01-03 |
| EP1738404B1 (de) | 2018-04-04 |
| TWI276150B (en) | 2007-03-11 |
| US7741227B2 (en) | 2010-06-22 |
| JP5065009B2 (ja) | 2012-10-31 |
| CN1947232A (zh) | 2007-04-11 |
| TW200535986A (en) | 2005-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100652443B1 (ko) | 재배선층을 갖는 웨이퍼 레벨 패키지 및 그 형성방법 | |
| KR101146888B1 (ko) | 적어도 1개의 층을 구조화하는 방법 및 그러한 층으로 이루어진 구조물들을 갖는 전기 소자 | |
| KR100565174B1 (ko) | 나노갭 전극소자의 제작 방법 | |
| CN105932013A (zh) | 磁芯、电感器和制造磁芯的方法 | |
| KR100298458B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100734250B1 (ko) | 단차를 구비하는 반도체 장치의 본딩 패드 및 이를제조하는 방법 | |
| KR100598308B1 (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
| KR101280958B1 (ko) | 반도체 소자 제조 방법 | |
| KR100917812B1 (ko) | 듀얼 다마신을 갖는 반도체 장치의 제조 방법 | |
| KR100333378B1 (ko) | 반도체 소자의 제조방법 | |
| KR100591155B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100523656B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR0134108B1 (ko) | 반도체 소자의 제조방법 | |
| KR100403323B1 (ko) | 반도체 소자의 패턴 형성방법 | |
| KR100227635B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH08107112A (ja) | 半導体装置の配線形成方法 | |
| KR100213190B1 (ko) | 반도체 장치의 미세패턴 형성 방법 | |
| KR0167243B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR0148326B1 (ko) | 반도체 소자의 제조방법 | |
| KR960006703B1 (ko) | 반도체 소자의 배선 제조방법 | |
| JPH03192785A (ja) | 半導体素子およびその製造方法 | |
| JPH02125427A (ja) | コンタクト孔形成法 | |
| JP2004253572A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |